JPH0275221A - 電圧保持回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体集積回路装置に適用可能な電圧−保持回
路に関するものである。

従来の技術 第４図は従来の電圧保持回路の構成図であり、１は抵抗
、３は記、憶特性を有するスイッチング素子たとえば、
ＭＮＯ８型トランジスタである。

第４図の構成において、電源電圧ｖＤＤが抵抗１の一端
から印加されると、ＭＮＯ８型トランジスタ３に記憶さ
れた導通状態または非導通状態の別によって、抵抗１お
よびＭＮＯ３型トランジスタ３に流れる電流値が変化し
、ノードＯＵＴの電位が決定される。

発明が解決しようとする課題 しかしながら、上記の従来例の構成ではＭＮＯ３型トラ
ンジスタ３が導通状態の場合、電源電流が流れつづける
という問題点を有していた。本発明は上記従来の問題点
を解決するもので、電源電流を低減できる電圧保持回路
を提供することを目的とする。

課題を解決するための手段 この目的を達成するために、本発明は、インピーダンス
素子、記憶特性を有する第１のスイッチング素子および
記憶特性を有しない第２のスイッチング素子を各ハ、直
列接続し、前記第１のスイッチング素子を導通状態とす
る信号を電源電圧の立ち」−がり時または立ち」二かり
直後に一時的に発生ずるパルス発生回路ならびに、前記
第２のスイッチング素子が導通状態のときに、前記イン
ピーダンス素子と前記第１のスイッチング素子との間の
ノードの電位をラッチするラッチ回路を備えている。

作用 この構成によって電源の立ち上がり時または立ち上がり
直後に一時的に記憶特性を有するスイッチング素子の導
通状態または非導通状態によって電流値が決定され、そ
の電流値によって抵抗と記憶特性を有するスイッチング
素子の間のノートの電位が決定され、同時にこの電位が
ラッチ回路にラッチされ、記憶特性を有しないスイッチ
ング素子が非導通状態となった後は電源電流は流れず、
ラッチ回路によって記憶特性を有しないスイッチング素
子が導通状態であったときの抵抗と記憶特性を有するス
イッチング素子の間のノートの電位を保持することかて
きる。

実施例 以下本発明の実施例について図面を参照しながら説明す
る。

第１図は本発明の一実施例回路の構成を示すものである
。第１図において、１は抵抗、２は記憶特性を有しない
ＭＯ８型Ｉ・ランシスタ、３はし７きい値電圧に記憶特
性を有するＭ　Ｎ　ＯＳ型ｌ・ランシスタ、４は電流電
圧の立ち−Ｌがり時に第２図のタイミング図に示すパル
スを発生ずる回路、５はラッチ回路、６はラッチ回路が
入力をラッチするタイミングを与えるための信号線であ
る。電流電圧立ち上げ時にパルス発生回路から発生され
るパルスによってＭＯＳ型［・ランシスタ２が導通状態
となる。このときＭ　Ｎ　ＯＳ型トランジスタ３に記憶
されているしきい値がＯ■より低ければＭＮＯ３型トラ
ンジスタ３は導通状態となり電源から電流が流れる。こ
のとき抵抗１による電子降下によってノート７の電位か
低下し、この電位によってラッチ回路５のラッチ状態か
決定される。電源立ち上げ時のパルスが終了したあとは
ＭＯ８型ｌ・ランジスタ２は非導通状態となり電源電流
は流れない。

以」−のように本実施例によれば、抵抗１とＭＮＯＳ型
［・ランシスタ３とＭＯ８型トランジスタ２々を各々、
直列接続し、ＭＯＳ型トランジスタ２のゲートに電源立
ち上げ時にパルスを入れることにより電源電流を低減す
ることができる。

つぎに、本発明の他の実施例について図面を参照しなが
ら説明する。第３図は本発明の他の実施例回路の構成を
示すものである。第３図において１は抵抗、２は記憶特
性を有しないＭＯ８型トランジスタ、１０は集積回路」
二に作り込まれた溶断ヒユーズ、４は電源立ち」二げ時
にパルスを発生ずる回路、５はラッチ回路、６はラッチ
回路が入力をラッチするタイミングを与えるための信号
線、８は電源、９はラッチ回路の出力である。

電源電圧立ち上げ時にパルス発生回路４から発生される
パルスによってＭＯＳ型トランジスタ２が導通状態とな
る。このとき溶断ヒユーズ１０が−５＝ 溶断されていなければ電源８から抵抗１．ＭＯ３型トラ
ンジスタ２．溶断ヒユーズ１０を通して電流か流れる。

このとき抵抗１による電圧降下によってノーＦ　７の電
位か低下し、このときの電位がラッチ回路５にラッチさ
れる。電源立ち上がり時のパルスが終了したあとはＭＯ
８型ｌ・ランジスタ２は非導通状態となり電源電流は流
れず、しかもラッチ回路５の出力はパルス印加時の電位
を保ちつづける。

以上のように本実施例によれば、抵抗１と溶断ヒユーズ
１０と直列にＭＯＳ型トランジスタ２を接続し、ＭＯ８
型トランジスタ２のゲートに電源立ち上がり時にパルス
を入れることにより、電源電流を低減することができる
。

発明の効果 本発明によれば、抵抗成分を含むインピーダンスと記憶
特性を有するスイッチング素子と直列に記憶特性を有し
ないスイッチング素子を接続し、前記記憶特性を有しな
いスイッチング素子を電源の立ち上げ時に、−時的に導
通状態にすることに−６＝ よって電源電流が一時的にしか流れず、消費電力を低減
でき、さらにインピーダンス素子と記憶特性を有するス
イッチング素子の間のノードの電位をラッチ回路を設け
ることによって保持することができ、優れた半導体集積
回路装置を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体集積回路装置
の構成図、第２図は本発明の一実施例における電源電圧
の立ち上がりとパルス発生回路の出力のタイミング図、
第３図は本発明の他の実施例の構成図、第４図は従来の
半導体集積回路装置の構成図である。 １・・・・・・抵抗、２・・・・・・記憶特性を有しな
いＭＯ３型トランジスタ、３・・・・・・ＭＮＯ３型ト
ランジスタ、４・・・・・・電源立ち上げ時パルス発生
回路、５・・・・・・ラッチ回路、６・・・・・・ラッ
チ回路のラッチタイミングを与える信号線、８・・・・
・・電源、９・・・・・・ラッチ回路出力、１０・・・
・・・溶断ヒユーズ。

Claims (1)

【特許請求の範囲】
1. 抵抗成分を含む少なくとも１個のインピーダンス素子と
   、導通または非導通状態を記憶する特性を有する少なく
   とも１個の第１のスイッチング素子と、少なくとも１個
   の第２のスイッチング素子とを直列し、上記直列接続の
   一端を電源の一端に接続し、その他端を同電源の他端に
   接続し、前記第１のスイッチング素子を前記電源の立ち
   上げ時または立ち上げ直後に一時的に導通状態にするパ
   ルス発生手段および前記インピーダンス素子と前記第１
   のスイッチング素子の間のノードの電位をラッチする回
   路をそなえた電圧保持回路。