JP2013065391A5 - - Google Patents

Claims (21)

1. 第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
   単一ポートメモリ要素のアレイと、
   該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
   該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
   該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
   該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
   を含み、
   該仲裁回路は、同期モードで動作可能であり、該同期モードにおいて、該第１および第２の要求生成器は、等しい周波数を有する第１および第２のクロック信号を用いて制御され、該第１のクロック信号の各クロック周期の間および該第２のクロック信号の各クロック周期の間に、該第１および第２のメモリアクセス要求のうちの１つのみを満たすために、該制御回路に指示するように動作可能である、デュアルポートメモリ。
2. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項１に記載のデュアルポートメモリ。
3. 前記仲裁回路は、所定の論理表に基づく満足に対して、前記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、請求項１に記載のデュアルポートメモリ。
4. 前記仲裁回路は、前記第１の要求生成器から第１の出力信号を受信するように動作可能である第１の入力と、前記第２の要求生成器から第２の出力信号を受信するように動作可能である第２の入力と、前記制御回路から制御信号を受信するように動作可能である第３の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、該制御回路が前記アレイにアクセスしている間にアサートされる、請求項１に記載のデュアルポートメモリ。
5. 前記仲裁回路は、前記第２の要求生成器に連結されている第１の入力と、前記第１の要求生成器および該第２の要求生成器に連結されている第２の入力と、出力信号が提供される出力とを有する論理ゲートを含み、該出力信号は、前記第１のメモリアクセス要求を満たす場合に、第１の論理値を有し、前記第２のメモリアクセス要求を満たす場合に、該第１の論理値とは異なる第２の論理値を有する、請求項１に記載のデュアルポートメモリ。
6. 前記仲裁回路は、非同期モードにおいてさらに動作可能であり、該非同期モードにおいて、前記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御されている、請求項１に記載のデュアルポートメモリ。
7. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項６に記載のデュアルポートメモリ。
8. 前記仲裁回路は、前記同期モードで動作するとき、所定の論理表に基づく満足に対して、前記第１および第２のメモリアクセス要求のうちの１つのみを選択するように動作可能である、請求項６に記載のデュアルポートメモリ。
9. 前記第１および第２のメモリアクセス要求は、異なる時間に到達し、前記仲裁回路は、前記非同期モードで動作するとき、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、請求項６に記載のデュアルポートメモリ。
10. 前記仲裁回路は、前記第１および第２のメモリアクセス要求のうちの選択された１つを満たすように前記制御回路に指示するために、出力信号をアサートし、該選択されたメモリアクセス要求の満足に応じて該出力信号をデアサートするように動作可能である、請求項６に記載のデュアルポートメモリ。
11. 第１および第２のポートを有するデュアルポートメモリであって、該デュアルポートメモリは、
    単一ポートメモリ要素のアレイと、
    該アレイに連結されており、かつ該アレイからデータを読み取り、該アレイにデータを書き込むように動作可能である制御回路と、
    該第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器と、
    該第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器と、
    該制御回路、並びに該第１および第２の要求生成器に連結されている仲裁回路と
    を含み、
    該仲裁回路は、非同期モードで動作可能であり、該非同期モードにおいて、該第１および第２の要求生成器は、異なるそれぞれの周波数を有する２つの異なるクロック信号を用いて制御される、デュアルポートメモリ。
12. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、該パルス生成器は、メモリアクセス要求を受信することに応じて、パルスを生成するように動作可能であり、該ラッチング回路は、該メモリアクセス要求が未だ実行されていない場合に、第１の論理値を格納するように動作可能であり、該メモリアクセス要求が前記制御回路を用いて実行された場合に、該第１の論理値とは異なる第２の論理値を格納するように動作可能である、請求項１１に記載のデュアルポートメモリ。
13. 前記第１および第２の要求生成器を制御する前記２つの異なるクロック信号は、異なるそれぞれの位相を有する、請求項１１に記載のデュアルポートメモリ。
14. 前記第１および第２のメモリアクセス要求は、異なる時間に到達し、前記仲裁回路は、前記非同期モードで動作する間、満足に対して、該第１および第２のメモリアクセス要求のうちのより早く到達する１つを選択するように動作可能である、請求項１１に記載のデュアルポートメモリ。
15. 前記仲裁回路は、第１および第２の交差連結された論理ゲートを有するラッチング回路を含み、該第１の論理ゲートは、前記第１の要求生成器から第１の出力信号を受信するように動作可能であり、かつ第１の論理値を有する第１の制御信号を生成するように動作可能であり、該第２の論理ゲートは、前記第２の要求生成器から第２の出力信号を受信するように動作可能であり、かつ該第１の論理値とは異なる第２の論理値を有する第２の制御信号を生成するように動作可能である、請求項１１に記載のデュアルポートメモリ。
16. 単一ポートメモリ要素のアレイと、第１および第２のポートとを含むデュアルポートメモリを使用するための方法であって、該方法は、
    制御回路を用いて、該単一ポートメモリ要素のアレイにアクセスすることと、
    第１の要求生成器を用いて、該第１のポートから第１のメモリアクセス要求を受信することと、
    第２の要求生成器を用いて、該第２のポートから第２のメモリアクセス要求を受信することと、
    仲裁回路を用いて、出力信号をアサートすることによって、該第１および第２のメモリアクセス要求のうちの選択された１つを満たすように該制御回路に指示することと、
    該制御回路を用いて、該選択されたメモリアクセス要求の満足に応じて、制御信号をアサートすることと、
    該第１および第２の要求生成器を用いて該制御信号を受信することと
    を含む、方法。
17. 前記選択されたメモリアクセス要求の満足に応じて前記出力信号をデアサートすることをさらに含む、請求項１６に記載の方法。
18. 同期モードで前記デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、前記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
19. 非同期モードで前記デュアルポートメモリを動作させることをさらに含み、該非同期モードにおいて、前記第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
20. 同期モードで前記デュアルポートメモリを動作させることと、非同期モードで該デュアルポートメモリを動作させることをさらに含み、該同期モードにおいて、前記第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御され、該非同期モードにおいて、該第１および第２の要求生成器は、異なる周波数を有する少なくとも２つのクロック信号を用いて制御される、請求項１６に記載の方法。
21. 前記第１および第２の要求生成器のうちの少なくとも１つは、パルス生成器およびラッチング回路を含み、前記方法は、
    該パルス生成器を用いて、メモリアクセス要求が該第１および第２の要求生成器のうちの該少なくとも１つに到達したことを検出することに応じてパルスを生成することと、
    該ラッチング回路を用いて、該メモリアクセス要求が未だ満たされていない場合に、第１の論理値を格納し、該メモリアクセス要求が前記制御回路を用いて満たされた場合に、該第１の論理値とは異なる第２の論理値を格納することと
    をさらに含む、請求項１６に記載の方法。