JP2003297069A - 磁気記憶装置 - Google Patents

磁気記憶装置

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Abstract

(57)【要約】 【課題】 同じビット線に接続されている、異なるアド
レスのメモリセルの情報を任意のタイミングで読み出す
ことが可能なＭＲＡＭを提供する。 【解決手段】 アドレスＡＤ００のメモリセルは、ビッ
ト線ＢＬ０ａとＢＬ０ｂとの間に、直列に接続されたＭ
ＯＳトランジスタＱ１およびＱ２と、磁気トンネル抵抗
素子ＭＲ００とを備え、ＭＯＳトランジスタＱ１および
Ｑ２のゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂ
に接続されている。メモリ線ＭＬ０およびＭＬ１は、そ
れぞれＮチャネル型のＭＯＳトランジスタＱ３およびＱ
３１を介して参照電圧源ＶＲ１に共通に接続されるとと
もに、それぞれスイッチ付き電流源Ｓ１およびＳ２に接
続される構成となっている。ビット線ＢＬ０ａ、ＢＬ０
ｂ、ＢＬ１ａおよびＢＬ１ｂは、それぞれ、スイッチ付
きバッファＢ１〜Ｂ４の入力に接続され、それぞれの出
力が、センスアンプＳＡ１に与えられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は磁気記憶装置に関
し、磁気トンネル抵抗素子を個々のメモリセルに使用す
る不揮発性メモリアレイを有した磁気記憶装置に関す
る。
【０００２】
【従来の技術】絶縁体を２つの強磁性体で挟んだ構造を
磁気トンネル接合（Magnetic TunnelJunction：ＭＴ
Ｊ）と呼称する。
【０００３】図３９に、ＭＴＪの概略図を示す。図３９
において、強磁性体層ＦＭ１およびＦＭ２の間に絶縁層
ＴＢが挟まれている。強磁性体層ＦＭ１およびＦＭ２に
は、それぞれ端子Ｔ１およびＴ２を介して端子電圧が印
加される構成となっており、端子Ｔ１とＴ２との間の抵
抗を、磁気トンネル抵抗素子の抵抗と呼称する。
【０００４】この構造において、絶縁層ＴＢをトンネル
する電流を測定すると、２つの強磁性体層の磁化の向き
によって電流値が異なる現象、すなわち磁気トンネル抵
抗素子の抵抗が異なる現象が観測される。なお、絶縁層
ＴＢの代わりに非磁性体層を用いても良い。
【０００５】この現象はトンネル磁気抵抗（Tunnel Mag
netic Resistance:ＴＭＲ）効果と呼称される。
【０００６】＜トンネル磁気抵抗効果＞図４０および図
４１を用いて、トンネル磁気抵抗効果の概念を説明す
る。図４０は、強磁性体層ＦＭ１およびＦＭ２におい
て、磁化ベクトルの方向が一致する状態（平行状態：Pa
rallel）を示しており、この場合には端子Ｔ１およびＴ
２間の抵抗は最小となる。
【０００７】図４１は、強磁性体層ＦＭ１とＦＭ２とで
磁化ベクトルの方向が１８０°異なる状態（反平行状
態：Antiparallel）を示しており、この場合には端子Ｔ
１およびＴ２間の抵抗は最大となる。
【０００８】従って、強磁性体層ＦＭ１およびＦＭ２の
うち、一方の磁化ベクトルの方向を固定し、他方の磁化
ベクトルの方向を、一方と同じか、正反対の方向に任意
に変更可能な構成とすることで、２つの強磁性体層の磁
化方向を、ビット０あるいはビット１に対応させて、情
報を記憶する装置がＭＲＡＭ（Magnetic Random Access
Memory）である。
【０００９】すなわち、２つの強磁性体層の磁化方向の
２つの組み合わせのうち、抵抗が高い方の組み合わせを
ビット１、抵抗が低い方の組み合わせをビット０、ある
いはこれらの逆に設定することで、情報の記憶が可能と
なる。
【００１０】図４２に、トンネル磁気抵抗効果を利用し
たスピンバルブ型磁気トンネル接合素子の基本構成を示
す。
【００１１】図４２において、強磁性体層ＦＭ１および
ＦＭ２の間に絶縁層（非磁性体層でも可）ＴＢが挟ま
れ、強磁性体層ＦＭ２の下部には反強磁性体層ＡＦＭが
配設されている。
【００１２】ここで、強磁性体層ＦＭ２を保磁力が大き
なＣｏＦｅを用いて構成し、強磁性体層ＦＭ１を保磁力
が比較的小さなパーマロイを用いて構成し、反強磁性体
層ＡＦＭをＩｒＭｎで構成することで、反強磁性体層Ａ
ＦＭによって強磁性体層ＦＭ２の磁化の方向が固定さ
れ、また強磁性体層ＦＭ２は保磁力が大きいので、外部
磁場に対して磁化の方向が反転しにくくなっている。一
方、強磁性体層ＦＭ１は、外部磁場により磁化の方向を
変えやすいので、外部磁場によって強磁性体層ＦＭ１の
磁化の方向を変えることで、磁気トンネル抵抗素子の抵
抗を変えることができる。
【００１３】ＭＲＡＭ技術は汎用性があり、また低コス
トでもあるので、フラッシュメモリ、ＳＲＡＭ（Static
RAM)、ＤＲＡＭ(Dynamic RAM)等のメモリ技術に代えて
使用することが検討されている。
【００１４】＜ＭＲＡＭの構成例＞ＭＲＡＭにおいて、
メモリセルを構成する磁気トンネル抵抗素子に記憶され
た情報は、セルに所定の電流を流して、磁気トンネル抵
抗素子の両端電圧をセンスすることにより読み出すこと
ができる。従って、トンネル磁気抵抗（ＴＭＲ）の変化
率（ＴＭＲＲ）が大きいほどセンスしやすいので、スピ
ン分極率（トンネル確率に影響を及ぼす）が大きな強磁
性体材料がＭＲＡＭに有利である。
【００１５】また、ＭＲＡＭの磁気トンネル抵抗素子へ
の情報の書き込みは、配線（ワード線およびビット線）
に所定の電流を流して発生する磁場により、２つの強磁
性体層のうち、一方の磁化ベクトルの方向を決定するこ
とで行う。
【００１６】以下、ＭＲＡＭの一例として、米国特許Ｕ
ＳＰ５,７９３,６９７およびＵＳＰ５,６４０,３４３に
開示のＭＲＡＭの構造および動作について、図４３〜図
４６を用いて説明する。
【００１７】図４３はＭＲＡＭセルアレイとセルを示す
斜視図である。図４３において、互いに平行に配設され
たワード線１、２および３の上部において交差するよう
に、ビット線４、５および６が互いに平行に配設されて
いる。
【００１８】そして、ワード線およびビット線で挟まれ
る各交点にＭＲＡＭセル（以後、単にセルと呼称する場
合もあり）９が形成されている。図４３において拡大図
として示すように、ＭＲＡＭセル９はワード線の上にシ
リコンｐｎ接合ダイオード７と磁気トンネル接合素子
（ＭＴＪ）８が積層された構造である。
【００１９】図４４はＭＲＡＭセル９の断面構造を示す
模式図である。なお、図４４においてはワード線３上の
ＭＲＡＭセル９を例示しており、シリコン基板８０の上
にワード線３が配設され、その上にｎ+シリコン層１０
とｐ+シリコン層１１が積層され、ｐｎ接合ダイオード
７が形成されている。ｐｎ接合ダイオード７はシリコン
酸化膜１３等の絶縁膜で被覆される。
【００２０】そして、ｐｎ接合ダイオード７の上部には
タングステンスタッド１２が配設され、ｐｎ接合ダイオ
ード７はタングステンスタッド１２を介してＭＴＪ８に
電気的に接続されている。なお、シリコン酸化膜１３は
タングステンスタッド１２も覆うように配設され、タン
グステンスタッド１２とシリコン酸化膜１３の表面はＣ
ＭＰ（Chemical Mechanical Polishing）で平坦化され
ている。
【００２１】ＭＴＪ８は積層構造であり、下から順に、
白金（Ｐｔ）で構成されるテンプレート層１５（膜厚１
０ｎｍ）、Ｎｉ81Ｆｅ19のパーマロイで構成される初期
強磁性体層１６（膜厚４ｎｍ）、Ｍｎ54Ｆｅ46で構成さ
れる反磁性体層１８（膜厚１０ｎｍ）、ＣｏＦｅあるい
はＮｉ81Ｆｅ19のパーマロイで構成され、磁化方向が固
定された強磁性体層（ＦＭＦ層）２０（膜厚８ｎｍ）、
Ａｌ2Ｏ3で構成されるトンネルバリア層２２、膜厚２ｎ
ｍのＣｏＦｅと膜厚２０ｎｍのＮｉ81Ｆｅ19の多層膜で
構成されるソフト強磁性体層（ＦＭＳ層）２４、Ｐｔで
構成されるコンタクト層２５を備えている。
【００２２】なお、トンネルバリア層２２は、膜厚１〜
２ｎｍのＡｌを堆積後、プラズマ酸化法により１００ｍ
Ｔｏｒｒの酸素圧力下で２５Ｗ／ｃｍ2のパワー密度で
６０〜２４０秒間処理して形成される。
【００２３】また、図４４には示さないが、実際には基
板８０上のシリコン酸化膜１３の全面に１つの大きなＭ
ＴＪを形成し、これをフォトレジストマスクを用いてア
ルゴンイオンミリングでパターニングして、図４４に示
す小さなＭＴＪ８を複数形成する。個々のＭＴＪ８はシ
リコン酸化膜２６で被覆されている。また、図４４には
示されていないが、コンタクト層２５はビット線に接続
する。
【００２４】ＭＴＪ８の磁気トンネル抵抗は、先に説明
したようにソフト強磁性体層２４の磁化の方向が、強磁
性体層２０の磁化の方向と同じである場合と、反対方向
を向いている場合とで異なる。ソフト強磁性体層２４の
磁化の方向は、ビット線とワード線を流れる電流により
生成された磁場で変化させることができる。
【００２５】また、ＭＴＪ８の磁気トンネル抵抗は、ト
ンネルバリア層２２の膜厚、および、そのバリアハイト
と、接合の下の界面のラフネス等の膜の材質特性にも大
きく依存する。
【００２６】ソフト強磁性体層２４は、イージーアクシ
ス（easy axis）と呼称される磁化の容易な方向を持つ
ように形成される。このイージーアクシスに沿う磁化の
方向は２方向となり、それぞれメモリセルの０および１
の２つのデータに対応させることができる。
【００２７】一方、強磁性体層２０は、磁化の方向がソ
フト強磁性体層２４のイージーアクシスと同じで、か
つ、ＭＲＡＭの動作状態によらず方向を変えないように
形成される。
【００２８】この磁化の方向を固定磁化の方向（unidir
ectional anisotropy directionの便宜的な訳語）と言
う。ソフト強磁性体層２４のイージーアクシスは、ＭＴ
Ｊ８の真性異方性（intrinsic anisotropy）、応力誘起
異方性（stress induced anisotropy）、形状に起因す
る異方性を組み合わせて定められる。
【００２９】ここで、真性異方性とは、強磁性体が有す
る物性本来の磁化の異方性を意味し、応力誘起異方性と
は、強磁性体に応力を加えた場合に生じる磁化の異方性
を意味する。
【００３０】また、図４３に示すように、ＭＴＪ８は平
面視形状が、長辺長さＬ、短辺長さＷの長方形状をして
いる。これは、ＭＴＪ８の形状に起因する異方性を利用
して、ソフト強磁性体層２４のイージーアクシスを定め
ているためである。
【００３１】次に、強磁性体層２０の固定磁化の方向の
設定方法を説明する。テンプレート層１５上に堆積形成
される初期強磁性体層１６は、結晶方位が｛１１１｝方
位となる面（｛１１１｝面）を上にして成長する。ま
た、ＭｎＦｅで構成される反磁性体層１８は、初期強磁
性体層１６の上に堆積される。
【００３２】これらの磁性体層は、後に堆積されるソフ
ト強磁性体層２４のイージーアクシスの方向と同じ方向
に向いた磁場の下で堆積され、これにより、強磁性体層
２０の固定磁化の方向が定められる。
【００３３】また、強磁性体層２０と反磁性体層１８と
の間で磁束が閉じるために、強磁性体層２０の磁化の方
向は、ソフト強磁性体層２４のそれよりも、外部磁場に
よって方向を変えにくくなり、ワード線とビット線を流
れる電流により発生する磁場の大きさの範囲では、強磁
性体層２０の磁化の方向は固定される。さらに、ＭＴＪ
８の平面視形状を長方形にしているため、強磁性体層２
０の形状に起因する磁化異方性が発生し、このことも強
磁性体層２０の磁化の方向の安定に貢献している。
【００３４】＜ＭＲＡＭの書き込み／読み出し動作の概
要＞図４３および図４４に示すＭＲＡＭの書き込みおよ
び読み出し動作について説明する。
【００３５】アドレス選択を行うためのワード線および
ビット線（選択ワード線および選択ビット線と呼称）に
所定の電流を流すと、各線の周りに磁場が発生し、両線
の交差部（選択アドレス）では各磁場が結合した結合磁
場が発生する。この磁場が印加されると両線の交差部に
設置されているＭＴＪ８のソフト強磁性体層２４の磁化
の方向が層の面内で回転し、データの書き込みが行われ
る。
【００３６】この磁場の大きさはソフト強磁性体層２４
のスイッチング磁場（磁化の方向が反転し始める磁場）
よりも大きくなるように設計され、主にソフト強磁性体
層２４の保磁力と磁化異方性で決まる。
【００３７】また、選択ワード線および選択ビット線の
周囲に発生する磁場は、強磁性体層２０の固定磁化の方
向を回転させないように、十分小さく設計しなければな
らない。なぜならば、半選択（Half select）セルの磁
化の方向を変えないためである。なお、半選択セルと
は、その上下に位置するワード線およびビット線の一方
にしか電流が流れていないセルである。
【００３８】このように、メモリセルアレイのアーキテ
クチャは、書き込み時の消費電力を低減するため、書き
込み電流がＭＴＪ８に直接に流れないように設計され
る。
【００３９】また、ＭＲＡＭセル９に書き込まれたデー
タは、ｐｎ接合ダイオード７とＭＴＪ８とを垂直に流れ
る電流をセンスすることにより読み出される。なお、動
作時にはＭＲＡＭセル９中をトンネル電流が縦に流れる
ので、ＭＲＡＭセル９の占有面積を小さくすることがで
きる。
【００４０】ＭＴＪ８のＡｌ2Ｏ3で構成されるトンネル
バリア層２２の抵抗は、膜厚に対してほぼ指数関数的に
変化する。すなわち、トンネルバリアを流れる電流は膜
厚が厚くなると低減し、接合をトンネルする電流だけが
接合に対して垂直に流れる。
【００４１】そして、ＭＲＡＭセル９のデータは、書き
込み電流よりもはるかに小さいセンス電流がＭＴＪ８を
垂直に流れるときに発生するＭＲＡＭセル９の電圧をモ
ニタすることで読み出される。
【００４２】先に説明したように、ＭＴＪ８のトンネル
確率は、始状態におけるソフト強磁性体層２４中のスピ
ンの極性と同じ極性のスピンの状態密度が、終状態にお
ける強磁性体層２０中において多く存在するほど増加す
る。
【００４３】従って、ＭＴＪ８の磁気トンネル抵抗は、
ソフト強磁性体層２４と強磁性体層２０のスピンの状態
が同じである場合、すなわち、磁化の方向が両層で同じ
である場合には低く、磁化の方向が反対である場合には
高くなる。それゆえ、ＭＴＪ８の抵抗を微小電流でモニ
タすればＭＲＡＭセル９のデータを読み出すことができ
る。
【００４４】なお、センス電流が発生する磁場は無視で
き、ＭＲＡＭセル９の磁化の状態に影響を与えない。ま
た、ＭＲＡＭセル９の読み出し／書き込みに必要な配線
は、図４３に示したビット線とワード線のアレイのみで
あるので、効率の良いメモリセルアレイを構成すること
ができる。
【００４５】＜書き込み動作＞以下、ＭＲＡＭの書き込
み動作について図４５および図４６を用いてさらに説明
する。
【００４６】図４５は、図４３に示すメモリセルアレイ
の等価回路図であり、ワード線１〜３の両端は、それぞ
れワード線制御回路５３接続され、ビット線４〜６の両
端は、それぞれビット線制御回路５１に接続されてい
る。なお、図４６の説明の便宜を図るため、ワード線１
〜３をワード線ＷＬ１〜ＷＬ３、ビット線４〜６をビッ
ト線ＢＬ４〜ＢＬ６として示す場合もある。
【００４７】そして、ワード線１〜３およびビット線４
〜６の交点には、抵抗記号で表されるＭＴＪ８およびダ
イオード記号で表されるｐｎ接合ダイオード７が配設さ
れている。
【００４８】ここで、ワード線１およびビット線４を選
択する場合を想定すると、両者の交点に位置するＭＲＡ
Ｍセル９ａが選択される。
【００４９】選択されたＭＲＡＭセルセル９ａは、ビッ
ト線４を流れる電流ＩBと、ワード線１を流れる電流ＩW
により発生した結合磁場で書き込まれる。
【００５０】電流ＩBおよびＩWのどちらか一方がセル領
域内で単独に発生する磁場は、ＭＴＪ８のソフト強磁性
体層２４セルの磁化の方向を変えるのに必要な磁場より
も小さい。
【００５１】それゆえ、半選択セルであるＭＲＡＭセル
９ｂ〜９ｅ（ワード線およびビット線に、電流ＩBかＩW
のどちらか一方しか流れないセル）には書き込みは行わ
れない。
【００５２】しかしながら、電流ＩBおよびＩWによる磁
場が結合されると、選択されたメモリセル９ａのソフト
強磁性体層２４の磁化の方向を変えるのに十分な大きさ
となる。
【００５３】なお、セル９ａのソフト強磁性体層２４の
磁化方向を、相反する２つの異なる磁化方向にできるよ
うに、電流ＩBおよびＩWの少なくとも一方は、双方向に
流れるように設計される。なお、図４５においては、ビ
ット線制御回路５１もワード線制御回路５３も２つペア
で構成されているので、電流ＩBおよびＩWは両方とも、
電流の向きを変えることができる。
【００５４】図４６はビット線４〜６（ビット線ＢＬ４
〜ＢＬ６）およびワード線１〜３（ワード線ＷＬ１〜Ｗ
Ｌ３）の電圧および電流のタイミングチャートを示して
いる。
【００５５】図４６に示すように、書き込み時のビット
線ＢＬ４〜ＢＬ６の電圧は、電流を双方向に流すのに都
合が良い電圧Ｖbに設定される。また、ワード線ＷＬ１
〜ＷＬ３の電圧は電圧Ｖbより大きく、かつ、正の電圧
Ｖwに設定される。
【００５６】スタンバイ時には、これらの電圧は全ての
セル９のｐｎ接合ダイオード７に逆バイアスがかかるよ
うに設定される。従って、スタンバイ時に電流ＩBおよ
びＩWがメモリセル内を流れることはない。
【００５７】＜読み出し動作＞次に、ＭＲＡＭの読み出
し動作について図４５および図４６を用いてさらに説明
する。図４６に示すようにワード線ＷＬ１の電圧をＶw
からＶbに下げ、ビット線ＢＬ４の電圧をＶbからＶwに
上げて、選択されたセル９ａのｐｎ接合ダイオード７に
順バイアスを印加する。
【００５８】読み出し中は、非選択ビット線５および６
はスタンバイ電圧Ｖbのままであり、非選択ワード線Ｗ
Ｌ２および３はスタンバイ電圧Ｖwのままである。
【００５９】なお、半選択セル９ｂ〜９ｅにおいてはワ
ード線からビット線への電圧降下がない（すなわち、ｐ
ｎ接合ダイオード７に０Ｖが印加される）ので、セル内
を電流が流れることはない。
【００６０】選択セル９ａの磁気トンネル抵抗により、
ビット線ＢＬ４からセル９ａを通ってワード線ＷＬ１へ
流れるセンス電流３０（図４５参照）の大きさが決定さ
れる。ビット線制御回路５１の一部を構成するセンス回
路において、セルの２つの状態に対応して予測される２
つの電流値の平均値を参照電流とし、センス電流と比較
する。そして、両電流の差を増幅して、選択セル９ａに
蓄えられているデータを読み出す。
【００６１】なお、図４５のセンス電流３０の波形に示
すように、センス電流３０は、ＭＴＪ８の２つの磁化状
態に相当する２種類の電流波形を呈する。
【００６２】データ読み出し後、ビット線ＢＬ４とワー
ド線ＷＬ１の電圧は、それぞれのスタンバイ値に戻され
るが、メモリセル９ａの磁化状態は、読み出し動作後も
維持される。
【００６３】＜ＭＲＡＭメモリセルアレイの構成例＞図
４７に、米国特許ＵＳＰ６，２７２，０４０“System a
nd Method for programming a magnetoresistive memor
y device ”に開示されているＭＲＡＭメモリセルアレ
イの構成を模式的に示す。
【００６４】図４７は、ＭＲＡＭメモリセルアレイの一
部の構成を示し、磁気トンネル抵抗素子ＭＲ９１、ＭＲ
９２、ＭＲ９３およびＭＲ９４のそれぞれを有する、４
つのメモリセルを示している。
【００６５】磁気トンネル抵抗素子ＭＲ９１およびＭＲ
９２は、それぞれのビット線端子が列メモリ線（column
memory line）Ｃ１に共通に接続され、列メモリ線Ｃ１
は、Ｎチャネル型のＭＯＳトランジスタＱ９１を介して
参照電源ＶＲ９１に電気的に接続される構成となってい
る。
【００６６】さらに、磁気トンネル抵抗素子ＭＲ９１お
よびＭＲ９２のセレクト線端子は、それぞれ、Ｎチャネ
ル型のＭＯＳトランジスタＱ９３およびＱ９４を介して
出力線Ｄ１に共通に接続され、出力線Ｄ１は出力バッフ
ァＢ９１に接続されている。
【００６７】そして、磁気トンネル抵抗素子ＭＲ９１お
よびＭＲ９２のそれぞれのディジット線端子は、メモリ
線Ｒ９１に共通に接続され、メモリ線Ｒ９１は電流源Ｓ
９３に接続されている。
【００６８】また、磁気トンネル抵抗素子ＭＲ９３およ
びＭＲ９４は、それぞれのビット線端子が列メモリ線Ｃ
２に共通に接続され、列メモリ線Ｃ２は、Ｎチャネル型
のＭＯＳトランジスタＱ９２を介して参照電源ＶＲ９１
に電気的に接続される構成となっている。
【００６９】さらに、磁気トンネル抵抗素子ＭＲ９３お
よびＭＲ９４のセレクト線端子は、それぞれ、Ｎチャネ
ル型のＭＯＳトランジスタＱ９５およびＱ９６を介して
出力線Ｄ２に共通に接続され、出力線Ｄ２は出力バッフ
ァＢ９１に接続されている。出力線Ｄ１とＤ２との接続
ノードをノードＮ１とする。
【００７０】そして、磁気トンネル抵抗素子ＭＲ９３お
よびＭＲ９４のそれぞれのディジット線端子は、メモリ
線Ｒ９２に共通に接続され、メモリ線Ｒ９２は電流源Ｓ
９４に接続されている。
【００７１】ここで、列メモリ線Ｃ１およびＣ２は、そ
れぞれ双方向電流源（bidirectional current source）
Ｓ９１およびＳ９２に接続されている。
【００７２】双方向電流源Ｓ９１およびＳ９２は、それ
ぞれグランド（ＧＮＤ）と列メモリ線Ｃ１およびＣ２と
の間に配設され、３パターンの動作が可能な電源であ
る。すなわち、双方向電流源Ｓ９１を例に採れば、制御
信号Ｃ９１が＋の場合には、例えば、列メモリ線Ｃ１に
図面に向かって右方向へ電流を流し、制御信号Ｃ９１が
−の場合では、左方向へ電流を流す。また、制御信号Ｃ
９１が＋でも−でもない状態では、双方向電流源Ｓ９１
は動作せず、スタンバイの状態を保つ。
【００７３】次に、図４７を参照して、ＭＲＡＭメモリ
セルアレイの動作について説明する。
【００７４】電流源Ｓ９３は、信号ＲＲ９１に従って、
中間レベル（medium level）としきい値レベル（thresh
old level）の電流をメモリ線Ｒ９１に流す。なお、メ
モリ線Ｒ９１には一方向しか電流が流れない。
【００７５】ここで、しきい値レベルの電流とは、強磁
性体の磁化の方向を反転するのに必要な磁場を発生する
電流の大きさを指し、中間レベル（medium level）の電
流とは、強磁性体の磁化の方向を反転させない程度の電
流の大きさを指す。
【００７６】ＭＯＳトランジスタＱ９１およびＱ９２
は、何れも書き込み／読み出し制御信号Ｒ／Ｗを受信
し、制御信号Ｒ／Ｗに応じて、列ビット線Ｃ１およびＣ
２に参照電圧Ｖｒｅｆを印加するスイッチの働きをす
る。
【００７７】磁気トンネル抵抗素子ＭＲ９１の情報を読
み出す場合、まず、ＭＯＳトランジスタＱ１に読み出し
制御信号が与えられ、ＭＯＳトランジスタＱ９１がオン
し、列ビット線Ｃ１に参照電圧Ｖｒｅｆが印加される。
【００７８】続いて、ＭＯＳトランジスタＱ９３がオン
し、磁気トンネル抵抗素子に電流が流れる。その他のＭ
ＯＳトランジスタはオフ状態にあるので、ノードＮ１に
は、磁気トンネル抵抗素子ＭＲ１を流れた電流が流れ
る。ここで、磁気トンネル抵抗素子ＭＲ１の電流値は、
磁気トンネル抵抗素子ＭＲ１に保持された情報、すなわ
ちトンネル磁気抵抗値で決定される。
【００７９】そして、ノードＮ１へ流れた電流がバッフ
ァＢ９１で増幅されて出力電流Ioutとして出力され、図
示しないセンスアンプにより、電流あるいは電圧でセン
スされて、磁気トンネル抵抗素子ＭＲ１に保持された情
報が、０であるか１であるかが判定されることになる。
【００８０】磁気トンネル抵抗素子ＭＲ９１にデータを
書き込む場合には、制御信号Ｃ９１と信号ＲＲ９１とが
オンになり、列ビット線Ｃ１およびメモリ線Ｒ９１に電
流が流れる。
【００８１】磁気トンネル抵抗素子ＭＲ９１に書き込む
情報（０または１）は、列ビット線Ｃ１を流れる電流Ｉ
ｃ１の向きによって決まる。そして、電流Ｉｃ１の向き
を制御するのが、双方向電流源Ｓ９１に与えられる制御
信号Ｃ９１である。
【００８２】そして、双方向電流源Ｓ９１から供給され
る電流Ｉｃ１と、電流源Ｓ９３から供給される電流ＩＲ
１が、磁気トンネル抵抗素子ＭＲ９１の近傍で交番磁場
を発生させ、抵抗素子ＭＲ９１を構成する、強磁性体の
磁化ベクトルの方向を決定する。
【００８３】このような、読み出し、書き込みの動作は
磁気トンネル抵抗素子ＭＲ９２〜ＭＲ９４においても同
じである。
【００８４】
【発明が解決しようとする課題】以上説明した従来のＭ
ＲＡＭにおいては、同じビット線に接続されている異な
るアドレスのメモリセルの情報を同時に読み出すことが
できなかった。
【００８５】本発明は上記のような問題点を解消するた
めになされたもので、同じビット線に接続されている、
異なるアドレスのメモリセルの情報を任意のタイミング
で読み出すことが可能なＭＲＡＭを提供することを目的
とする。
【００８６】
【課題を解決するための手段】本発明に係る請求項１記
載の磁気記憶装置は、複数のビット線と、複数のワード
線と、磁気トンネル接合素子とを少なくとも有するメモ
リセルを複数、マトリックス状に配列して構成されるメ
モリセルアレイを備えた磁気記憶装置であって、前記メ
モリセルは、対をなす第１および第２のビット線に電気
的に接続され、前記磁気トンネル接合素子に対する情報
の読み出しのための電流経路として少なくとも機能する
第１の電流経路を有し、前記第１の電流経路は、前記第
１の電流経路内に配設された第１および第２のスイッチ
素子を有し、前記第１のスイッチ素子は、前記第１のビ
ット線と前記磁気トンネル接合素子との電気的な接続、
非接続を制御し、前記第２のスイッチ素子は、前記第２
のビット線と前記磁気トンネル接合素子との電気的な接
続、非接続を制御するように配設される。
【００８７】本発明に係る請求項２記載の磁気記憶装置
は、前記第１の電流経路は、前記磁気トンネル接合素子
に対する情報の書き込みのための電流経路としても機能
し、前記メモリセルは、前記磁気トンネル接合素子に対
する情報の書き込みおよび読み出しのための電流経路と
して機能する第２の電流経路をさらに有し、前記第１お
よび第２の電流経路は非接触で平面視的に直交して配設
され、前記磁気トンネル接合素子は、前記第１と第２の
電流経路との間に電気的に接続される。
【００８８】本発明に係る請求項３記載の磁気記憶装置
は、前記メモリセルが、対をなす第３および第４のビッ
ト線に電気的に接続され、前記磁気トンネル接合素子に
対する情報の書き込みおよび読み出しのための電流経路
として機能する第３の電流経路をさらに有し、前記第３
の電流経路は、前記第３の電流経路内に配設された第３
および第４のスイッチ素子を有し、前記第３のスイッチ
素子は、前記第３のビット線と前記磁気トンネル接合素
子との電気的な接続および非接続を制御し、前記第４の
スイッチ素子は、前記第４のビット線と前記磁気トンネ
ル接合素子との電気的な接続および非接続を制御するよ
うに配設される。
【００８９】本発明に係る請求項４記載の磁気記憶装置
は、マトリックス状に配列された複数の前記メモリセル
のうち、ビット列が異なり隣り合って配置された前記メ
モリセルどうしは、その間に配設された前記第１および
第２のビット線の少なくとも一方を共有する。
【００９０】本発明に係る請求項５記載の磁気記憶装置
は、前記第１および第２のスイッチ素子は、それぞれ第
１および第２のワード線から与えられる制御信号に基づ
いて開閉動作する。
【００９１】本発明に係る請求項６記載の磁気記憶装置
は、前記第１および第２のスイッチ素子が、それぞれ第
１および第２のワード線から与えられる制御信号に基づ
いて開閉動作し、前記第３および第４のスイッチ素子
は、それぞれ第３および第４のワード線から与えられる
制御信号に基づいて開閉動作する。
【００９２】本発明に係る請求項７記載の磁気記憶装置
は、前記第１および第２のスイッチ素子が、第１のワー
ド線から与えられる制御信号に基づいて開閉動作し、前
記第３および第４のスイッチ素子は、それぞれ第２およ
び第３のワード線から与えられる制御信号に基づいて開
閉動作する。
【００９３】本発明に係る請求項８記載の磁気記憶装置
は、前記第２の電流経路に接続される、電圧源および電
流源をさらに備え、前記第２の電流経路に対する、前記
電圧源からの電圧供給および前記電流源からの電流供給
は、選択的に行われる。
【００９４】本発明に係る請求項９記載の磁気記憶装置
は、前記メモリセルが、第３のビット線に電気的に接続
され、前記磁気トンネル接合素子に対する情報の読み出
しのための電流経路として機能する第３の電流経路をさ
らに有し、前記第３の電流経路は、前記第３の電流経路
内に配設された第３のスイッチ素子を有し、前記第３の
スイッチ素子は、前記第３のビット線と前記磁気トンネ
ル接合素子との電気的な接続および非接続を制御するよ
うに配設される。
【００９５】本発明に係る請求項１０記載の磁気記憶装
置は、前記第１および第２のスイッチ素子は、第１のワ
ード線から与えられる制御信号に基づいて開閉動作し、
前記第３のスイッチ素子は、第２のワード線から与えら
れる制御信号に基づいて開閉動作する。
【００９６】本発明に係る請求項１１記載の磁気記憶装
置は、前記メモリセルが、前記磁気トンネル接合素子に
対する情報の書き込みのための電流経路として機能する
第２の電流経路と、前記磁気トンネル接合素子に対する
情報の書き込みに際して、前記磁気トンネル接合素子を
構成する磁性体の磁化の方向を制御するための電流経路
として機能する第３の電流経路とをさらに有し、前記磁
気トンネル接合素子は、前記第１と第２の電流経路との
間に電気的に接続される。
【００９７】本発明に係る請求項１２記載の磁気記憶装
置は、前記磁気トンネル接合素子が、少なくとも１つの
磁気トンネル接合を構成するように積層された、磁性体
の多層膜を備え、前記第１の電流経路は、前記多層膜の
最上層および最下層の一方に、前記第２の電流経路は前
記多層膜の最上層および最下層の他方に電気的に接続さ
れ、前記第３の電流経路は、前記第２の電流経路とは電
気的に絶縁されて、前記第２の電流経路の近傍に配設さ
れ、前記第１の電流経路に対して平面視的に直交するよ
うに配設される。
【００９８】本発明に係る請求項１３記載の磁気記憶装
置は、前記第２の電流経路に接続される、電流源および
電圧源をさらに備え、前記電流源は、前記第２の電流経
路に流す電流の方向を選択可能な双方向電流源であっ
て、前記第２の電流経路に対する、前記電圧源からの電
圧供給および前記電流源からの電流供給は、選択的に行
われる。
【００９９】本発明に係る請求項１４記載の磁気記憶装
置は、前記複数のビット線および前記複数のワード線
は、階層ビット線構造および階層ワード線構造を構成す
る枝線である。
【０１００】本発明に係る請求項１５記載の磁気記憶装
置は、前記第１および第２のビット線は、それぞれセン
ス増幅器に接続される。
【０１０１】本発明に係る請求項１６記載の磁気記憶装
置は、前記センス増幅器に接続される電源供給線は、階
層パワーライン構造を構成する枝線である。
【０１０２】本発明に係る請求項１７記載の磁気記憶装
置は、前記磁気トンネル接合素子が、前記第１および第
２のスイッチ素子の配設層と同じ層中に配設される。
【０１０３】本発明に係る請求項１８記載の磁気記憶装
置は、前記磁気トンネル接合素子が、前記第１および第
２のビット線の配設層よりも上層に配設される。
【０１０４】
【発明の実施の形態】＜磁気トンネル抵抗素子＞本発明
に係る実施の形態の説明に先立って、一般的な磁気トン
ネル抵抗素子の構造および動作について、図１〜図３を
用いてさらに詳細に説明する。なお、以下の実施の形態
の説明においては、磁気トンネル抵抗素子という呼称を
用いるが、少なくとも１つの磁気トンネル接合を有して
いるという意味で、磁気トンネル接合素子と呼称するこ
ともある。
【０１０５】図１は、米国特許ＵＳＰ５，９４０，３１
９“Magnetic Random Access Memory and Fabricating
Method Thereof ”および米国特許ＵＳＰ５，７３２，
０１６“ Memory Cell Structure in a Magnetic Rando
m Access Memory and a Method For Fabricating There
of ”に開示された磁気トンネル抵抗素子の断面構造を
模式的に示す図である。
【０１０６】図１に示す磁気トンネル抵抗素子ＭＲは、
絶縁体層３の上部に強磁性体層２および１を順に積層
し、絶縁体層３の下部に強磁性体層４を配設して磁気ト
ンネル接合（Magnetic Tunnel Junction：ＭＴＪ）を構
成している。
【０１０７】なお、強磁性体層４の下部には反強磁性体
層５が配設されている。反強磁性体層５は、強磁性体層
４の磁化の方向を固定するためのもので、この構造をス
ピンバルブ型磁気トンネル接合と呼ぶ。
【０１０８】そして、強磁性体層１および２のうち、強
磁性体層１の方が保磁力が小さい材料で構成すること
で、外部磁場によって、強磁性体層１の磁化の方向が反
転しやすくなっている。その結果、強磁性体層２の磁化
の方向は強磁性体層１の磁化の方向に伴って反転する。
【０１０９】磁気トンネル抵抗素子ＭＲは、層間絶縁膜
ＳＺ内に埋め込まれており、強磁性体層１上には配線プ
ラグＰＧ１０が配設され、配線プラグＰＧ１０の上端面
が層間絶縁膜ＳＺの主面において露出している。この配
線プラグＰＧ１０の上端面に接するように、層間絶縁膜
ＳＺ上に配線ＷＲ１が配設されている。
【０１１０】また、反強磁性体層５の下部には金属層６
が配設され、金属層６は、金属層７に接続されている。
金属層７の下部には、配線ＷＲ２が配設され、その延在
方向は配線ＷＲ１の延在方向と平面視的に直交する方向
である。なお、配線ＷＲ２と金属層７とは電気的に絶縁
されている。
【０１１１】配線ＷＲ２の下方には配線ＷＲ３が配設さ
れ、金属層７は、層間絶縁膜ＳＺ中を垂直方向に延在す
る配線プラグＰＧ２０を介して、配線ＷＲ３と電気的に
接続されている。また、配線ＷＲ３は、ＮチャネルＭＯ
ＳトランジスタＴＲに電気的に接続されている。
【０１１２】なお、図１においては、配線ＷＲ１と配線
プラグＰＧ１との接続ノードをノードＮＤ１、配線ＷＲ
２と金属層７との接続ノードをノードＮＤ２、配線ＷＲ
３と配線プラグＰＧ２との接続ノードをノードＮＤ３と
している。
【０１１３】このような構成において、配線ＷＲ１から
配線ＷＲ３に向けて電流を流すと、強磁性体層１および
２の磁化の方向と強磁性体層３の磁化の方向とが同一な
場合と、同一でない場合とで、絶縁体層３をトンネルす
る電流が異なる。
【０１１４】すなわち、磁化の方向が同一であれば、抵
抗は低く、異なれば、抵抗は高くなり、磁気トンネル接
合は、強磁性体層の磁化の方向の向きに応じて、２つの
トンネル磁気抵抗（ＴＭＲ）を持つことになる（トンネ
ル磁気抵抗効果）。
【０１１５】トンネル磁気抵抗の変化率（ＴＭＲＲ）は
約３０％〜５０％程度である。トンネル磁気抵抗の値
は、強磁性体の磁場の方向の他に、強磁性体層の間に挟
む絶縁体層の物性や膜厚等により変化する。なお、強磁
性体層１から反強磁性体層５までの積層構造の上下を逆
にしても、同様の効果を得ることができる。
【０１１６】トンネル磁気抵抗を変えるには、具体的に
は強磁性体層１、２の磁化の方向を変えれば良い。これ
には、配線ＷＲ２に電流を流し、その周りに発生する磁
場が、磁化の方向を変えるのに必要な臨界磁場よりも大
きければ良い。このとき、強磁性体層４も同じ磁場の影
響を受けるが、反磁性体層５の存在により、強磁性体層
４から放出される磁束は反強磁性体層５内に入り、強磁
性体層４の磁化の方向は変化しない。なお、図１におい
ては配線ＷＲ２に流れる電流Ｉの方向を双方向として矢
印で示しているが、これはどちらかの方向に電流を流せ
ば良いことを示している。
【０１１７】ここで、反強磁性体層５には、例えばＩｒ
（イリジウム）を２０〜３０atom.％含むＩｒＭｎが用
いられ、強磁性体層４および２は保磁力が大きなＣｏＦ
ｅが用いられ、トンネルバリア層となる絶縁体層３とし
ては、Ａｌ2Ｏ3を用い、強磁性体層１には保磁力とスピ
ン分極率が小さなＮｉ80Ｆｅ20（パーマロイ）を使用す
る。
【０１１８】図２に、トンネル磁気抵抗素子ＭＲを表す
記号を示す。ここで、ＭＲとはMagnetic Resistivityの
略である。
【０１１９】図２の記号は、配線ＷＲ２に電流を流して
発生する磁場により、ノードＮＤ１と、ノードＮＤ３と
の間の抵抗が変化する抵抗素子であることを意味してい
る。従って、この特徴を備えているトンネル磁気抵抗素
子の全てを図２の記号が包括しているのであり、図１の
構造のみに限定されるものではない。
【０１２０】図３に、強磁性体の磁化の方向が変化する
のに必要な磁場の大きさとその方向を示す。図３におい
ては、磁化の方向を反転させるのに必要な磁場（臨界磁
場）Ｈｋを、磁場ＨｘとＨｙとの結合磁場で形成する場
合の上記３磁場の関係を示している。
【０１２１】ここで、強磁性体の磁化の容易な方向をイ
ージーアクシス（easy axis）、磁化が困難な方向をハ
ードアクシス（hard axis）と呼称し、図３において
は、横軸にイージーアクシスを、縦軸にハードアクシス
示し、また、ｘ軸方向の磁場の成分をＨｘ、ｙ軸方向の
磁場の成分をＨｙとして示している。
【０１２２】図３に示すように、Ｈｘ＋Ｈｙ＜Ｈｋの範
囲では、磁化の方向は変化しない。一方、Ｈｘ＋Ｈｙ＞
Ｈｋの範囲では、磁化の方向は変化することになる。な
お、これらの磁場は、電気伝導性を有する配線に電流を
流すことによって得ている。
【０１２３】以下の説明においては、強磁性体の磁化の
方向を反転するのに必要な磁場を発生する電流の大きさ
を、「しきい値レベル（threshold level）の電流」と
呼称し、強磁性体の磁化の方向を反転させない程度の電
流の大きさを、「中間レベル（medium level）の電流」
と呼称する。
【０１２４】＜デュアルポートＭＲＡＭの概念＞これま
でに説明したように、ＭＲＡＭは、バイナリ情報を磁気
トンネル抵抗素子で構成されるメモリセルに蓄えている
が、図４５を用いて説明したＭＲＡＭおよび図４７を用
いて説明したＭＲＡＭは、メモリセルのバイナリ情報の
読み出しおよび書き込みをするパスが１つであり、シン
グルポートＭＲＡＭと呼称されている。
【０１２５】これに対して、デュアルポートＭＲＡＭ代
表されるマルチポートＭＲＡＭは、各メモリセルに複数
の読み出し、あるいは、書き込みのパスを有し、バイナ
リ情報の読み出し、あるいは、書き込みを独立に、か
つ、非同期に行うことができる。
【０１２６】図４は、独立した読み出しおよび書き込み
制御回路を有するデュアルポートＭＲＡＭの概念構成を
示すブロック図である。
【０１２７】図４において、ＭＲＡＭ１０１は、２つの
ポートＰ１およびＰ２を有し、ポートＰ１には読み出し
／書き込み制御回路１０２が接続され、ポートＰ２には
読み出し／書き込み制御回路１０３が接続されている。
そして読み出し／書き込み制御回路１０２および１０３
には、それぞれマイクロプロセッサ１０４および１０５
が接続され、読み出し／書き込み制御回路１０２および
１０３を介してＭＲＡＭ１０１にアクセス可能となって
いる。
【０１２８】読み出し／書き込み制御回路１０２および
１０３は、独立に、かつ、非同期に動作し、ＭＲＡＭ１
０１を構成する何れのメモリセルにもバイナリ情報の書
き込み、読み出しを行うことができる。
【０１２９】以下に説明する実施の形態においては、デ
ュアルポートＭＲＡＭを前提として説明する。
【０１３０】＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞ ＜Ａ−１−１．平面構成＞図５に、本発明に係る実施の
形態１のＭＲＡＭ１００のメモリセルアレイ部分の平面
レイアウトを模式的に示す。
【０１３１】図５においては、メモリセルアレイのう
ち、４つのＭＲＡＭメモリセルが示されており、それぞ
れを単位セル（unit cell）ＵＣ００、ＵＣ１０、ＵＣ
０１およびＵＣ１１として、破線で示している。
【０１３２】図５に示すように、ビット線ＢＬ０ａ、Ｂ
Ｌ０ｂ、ＢＬ１ａ、ＢＬ１ｂおよびダミービット線ＤＢ
Ｌが平行に配設され、これらのビット線と平面視的に直
交するように、ワード線ＷＬ０ａ、ＷＬ０ｂ、ＷＬ１ａ
およびＷＬ１ｂが平行に配設されている。
【０１３３】そして、ビット線ＢＬ０ａとＢＬ０ｂとで
挟まれる領域の中央（単位セルの中央）にメモリ線ＭＬ
０がビット線に平行に配設され、ビット線ＢＬ１ａとＢ
Ｌ１ｂとで挟まれる領域の中央（単位セルの中央）にメ
モリ線ＭＬ１がビット線に平行に配設されている。
【０１３４】また、単位セルＵＣ００およびＵＣ０１の
活性領域ＡＡ上には、ＭＯＳトランジスタＱ１およびＱ
２のゲート電極が、ビット線に平行に配設され、単位セ
ルＵＣ１０およびＵＣ１１の活性領域ＡＡ上には、ＭＯ
ＳトランジスタＱ１０およびＱ１１のゲート電極が、ビ
ット線に平行に配設されている。
【０１３５】そして、ビット線ＢＬ０ａ、ＢＬ０ｂ、Ｂ
Ｌ１ａおよびＢＬ１ｂは、各単位セルにおいて、コンタ
クトプラグＰＧ１を介して、活性領域ＡＡに電気的に接
続される構成となっている。
【０１３６】なお、各ＭＯＳトランジスタＱ１のゲート
電極は、コンタクトプラグＰＧ２を介してワード線ＷＬ
０ａに電気的に接続されるので、ワード線ＷＬ０ａと呼
称し、各ＭＯＳトランジスタＱ２のゲート電極は、コン
タクトプラグＰＧ２を介してワード線ＷＬ０ｂに電気的
に接続されるので、ワード線ＷＬ０ｂと呼称する場合も
ある。
【０１３７】また、各ＭＯＳトランジスタＱ１０のゲー
ト電極は、コンタクトプラグＰＧ２を介してワード線Ｗ
Ｌ１ａに電気的に接続されるので、ワード線ＷＬ１ａと
呼称し、各ＭＯＳトランジスタＱ１１のゲート電極は、
コンタクトプラグＰＧ２を介してワード線ＷＬ１ｂに電
気的に接続されるので、ワード線ＷＬ１ｂと呼称する場
合もある。
【０１３８】ここで、図５の左端部には、ダミー領域Ｄ
Ａが設けられている。ダミー領域ＤＡにおいては、ダミ
ービット線ＤＢＬ、ダミーワード線（ダミーゲート電
極）ＤＷＬおよびダミーメモリ線ＤＭＬ（その下部には
ダミー磁気トンネル抵抗素子ＤＭＲ）が、メモリセル領
域と同様の配列で設けられ、ダミービット線ＤＢＬはコ
ンタクトプラグＰＧ１を介して活性領域ＡＡに電気的に
接続されている。
【０１３９】ワード線やビット線は同じピッチで繰り返
し配設されるパターンを有し、当該繰り返しパターンの
レジスト転写工程においては、繰り返しパターンのピッ
チに沿った光の定在波が発生する。しかし、繰り返しが
終わるレイアウト端部では、繰り返しパターンの周期性
が崩れ、異なるピッチの定在波が発生し、レイアウト端
部では最終的に得られるレジストパターンのサイズが、
設計値からずれる可能性がある。
【０１４０】また、転写工程によりレジストをパターニ
ングした後、当該レジストを用いて、異方性エッチング
によりワード線やビット線を埋め込むためのトレンチを
層間絶縁膜に形成する場合プラズマを生成するが、プラ
ズマの密度は上述した繰り返しパターンのピッチに沿っ
た周期性を有する。従って、レイアウト端部で繰り返し
パターンの周期性が崩れると。プラズマの密度も端部と
以外の部分で異なることになり、エッチングで形成され
るトレンチの幅や深さが異なる可能性がある。
【０１４１】ダミー領域ＤＡは、このような問題を解消
するために設けられており、レイアウト端部においても
ワード線（すなわちメモリ線）やビット線、磁気トンネ
ル抵抗素子の繰り返しパターンを維持し、仕上がりサイ
ズが設計値からずれることを抑制することができる。
【０１４２】＜Ａ−１−２．断面構成＞図５におけるＡ
−Ａ線での矢視方向断面の構成を図６に示す。図６に示
すように、ＭＲＡＭ１００はシリコン基板ＳＢ上に配設
され、シリコン基板ＳＢの表面内に設けた素子分離絶縁
膜ＳＴＩによって活性領域ＡＡが規定されている。素子
分離絶縁膜ＳＴＩは、シリコン基板ＳＢの表面内に設け
た浅いトレンチに酸化シリコン膜等の絶縁膜を埋め込ん
で形成されており、Shallow Trench Isolationと呼称さ
れている。
【０１４３】図６に示すように、単位セルＵＣ１０は、
２つのＭＯＳトランジスタＱ１０およびＱ１１と、Ｓ１
つの磁気トンネル抵抗素子ＭＲ１０（磁気トンネル接合
素子）とを備えている。この構造は他の単位セルについ
ても同じである。
【０１４４】ＭＯＳトランジスタＱ１０およびＱ１１は
同じ構造を有し、シリコン基板ＳＢ上に選択的に配設さ
れたゲート絶縁膜Ｇ１上に、不純物を含んで低抵抗とな
ったドープトポリシリコン層Ｇ２、バリアメタル層Ｇ
３、金属層Ｇ４の３層で構成されるポリメタルゲート電
極が配設され、金属層Ｇ４上には窒化シリコン膜Ｇ５が
配設されている。
【０１４５】ドープトポリシリコン層Ｇ２は、表面チャ
ネル型のＮチャネルＭＯＳトランジスタの場合には、リ
ンがドープされ、表面チャネル型のＰチャネルＭＯＳト
ランジスタの場合には、ホウ素がドープされる。
【０１４６】そして、これらの多層膜の側面にはオフセ
ット絶縁膜Ｇ６が配設されている。オフセット絶縁膜Ｇ
６には、その外側に配設されるサイドウォール絶縁膜Ｇ
７よりも誘電率が低い絶縁膜が用いられる。
【０１４７】例えば、サイドウォール絶縁膜Ｇ７に窒化
シリコン膜を用いる場合、その比誘電率は７．４〜９で
あるのに対して、オフセット絶縁膜Ｇ６には、比誘電膜
率が３．９の酸化シリコン膜や２．８〜２．９のＳｉＯ
Ｃ膜等が用いられる。
【０１４８】なお、サイドウォール絶縁膜Ｇ７に、Ｓｉ
Ｃ（比誘電率４．８）やＳｉＯＣを用いても良い。誘電
率は、比誘電率に真空中の誘電率を掛けることで得られ
る。
【０１４９】なお、上述したポリメタルゲート電極の代
わりに、ドープトポリシリコン層Ｇ２を備えないメタル
ゲート電極を使用しても良い。すなわち、ゲート絶縁膜
Ｇ１上に直接にバリアメタル層Ｇ３を配設した構成とし
ても良い。メタルゲート電極はポリメタルゲート電極よ
りも低い抵抗を得ることができるので、回路動作を速く
することができる。
【０１５０】オフセット絶縁膜Ｇ６は、ゲート電極と、
ゲート電極に接触するコンタクトプラグＰＧ１と間の寄
生容量を低減することと、ゲート電極と、活性領域ＡＡ
の表面内に配設されるソース・ドレインエクステンショ
ン層ＥＸとのオーバーラップ容量を低減することを目的
として配設される。
【０１５１】なお、ソース・ドレインエクステンション
層ＥＸは、ソース・ドレイン層ＳＤよりも浅い接合とな
るように形成される不純物層であり、ソース・ドレイン
層ＳＤと同一導電型であり、ソース・ドレイン層として
機能する。
【０１５２】ソース・ドレインエクステンション層ＥＸ
は、オフセット絶縁膜形成後にイオン注入等により形成
されるので、オフセット絶縁膜の厚さ分だけ、ソース・
ドレインエクステンション層ＥＸとゲート電極とがオー
バーラップする面積ＯＶが低減し、オーバーラップ容量
が低減することになる。
【０１５３】ゲート電極とコンタクトプラグＰＧ１との
間の寄生容量、およびゲート電極とソース・ドレインエ
クステンション層ＥＸとの間のオーバーラップ容量が低
減すると、回路動作が高速になる。図６の構造において
は、特にビット線への情報の読み出しやビット線からの
情報の書き込み動作が高速になる。
【０１５４】ＭＯＳトランジスタＱ１０とＱ１１との間
には、金属シリサイド層ＭＳ１が配設されている。金属
シリサイド層ＭＳ１は活性領域ＡＡ上だけでなく素子分
離絶縁膜ＳＴＩ上も覆うように配設され、素子分離絶縁
膜ＳＴＩ上に対応する金属シリサイド層ＭＳ１上には、
磁気トンネル抵抗素子ＭＲ１０が配設されている。
【０１５５】なお、磁気トンネル抵抗素子ＭＲ１０は、
金属シリサイド層ＭＳ１上に設けられた層間絶縁膜ＩＺ
９に囲まれている。そして、その最上部の端面だけが層
間絶縁膜ＩＺ９の表面において露出し、そこを覆うよう
にバリアメタル層ＢＭ２が配設され、バリアメタル層Ｂ
Ｍ２上に金属配線のメモリ線ＭＬ０が配設されている。
【０１５６】磁気トンネル抵抗素子ＭＲ１０は、金属シ
リサイド層ＭＳ１上に配設されたバリアメタル層ＢＭ１
を間に介して配設されており、バリアメタル層ＢＭ１上
に、反強磁性体層ＡＦＭ、強磁性体層ＦＭ２、絶縁体層
ＢＴ１および強磁性体層ＦＭ１を順に積層して構成され
ている。そして、強磁性体層ＦＭ１の上部がバリアメタ
ルＢＭ２に覆われ、メモリ線ＭＬ０と接続する構成とな
っている。
【０１５７】なお、強磁性体層ＦＭ１およびＦＭ２のイ
ージーアクシスの方向は、メモリ線ＭＬ１とほぼ平行の
方向であっても良いし、メモリ線とほぼ垂直の方向であ
っても良い。反強磁性体層ＡＦＭと強磁性体層ＦＭ２と
を積層することで、強磁性体膜ＦＭ２の磁化ベクトルを
固定することができる。
【０１５８】ここで、金属シリサイドＭＳ１は、ＣｏＳ
ｉ2、ＮｉＳｉ2、ＴｉＳｉ2、ＷＳｉ2、ＰｔＳｉ2およ
びＺｒＳｉ2等の何れで構成しても良く、反強磁性体層
ＡＦＭと、活性領域ＡＡの表面内に設けたソース・ドレ
イン層ＳＤとを電気的に接続する機能を有している。
【０１５９】なお、金属シリサイド層ＭＳ１は、ポリシ
リコン層あるいはアモルファスシリコン層を該当領域に
形成した後、その上に金属層を堆積し、ＲＴＡ（Rapid
Thermal Anneal）等の熱処理を加えることにより、金属
とポリシリコン（あるいは、アモルファスシリコン）と
をシリサイド反応させることで形成することができる。
【０１６０】例えば、ＣｏＳｉ2を形成する場合、１回
目のＲＴＡとして、４５０〜６００℃の熱処理を行い、
２回目のＲＴＡとして、７００〜８５０℃の熱処理を行
うことで、コバルトとポリシリコン（あるいは、アモル
ファスシリコン）をシリサイド反応させて形成すれば良
い。
【０１６１】なお、強磁性体層が磁化を失う温度をキュ
リー温度と呼ぶが、多くの強磁性体層のキュリー温度
は、これらのＲＴＡの温度よりも低いので、磁気トンネ
ル抵抗素子は、トランジスタのソース・ドレイン層上に
金属シリサイド層を形成した後に形成することが望まし
い。
【０１６２】また、ＭＯＳトランジスタＱ１０およびＱ
１１の、金属シリサイド層ＭＳ１で覆われない方のソー
ス・ドレイン層は、電気伝導性を有する材料で構成され
るコンタクトプラグＰＧ１を介して、ビット線ＢＬ０ａ
およびＢＬ０ｂに電気的に接続されている。
【０１６３】コンタクトプラグＰＧ１は、層間絶縁膜Ｉ
Ｚ１を貫通するように設けられたコンタクトホール内
に、例えば、ドープトポリシリコンやタングステン等を
充填して構成されている。
【０１６４】なお、以上の説明においては単位セルＵＣ
１０の構成について説明したが、他の単位セルについて
も同様の構成を有している。
【０１６５】ビット線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ１ａお
よびＢＬ１ｂ（第１層の金属層）は、層間絶縁膜ＩＺ１
上に配設された層間絶縁膜ＩＺ２中に配設され、層間絶
縁膜ＩＺ２上には層間絶縁膜ＩＺ３およびＩＺ４が順に
配設されている。なお、層間絶縁膜ＩＺ４より上層の構
成は、図６においては省略している。
【０１６６】次に、図５におけるＢ−Ｂ線での矢視方向
断面の構成を図７に示す。図７は、単位セルＵＣ１０と
ＵＣ００とに跨るメモリ線ＭＬ０と、その下の磁気トン
ネル抵抗素子ＭＲ１０およびＭＲ００の長手方向の断面
を示しており、金属シリサイド層ＭＳ１上に配設された
バリアメタル層ＢＭ１上に、反強磁性体層ＡＦＭ、強磁
性体層ＦＭ２、絶縁体層ＢＴ１および強磁性体層ＦＭ１
が順に積層されて磁気トンネル抵抗素子ＭＲ１０および
ＭＲ００を構成している。
【０１６７】そして、磁気トンネル抵抗素子ＭＲ１０お
よびＭＲ００上にはバリアメタル層ＢＭ２が配設され、
バリアメタル層ＢＭ２上にメモリ線ＭＬ０が配設されて
いる。メモリ線ＭＬ０と磁気トンネル抵抗素子ＭＲ１０
およびＭＲ００との間にバリアメタル層ＢＭ２を挟むの
は、メモリ線ＭＬ０および磁気トンネル抵抗素子ＭＲ１
０を構成する原子どうしが相互に拡散するのを防止する
ためである。
【０１６８】なお、磁気トンネル抵抗素子ＭＲ１０およ
びＭＲ００は、単位セルＵＣ１０とＵＣ００とで電気的
に分離されており、単位セルＵＣ１０の磁気トンネル抵
抗素子ＭＲ１０と、単位セルＵＣ００の磁気トンネル抵
抗素子ＭＲ００との間には、層間絶縁膜ＩＺ８が配設さ
れている。
【０１６９】ここで、図８には、磁気トンネル抵抗素子
の変形例として、反強磁性体層ＡＦＭを有さない、磁気
トンネル抵抗素子ＭＲＸの断面構成を示す。
【０１７０】図８に示すように、金属シリサイド層ＭＳ
１上に配設されたバリアメタル層ＢＭ１上に、強磁性体
層ＦＭ２、絶縁体層ＢＴ１および強磁性体層ＦＭ１が順
に積層されて磁気トンネル抵抗素子ＭＲＸを構成してい
る。反強磁性体層を省略することで製造コストを削減で
きる。
【０１７１】次に、図５におけるＣ−Ｃ線での矢視方向
断面の構成を図９に示す。図９は、単位セルＵＣ１０お
よびＵＣ００におけるＭＯＳトランジスタＱ１１および
Ｑ２のゲート電極（ワード線ＷＬ１ｂおよびワード線Ｗ
Ｌ０ｂと呼び換える場合あ）の長手方向の断面構成を示
している。
【０１７２】図９に示すように、各ゲート電極は単位セ
ルごとに電気的に独立しており、隣り合うゲート電極間
には層間絶縁膜ＩＺ９が配設されている。
【０１７３】そして、各ゲート電極は、素子分離絶縁膜
ＳＴＩ上でコンタクトプラグＰＧ２１およびＰＧ２を介
してワード線ＷＬ０ｂおよびＷＬ１ｂに接されている。
より具体的には、コンタクトプラグＰＧ２１の一方端
は、層間絶縁膜ＩＺ１および窒化シリコン膜Ｇ５を貫通
して、各ゲート電極の金属層Ｇ４に到達するように設け
られ、コンタクトプラグＰＧ２１の他方端は、層間絶縁
膜ＩＺ２中に配設されたパッド層ＰＤ１に接続されてい
る。なお、パッド層ＰＤ１は各ビット線と同様の第１層
の金属層であり、コンタクトプラグＰＧ２とＰＧ２１と
のアライメントマージンを確保する目的で配設されてい
る。
【０１７４】そして、コンタクトプラグＰＧ２の一方端
は、層間絶縁膜ＩＺ５およびＩＺ４を貫通して、各パッ
ド層ＰＤ１に到達するように設けられ、コンタクトプラ
グＰＧ２の他方端は、層間絶縁膜ＩＺ５中に配設された
ワード線ＷＬ０ｂおよびＷＬ１ｂに接続されている。な
お、層間絶縁膜ＩＺ５上には、層間絶縁膜ＩＺ６および
ＩＺ７が順に配設されている。
【０１７５】ここで、コンタクトプラグＰＧ２およびＰ
Ｇ２１、各パッド層ＰＤ１、ワード線ＷＬ０ｂおよびＷ
Ｌ１ｂはその表面がバリアメタルで覆われており、それ
ぞれを構成する金属原子が周囲の絶縁膜に熱拡散するこ
とを防止する目的で配設されている。
【０１７６】なお、各層間絶縁膜ＩＺ１〜ＩＺ９の材質
の一例を以下に示す。すなわち、層間絶縁膜ＩＺ１、Ｉ
Ｚ２、ＩＺ５、ＩＺ７は、低誘電率（low-ｋ）材である
ＳｉＯＣで構成し、層間絶縁膜ＩＺ３、ＩＺ４、ＩＺ６
はＳｉＣで構成し、層間絶縁膜ＩＺ８およびＩＺ９は、
ＮＳＧ（Non-doped Silicate Glass）やＴＥＯＳ（tetr
aethyl orthosilicate）等で構成すれば良い。なお、層
間絶縁膜ＩＺ８およびＩＺ９は、low-ｋ材であるＳｉＯ
Ｃ、ＳｉＯＦ等で構成しても良い。
【０１７７】ここで、層間絶縁膜ＩＺ３およびＩＺ６の
ように金属層の上部の層間絶縁膜をＳｉＣで構成するの
は、金属層の酸化を防止するためであるが、金属層の酸
化を防止できる絶縁材であれば何でも良い。ただし、金
属配線の寄生容量を考慮すれば、誘電率のなるべく小さ
な絶縁材が望ましい。
【０１７８】また、金属配線層、パッド層、コンタクト
プラグの材質としては、銅、アルミニウム、アルミニウ
ムシリコン、アルミニウムとシリコンと銅の合金、銀、
金、モリブデン、タングステン等を用いることができ
る。
【０１７９】なお、以上の説明においては、ＭＲＡＭ１
００をバルクシリコン基板ＳＢ上に形成する構成を示し
たが、バルクシリコン基板ＳＢの代わりに、ＳＯＩ（Si
licon On Insulator）基板やＳＯＮ(Silicon On Nothin
g)基板を用いても良い。これは、以下に説明する他の実
施の形態のＭＲＡＭにおいても同様である。
【０１８０】ここで、ＳＯＮ基板とは、半導体素子の形
成領域下のシリコン層中に空洞を設けた基板であり、空
洞内に水素、空気、アルゴンや窒素が封入されている構
成もある。
【０１８１】＜Ａ−２．動作＞図１０および図１１を用
いてＭＲＡＭ１００の動作について説明する。図１０に
ＭＲＡＭ１００の回路図を示す。なお、図１０において
は、図５に示した単位セルＵＣ００、ＵＣ１０、ＵＣ０
１およびＵＣ１１に対応する部分の構成を示しており、
他のメモリセルについて省略している。
【０１８２】また、以下の説明では、単位セルＵＣ０
０、ＵＣ１０、ＵＣ０１およびＵＣ１１に対応する構成
を、アドレスＡＤ００、ＡＤ１０、ＡＤ０１およびＡＤ
１１のメモリセルとして示す。なお、図１０において
は、磁気抵抗素子を可変抵抗の記号を用いて記載する。
【０１８３】図１０に示すように、アドレスＡＤ００の
メモリセルは、ビット線ＢＬ０ａとＢＬ０ｂとの間に、
直列に接続されたＭＯＳトランジスタＱ１およびＱ２
と、磁気トンネル抵抗素子ＭＲ００とを備え、ＭＯＳト
ランジスタＱ１およびＱ２のゲート電極が、ワード線Ｗ
Ｌ０ａおよびＷＬ０ｂに接続されている。
【０１８４】そして、磁気トンネル抵抗素子ＭＲ００
は、ＭＯＳトランジスタＱ１とＱ２との接続ノードとメ
モリ線ＭＬ０との間に接続され、磁気トンネル抵抗素子
ＭＲ００とメモリ線ＭＬ０との接続ノードをノードＮ
１、ＭＯＳトランジスタＱ１とＱ２との接続ノードをノ
ードＮ２、ＭＯＳトランジスタＱ１とビット線ＢＬ０ａ
との接続ノードをノードＮ３、ＭＯＳトランジスタＱ２
とビット線ＢＬ０ｂとの接続ノードをノードＮ４と呼称
する。
【０１８５】アドレスＡＤ０１のメモリセルは、ビット
線ＢＬ１ａとＢＬ１ｂとの間に、直列に接続されたＭＯ
ＳトランジスタＱ１およびＱ２と、磁気トンネル抵抗素
子ＭＲ０１とを備え、ＭＯＳトランジスタＱ１およびＱ
２のゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂに
接続されている。
【０１８６】そして、磁気トンネル抵抗素子ＭＲ０１
は、ＭＯＳトランジスタＱ１とＱ２との接続ノードとメ
モリ線ＭＬ１との間に接続され、磁気トンネル抵抗素子
ＭＲ０１とメモリ線ＭＬ１との接続ノードをノードＮ
１、ＭＯＳトランジスタＱ１とＱ２との接続ノードをノ
ードＮ２、ＭＯＳトランジスタＱ１とビット線ＢＬ１ａ
との接続ノードをノードＮ３、ＭＯＳトランジスタＱ２
とビット線ＢＬ１ｂとの接続ノードをノードＮ４と呼称
する。
【０１８７】また、アドレスＡＤ１０のメモリセルは、
ビット線ＢＬ０ａとＢＬ０ｂとの間に、直列に接続され
たＭＯＳトランジスタＱ１０およびＱ１１と、磁気トン
ネル抵抗素子ＭＲ１０とを備え、ＭＯＳトランジスタＱ
１０およびＱ１１のゲート電極が、ワード線ＷＬ１ａお
よびＷＬ１ｂに接続されている。
【０１８８】そして、磁気トンネル抵抗素子ＭＲ１０
は、ＭＯＳトランジスタＱ１とＱ２との接続ノードとメ
モリ線ＭＬ０との間に接続され、磁気トンネル抵抗素子
ＭＲ１０とメモリ線ＭＬ０との接続ノードをノードＮ
５、ＭＯＳトランジスタＱ１０とＱ１１との接続ノード
をノードＮ６、ＭＯＳトランジスタＱ１０とビット線Ｂ
Ｌ０ａとの接続ノードをノードＮ７、ＭＯＳトランジス
タＱ１１とビット線ＢＬ０ｂとの接続ノードをノードＮ
８と呼称する。
【０１８９】アドレスＡＤ１１のメモリセルは、ビット
線ＢＬ１ａとＢＬ１ｂとの間に、直列に接続されたＭＯ
ＳトランジスタＱ１０およびＱ１１と、磁気トンネル抵
抗素子ＭＲ１１とを備え、ＭＯＳトランジスタＱ１０お
よびＱ１１のゲート電極が、ワード線ＷＬ１ａおよびＷ
Ｌ１ｂに接続されている。
【０１９０】そして、磁気トンネル抵抗素子ＭＲ１１
は、ＭＯＳトランジスタＱ１０とＱ１１との接続ノード
とメモリ線ＭＬ１との間に接続され、磁気トンネル抵抗
素子ＭＲ１１とメモリ線ＭＬ１との接続ノードをノード
Ｎ５、ＭＯＳトランジスタＱ１０とＱ１１との接続ノー
ドをノードＮ６、ＭＯＳトランジスタＱ１０とビット線
ＢＬ１ａとの接続ノードをノードＮ７、ＭＯＳトランジ
スタＱ１１とビット線ＢＬ１ｂとの接続ノードをノード
Ｎ８と呼称する。
【０１９１】なお、以上説明したＭＯＳトランジスタＱ
１、Ｑ２、Ｑ１０およびＱ１１は、スイッチ素子であれ
ばＭＯＳトランジスタに限定されるものではない。
【０１９２】メモリ線ＭＬ０およびＭＬ１は、それぞれ
Ｎチャネル型のＭＯＳトランジスタＱ３およびＱ３１を
介して参照電圧源ＶＲ１に共通に接続されるとともに、
それぞれスイッチ付き電流源Ｓ１およびＳ２に接続され
る構成となっている。
【０１９３】ビット線ＢＬ０ａ、ＢＬ０ｂ、ＢＬ１ａお
よびＢＬ１ｂは、それぞれ、スイッチ付きバッファＢ
１、Ｂ２、Ｂ３およびＢ４の入力に接続され、電流Ｉ０
ａ、Ｉ０ｂ、Ｉ１ａおよびＩ１ｂがスイッチ付きバッフ
ァＢ１〜Ｂ４に与えられ、スイッチ付きバッファＢ１〜
Ｂ４で電流増幅された出力が、それぞれセンスアンプＳ
Ａ１に与えられる構成となっている。
【０１９４】センスアンプＳＡ１は、Ｐチャネル型のＭ
ＯＳトランジスタＱ４およびＱ５を有し、ＭＯＳトラン
ジスタＱ４およびＱ５のゲート電極とソース電極とが、
互いに交差接続された電流センス回路（第１段の回路）
と、電流センス回路の出力を受ける、第１および第２の
電圧増幅器（第２段の回路）とを備えている。
【０１９５】第１の電圧増幅器は、直列に接続されイン
バータ回路を構成するＰチャネル型のＭＯＳトランジス
タＱ６とＮチャネル型のＭＯＳトランジスタＱ７とを有
し、ＭＯＳトランジスタＱ６およびＱ７のゲート電極
が、共通してＭＯＳトランジスタＱ４のゲート電極に接
続され、ＭＯＳトランジスタＱ６とＱ７との接続ノード
が出力ノードとなっている。
【０１９６】第２の電圧増幅器は、直列に接続されイン
バータ回路を構成するＰチャネル型のＭＯＳトランジス
タＱ８とＮチャネル型のＭＯＳトランジスタＱ９とを有
し、ＭＯＳトランジスタＱ８およびＱ９のゲート電極
が、共通してＭＯＳトランジスタＱ５のゲート電極に接
続され、ＭＯＳトランジスタＱ８とＱ９との接続ノード
が出力ノードとなっている。
【０１９７】電流センス回路において、ＭＯＳトランジ
スタＱ４およびＱ５のソース電極は、それぞれ抵抗Ｒ１
０およびＲ２０を介して電位Ｖｓｓ（接地電位）に接続
されている。
【０１９８】なお、以下の説明では、スイッチ付きバッ
ファＢ１に接続されるセンスアンプＳＡ１を例に採って
説明する。
【０１９９】バッファＢ１の出力は、ＭＯＳトランジス
タＱ４およびＱ６のドレイン電極に与えられ、電流セン
ス回路は、バッファＢ１で電流増幅された出力電流を受
け、電流−電圧変換した後、その出力電圧（ゲート電
圧）を第１の電圧増幅器でに与えて、電圧増幅して出力
電圧Ｖ０ａとして出力する。
【０２００】また、ＭＯＳトランジスタＱ５およびＱ８
のドレイン電極には、スイッチ付き電流源Ｓ３から参照
電流Ｉｒｅｆが与えられ、電流センス回路において、参
照電流Ｉｒｅｆを電流−電圧変換した後、その出力電圧
（ゲート電圧）を第２の電圧増幅器に与えて、電圧増幅
して出力電圧バーＶ０ａとして出力する。
【０２０１】バッファＢ１から出力される電流により生
じた信号電圧は、ダイナミックにＭＯＳトランジスタＱ
６およびＱ７の論理しきい値電圧を変えるので、ゲート
ポテンシャルの変動と逆の方向にしきい値電圧が変化す
る。すなわち、ゲートポテンシャルが上がると、インバ
ータ回路の論理しきい値電圧は下がる。その結果、電流
センス回路と第１の電圧増幅器との動作点のミスマッチ
に対して、大きな動作マージンが得られる。これは、電
流センス回路と第２の電圧増幅器との関係においても同
じである。
【０２０２】このように、センスアンプＳＡ１は、電流
センス回路の出力を、第１および第２の電圧増幅器で増
幅する構成となっているが、必ずしも２段構成である必
要はなく、電流センス回路だけでも良い。
【０２０３】また、図１０に示す構成以外の電流センス
回路でも、また電圧センス回路でも良いが、動作速度が
速い点と低電圧でも動作する点で、電流センス回路の方
がより望ましい。
【０２０４】また、センスアンプの増幅利得が十分であ
れば、バッファＢ１〜Ｂ４は設けずとも良い。
【０２０５】また、バッファＢ１〜Ｂ４の代わりに、ス
イッチＢＢ１〜ＢＢ４をゲート電極とするＭＯＳトラン
ジスタを用いても良い。
【０２０６】なお、スイッチ付きバッファＢ２〜Ｂ４の
出力を受けるセンスアンプＳＡ１も、上記と同様である
が、スイッチ付き電流源Ｓ３の代わりに、それぞれ、ス
イッチ付き電流源Ｓ４、Ｓ５およびＳ６から参照電流Ｉ
ｒｅｆが与えられ、それぞれ、出力電圧Ｖ０ｂおよびバ
ーＶ０ｂ、出力電圧Ｖ１ａおよびバーＶ１ａ、出力電圧
Ｖ１ｂおよびバーＶ１ｂを対で出力する。
【０２０７】次に、図１０を参照しつつ、図１１に示す
タイミングチャートを用いて、ＭＲＡＭ１００の動作を
説明する。なお、以下の説明においては、アドレスＡＤ
００へのデータの書き込み動作および読み出し動作を例
に採って説明する。
【０２０８】＜Ａ−２−１．書き込み動作＞図１１は、
ＭＲＡＭ１００におけるアドレスＡＤ００へのデータの
書き込み動作および読み出し動作に際しての、各種電圧
および電流のタイミングチャートである。
【０２０９】アドレスＡＤ００へのデータの書き込みに
際しては、スイッチ付き電流源Ｓ１のスイッチＷ１をオ
ンするようにスイッチＷ１に所定の電圧を与え、メモリ
線ＭＬ０に電流Ｉ１を流す。電流が流れるため、図１１
に示すようにメモリ線ＭＬ０の電位が、電圧Ｖｓｓより
も高くなる方向に変化する。そして、書き込みに要する
所定期間、ビット線ＢＬ０ａに電圧Ｖｄｄを与え、その
間はビット線ＢＬ０ｂに電圧Ｖｓｓを与える。なお、ビ
ット線ＢＬ１ａおよびＢＬ１ｂ、ワード線ＷＬ１ａおよ
びＷ１ｂはアドレスＡＤ００へのデータの書き込み動作
および読み出し動作には無関係なので、電圧Ｖｓｓの状
態を保つ。
【０２１０】また、ワード線ＷＬ０ａおよびＷＬ０ｂ共
に、所定期間、電圧Ｖｄｄを与え、Ｎチャネル型のＭＯ
ＳトランジスタＱ１およびＱ２をオン状態にする。これ
により電流Ｉ２が、ノードＮ３からノードＮ４に向けて
流れる。
【０２１１】この結果、電流Ｉ１およびＩ２が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われる。なお、強磁性体層ＦＭ２の磁化ベクトルは固定
されており、変化しない。
【０２１２】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ００（すなわちアドレスＡＤ００）に情報
が書き込まれる。この時に書き込まれる情報を、論理０
とする。
【０２１３】続いて、スイッチ付き電流源Ｓ１のスイッ
チＷ１をオフすることで、メモリ線ＭＬ０に電流Ｉ１が
流れなくなる。この後、メモリ線ＭＬ０の電位を、電圧
Ｖｓｓにプリチャージする。
【０２１４】また、ワード線ＷＬ０ａおよびＷＬ０ｂの
電圧を、共に電圧Ｖｓｓに設定して、ＭＯＳトランジス
タＱ１およびＱ２をオフ状態にする。また、ビット線Ｂ
Ｌ０ａおよびＢＬ０ｂに電圧Ｖｓｓを与える。この期間
を、スタンバイ期間と呼称する。
【０２１５】なお、磁気トンネル抵抗素子ＭＲ００に、
上述した論理とは反対の論理１を書き込む場合には、書
き込みに要する所定期間、ビット線ＢＬ０ｂに電圧Ｖｄ
ｄを与え、その間はビット線ＢＬ０ａに電圧Ｖｓｓを与
える。
【０２１６】また、スイッチ付き電流源Ｓ１のスイッチ
Ｗ１をオンするようにスイッチＷ１に所定の電圧を与
え、メモリ線ＭＬ０に電流Ｉ１を流す。電流が流れるた
め、図１１に示すようにメモリ線ＭＬ０の電位が、電圧
Ｖｓｓよりも高くなる方向に変化する。そして、ワード
線ＷＬ０ａおよびＷＬ０ｂに共に、所定期間、電圧Ｖｄ
ｄを与え、Ｎチャネル型のＭＯＳトランジスタＱ１およ
びＱ２をオン状態にする。これにより電流Ｉ２が、ノー
ドＮ４からノードＮ３に向けて流れる。
【０２１７】この結果、電流Ｉ１およびＩ２が生成する
交番磁場（結合磁場）により、磁気トンネル抵抗素子Ｍ
Ｒ００の強磁性体層ＦＭ１の磁化ベクトルが決定され、
書き込みが行われるが、電流Ｉ２がノードＮ４からＮ３
へ流れるため、磁化ベクトルの方向は、論理０の書き込
みの場合とは異なり、論理０とは反対の論理１が書き込
まれる。このとき、強磁性体層ＦＭ２の磁化ベクトルは
変化しない。
【０２１８】＜Ａ−２−２．読み出し動作＞アドレスＡ
Ｄ００からのデータの読み出しに際しては、まず、参照
電圧源ＶＲ１の出力スイッチであるＭＯＳトランジスタ
Ｑ３がオン状態となるように、ゲート制御信号ＲＲ１と
して、所定電圧を与える。なお、所定電圧を与える期間
は、読み出しに要する所定期間以上となるように設定す
る。
【０２１９】この動作により、メモリ線ＭＬ０には参照
電圧Ｖｒｅｆが与えられる。ここで、参照電圧Ｖｒｅｆ
は、電圧Ｖｄｄと同じでも、異なっていても構わない
が、参照電圧Ｖｒｅｆは、トンネル磁気抵抗の変化率
（ＴＭＲＲ）が十分大きくなるように設定されている。
【０２２０】すなわち、ＴＭＲＲとメモリ線に与える電
圧（ここでは参照電圧Ｖｒｅｆ）との関係は、一般的に
は、参照電圧Ｖｒｅｆが大きくなれば、ＴＭＲＲが小さ
くなる関係にある。そこで、参照電圧Ｖｒｅｆの値は、
一定値以上のＴＭＲＲを得られる値に設定する。
【０２２１】ここで、ＭＯＳトランジスタＱ１がオンす
る前には、磁気トンネル抵抗素子ＭＲ００にはほとんど
電流が流れないので、磁気トンネル抵抗素子ＭＲ００に
よる電圧降下は発生しない。従って、ノードＮ１および
Ｎ２共に、電圧Ｖｒｅｆに設定される。
【０２２２】ビット線ＢＬ０ａに情報を読み出す場合
は、ワード線ＷＬ０ａに電圧Ｖｄｄを、ワード線ＷＬ０
ｂに電圧Ｖｓｓを与えることで、ＭＯＳトランジスタＱ
１はオン状態となり、ＭＯＳトランジスタＱ２がオフ状
態を保つようにする。
【０２２３】ＭＯＳトランジスタＱ１がオン状態になる
と、磁気トンネル抵抗素子ＭＲ００に電流が流れ、磁気
トンネル抵抗素子ＭＲ００の抵抗値（強磁性体の磁化の
方向によって決まる）に応じた電圧降下（降下電圧Ｖｍ
ｒ）が発生し、ノードＮ２には、参照電圧Ｖｒｅｆ−降
下電圧Ｖｍｒの電圧が印加されることになる。
【０２２４】ここで、降下電圧Ｖｍｒは、ＭＯＳトラン
ジスタＱ１を流れる電流と磁気トンネル抵抗素子ＭＲ０
０を流れる電流Ｉ０ａとがほぼ一致するように決まる。
【０２２５】そして、ＭＯＳトランジスタＱ２はオフ状
態にあるので、磁気トンネル抵抗素子ＭＲ００を流れた
電流は、ほとんど全てＭＯＳトランジスタＱ１を介して
ビット線ＢＬ０ａに電流Ｉ０ａとして流れる。
【０２２６】スイッチ付きバッファＢ１のスイッチＢＢ
１に所定電圧が与えられ、バッファＢ１がオンすると、
電流Ｉ０ａが増幅されてセンスアンプＳＡ１に与えられ
る。センスアンプＳＡ１においては、増幅された電流Ｉ
０ａと、電流源Ｓ３から出力される参照電流Ｉｒｅｆと
の大小を検知して、情報が読み出される。
【０２２７】ビット線ＢＬ０ａに情報を読み出した後
は、スイッチ付きバッファＢ１のスイッチＢＢ１に所定
電圧が与えられ、バッファＢ１がオフ状態となる。
【０２２８】また、ワード線ＷＬ０ａおよびＷＬ０ｂ
に、共に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ
１およびＱ２が、共にオフ状態になる。
【０２２９】やがて、参照電圧源ＶＲ１の出力スイッチ
であるＭＯＳトランジスタＱ３のゲート制御信号ＲＲ１
に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ３がオ
フ状態になる。また、メモリ線ＭＬ０の電位を、電圧Ｖ
ｓｓにプリチャージする。
【０２３０】これにより、ワード線ＷＬ０ａおよびＷＬ
０ｂ、ビット線ＢＬ０ａおよびＢＬ０ｂに電圧Ｖｓｓが
与えられ、メモリ線ＭＬ０の電位が電圧Ｖｓｓにプリチ
ャージされてスタンバイ期間が始まる。
【０２３１】なお、スイッチ付き電流源Ｓ２および参照
電圧源ＶＲの出力スイッチであるＭＯＳトランジスタＱ
３１は、アドレスＡＤ００へのデータの書き込み動作お
よび読み出し動作には無関係なので、スイッチ付き電流
源Ｓ２のスイッチＷ２に与えられる電圧および、ＭＯＳ
トランジスタＱ３１のゲート制御信号ＲＲ２は、電圧Ｖ
ｓｓの状態を保つ。また、メモリ線ＭＬ１は電圧Ｖｓｓ
の状態を保つ。
【０２３２】また、ビット線ＢＬ０ｂに情報を読み出す
には、ワード線ＷＬ０ａに電圧Ｖｓｓを、ワード線ＷＬ
０ｂに電圧Ｖｄｄを与えることで、ＭＯＳトランジスタ
Ｑ２はオン状態となり、ＭＯＳトランジスタＱ１がオフ
状態を保つようにすれば良い。
【０２３３】以上説明したように、ＭＯＳトランジスタ
Ｑ１およびＱ２のように、ビット線間に直列に接続され
たＭＯＳトランジスタは、磁気トンネル抵抗素子に流れ
る電流をビット線に流したり、磁気トンネル抵抗素子へ
の情報の書き込みのための電流の経路を構成するので、
パストランジスタあるいはポートと呼称する場合もあ
る。また、ＭＯＳトランジスタＱ１およびＱ２を接続す
る配線を、磁気トンネル接合素子に対する情報の書き込
みおよび読み出しのための電流の経路となる配線と総称
する場合もある。
【０２３４】＜Ａ−２−３．非同期読み出し＞次に、ビ
ット線を共用する異なるアドレスのメモリセルから、そ
れぞれ独立したタイミングで（非同期に）情報を読み出
す動作について説明する。なお、以下の説明では、磁気
トンネル抵抗素子ＭＲ００およびＭＲ１０の情報を読み
出す動作を説明する。
【０２３５】まず、参照電圧源ＶＲ１の出力スイッチで
あるＭＯＳトランジスタＱ３がオン状態となるように、
ゲート制御信号ＲＲ１として、所定電圧を与える。この
動作により、メモリ線ＭＬ０には参照電圧Ｖｒｅｆが与
えられる。
【０２３６】そして、ワード線ＷＬ０ａおよびＷＬ１ｂ
に電圧Ｖｄｄを、ワード線ＷＬ０ｂおよびＷＬ１ａに電
圧Ｖｓｓを与えることで、ＭＯＳトランジスタＱ１およ
びＱ１１がオン状態となり、ＭＯＳトランジスタＱ２お
よびＱ１０がオフ状態を保つようにする。
【０２３７】ＭＯＳトランジスタＱ１およびＱ１１がオ
ン状態になると、磁気トンネル抵抗素子ＭＲ００および
ＭＲ１０に電流が流れ、磁気トンネル抵抗素子ＭＲ００
およびＭＲ１０の抵抗値（強磁性体の磁化の方向によっ
て決まる）に応じた電圧降下（降下電圧Ｖｍｒ）が発生
し、ノードＮ２およびＮ６には、参照電圧Ｖｒｅｆ−降
下電圧Ｖｍｒの電圧が印加されることになる。
【０２３８】ここで、降下電圧Ｖｍｒは、ＭＯＳトラン
ジスタＱ１およびＱ１１を流れる電流と、磁気トンネル
抵抗素子ＭＲ００およびＭＲ１０を流れる電流Ｉ０ａお
よび電流Ｉ０ｂとがほぼ一致するように決まる。
【０２３９】そして、ＭＯＳトランジスタＱ２はオフ状
態にあるので、磁気トンネル抵抗素子ＭＲ００を流れた
電流は、ほとんど全てＭＯＳトランジスタＱ１を介して
ビット線ＢＬ０ａに電流Ｉ０ａとして流れる。
【０２４０】また、ＭＯＳトランジスタＱ１０はオフ状
態にあるので、磁気トンネル抵抗素子ＭＲ１０を流れた
電流は、ほとんど全てＭＯＳトランジスタＱ１１を介し
てビット線ＢＬ０ｂに電流Ｉ０ｂとして流れる。
【０２４１】スイッチ付きバッファＢ１およびＢ２のス
イッチＢＢ１およびＢＢ２に所定電圧が与えられ、バッ
ファＢ１およびＢ２がオンすると、電流Ｉ０ａおよびＩ
０ｂが増幅されて、それぞれセンスアンプＳＡ１に与え
られ、それぞれのセンスアンプＳＡ１において、センス
増幅されて情報が読み出される。以後は、次の書き込み
あるいは読み出し動作まで、スタンバイ状態となる。
【０２４２】＜Ａ−３．作用効果＞以上説明したよう
に、ＭＲＡＭ１００においては、１つのメモリセルに対
して１対のビット線を配設し、２本のビット線と磁気ト
ンネル抵抗素子の間にそれぞれスイッチ素子を介挿して
いるので、磁気トンネル抵抗素子の情報を読み出す際に
は、スイッチ素子を選択的にオンするように制御するこ
とで、ビット線を共用する異なるアドレスのメモリセル
から、それぞれ独立したタイミングで（非同期に）情報
を読み出すことができる。
【０２４３】なお、ビット線を共用する異なるアドレス
のメモリセルのうち、２つのアドレスを対象とするので
あれば、２つのアドレスの情報を同時に読み出すことが
できることは言うまでもない。その場合には、２つのア
ドレスのメモリセルに、それぞれ接続されるワード線対
に所定の電圧を与えるタイミング、および各ビット線に
接続されるバッファをオンするタイミングを同期させる
ようにすれば良い。
【０２４４】＜Ａ−４．変形例１＞以上説明したＭＲＡ
Ｍ１００においては、図６を用いて説明したように、磁
気トンネル抵抗素子ＭＲ００、ＭＲ１０、ＭＲ０１およ
びＭＲ１１をＭＯＳトランジスタのゲート電極と同じ層
に配設する構成を示したが、図１２に示すＭＲＡＭ１０
０Ａのような構成としても良い。
【０２４５】図１２は、図６に対応する図であり、図６
の構成と同一の構成については同一の符号を付し、重複
する説明は省略する。
【０２４６】図１２に示すように、ＭＲＡＭ１００Ａに
おいては、磁気トンネル抵抗素子ＭＲ００、ＭＲ１０、
ＭＲ０１およびＭＲ１１（図１２においてはＭＲ１０お
よびＭＲ１１のみ例示）を、ビット線ＢＬ０ａ、ＢＬ０
ｂ、ＢＬ１ａおよびＢＬ１ｂが形成される層の上部に配
設している。
【０２４７】すなわち、ＭＯＳトランジスタＱ１０およ
びＱ１１のそれぞれのソース・ドレイン層ＳＤは、何れ
も電気伝導性を有する材料で構成されるコンタクトプラ
グＰＧ１に接続されている。そのうち、同一単位セル内
のＭＯＳトランジスタＱ１０およびＱ１１の、素子分離
絶縁膜ＳＴＩを間に挟んで隣り合うソース・ドレイン層
ＳＤに接続される２つのコンタクトプラグＰＧ１は、共
通配線ＣＬに接続されている。
【０２４８】共通配線ＣＬは、各ビット線と同じ層に、
同じ材質で配設され、上記２つのコンタクトプラグＰＧ
１どうしを電気的に接続するように構成されている。
【０２４９】なお、共通配線ＣＬに接続されないコンタ
クトプラグＰＧ１は、単位セルＵＣ１０においてはビッ
ト線ＢＬ０ａおよびＢＬ０ｂに、単位セルＵＣ１１にお
いてはビット線ＢＬ１ａおよびＢＬ１ｂに接続されてい
る。
【０２５０】そして、共通配線ＣＬ上には、バリアメタ
ル層ＢＭ１を間に介して磁気トンネル抵抗素子ＭＲ１０
およびＭＲ１１が配設されている。磁気トンネル抵抗素
子ＭＲ１０およびＭＲ１１は、反強磁性体層ＡＦＭ、強
磁性体層ＦＭ２、絶縁体層ＢＴ１および強磁性体層ＦＭ
１を順に積層して構成されている。
【０２５１】そして、磁気トンネル抵抗素子ＭＲ１０お
よびＭＲ１１のそれぞれの強磁性体層ＦＭ１がメモリ線
ＭＬ０およびＭＬ１と接続する構成となっている。
【０２５２】磁気トンネル抵抗素子ＭＲ１０およびＭＲ
１１は、層間絶縁膜ＩＺ３およびＩＺ４中に配設され、
メモリ線ＭＬ０およびＭＬ１は層間絶縁膜ＩＺ５中に配
設され、層間絶縁膜ＩＺ５上には、層間絶縁膜ＩＺ６お
よびＩＺ７が順に配設されている。
【０２５３】なお、以上の説明においては単位セルＵＣ
１０およびＵＣ１１の構成について説明したが、他の単
位セルについても同様の構成を有しており、ダミー領域
についても同様である。なお、ＭＲＡＭ１００Ａの動作
は、ＭＲＡＭ１００と同様である。
【０２５４】このように、ＭＲＡＭ１００Ａにおいて
は、磁気トンネル抵抗素子をビット線の形成層よりも上
層に形成したので、製造工程においては、ビット線より
も後に形成されることになる。
【０２５５】キュリー温度よりも高い温度が磁気トンネ
ル抵抗素子に加わると、磁性体が磁性を失うが、キュリ
ー温度に達しないまでも、熱処理を行う時間や回数が多
いと、磁性体の磁化の強度が徐々に弱くなり、磁気トン
ネル抵抗素子の特性が劣化する可能性がある。従って、
ＭＲＡＭの製造工程においては、磁気トンネル抵抗素子
は、できるだけ後の工程で形成することが望ましく、Ｍ
ＲＡＭ１００Ａはこの点において有効な構成である。
【０２５６】＜Ｂ．実施の形態２＞本発明に係る実施の
形態１で説明したＭＲＡＭ１００においては、磁気トン
ネル抵抗素子をメモリ線とビット線電流が流れる配線と
の間に配設した構成を示したが、磁気トンネル抵抗素子
を、図１を用いて説明した磁気トンネル抵抗素子ＭＲの
ように、強磁性体層の磁化の方向を変化させるための専
用の配線を有する構成としても良い。
【０２５７】以下、本発明に係る実施の形態２として、
図１を用いて説明した磁気トンネル抵抗素子ＭＲを用い
るＭＲＡＭ２００の構成および動作について説明する。
【０２５８】＜Ｂ−１．装置構成＞図１３に示すよう
に、ＭＲＡＭ２００は、アドレスＡＤ２１、ＡＤ２２、
ＡＤ２３およびＡＤ２４のメモリセルにおいて、それぞ
れ磁気トンネル抵抗素子ＭＲ２１、ＭＲ２２、ＭＲ２３
およびＭＲ２４を有している。
【０２５９】ここで、磁気トンネル抵抗素子ＭＲ２１、
ＭＲ２２、ＭＲ２３およびＭＲ２４は、それぞれ、強磁
性体層の磁化の方向を制御するための制御配線ＷＲ２
１、ＷＲ２２、ＷＲ２３およびＷＲ２４を有し、制御配
線ＷＲ２１、ＷＲ２２、ＷＲ２３およびＷＲ２４に電流
を流して発生する磁場により、抵抗値が変化する抵抗素
子である。
【０２６０】アドレスＡＤ２１のメモリセルは、磁気ト
ンネル抵抗素子ＭＲ２１の一方端が、Ｎチャネル型のＭ
ＯＳトランジスタＱ１１を介して参照電圧源ＶＲ１１に
電気的に接続され、磁気トンネル抵抗素子ＭＲ２１の他
方端は、Ｎチャネル型のＭＯＳトランジスタＱ１２およ
びＱ１３を介して、ビット線ＢＬ１ｂおよびＢＬ１ａに
電気的に接続されている。なお、ビット線ＢＬ１ｂおよ
びＢＬ１ａは、それぞれ、スイッチ付きバッファＢ１１
およびＢ１２に接続されている。バッファＢ１１および
Ｂ１２は、それぞれ電流Ｉout１およびＩout２を出力す
る。
【０２６１】また、ＭＯＳトランジスタＱ１２およびＱ
１３のゲート電極は、それぞれワード線ＷＬ１ｂおよび
ＷＬ１ａに接続されている。
【０２６２】なお、磁気トンネル抵抗素子ＭＲ２１の一
方端は、双方向電流源Ｓ１１にも接続され、磁気トンネ
ル抵抗素子ＭＲ２１の制御配線ＷＲ２１は、スイッチ付
き電流源Ｓ１３から電流を供給される配線Ｒ１に接続さ
れている。
【０２６３】アドレスＡＤ２２のメモリセルは、磁気ト
ンネル抵抗素子ＭＲ２２の一方端が、Ｎチャネル型のＭ
ＯＳトランジスタＱ１１を介して参照電圧源ＶＲ１１に
電気的に接続され、磁気トンネル抵抗素子ＭＲ２２の他
方端は、Ｎチャネル型のＭＯＳトランジスタＱ１６およ
びＱ１７を介して、ビット線ＢＬ１ｂおよびＢＬ１ａに
電気的に接続されている。
【０２６４】また、ＭＯＳトランジスタＱ１６およびＱ
１７のゲート電極は、それぞれワード線ＷＬ２ｂおよび
ＷＬ２ａに接続されている。
【０２６５】なお、磁気トンネル抵抗素子ＭＲ２２の一
方端は、双方向電流源Ｓ１１にも接続され、磁気トンネ
ル抵抗素子ＭＲ２２の制御配線ＷＲ２２は、スイッチ付
き電流源Ｓ１４から電流を供給される配線Ｒ２に接続さ
れている。
【０２６６】アドレスＡＤ２３のメモリセルは、磁気ト
ンネル抵抗素子ＭＲ２３の一方端が、Ｎチャネル型のＭ
ＯＳトランジスタＱ１４を介して参照電圧源ＶＲ１１に
電気的に接続され、磁気トンネル抵抗素子ＭＲ２３の他
方端は、Ｎチャネル型のＭＯＳトランジスタＱ１４およ
びＱ１５を介して、ビット線ＢＬ２ｂおよびＢＬ２ａに
電気的に接続されている。なお、ビット線ＢＬ２ｂおよ
びＢＬ２ａは、それぞれ、スイッチ付きバッファＢ１３
およびＢ１４に接続されている。バッファＢ１３および
Ｂ１４は、電流Ｉout３およびＩout４を出力する。
【０２６７】また、ＭＯＳトランジスタＱ１４およびＱ
１５のゲート電極は、それぞれワード線ＷＬ１ｂおよび
ＷＬ１ａに接続されている。
【０２６８】なお、磁気トンネル抵抗素子ＭＲ２３の一
方端は、双方向電流源Ｓ１２にも接続され、磁気トンネ
ル抵抗素子ＭＲ２３の制御配線ＷＲ２３は、スイッチ付
き電流源Ｓ１３から電流を供給される配線Ｒ１に接続さ
れている。
【０２６９】アドレスＡＤ２４のメモリセルは、磁気ト
ンネル抵抗素子ＭＲ２４の一方端が、Ｎチャネル型のＭ
ＯＳトランジスタＱ１４を介して参照電圧源ＶＲ１１に
電気的に接続され、磁気トンネル抵抗素子ＭＲ２４の他
方端は、Ｎチャネル型のＭＯＳトランジスタＱ１８およ
びＱ１９を介して、ビット線ＢＬ２ｂおよびＢＬ２ａに
電気的に接続されている。
【０２７０】また、ＭＯＳトランジスタＱ１８およびＱ
１９のゲート電極は、それぞれワード線ＷＬ２ｂおよび
ＷＬ２ａに接続されている。
【０２７１】なお、磁気トンネル抵抗素子ＭＲ２４の一
方端は、双方向電流源Ｓ１２にも接続され、磁気トンネ
ル抵抗素子ＭＲ２４の制御配線ＷＲ２４は、スイッチ付
き電流源Ｓ１４から電流を供給される配線Ｒ２に接続さ
れている。
【０２７２】なお双方向電流源Ｓ１１およびＳ１２は、
３パターンの動作が可能な電源である。すなわち、双方
向電流源Ｓ１１を例に採れば、制御信号Ｃ１が＋の場合
には、例えば、配線ＷＣ１に図面に向かって右方向へ電
流を流し、制御信号Ｃ１が−の場合では、左方向へ電流
を流す。また、制御信号Ｃ１が＋でも−でもない状態で
は、双方向電流源Ｓ１１は動作せず、スタンバイの状態
を保つ。これは双方向電流源Ｓ１２においても同様であ
る。
【０２７３】次に、図１３を参照しつつ、図１４に示す
タイミングチャートを用いて、ＭＲＡＭ１００の動作を
説明する。なお、以下の説明においては、アドレスＡＤ
００へのデータの書き込み動作および読み出し動作を例
に採って説明する。
【０２７４】＜Ｂ−２．動作＞図１４は、ＭＲＡＭ２０
０におけるアドレスＡＤ２１へのデータの書き込み動作
および読み出し動作に際しての、各種電圧および電流の
タイミングチャートである。
【０２７５】＜Ｂ−２−１．書き込み動作＞アドレスＡ
Ｄ２１へのデータの書き込みに際しては、書き込みに要
する所定期間、双方向電流源Ｓ１１の制御信号Ｃ１とし
て＋の信号を与え、配線ＷＣ１に図面に向かって右方向
の電流Ｉｃ１（＋Ｉｃ１）を流す。
【０２７６】また、スイッチ付き電流源Ｓ１３がオン状
態となるように、スイッチＷ１３にオン信号を与え、電
流源Ｓ１３から配線Ｒ１に電流ＩＲ１を流す。
【０２７７】電流Ｉｃ１（この場合は＋Ｉｃ１）と電流
ＩＲ１とにより発生する交番磁場により、磁気トンネル
抵抗素子ＭＲ２１の強磁性体層の磁化ベクトルが決定さ
れ、書き込みが行われる。以後は、次の、書き込みある
いは読み出し動作まで、スタンバイ状態となる。
【０２７８】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ２１（すなわちアドレスＡＤ２１）に情報
が書き込まれる。この時に書き込まれる情報を、論理０
とする。
【０２７９】なお、磁気トンネル抵抗素子ＭＲ２１に、
上述した論理とは反対の論理１を書き込む場合には、書
き込みに要する所定期間、双方向電流源Ｓ１１の制御信
号Ｃ１として−の信号を与え、配線ＷＣ１に図面に向か
って左方向の電流Ｉｃ１（−Ｉｃ１）を流す。
【０２８０】また、スイッチ付き電流源Ｓ１３がオン状
態となるように、スイッチＷ１３にオン信号を与え、電
流源Ｓ１３から配線Ｒ１に電流ＩＲ１を流す。
【０２８１】電流Ｉｃ１（この場合は−Ｉｃ１）と電流
ＩＲ１とにより発生する交番磁場により、磁気トンネル
抵抗素子ＭＲ２１の強磁性体層の磁化ベクトルが決定さ
れ、書き込みが行われる。
【０２８２】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ２１に論理１の情報が書き込まれる。以後
は、次の書き込みあるいは読み出し動作まで、スタンバ
イ状態となる。
【０２８３】なお、ビット線ＢＬ２ａおよびＢＬ２ｂ、
ワード線ＷＬ２ａおよびＷ２ｂはアドレスＡＤ２１への
データの書き込み動作および読み出し動作には無関係な
ので、電圧Ｖｓｓの状態を保つ。
【０２８４】ここで、アドレスＡＤ２２の磁気トンネル
抵抗素子ＭＲ２２には、配線ＷＣ１を流れる電流Ｉｃ１
による磁場が作用するが、配線Ｒ２には電流が流れてい
ないので、磁気トンネル抵抗素子ＭＲ２２に情報が書き
込まれることはない。
【０２８５】また、配線Ｒ１には電流Ｉｃ１が流れる
が、配線ＷＣ２には電流が流れないので、アドレスＡＤ
２３の磁気トンネル抵抗素子ＭＲ２３にも情報が書き込
まれることはない。なお、磁気トンネル抵抗素子ＭＲ２
２およびＭＲ２３のように、磁化方向を制御するための
２種類の電流のうち、一方しか供給されていない状態の
磁気トンネル抵抗素子を、半選択（half-select）の磁
気トンネル抵抗素子と呼称する。
【０２８６】＜Ｂ−２−２．読み出し動作＞アドレスＡ
Ｄ２１からのデータの読み出しに際しては、参照電圧源
ＶＲ１１の出力スイッチであるＭＯＳトランジスタＱ１
１がオン状態となるように、ゲート制御信号ＲＲ１１と
して、電圧Ｖｄｄを与える。
【０２８７】この動作により、磁気トンネル抵抗素子Ｍ
Ｒ２１の一方端に参照電圧Ｖｒｅｆが与えられる。ここ
で、参照電圧Ｖｒｅｆは、電圧Ｖｄｄと同じでも、異な
っていても構わないが、参照電圧Ｖｒｅｆは、トンネル
磁気抵抗の変化率（ＴＭＲＲ）が十分大きくなるように
設定されている。
【０２８８】ビット線ＢＬ１ａに情報を読み出す場合
は、ワード線ＷＬ１ａに電圧Ｖｄｄを、ワード線ＷＬ１
ｂに電圧Ｖｓｓを与えることで、ＭＯＳトランジスタＱ
１３はオン状態となり、ＭＯＳトランジスタＱ１２がオ
フ状態を保つようにする。
【０２８９】パストランジスタであるＭＯＳトランジス
タＱ１３がオン状態になると、磁気トンネル抵抗素子Ｍ
Ｒ２１を介して、磁気トンネル抵抗素子ＭＲ２１の抵抗
値（強磁性体の磁化の方向によって決まる）に応じた電
流が流れるが、ＭＯＳトランジスタＱ１２はオフ状態に
あるので、磁気トンネル抵抗素子ＭＲ２１を流れた電流
は、ほとんど全てＭＯＳトランジスタＱ１３を介してビ
ット線ＢＬ１ａに流れる。
【０２９０】また、スイッチ付きバッファＢ１２のスイ
ッチＢＢ１２に電圧Ｖｄｄが与えられ、バッファＢ１２
がオンすると、ビット線ＢＬ１ａに流れる電流が増幅さ
れて電流Ｉout２として出力される。
【０２９１】なお、電流Ｉout２は、図示しないセンス
アンプ、例えば、図１０に示すセンスアンプＳＡ１に与
えられ、センス増幅して情報が読み出される。以後は、
次の、書き込みあるいは読み出し動作まで、スタンバイ
状態となる。
【０２９２】また、ビット線ＢＬ１ｂに情報を読み出す
場合は、ワード線ＷＬ１ｂに電圧Ｖｄｄを、ワード線Ｗ
Ｌ１ａに電圧Ｖｓｓを与えることで、ＭＯＳトランジス
タＱ１２はオン状態となり、ＭＯＳトランジスタＱ１３
がオフ状態を保つようにする。
【０２９３】パストランジスタであるＭＯＳトランジス
タＱ１２がオン状態になると、磁気トンネル抵抗素子Ｍ
Ｒ２１の抵抗値（強磁性体の磁化の方向によって決ま
る）に応じた電流が流れるが、ＭＯＳトランジスタＱ１
３はオフ状態にあるので、磁気トンネル抵抗素子ＭＲ２
１を流れた電流は、ほとんど全てＭＯＳトランジスタＱ
１２を介してビット線ＢＬ１ｂに流れる。
【０２９４】また、スイッチ付きバッファＢ１１のスイ
ッチＢＢ１１に電圧Ｖｄｄが与えられ、バッファＢ１１
がオンすると、ビット線ＢＬ１ｂに流れる電流が増幅さ
れて電流Ｉout１として出力される。
【０２９５】なお、電流Ｉout１は、図示しないセンス
アンプ、例えば、図１０に示すセンスアンプＳＡ１に与
えられ、センス増幅して情報が読み出される。以後は、
次の、書き込みあるいは読み出し動作まで、スタンバイ
状態となる。
【０２９６】ここで、ＭＯＳトランジスタＱ１２および
Ｑ１３のように、ビット線間に直列に接続されたＭＯＳ
トランジスタは、磁気トンネル抵抗素子に流れる電流を
ビット線に流したり、磁気トンネル抵抗素子への情報の
書き込みのための電流の経路を構成するので、ポートと
呼称する場合もある。また、ＭＯＳトランジスタＱ１２
およびＱ１３を接続する配線を、磁気トンネル接合素子
に対する情報の書き込みおよび読み出しのための電流の
経路となる配線と総称する場合もある。
【０２９７】＜Ｂ−２−３．非同期読み出し＞次に、ビ
ット線を共用する異なるアドレスのメモリセルから、そ
れぞれ独立したタイミングで（非同期に）情報を読み出
す動作について説明する。なお、以下の説明では、磁気
トンネル抵抗素子ＭＲ２１およびＭＲ２２の情報を読み
出す動作を説明する。
【０２９８】まず、参照電圧源ＶＲ１１の出力スイッチ
であるＭＯＳトランジスタＱ１１がオン状態となるよう
に、ゲート制御信号ＲＲ１１として、電圧Ｖｄｄを与え
る。
【０２９９】この動作により、磁気トンネル抵抗素子Ｍ
Ｒ２１およびＭＲ２２の一方端に参照電圧Ｖｒｅｆが与
えられる。
【０３００】そして、ワード線ＷＬ１ａおよびＷＬ２ｂ
に電圧Ｖｄｄを、ワード線ＷＬ１ｂおよびＷＬ２ａに電
圧Ｖｓｓを与えることで、ＭＯＳトランジスタＱ１３お
よびＱ１６がオン状態となり、ＭＯＳトランジスタＱ１
２およびＱ１７がオフ状態を保つようにする。
【０３０１】ＭＯＳトランジスタＱ１３がオン状態にな
ると、磁気トンネル抵抗素子ＭＲ２１の抵抗値（強磁性
体の磁化の方向によって決まる）に応じた電流が流れる
が、ＭＯＳトランジスタＱ１２はオフ状態にあるので、
磁気トンネル抵抗素子ＭＲ２１を流れた電流は、ほとん
ど全てＭＯＳトランジスタＱ１３を介してビット線ＢＬ
１ａに流れる。
【０３０２】また、ＭＯＳトランジスタＱ１６がオン状
態になると、磁気トンネル抵抗素子ＭＲ２２の抵抗値
（強磁性体の磁化の方向によって決まる）に応じた電流
が流れるが、ＭＯＳトランジスタＱ１７はオフ状態にあ
るので、磁気トンネル抵抗素子ＭＲ２２を流れた電流
は、それぞれ、ほとんど全てＭＯＳトランジスタＱ１６
を介してビット線ＢＬ１ｂに流れる。
【０３０３】スイッチ付きバッファＢ１１およびＢ１２
のスイッチＢＢ１１およびＢＢ１２に電圧Ｖｄｄが与え
られ、バッファＢ１１およびＢ１２がオンすると、ビッ
ト線ＢＬ１ｂおよびＢＬ１ａに流れる電流が増幅されて
電流Ｉout１およびＩout２として出力される。
【０３０４】＜Ｂ−３．作用効果＞以上説明したよう
に、ＭＲＡＭ２００においては、１つのメモリセルに対
して１対のビット線を配設し、２本のビット線と磁気ト
ンネル抵抗素子の間にそれぞれスイッチ素子を介挿して
いるので、磁気トンネル抵抗素子の情報を読み出す際に
は、スイッチ素子を選択的にオンするように制御するこ
とで、ビット線を共用する異なるアドレスのメモリセル
から、それぞれ独立したタイミングで（非同期に）情報
を読み出すことができる。
【０３０５】なお、ビット線を共用する異なるアドレス
のメモリセルのうち、２つのアドレスを対象とするので
あれば、２つのアドレスの情報を同時に読み出すことが
できることは言うまでもない。その場合には、２つのア
ドレスのメモリセルに、それぞれ接続されるワード線対
に所定の電圧を与えるタイミング、および各ビット線に
接続されるバッファをオンするタイミングを同期させる
ようにすれば良い。
【０３０６】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞ ＜Ｃ−１−１．回路構成＞図１５に、本発明に係る実施
の形態３のＭＲＡＭ３００の回路図を示す。図１５にお
いては、アドレスＡＤ００、ＡＤ１０、ＡＤ０１、ＡＤ
１１、ＡＤ０ｎ、およびＡＤ１ｎのメモリセルを示して
おり、アドレスＡＤ０１とアドレスＡＤ０ｎとの間のメ
モリセル、アドレスＡＤ１１とアドレスＡＤ１ｎとの間
のメモリセルについて記載を省略している。なお、図１
５においては、磁気抵抗素子を、実施の形態１で説明し
たＭＲＡＭ１００と同様にメモリ線とビット線との間に
配設した構成とし、可変抵抗の記号を用いて記載する。
【０３０７】図１５に示すように、アドレスＡＤ００の
メモリセルは、ビット線ＢＬ０とＢＬ１との間に、直列
に接続されたＭＯＳトランジスタＱ１およびＱ２と、磁
気トンネル抵抗素子ＭＲ００とを備え、ＭＯＳトランジ
スタＱ１およびＱ２のゲート電極が、ワード線ＷＬ０ａ
およびＷＬ０ｂに接続されている。
【０３０８】そして、磁気トンネル抵抗素子ＭＲ００
は、ＭＯＳトランジスタＱ１とＱ２との接続ノードとメ
モリ線ＭＬ０との間に接続され、磁気トンネル抵抗素子
ＭＲ００とメモリ線ＭＬ０との接続ノードをノードＮ
１、ＭＯＳトランジスタＱ１とＱ２との接続ノードをノ
ードＮ２、ＭＯＳトランジスタＱ１とビット線ＢＬ０と
の接続ノードをノードＮ３、ＭＯＳトランジスタＱ２と
ビット線ＢＬ１との接続ノードをノードＮ４と呼称す
る。
【０３０９】アドレスＡＤ０１のメモリセルは、ビット
線ＢＬ１とＢＬ２との間に、直列に接続されたＭＯＳト
ランジスタＱ１およびＱ２と、磁気トンネル抵抗素子Ｍ
Ｒ０１とを備え、ＭＯＳトランジスタＱ１およびＱ２の
ゲート電極が、ワード線ＷＬ０ａおよびＷＬ０ｂに接続
されている。そして、磁気トンネル抵抗素子ＭＲ０１
は、ＭＯＳトランジスタＱ１とＱ２との接続ノードとメ
モリ線ＭＬ１との間に接続されている。
【０３１０】なお、アドレスＡＤ０１においては、後の
動作説明の便宜上、磁気トンネル抵抗素子ＭＲ０１とメ
モリ線ＭＬ１との接続ノードをノードＮ１０、ＭＯＳト
ランジスタＱ１とＱ２との接続ノードをノードＮ９、Ｍ
ＯＳトランジスタＱ１とビット線ＢＬ１との接続ノード
をノードＮ４と呼称する。
【０３１１】また、アドレスＡＤ１０のメモリセルは、
ビット線ＢＬ０とＢＬ１との間に、直列に接続されたＭ
ＯＳトランジスタＱ１０およびＱ１１と、磁気トンネル
抵抗素子ＭＲ１０とを備え、ＭＯＳトランジスタＱ１０
およびＱ１１のゲート電極が、ワード線ＷＬ１ａおよび
ＷＬ１ｂに接続されている。
【０３１２】そして、磁気トンネル抵抗素子ＭＲ１０
は、ＭＯＳトランジスタＱ１０とＱ１１との接続ノード
とメモリ線ＭＬ０との間に接続され、磁気トンネル抵抗
素子ＭＲ１０とメモリ線ＭＬ０との接続ノードをノード
Ｎ５、ＭＯＳトランジスタＱ１０とＱ１１との接続ノー
ドをノードＮ６、ＭＯＳトランジスタＱ１０とビット線
ＢＬ０との接続ノードをノードＮ７、ＭＯＳトランジス
タＱ１１とビット線ＢＬ１との接続ノードをノードＮ８
と呼称する。
【０３１３】アドレスＡＤ１１のメモリセルは、ビット
線ＢＬ１１とＢＬ２との間に、直列に接続されたＭＯＳ
トランジスタＱ１０およびＱ１１と、磁気トンネル抵抗
素子ＭＲ１１とを備え、ＭＯＳトランジスタＱ１０およ
びＱ１１のゲート電極が、ワード線ＷＬ１ａおよびＷＬ
１ｂに接続されている。
【０３１４】そして、磁気トンネル抵抗素子ＭＲ１１
は、ＭＯＳトランジスタＱ１０とＱ１１との接続ノード
とメモリ線ＭＬ１との間に接続されている。
【０３１５】アドレスＡＤ１１のＭＯＳトランジスタＱ
１０と、アドレスＡＤ１０のＭＯＳトランジスタＱ１１
とは共通してビット線ＢＬ１に接続され、その接続ノー
ドをノードＮ８と呼称する。
【０３１６】このように、隣り合うメモリセルどうし
は、その間に配設されたビット線を共有しており、この
構成がアドレスＡＤ０ｎおよびアドレスＡＤ１ｎまで続
いている。
【０３１７】メモリ線ＭＬ０、ＭＬ１およびＭＬｎは、
それぞれＮチャネル型のＭＯＳトランジスタＱ３、Ｑ３
１およびＱ３ｎを介して参照電圧源ＶＲ１に共通に接続
されるとともに、それぞれスイッチ付き電流源Ｓ０、Ｓ
１およびＳｎに接続される構成となっている。
【０３１８】ビット線ＢＬ０、ＢＬ１、ＢＬ２、ＢＬｎ
およびＢＬｎ＋１は、それぞれ、スイッチ付きバッファ
Ｂ０、Ｂ１、Ｂ２、ＢｎおよびＢｎ＋１の入力に接続さ
れ、電流Ｉ００、Ｉ０１、Ｉ０２、Ｉ０ｎおよびＩ０ｎ
＋１がスイッチ付きバッファＢ０〜Ｂｎ＋１で電流増幅
されて、それぞれセンスアンプＳＡ１に与えられる構成
となっている。
【０３１９】なお、センスアンプＳＡ１の構成は、図１
０において説明しているので説明は省略する。
【０３２０】ここで、センスアンプＳＡ１の動作時には
電圧Ｖｓｓ（接地電圧）が必要であるが、ＭＲＡＭ３０
０では、センスアンプＳＡ１に電圧Ｖｓｓを供給するラ
インが配線ＳＮＬに共通に接続され、配線ＳＮＬは、Ｎ
チャネル型のＭＯＳトランジスタＱｄを介して、サブパ
ワー線ＳＶssに電気的に接続される構成となっている。
【０３２１】なお、ＭＲＡＭ３００では、ビット線やワ
ード線、電圧Ｖｓｓの供給ライン等のパワーラインが階
層構造（それぞれ、階層ビット線構造、階層ワード線構
造、階層パワーライン構造と呼称する場合あ）になって
おり、サブパワー線ＳＶｓｓはメインとなるパワーライ
ンＶｓｓ１およびＶｓｓ２に接続されている。
【０３２２】ここで、階層構造とは、メインとなる配線
から、枝線が分岐している構造であり、メイン配線と分
岐線との間には、当該分岐線への電流あるいは電圧の供
給および停止を制御する供給制御手段が設けられてい
る。
【０３２３】従って、メモリセルアレイの規模が大きく
なった場合に、メモリ領域を複数のブロックに分け、各
ブロックには枝線から電流あるいは電圧の供給を行うよ
うにすることで、使用しないブロックには電流あるいは
電圧の供給を停止でき、また、メイン配線の負荷容量を
低減することができる。
【０３２４】また、ビット線ＢＬ０〜ＢＬｎおよびワー
ド線ＷＬ０ａ、ＷＬ０ｂ、ＷＬ１ａ、ＷＬ１ｂも図示し
ないメインビット線およびメインワード線に接続されて
おり、メモリセルアレイの規模が大きくなっても、信号
伝達の遅延を防止する構成となっている。
【０３２５】センスアンプＳＡ１の動作の説明に戻る
と、センスアンプＳＡ１の動作時にのみ、ＭＯＳトラン
ジスタＱｄのゲート電極に接続された制御信号線ＳＤＬ
に、ＭＯＳトランジスタの制御信号φとしてオン信号が
与えられ、ＭＯＳトランジスタＱｄを介して配線ＳＮＬ
に電圧Ｖｓｓが供給されることになる。
【０３２６】センスアンプＳＡ１が動作しないときに
は、制御信号φとしてオフ信号が与えられ、配線ＳＮＬ
はフローティング状態になる。従って、センスアンプＳ
Ａ１の非動作時には消費電力を低減することができる。
【０３２７】なお、センスアンプＳＡ１のセンス速度
は、配線ＳＮＬにより電圧Ｖｓｓを各センスアンプＳＡ
１ に供給する速度で決まる。従って、センスアンプＳ
Ａ１が一斉に動作して、配線ＳＮＬへの電流供給が不十
分になると、サブパワー線ＳＶｓｓや配線ＳＮＬの電位
が変動し、センスアンプＳＡ１の動作速度が低減して、
情報の読み出し時間が長くなる可能性があるが、例え
ば、８〜１６ビットごとに、パワーラインＶｓｓ１およ
びＶｓｓ２により電圧Ｖｓｓを供給して、電位固定する
ことで、センスアンプＳＡ１の動作速度を確保すること
ができる。
【０３２８】なお、図１０を用いて説明した実施の形態
１のＭＲＡＭ１００においても、ビット線、ワード線お
よびパワーラインが階層構造となった構成にしても良い
ことは言うまでもない。
【０３２９】＜Ｃ−１−２．平面構成＞図１６に、ＭＲ
ＡＭ３００のメモリセルアレイ部分の平面レイアウトを
模式的に示す。
【０３３０】図１６においては、メモリセルアレイのう
ち、４つのアドレスＡＤ００、ＡＤ１０、ＡＤ０１、Ａ
Ｄ１１に対応するＭＲＡＭメモリセルが示されており、
それぞれを単位セルＵＣ００、ＵＣ１０、ＵＣ０１およ
びＵＣ１１として、破線で示している。
【０３３１】図１６に示すように、ビット線ＢＬ０、Ｂ
Ｌ１およびＢＬ２が平行に配設され、これらのビット線
と平面視的に直交するように、ワード線ＷＬ０ａ、ＷＬ
０ｂ、ＷＬ１ａおよびＷＬ１ｂが平行に配設されてい
る。
【０３３２】そして、ビット線ＢＬ０とＢＬ１とで挟ま
れる領域の中央（単位セルの中央）にメモリ線ＭＬ０が
ビット線に平行に配設され、ビット線ＢＬ１とＢＬ２と
で挟まれる領域の中央（単位セルの中央）にメモリ線Ｍ
Ｌ１がビット線に平行に配設されている。
【０３３３】また、単位セルＵＣ００およびＵＣ０１の
活性領域ＡＡ上には、ＭＯＳトランジスタＱ１およびＱ
２のゲート電極が、ビット線に平行に配設され、単位セ
ルＵＣ１０およびＵＣ１１の活性領域ＡＡ上には、ＭＯ
ＳトランジスタＱ１０およびＱ１１のゲート電極が、ビ
ット線に平行に配設されている。
【０３３４】そして、ビット線ＢＬ０、ＢＬ１およびＢ
Ｌ２は、各単位セルにおいて、コンタクトプラグＰＧ１
２（図示されないＰＧ１１との２段構造）を介して、活
性領域ＡＡに電気的に接続される構成となっている。
【０３３５】なお、各ＭＯＳトランジスタＱ１のゲート
電極は、コンタクトプラグＰＧ２を介してワード線ＷＬ
０ａに電気的に接続されるので、ワード線ＷＬ０ａと呼
称し、各ＭＯＳトランジスタＱ２のゲート電極は、コン
タクトプラグＰＧ２を介してワード線ＷＬ０ｂに電気的
に接続されるので、ワード線ＷＬ０ｂと呼称する場合も
ある。
【０３３６】また、各ＭＯＳトランジスタＱ１０のゲー
ト電極は、コンタクトプラグＰＧ２を介してワード線Ｗ
Ｌ１ａに電気的に接続されるので、ワード線ＷＬ１ａと
呼称し、各ＭＯＳトランジスタＱ１１のゲート電極は、
コンタクトプラグＰＧ２を介してワード線ＷＬ１ｂに電
気的に接続されるので、ワード線ＷＬ１ｂと呼称する場
合もある。
【０３３７】ここで、図１６の左端部には、ダミー領域
ＤＡが設けられている。ダミー領域ＤＡにおいては、ダ
ミーワード線（ダミーゲート電極）ＤＷＬおよびダミー
メモリ線ＤＭＬが、メモリセル領域と同様の配列で設け
られている。
【０３３８】＜Ｃ−１−３．断面構成＞図１６における
Ａ−Ａ線での矢視方向断面の構成を図１７に示す。な
お、図６を用いて説明したＭＲＡＭ１００と同一の構成
については同一の符号を付し、重複する説明は省略す
る。
【０３３９】図１７に示すように、ＭＲＡＭ３００はシ
リコン基板ＳＢ上に配設され、シリコン基板ＳＢの表面
内に設けた素子分離絶縁膜ＳＴＩによって活性領域ＡＡ
が規定されている。
【０３４０】図１７に示すように、単位セルＵＣ１０
は、２つのＭＯＳトランジスタＱ１０およびＱ１１と、
１つの磁気トンネル抵抗素子ＭＲ１０とを備えている。
この構造は他の単位セルについても同じである。
【０３４１】ＭＯＳトランジスタＱ１０とＱ１１との間
には、金属シリサイド層ＭＳ１１が配設されている。金
属シリサイド層ＭＳ１１は活性領域ＡＡ上だけでなく素
子分離絶縁膜ＳＴＩ上も覆うように配設され、素子分離
絶縁膜ＳＴＩ上に対応する金属シリサイド層ＭＳ１１上
には、磁気トンネル抵抗素子ＭＲ１０が配設されてい
る。
【０３４２】なお、磁気トンネル抵抗素子ＭＲ１０は、
金属シリサイド層ＭＳ１１上に設けられた層間絶縁膜Ｉ
Ｚ９に囲まれている。そして、その最上部の端面だけが
層間絶縁膜ＩＺ９の表面において露出し、そこを覆うよ
うにバリアメタル層ＢＭ２が配設され、バリアメタル層
ＢＭ２上に金属配線のメモリ線ＭＬ０が配設されてい
る。
【０３４３】また、ＭＯＳトランジスタＱ１０およびＱ
１１の、金属シリサイド層ＭＳ１１で覆われない方のソ
ース・ドレイン層ＳＤは、電気伝導性を有する材料で構
成されるコンタクトプラグＰＧ１１およびＰＧ１２を介
して、ビット線ＢＬ０およびＢＬ１に電気的に接続され
ている。
【０３４４】コンタクトプラグＰＧ１１は、層間絶縁膜
ＩＺ１を貫通するように設けられたコンタクトホール内
に、例えば、ドープトポリシリコンやタングステン等を
充填して構成されている。また、コンタクトプラグＰＧ
１２は、層間絶縁膜ＩＺ２を貫通するように設けられた
コンタクトホール内に、例えば、ドープトポリシリコン
やタングステン等を充填して構成されている。そして、
コンタクトプラグＰＧ１１の上端部には金属シリサイド
層ＭＳ１２が配設され、コンタクトプラグＰＧ１１とＰ
Ｇ１２とは金属シリサイド層ＭＳ１２を間に介して電気
的に接続されている。
【０３４５】なお、単位セルＵＣ１０のＭＯＳトランジ
スタＱ１１と、単位セルＵＣ１１のＭＯＳトランジスタ
Ｑ１０とは、共通の活性領域ＡＡ上に配設され、共通の
ソース・ドレイン層を有する構成となっている。そし
て、コンタクトプラグＰＧ１１はこの共通のソース・ド
レイン層ＳＤに接続されている。
【０３４６】なお、以上の説明においては単位セルＵＣ
１０の構成について説明したが、他の単位セルについて
も同様の構成を有している。
【０３４７】ビット線ＢＬ０、ＢＬ１およびＢＬ２（第
１層の金属層）は、層間絶縁膜ＩＺ１上に配設された層
間絶縁膜ＩＺ３中に配設され、コンタクトプラグＰＧ１
２の上端部が、それぞれビット線ＢＬ０、ＢＬ１および
ＢＬ２に接続されている。
【０３４８】なお、層間絶縁膜ＩＺ３上には層間絶縁膜
ＩＺ４が配設されており、層間絶縁膜ＩＺ４より上層の
構成は、図１７においては省略している。
【０３４９】また、図１６におけるＢ−Ｂ線およびＣ−
Ｃ線での矢視方向断面の構成は、図７および図８を用い
て説明した構成と同様である。
【０３５０】＜Ｃ−２．動作＞次に、図１５を参照しつ
つ、図１８および図１９に示すタイミングチャートを用
いて、ＭＲＡＭ３００の動作を説明する。なお、以下の
説明においては、アドレスＡＤ００へのデータの書き込
み動作および読み出し動作を例に採って説明する。
【０３５１】＜Ｃ−２−１．書き込み動作＞図１８およ
び図１９は、ＭＲＡＭ３００におけるアドレスＡＤ００
へのデータの書き込み動作および読み出し動作に際して
の、各種電圧および電流のタイミングチャートである。
【０３５２】アドレスＡＤ００へのデータの書き込みに
際しては、スイッチ付き電流源Ｓ０のスイッチＷ０をオ
ンするようにスイッチＷ０に所定の電圧を与え、メモリ
線ＭＬ０に電流Ｉ１を流す。そして、書き込みに要する
所定期間、ビット線ＢＬ１に電圧Ｖｄｄを与え、その間
はビット線ＢＬ１に電圧Ｖｓｓを与える。
【０３５３】また、ワード線ＷＬ０ａおよびＷＬ０ｂ共
に、所定期間、電圧Ｖｄｄを与え、Ｎチャネル型のＭＯ
ＳトランジスタＱ１およびＱ２をオン状態にする。これ
により電流Ｉ２が、ノードＮ３からノードＮ４に向けて
流れる。この電流Ｉ２の方向を＋方向とし、電流＋Ｉ２
と呼称する。
【０３５４】図１９には、ＭＯＳトランジスタＱ１およ
びＱ２に流れる電流のタイミングチャートを示してお
り、上記のタイミングでは電流＋Ｉ２が流れることを示
している。なお、図１９においてＭＯＳトランジスタＱ
１に流れる電流は、ノードＮ３からＮ２に向けて流れる
場合を正（＋）、反対方向を負（−）とし、ＭＯＳトラ
ンジスタＱ２に流れる電流は、ノードＮ２からＮ４に向
けて流れる場合を正（＋）、反対方向を負（−）として
表す。
【０３５５】この結果、電流Ｉ１およびＩ２が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われる。なお、強磁性体層ＦＭ２の磁化ベクトルは固定
されており、変化しない。
【０３５６】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ００（すなわちアドレスＡＤ００）に情報
が書き込まれる。この時に書き込まれる情報を、論理０
とする。
【０３５７】続いて、スイッチ付き電流源Ｓ０のスイッ
チＷ０をオフすることで、メモリ線ＭＬ０に電流Ｉ１が
流れなくなる。この後、メモリ線ＭＬ０の電位を、電圧
Ｖｓｓにプリチャージする。
【０３５８】また、ワード線ＷＬ０ａおよびＷＬ０ｂの
電圧を、共に電圧Ｖｓｓに設定して、ＭＯＳトランジス
タＱ１およびＱ２をオフ状態にする。また、ビット線Ｂ
Ｌ０ａおよびＢＬ０ｂに電圧Ｖｓｓを与える。この期間
を、スタンバイ期間と呼称する。
【０３５９】なお、磁気トンネル抵抗素子ＭＲ００に、
上述した論理とは反対の論理１を書き込む場合には、ス
イッチ付き電流源Ｓ０のスイッチＷ０をオンするように
スイッチＷ０に所定の電圧を与え、メモリ線ＭＬ０に電
流Ｉ１を流す。電流が流れるため、図１８に示すように
メモリ線ＭＬ０の電位が、電圧Ｖｓｓよりも高くなる方
向に変化する。そして、書き込みに要する所定期間、ビ
ット線ＢＬ１に電圧Ｖｄｄを与え、その間はビット線Ｂ
Ｌ０に電圧Ｖｓｓを与える。
【０３６０】また、ワード線ＷＬ０ａおよびＷＬ０ｂ共
に、所定期間、電圧Ｖｄｄを与え、Ｎチャネル型のＭＯ
ＳトランジスタＱ１およびＱ２をオン状態にする。これ
により電流Ｉ２が、ノードＮ４からノードＮ３に向けて
流れる。この電流Ｉ２の方向を−方向とし、電流−Ｉ２
と呼称する。
【０３６１】図１９の、ＭＯＳトランジスタＱ１および
Ｑ２に流れる電流のタイミングチャートにおいては、上
記のタイミングでは電流−Ｉ２が流れることを示してい
る。
【０３６２】この結果、電流Ｉ１およびＩ２が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われるが、電流Ｉ２がノードＮ４からＮ３へ流れるた
め、磁化ベクトルの方向は、論理０の書き込みの場合と
は異なり、論理０とは反対の論理１が書き込まれる。こ
のとき、強磁性体層ＦＭ２の磁化ベクトルは変化しな
い。
【０３６３】＜Ｃ−２−２．読み出し動作＞アドレスＡ
Ｄ００からのデータの読み出しに際しては、まず、参照
電圧源ＶＲ１の出力スイッチであるＭＯＳトランジスタ
Ｑ３がオン状態となるように、ゲート制御信号ＲＲ０と
して、所定電圧を与える。なお、図１９に示すように、
所定電圧を与える期間は読み出しに要する所定期間以上
となるように設定する。
【０３６４】この動作により、メモリ線ＭＬ０には参照
電圧Ｖｒｅｆが与えられる。
【０３６５】ここで、ＭＯＳトランジスタＱ１がオンす
る前には、磁気トンネル抵抗素子ＭＲ００にはほとんど
電流が流れないので、磁気トンネル抵抗素子ＭＲ００に
よる電圧降下は発生しない。従って、ノードＮ１および
Ｎ２共に、電圧Ｖｒｅｆに設定される。
【０３６６】ビット線ＢＬ０に情報を読み出す場合は、
ワード線ＷＬ０ａに電圧Ｖｄｄを、ワード線ＷＬ０ｂに
電圧Ｖｓｓを与えることで、ＭＯＳトランジスタＱ１は
オン状態となり、ＭＯＳトランジスタＱ２がオフ状態を
保つようにする。
【０３６７】ＭＯＳトランジスタＱ１がオン状態になる
と、磁気トンネル抵抗素子ＭＲ００に電流が流れ、ノー
ドＮ１からノードＮ２を介してノードＮ３に電流が流れ
る。このとき流れる電流は、磁気トンネル抵抗素子ＭＲ
００抵抗値（強磁性体の磁化の方向によって決まる）に
応じて決まる。
【０３６８】図１９において、この読み出しによりＭＯ
ＳトランジスタＱ１に流れる電流は−の電流として示し
ている。
【０３６９】なお、ＭＯＳトランジスタＱ２はオフ状態
にあるので、磁気トンネル抵抗素子ＭＲ００を流れた電
流は、ほとんど全てＭＯＳトランジスタＱ１を介してビ
ット線ＢＬ０に電流Ｉ００として流れる。
【０３７０】スイッチ付きバッファＢ０のスイッチＢＢ
０に電圧Ｖｄｄが与えられ、バッファＢ０がオンする
と、電流Ｉ００が増幅されてセンスアンプＳＡ１に与え
られる。センスアンプＳＡ１においては、増幅された電
流Ｉ００がセンス増幅され、情報が読み出される。
【０３７１】ビット線ＢＬ０に情報を読み出した後は、
スイッチ付きバッファＢ０のスイッチＢＢ０に電圧Ｖｓ
ｓが与えられ、バッファＢ０がオフ状態となる。
【０３７２】また、ワード線ＷＬ０ａおよびＷＬ０ｂ
に、共に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ
１およびＱ２が、共にオフ状態になる。
【０３７３】やがて、参照電圧源ＶＲ１の出力スイッチ
であるＭＯＳトランジスタＱ３のゲート制御信号ＲＲ１
に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ３がオ
フ状態になる。また、メモリ線ＭＬ０の電位を、電圧Ｖ
ｓｓにプリチャージする。
【０３７４】これにより、ワード線ＷＬ０ａおよびＷＬ
０ｂ、ビット線ＢＬ０およびＢＬ１に電圧Ｖｓｓが与え
られ、メモリ線ＭＬ０の電位が電圧Ｖｓｓにプリチャー
ジされてスタンバイ期間が始まる。
【０３７５】なお、スイッチ付き電流源Ｓ１および参照
電圧源ＶＲの出力スイッチであるＭＯＳトランジスタＱ
３１は、アドレスＡＤ００へのデータの書き込み動作お
よび読み出し動作には無関係なので、スイッチ付き電流
源Ｓ１のスイッチＷ１に与えられる電圧および、ＭＯＳ
トランジスタＱ３１のゲート制御信号ＲＲ１は、電圧Ｖ
ｓｓの状態を保つ。また、メモリ線ＭＬ１は電圧Ｖｓｓ
の状態を保つ。
【０３７６】また、ビット線ＢＬ１に情報を読み出すに
は、ワード線ＷＬ０ａに電圧Ｖｓｓを、ワード線ＷＬ０
ｂに電圧Ｖｄｄを与えることで、ＭＯＳトランジスタＱ
２はオン状態となり、磁気トンネル抵抗素子ＭＲ００に
電流が流れ、ノードＮ１からノードＮ２を介してノード
Ｎ４に電流が流れる。このとき流れる電流は、磁気トン
ネル抵抗素子ＭＲ００抵抗値（強磁性体の磁化の方向に
よって決まる）に応じて決まる。
【０３７７】図１９において、この読み出しによりＭＯ
ＳトランジスタＱ２に流れる電流は＋の電流として示し
ている。
【０３７８】＜Ｃ−２−３．非同期読み出し＞次に、ビ
ット線を共用する異なるアドレスのメモリセルから、そ
れぞれ独立したタイミングで（非同期に）情報を読み出
す動作について説明する。なお、以下の説明では、磁気
トンネル抵抗素子ＭＲ００およびＭＲ０１の情報を読み
出す動作を説明する。
【０３７９】まず、参照電圧源ＶＲ１の出力スイッチで
あるＭＯＳトランジスタＱ３およびＱ３１がオン状態と
なるように、ゲート制御信号ＲＲ０およびＲＲ１とし
て、所定電圧を与える。この動作により、メモリ線ＭＬ
０およびＭＬ１には参照電圧Ｖｒｅｆが与えられる。
【０３８０】そして、ワード線ＷＬ０ａに電圧Ｖｄｄ
を、ワード線ＷＬ０ｂに電圧Ｖｓｓを与えることで、ア
ドレスＡＤ００およびＡＤ０１のＭＯＳトランジスタＱ
１がオン状態となり、アドレスＡＤ００およびＡＤ０１
のＭＯＳトランジスタＱ２はオフ状態を保つようにす
る。
【０３８１】ＭＯＳトランジスタＱ１がオン状態になる
と、磁気トンネル抵抗素子ＭＲ００およびＭＲ０１に電
流が流れ、アドレスＡＤ００においては、ノードＮ１か
らノードＮ２を介してノードＮ３に電流が流れ、アドレ
スＡＤ０１においては、ノードＮ１０からノード９を介
してノードＮ４に電流が流れる。ここで、アドレスＡＤ
０１においては、ノードＮ４からノードＮ９に向けて流
れる電流の方向を＋方向とする。
【０３８２】また、図１９においてアドレスＡＤ０１の
ＭＯＳトランジスタＱ１に流れる電流は、ノードＮ４か
らＮ９に向けて流れる場合を正（＋）、反対方向を負
（−）として表す。
【０３８３】この結果、ビット線ＢＬ０には、磁気トン
ネル抵抗素子ＭＲ００の情報が読み出され、ビット線Ｂ
Ｌ１には、磁気トンネル抵抗素子ＭＲ０１の情報が読み
出されることになる。
【０３８４】なお、図１９において、この読み出しによ
りアドレスＡＤ００およびＡＤ０１のＭＯＳトランジス
タＱ１に流れる電流は−の電流として示している。
【０３８５】そして、スイッチ付きバッファＢ０および
Ｂ１のスイッチＢＢ０およびＢＢ１に電圧Ｖｄｄが与え
られ、バッファＢ０およびＢ１がオンすると、電流Ｉ０
０およびＩ０１が増幅されて、それぞれセンスアンプＳ
Ａ１に与えられ、それぞれのセンスアンプＳＡ１におい
て、センス増幅されて情報が読み出される。以後は、次
の、書き込みあるいは読み出し動作まで、スタンバイ状
態となる。
【０３８６】なお、以上の説明では、磁気トンネル抵抗
素子ＭＲ００およびＭＲ０１の情報を非同期に読み出す
動作を説明したが、実施の形態１において説明したよう
に、磁気トンネル抵抗素子ＭＲ００およびＭＲ１０の情
報を非同期に読み出すことも可能であることは言うまで
もなく、その際の動作は、図１１を用いて説明した動作
と同様である。
【０３８７】＜Ｃ−３．作用効果＞以上説明したよう
に、ＭＲＡＭ３００においては、１つのメモリセルに対
して１対のビット線を配設し、２本のビット線と磁気ト
ンネル抵抗素子の間にそれぞれスイッチ素子を介挿して
いるので、磁気トンネル抵抗素子の情報を読み出す際に
は、スイッチ素子を選択的にオンするように制御するこ
とで、ビット線を共用する異なるアドレスのメモリセル
から、それぞれ独立したタイミングで（非同期に）情報
を読み出すことができる。
【０３８８】また、ビット列が異なり隣り合って配置さ
れたメモリセルどうしは、その間に配設されたビット線
を共有しており、ビット線の本数を削減できるので、メ
モリ領域の占有面積を低減することができる。さらに、
ビット列が異なり隣り合って配置されたメモリセルにお
いても、それぞれ独立したタイミングで（非同期に）情
報を読み出すことができる。
【０３８９】＜Ｃ−４．変形例＞以上説明したＭＲＡＭ
３００においては、図１７を用いて説明したように、磁
気トンネル抵抗素子ＭＲ００、ＭＲ１０、ＭＲ０１およ
びＭＲ１１をＭＯＳトランジスタのゲート電極と同じ層
に配設する構成を示したが、図２０に示すＭＲＡＭ３０
０Ａのような構成としても良い。
【０３９０】図２０は、図１７に対応する図であり、図
１７の構成と同一の構成については同一の符号を付し、
重複する説明は省略する。
【０３９１】図２０に示すように、ＭＲＡＭ３００Ａに
おいては、磁気トンネル抵抗素子ＭＲ００、ＭＲ１０、
ＭＲ０１およびＭＲ１１（図１７においてはＭＲ１０お
よびＭＲ１１のみ例示）を、ビット線ＢＬ０、ＢＬ１お
よびＢＬ２が形成される層の上部に配設している。
【０３９２】すなわち、ＭＯＳトランジスタＱ１０およ
びＱ１１のそれぞれのソース・ドレイン層ＳＤは、何れ
も電気伝導性を有する材料で構成されるコンタクトプラ
グＰＧ１に接続されている。そのうち、同一単位セル内
のＭＯＳトランジスタＱ１０およびＱ１１の、素子分離
絶縁膜ＳＴＩを間に挟んで隣り合うソース・ドレイン層
ＳＤに接続される２つのコンタクトプラグＰＧ１は、共
通配線ＣＬに接続されている。
【０３９３】共通配線ＣＬは、各ビット線と同じ層に、
同じ材質で配設され、上記２つのコンタクトプラグＰＧ
１どうしを電気的に接続するように構成されている。
【０３９４】なお、共通配線ＣＬに接続されないコンタ
クトプラグＰＧ１は、単位セルＵＣ１０においてはビッ
ト線ＢＬ０およびＢＬ１に、単位セルＵＣ１１において
はビット線ＢＬ１およびＢＬ２に接続されている。
【０３９５】そして、共通配線ＣＬ上には、バリアメタ
ル層ＢＭ１を間に介して磁気トンネル抵抗素子ＭＲ１０
およびＭＲ１１が配設されている。磁気トンネル抵抗素
子ＭＲ１０およびＭＲ１１は、反強磁性体層ＡＦＭ、強
磁性体層ＦＭ２、絶縁体層ＢＴ１および強磁性体層ＦＭ
１を順に積層して構成されている。
【０３９６】そして、磁気トンネル抵抗素子ＭＲ１０お
よびＭＲ１１のそれぞれの強磁性体層ＦＭ１がメモリ線
ＭＬ０およびＭＬ１と接続する構成となっている。
【０３９７】磁気トンネル抵抗素子ＭＲ１０およびＭＲ
１１は、層間絶縁膜ＩＺ３およびＩＺ４中に配設され、
メモリ線ＭＬ０およびＭＬ１は層間絶縁膜ＩＺ５中に配
設され、層間絶縁膜ＩＺ５上には、層間絶縁膜ＩＺ６お
よびＩＺ７が順に配設されている。
【０３９８】なお、以上の説明においては単位セルＵＣ
１０およびＵＣ１１の構成について説明したが、他の単
位セルについても同様の構成を有しており、ダミー領域
についても同様である。なお、ＭＲＡＭ３００Ａの動作
は、ＭＲＡＭ３００と同様である。
【０３９９】このように、ＭＲＡＭ３００Ａにおいて
は、磁気トンネル抵抗素子をビット線の形成層よりも上
層に形成したので、製造工程においては、ビット線より
も後に形成されることになる。
【０４００】キュリー温度よりも高い温度が磁気トンネ
ル抵抗素子に加わると、磁性体が磁性を失うが、キュリ
ー温度に達しないまでも、熱処理を行う時間や回数が多
いと、磁性体の磁化の強度が徐々に弱くなり、磁気トン
ネル抵抗素子の特性が劣化する可能性がある。従って、
ＭＲＡＭの製造工程においては、磁気トンネル抵抗素子
は、できるだけ後の工程で形成することが望ましく、Ｍ
ＲＡＭ３００Ａはこの点において有効な構成である。
【０４０１】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞図２１に、本発明に係る実施の形
態４のＭＲＡＭ４００の回路図を示す。図２１において
は、アドレスＡＤ００、ＡＤ１０、ＡＤ０１、ＡＤ１１
の４つのメモリセルを示している。図２１においては、
磁気抵抗素子を、実施の形態１で説明したＭＲＡＭ１０
０と同様にメモリ線とビット線との間に配設した構成と
し、可変抵抗の記号を用いて記載する。なお、磁気抵抗
素子の構成は図６を用いて説明したＭＲＡＭ１００と同
じである。
【０４０２】図２１に示すように、アドレスＡＤ００の
メモリセルは、ビット線ＷＢＬ０ａとＷＢＬ０ｂとの間
に、直列に接続されたＮチャネル型のＭＯＳトランジス
タＱ２１およびＱ２２と、ビット線ＲＢＬ０ａとＲＢＬ
０ｂとの間に、直列に接続されたＮチャネル型のＭＯＳ
トランジスタＱ２３およびＱ２４と、磁気トンネル抵抗
素子ＭＲ００とを備えている。そして、ＭＯＳトランジ
スタＱ２１およびＱ２２のゲート電極が、ワード線ＷＷ
Ｌ０ａおよびＷＷＬ０ｂに接続され、ＭＯＳトランジス
タＱ２３およびＱ２４のゲート電極が、ワード線ＲＷＬ
０ａおよびＲＷＬ０ｂに接続されている。
【０４０３】磁気トンネル抵抗素子ＭＲ００は、ＭＯＳ
トランジスタＱ２１とＱ２２との接続ノードとメモリ線
ＭＬ０との間に接続され、磁気トンネル抵抗素子ＭＲ０
０とメモリ線ＭＬ０との接続ノードをノードＮ１、ＭＯ
ＳトランジスタＱ２１とＱ２２との接続ノードをノード
Ｎ２、ＭＯＳトランジスタＱ２１とビット線ＷＢＬ０ａ
との接続ノードをノードＮ３、ＭＯＳトランジスタＱ２
２とビット線ＷＢＬ０ｂとの接続ノードをノードＮ４、
ＭＯＳトランジスタＱ２３とＱ２４との接続ノードをノ
ードＮ５、ＭＯＳトランジスタＱ２３とビット線ＲＢＬ
０ａとの接続ノードをノードＮ６、ＭＯＳトランジスタ
Ｑ２４とビット線ＲＢＬ０ｂとの接続ノードをノードＮ
７と呼称する。なお、ノードＮ２とＮ５とは電気的に接
続されている。
【０４０４】アドレスＡＤ０１のメモリセルは、ビット
線ＷＢＬ１ａとＷＢＬ１ｂとの間に、直列に接続された
Ｎチャネル型のＭＯＳトランジスタＱ２１およびＱ２２
と、ビット線ＲＢＬ１ａとＲＢＬ１ｂとの間に、直列に
接続されたＮチャネル型のＭＯＳトランジスタＱ２３お
よびＱ２４と、磁気トンネル抵抗素子ＭＲ０１とを備
え、ＭＯＳトランジスタＱ２１およびＱ２２のゲート電
極が、ワード線ＷＷＬ０ａおよびＷＷＬ０ｂに接続さ
れ、ＭＯＳトランジスタＱ２３およびＱ２４のゲート電
極が、ワード線ＲＷＬ０ａおよびＲＷＬ０ｂに接続され
ている。
【０４０５】そして、磁気トンネル抵抗素子ＭＲ０１
は、ＭＯＳトランジスタＱ２１とＱ２２との接続ノード
とメモリ線ＭＬ１との間に接続され、磁気トンネル抵抗
素子ＭＲ０１とメモリ線ＭＬ１との接続ノードをノード
Ｎ１、ＭＯＳトランジスタＱ２１とＱ２２との接続ノー
ドをノードＮ２、ＭＯＳトランジスタＱ２１とビット線
ＷＢＬ１ａとの接続ノードをノードＮ３、ＭＯＳトラン
ジスタＱ２２とビット線ＷＢＬ１ｂとの接続ノードをノ
ードＮ４、ＭＯＳトランジスタＱ２３とＱ２４との接続
ノードをノードＮ５、ＭＯＳトランジスタＱ２３とビッ
ト線ＲＢＬ１ａとの接続ノードをノードＮ６、ＭＯＳト
ランジスタＱ２４とビット線ＲＢＬ１ｂとの接続ノード
をノードＮ７と呼称する。なお、ノードＮ２とＮ５とは
電気的に接続されている。
【０４０６】また、アドレスＡＤ１０のメモリセルは、
ビット線ＷＢＬ０ａとＷＢＬ０ｂとの間に、直列に接続
されたＮチャネル型のＭＯＳトランジスタＱ２５および
Ｑ２６と、ビット線ＲＢＬ０ａとＲＢＬ０ｂとの間に、
直列に接続されたＮチャネル型のＭＯＳトランジスタＱ
２７およびＱ２８と、磁気トンネル抵抗素子ＭＲ１０と
を備えている。そして、ＭＯＳトランジスタＱ２５およ
びＱ２６のゲート電極が、ワード線ＷＷＬ１ａおよびＷ
ＷＬ１ｂに接続され、ＭＯＳトランジスタＱ２７および
Ｑ２８のゲート電極が、ワード線ＲＷＬ１ａおよびＲＷ
Ｌ１ｂに接続されている。
【０４０７】そして、磁気トンネル抵抗素子ＭＲ１０
は、ＭＯＳトランジスタＱ２５とＱ２６との接続ノード
とメモリ線ＭＬ０との間に接続され、磁気トンネル抵抗
素子ＭＲ１０とメモリ線ＭＬ０との接続ノードをノード
Ｎ８、ＭＯＳトランジスタＱ２５とＱ２６との接続ノー
ドをノードＮ９、ＭＯＳトランジスタＱ２５とビット線
ＷＢＬ０ａとの接続ノードをノードＮ１０、ＭＯＳトラ
ンジスタＱ２６とビット線ＷＢＬ０ｂとの接続ノードを
ノードＮ１１、ＭＯＳトランジスタＱ２７とＱ２８との
接続ノードをノードＮ１２、ＭＯＳトランジスタＱ２７
とビット線ＲＢＬ０ａとの接続ノードをノードＮ１３、
ＭＯＳトランジスタＱ２８とビット線ＲＢＬ０ｂとの接
続ノードをノードＮ１４と呼称する。なお、ノードＮ９
とＮ１２とは電気的に接続されている。
【０４０８】アドレスＡＤ１１のメモリセルは、ビット
線ＷＢＬ１ａとＷＢＬ１ｂとの間に、直列に接続された
Ｎチャネル型のＭＯＳトランジスタＱ２５およびＱ２６
と、ビット線ＲＢＬ１ａとＲＢＬ１ｂとの間に、直列に
接続されたＮチャネル型のＭＯＳトランジスタＱ２７お
よびＱ２８と、磁気トンネル抵抗素子ＭＲ１１とを備
え、ＭＯＳトランジスタＱ２５およびＱ２６のゲート電
極が、ワード線ＷＷＬ１ａおよびＷＷＬ１ｂに接続さ
れ、ＭＯＳトランジスタＱ２７およびＱ２８のゲート電
極が、ワード線ＲＷＬ１ａおよびＲＷＬ１ｂに接続され
ている。
【０４０９】そして、磁気トンネル抵抗素子ＭＲ１１
は、ＭＯＳトランジスタＱ２５とＱ２６との接続ノード
とメモリ線ＭＬ１との間に接続され、磁気トンネル抵抗
素子ＭＲ１１とメモリ線ＭＬ０との接続ノードをノード
Ｎ８、ＭＯＳトランジスタＱ２５とＱ２６との接続ノー
ドをノードＮ９、ＭＯＳトランジスタＱ２５とビット線
ＷＢＬ１ａとの接続ノードをノードＮ１０、ＭＯＳトラ
ンジスタＱ２６とビット線ＷＢＬ１ｂとの接続ノードを
ノードＮ１１、ＭＯＳトランジスタＱ２７とＱ２８との
接続ノードをノードＮ１２、ＭＯＳトランジスタＱ２７
とビット線ＲＢＬ１ａとの接続ノードをノードＮ１３、
ＭＯＳトランジスタＱ２８とビット線ＲＢＬ１ｂとの接
続ノードをノードＮ１４と呼称する。なお、ノードＮ９
とＮ１２とは電気的に接続されている。
【０４１０】メモリ線ＭＬ０およびＭＬ１は、それぞれ
Ｎチャネル型のＭＯＳトランジスタＱ３およびＱ３１を
介して参照電圧源ＶＲ１に共通に接続されるとともに、
それぞれスイッチ付き電流源Ｓ１およびＳ２に接続され
る構成となっている。
【０４１１】ビット線ＲＢＬ０ａ、ＲＢＬ０ｂ、ＲＢＬ
１ａおよびＲＢＬ１ｂは情報の読み出しのためのビット
線であり、それぞれ、スイッチ付きバッファＢ１、Ｂ
２、Ｂ３およびＢ４の入力に接続され、電流Ｉ０ａ、Ｉ
０ｂ、Ｉ１ａおよびＩ１ｂがスイッチ付きバッファＢ１
〜Ｂ４に与えられ、スイッチ付きバッファＢ１〜Ｂ４で
電流増幅された出力が、それぞれセンスアンプＳＡ１に
与えられる構成となっている。
【０４１２】なお、ビット線ＷＢＬ０ａ、ＷＢＬ０ｂ、
ＷＢＬ１ａおよびＷＢＬ１ｂは情報の書き込みのための
ビット線である。
【０４１３】また、ワード線ＲＷＬ０ａ、ＲＷＬ０ｂ、
ＲＷＬ１ａおよびＲＷＬ１ｂは、情報の読み出しのため
のワード線であり、ワード線ＷＷＬ０ａ、ＷＷＬ０ｂ、
ＷＷＬ１ａおよびＷＷＬ１ｂは、情報の書き込みのため
のワード線である。
【０４１４】＜Ｄ−２．動作＞次に、図２１を参照しつ
つ、図２２および図２３に示すタイミングチャートを用
いて、ＭＲＡＭ４００の動作を説明する。なお、以下の
説明においては、アドレスＡＤ００へのデータの書き込
み動作および読み出し動作を例に採って説明する。
【０４１５】＜Ｄ−２−１．書き込み動作＞図２２およ
び図２３は、ＭＲＡＭ４００におけるアドレスＡＤ００
へのデータの書き込み動作および読み出し動作に際して
の、各種電圧および電流のタイミングチャートである。
【０４１６】アドレスＡＤ００へのデータの書き込みに
際しては、スイッチ付き電流源Ｓ１のスイッチＷ１をオ
ンするようにスイッチＷ１に所定の電圧を与え、メモリ
線ＭＬ０に電流Ｉ１を流す。電流が流れるため、図２２
に示すようにメモリ線ＭＬ０の電位が、電圧Ｖｓｓより
も高くなる方向に変化する。そして、書き込みに要する
所定期間、ビット線ＷＢＬ０ａに電圧Ｖｄｄを与え、そ
の間はビット線ＷＢＬ０ｂに電圧Ｖｓｓを与える。
【０４１７】次に、ワード線ＷＷＬ０ａおよびＷＷＬ０
ｂ共に、所定期間、電圧Ｖｄｄを与え、ＭＯＳトランジ
スタＱ２１およびＱ２２をオン状態にする。これにより
電流Ｉ３が、ノードＮ３からノードＮ４に向けて流れ
る。この電流Ｉ３の方向を＋方向とし、電流＋Ｉ３と呼
称する。
【０４１８】図２３には、ＭＯＳトランジスタＱ２１お
よびＱ２２に流れる電流のタイミングチャートを示して
おり、上記のタイミングでは電流＋Ｉ３が流れることを
示している。なお、図２３においてＭＯＳトランジスタ
Ｑ２１に流れる電流は、ノードＮ３からＮ２に向けて流
れる場合を正（＋）、反対方向を負（−）とし、ＭＯＳ
トランジスタＱ２２に流れる電流は、ノードＮ２からＮ
４に向けて流れる場合を正（＋）、反対方向を負（−）
として表す。
【０４１９】この結果、電流Ｉ１およびＩ３が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われる。なお、強磁性体層ＦＭ２の磁化ベクトルは固定
されており、変化しない。
【０４２０】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ００（すなわちアドレスＡＤ００）に情報
が書き込まれる。この時に書き込まれる情報を、論理０
とする。
【０４２１】続いて、スイッチ付き電流源Ｓ１のスイッ
チＷ１をオフすることで、メモリ線ＭＬ０に電流Ｉ１が
流れなくなる。この後、メモリ線ＭＬ０の電位を、電圧
Ｖｓｓにプリチャージする。
【０４２２】また、ワード線ＷＷＬ０ａおよびＷＷＬ０
ｂの電圧を、共に電圧Ｖｓｓに設定して、ＭＯＳトラン
ジスタＱ２１およびＱ２２をオフ状態にする。また、ビ
ット線ＷＢＬ０ａおよびＷＢＬ０ｂに電圧Ｖｓｓを与え
る。この期間を、スタンバイ期間と呼称する。
【０４２３】なお、磁気トンネル抵抗素子ＭＲ００に、
上述した論理とは反対の論理１を書き込む場合には、ス
イッチ付き電流源Ｓ１のスイッチＷ１をオンするように
スイッチＷ１に所定の電圧を与え、メモリ線ＭＬ０に電
流Ｉ１を流す。電流が流れるため、図２２に示すように
メモリ線ＭＬ０の電位が、電圧Ｖｓｓよりも高くなる方
向に変化する。そして、書き込みに要する所定期間、ビ
ット線ＷＢＬ０ｂに電圧Ｖｄｄを与え、その間はビット
線ＷＢＬ０ａに電圧Ｖｓｓを与える。
【０４２４】次に、ワード線ＷＷＬ０ａおよびＷＷＬ０
ｂ共に、所定期間、電圧Ｖｄｄを与え、ＭＯＳトランジ
スタＱ２１およびＱ２２をオン状態にする。これにより
電流Ｉ３が、ノードＮ４からノードＮ３に向けて流れ
る。この電流Ｉ３の方向を−方向とし、電流−Ｉ３と呼
称する。
【０４２５】図２３の、ＭＯＳトランジスタＱ２１およ
びＱ２２に流れる電流のタイミングチャートにおいて
は、上記のタイミングでは電流−Ｉ３が流れることを示
している。
【０４２６】この結果、電流Ｉ１およびＩ３が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われるが、電流Ｉ３がノードＮ４からＮ３へ流れるた
め、磁化ベクトルの方向は、論理０の書き込みの場合と
は異なり、論理０とは反対の論理１が書き込まれる。こ
のとき、強磁性体層ＦＭ２の磁化ベクトルは変化しな
い。
【０４２７】＜Ｄ−２−２．読み出し動作＞アドレスＡ
Ｄ００からのデータの読み出しに際しては、まず、参照
電圧源ＶＲ１の出力スイッチであるＭＯＳトランジスタ
Ｑ３がオン状態となるように、ゲート制御信号ＲＲ１と
して、所定電圧を与える。なお、図２３に示すように、
所定電圧を与える期間は読み出しに要する所定期間以上
となるように設定する。
【０４２８】この動作により、メモリ線ＭＬ０には参照
電圧Ｖｒｅｆが与えられる。
【０４２９】ビット線ＲＢＬ０ａに情報を読み出す場合
は、ワード線ＲＷＬ０ａに電圧Ｖｄｄを、ワード線ＲＷ
Ｌ０ｂに電圧Ｖｓｓを与えることで、ＭＯＳトランジス
タＱ２３はオン状態となり、ＭＯＳトランジスタＱ２４
がオフ状態を保つようにする。
【０４３０】ＭＯＳトランジスタＱ２３がオン状態にな
ると、磁気トンネル抵抗素子ＭＲ００に電流が流れ、ノ
ードＮ１からノードＮ２、Ｎ５を介してノードＮ６に電
流が流れる。このとき流れる電流は、磁気トンネル抵抗
素子ＭＲ００抵抗値（強磁性体の磁化の方向によって決
まる）に応じて決まる。
【０４３１】図２３において、この読み出しによりＭＯ
ＳトランジスタＱ２３に流れる電流は−の電流として示
している。
【０４３２】なお、ＭＯＳトランジスタＱ２４はオフ状
態にあるので、磁気トンネル抵抗素子ＭＲ００を流れた
電流は、ほとんど全てＭＯＳトランジスタＱ２３を介し
てビット線ＲＢＬ０ａに電流Ｉ０ａとして流れる。
【０４３３】スイッチ付きバッファＢ１のスイッチＢＢ
１に電圧Ｖｄｄが与えられ、バッファＢ１がオンする
と、電流Ｉ０ａが増幅されてセンスアンプＳＡ１に与え
られる。センスアンプＳＡ１においては、増幅された電
流Ｉ０ａがセンス増幅され、情報が読み出される。
【０４３４】ビット線ＲＢＬ０ａに情報を読み出した後
は、スイッチ付きバッファＢ１のスイッチＢＢ１に電圧
Ｖｓｓが与えられ、バッファＢ１がオフ状態となる。
【０４３５】また、ワード線ＲＷＬ０ａおよびＲＷＬ０
ｂに、共に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタ
Ｑ２３およびＱ２４が、共にオフ状態になる。
【０４３６】やがて、参照電圧源ＶＲ１の出力スイッチ
であるＭＯＳトランジスタＱ３のゲート制御信号ＲＲ１
に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ３がオ
フ状態になる。また、メモリ線ＭＬ０の電位を、電圧Ｖ
ｓｓにプリチャージする。
【０４３７】これにより、ワード線ＲＷＬ０ａおよびＲ
ＷＬ０ｂ、ビット線ＲＢＬ０ａおよびＲＢＬ０ｂに電圧
Ｖｓｓが与えられ、メモリ線ＭＬ０の電位が電圧Ｖｓｓ
にプリチャージされてスタンバイ期間が始まる。
【０４３８】また、ビット線ＲＢ０ｂに情報を読み出す
には、ワード線ＲＷＬ０ａに電圧Ｖｓｓを、ワード線Ｒ
ＷＬ０ｂに電圧Ｖｄｄを与えることで、ＭＯＳトランジ
スタＱ２４はオン状態となり、磁気トンネル抵抗素子Ｍ
Ｒ００に電流が流れ、ノードＮ１からノードＮ２および
Ｎ５を介してノードＮ７に電流が流れる。このとき流れ
る電流は、磁気トンネル抵抗素子ＭＲ００抵抗値（強磁
性体の磁化の方向によって決まる）に応じて決まる。
【０４３９】図２３において、この読み出しによりＭＯ
ＳトランジスタＱ２４に流れる電流は＋の電流として示
している。
【０４４０】また、ＭＲＡＭ４００においては、１つの
磁気トンネル抵抗素子に対して、情報の書き込みのため
の１対のビット線、情報の読み出しのための１対のビッ
ト線、情報の書き込みのための１対のワード線、情報の
読み出しのための１対のワード線を備えているので、例
えば、磁気トンネル抵抗素子ＭＲ００およびＭＲ１０に
同時に異なる情報を書き込むことが可能である。
【０４４１】すなわち、メモリ線ＭＬ０に電流源Ｓ１か
ら電流Ｉ１を流した状態で、ビット線ＷＢＬ０ａおよび
ＲＢＬ０ｂに電圧Ｖｄｄを与え、ビット線ＷＢＬ０ｂお
よびＲＢＬ０ａに電圧Ｖｓｓを与え、ワード線ＲＷＬ１
ａおよびＲＷＬ１ｂに電圧Ｖｄｄを与え、また、ワード
線ＷＷＬ０ａおよびＷＷＬ０ｂにも電圧Ｖｄｄを与える
と、アドレスＡＤ１０のＭＯＳトランジスタＱ２７およ
びＱ２８がオン状態となり、アドレスＡＤ００のＭＯＳ
トランジスタＱ２１およびＱ２２がオン状態となる。
【０４４２】このとき、ＭＯＳトランジスタＱ２７およ
びＱ２８に流れる電流Ｉ５の方向と、ＭＯＳトランジス
タＱ２２およびＱ２２に流れる電流Ｉ３の方向とは左右
逆であるので、磁気トンネル抵抗素子ＭＲ００とＭＲ１
０とで、同時に異なる情報を書き込むことができる。
【０４４３】なお、この場合には、情報の読み出しのた
めのビット線ＲＢＬ０ａ、ＲＢＬ０ｂ、ＲＢＬ１ａおよ
びＲＢＬ１ｂも、情報の書き込みのためのビット線とし
て機能する。
【０４４４】また、ＭＲＡＭ４００においては、１つの
磁気トンネル抵抗素子に対して４つのパストランジスタ
（アドレスＡＤ００ではＭＯＳトランジスタＱ２１〜Ｑ
２４）を有するので、情報を読み出す際に、同じビット
列について、複数のパストランジスタから同時に情報を
読み出すことも可能である。
【０４４５】この場合には、情報の書き込みのためのビ
ット線ＷＢＬ０ａ、ＷＢＬ０ｂ、ＷＢＬ１ａおよびＷＢ
Ｌ１ｂも、情報の読み出しのためのビット線として機能
する。
【０４４６】なお、同じビット列についてアドレスの異
なるメモリセルから、非同期に情報を読み出すことがで
きることは言うまでもない。
【０４４７】＜Ｄ−３．平面構成＞図２４に、ＭＲＡＭ
４００を構成する１つのメモリセルの平面レイアウトを
模式的に示す。
【０４４８】図２４はアドレスＡＤ００のメモリセルの
各層の平面レイアウトを重ね合わせた状態を示してお
り、ＭＯＳトランジスタＱ２１〜Ｑ２４のそれぞれゲー
ト電極ＧＡが、磁気トンネル抵抗素子ＭＲ００を中心
に、２行２列に並列して配設されている。
【０４４９】すなわち、ＭＯＳトランジスタＱ２１およ
びＱ２３のゲート電極ＧＡが、短手方向に並列して配設
され、ＭＯＳトランジスタＱ２２およびＱ２４のゲート
電極ＧＡが、短手方向に並列して配設され、また、ＭＯ
ＳトランジスタＱ２１およびＱ２２のゲート電極ＧＡ
は、長手方向に一列に配設され、ＭＯＳトランジスタＱ
２３およびＱ２４のゲート電極ＧＡは、長手方向に一列
に配設されている。
【０４５０】そして、各ゲート電極ＧＡはコンタクト部
ＣＨ０を介して上層の第１金属層Ｍ１に接続され、第１
金属層Ｍ１はコンタクト部ＣＨ２を介して上層の第２金
属層Ｍ２に接続され、第２金属層Ｍ２はコンタクト部Ｃ
Ｈ３を介して上層の第３金属層Ｍ３に接続されている。
【０４５１】また、磁気トンネル抵抗素子ＭＲ００は第
１金属層Ｍ１と第２金属層Ｍ２との間に配設され、第１
金属層Ｍ１は、コンタクト部ＣＨ１を介して活性領域Ａ
Ａに電気的に接続されている。
【０４５２】図２５は、第１金属層Ｍ１以下の構成を示
す平面レイアウトであり、各第１金属層Ｍ１がコンタク
ト部ＣＨ１を介して活性領域ＡＡに接続されている。
【０４５３】図２６は、第２金属層Ｍ２を主として示す
平面レイアウトであり、磁気トンネル抵抗素子ＭＲ００
上にメモリ線ＭＬ０に対応する第２金属層Ｍ２が配設さ
れ、２つの活性領域ＡＡ上には、図に向かって左側から
順に、ビット線ＲＢＬ０ａ、ＷＢＬ０ａ、ＲＢＬ０ｂお
よびＷＢＬ０ｂに対応する複数の第２金属層Ｍ２が配設
されている。
【０４５４】なお、複数の第２金属層Ｍ２は、各ゲート
電極ＧＡの長手方向に対して平面視的に直交するように
並列に配設されている。
【０４５５】図２７は、第３金属層Ｍ３を主として示す
平面レイアウトであり、２つの活性領域ＡＡ上に跨るよ
うに、図に向かって上側から順に、ワード線ＷＷＬ０
ａ、ＷＷＬ０ｂ、ＲＷＬ０ａおよびＲＷＬ０ｂに対応す
る複数の第３金属層Ｍ３が配設されている。なお、複数
の第３金属層Ｍ３は、各ゲート電極ＧＡの長手方向に対
して平面視的に平行するように複数並列に配設されてい
る。
【０４５６】このように、ＭＲＡＭ４００の平面レイア
ウトは、１つのメモリセル内のＭＯＳトランジスタの全
てのゲート電極が、磁気トンネル抵抗素子を中心とし
て、２行２列に並列して配設されているので、製造工程
におけるゲート電極のパターニング（転写工程およびエ
ッチング工程を含む）を行う際に、ＣＤ（Critical Dim
ension）シフトを低減することができる。
【０４５７】ここで、設計値に比べて仕上がり寸法が小
さくなることがＣＤロスであり、設計値に比べて仕上が
り寸法が大きくなることがＣＤゲインであり、ＣＤロス
およびＣＤゲインを総称して、ＣＤシフトと呼称してい
る。
【０４５８】上述したようなレイアウト構成を採ること
でＣＤシフトが低減するのは、メモリセルアレイ全体と
して見たときに、ゲート電極の配列パターンが一定にな
り、レジスト転写工程における光の定在波の乱れや、エ
ッチング工程におけるプラズマの密度の偏りを防止する
ことができるからである。これらのメカニズムについて
は、ダミー領域を設ける理由として、実施の形態１にお
いて説明している。
【０４５９】＜Ｄ−４．作用効果＞以上説明したよう
に、ＭＲＡＭ４００においては、１つの磁気トンネル抵
抗素子に対して２対のビット線を配設し、４本のビット
線と磁気トンネル抵抗素子の間にそれぞれスイッチ素子
を介挿しているので、磁気トンネル抵抗素子の情報を読
み出す際には、スイッチ素子を選択的にオンするように
制御することで、ビット線を共用する異なるアドレスの
メモリセルから、それぞれ独立したタイミングで（非同
期に）情報を読み出すことができる。
【０４６０】また、１つの磁気トンネル抵抗素子に対し
て、２対のワード線を配設しているので同じビット列の
アドレスの異なる２つのメモリセルに、同時に異なる情
報を書き込むことができる。
【０４６１】また、１つのメモリセル内のＭＯＳトラン
ジスタの全てのゲート電極が、磁気トンネル抵抗素子を
中心として、２行２列に並列して配設されるように平面
レイアウトを構成するので、製造工程におけるゲート電
極のパターニングを行う際に、ＣＤシフトを低減するこ
とができる。
【０４６２】＜Ｄ−５．変形例１＞図２１に示したＭＲ
ＡＭ４００においては、情報の読み出しのためのワード
線として、ワード線ＲＷＬ０ａ、ＲＷＬ０ｂ、ＲＷＬ１
０ａおよびＲＷＬ１ｂを、情報の書き込みのためのワー
ド線としてワード線ＷＷＬ０ａ、ＷＷＬ０ｂ、ＷＷＬ１
０ａおよびＷＷＬ１ｂを備えた構成を示したが、図２８
に示すＭＲＡＭ４００Ａのように、情報の書き込みのた
めのワード線は、メモリセルに対して１本だけ設けるよ
うにしても良い。
【０４６３】すなわち、図２８に示すように、アドレス
ＡＤ００およびアドレスＡＤ０１メモリセルにおいて
は、ＭＯＳトランジスタＱ２１およびＱ２２のゲート電
極を、ワード線ＷＷＬ０に接続し、アドレスＡＤ１０お
よびアドレスＡＤ１１メモリセルにおいては、ＭＯＳト
ランジスタＱ２５およびＱ２６のゲート電極をワード線
ＷＷＬ１に接続するように構成しても良い。その他の構
成は図２１に示すＭＲＡＭ４００と同じである。
【０４６４】このような構成を採ることで、同じビット
列にある異なるアドレスのメモリセルに対して、同時に
情報を書き込むことはできなくなるが、同じビット列に
ある異なるアドレスのメモリセルから、同時に情報を読
み出すことはでき、ワード線の本数が減った分だけ、メ
モリ領域の占有面積を低減することができる。
【０４６５】図２９に、ＭＲＡＭ４００Ａを構成する１
つのメモリセルの平面レイアウトを模式的に示す。
【０４６６】図２９はアドレスＡＤ００のメモリセルの
各層の平面レイアウトを重ね合わせた状態を示してお
り、ＭＯＳトランジスタＱ２１およびＱ２２の共通化さ
れたゲート電極ＧＡ１の短手方向に並列して、ＭＯＳト
ランジスタＱ２３およびＱ２４のそれぞれのゲート電極
ＧＡが配設されている。なお、ＭＯＳトランジスタＱ２
３およびＱ２４のそれぞれのゲート電極ＧＡは、長手方
向に一列に配設されている。そして、ゲート電極ＧＡ１
と、ゲート電極ＧＡの配列に挟まれる位置の中央に、磁
気トンネル抵抗素子ＭＲ００が配設されている。従っ
て、ゲート電極ＧＡ１およびゲート電極ＧＡは、左右対
称に配設されていると言うことができる。
【０４６７】そして、ゲート電極ＧＡ１および各ゲート
電極ＧＡはコンタクト部ＣＨ０を介して上層の第１金属
層Ｍ１に接続され、第１金属層Ｍ１はコンタクト部ＣＨ
２を介して上層の第２金属層Ｍ２に接続され、第２金属
層Ｍ２はコンタクト部ＣＨ３を介して上層の第３金属層
Ｍ３に接続されている。
【０４６８】また、磁気トンネル抵抗素子ＭＲ００は第
１金属層Ｍ１と第２金属層Ｍ２との間に配設され、第１
金属層Ｍ１は、コンタクト部ＣＨ１を介して活性領域Ａ
Ａに電気的に接続されている。
【０４６９】図３０は、第１金属層Ｍ１以下の構成を示
す平面レイアウトであり、各第１金属層Ｍ１がコンタク
ト部ＣＨ１を介して活性領域ＡＡに接続されている。
【０４７０】図３１は、第２金属層Ｍ２を主として示す
平面レイアウトであり、磁気トンネル抵抗素子ＭＲ００
上にメモリ線ＭＬ０に対応する第２金属層Ｍ２が配設さ
れ、２つの活性領域ＡＡ上には、図に向かって左側から
順に、ビット線ＲＢＬ０ａ、ＷＢＬ０ａ、ＲＢＬ０ｂお
よびＷＢＬ０ｂに対応する複数の第２金属層Ｍ２が配設
されている。なお、複数の第２金属層Ｍ２は、ゲート電
極ＧＡ１および各ゲート電極ＧＡの長手方向に対して平
面視的に直交するように並列に配設されている。
【０４７１】図３２は、第３金属層Ｍ３を主として示す
平面レイアウトであり、２つの活性領域ＡＡ上に跨るよ
うに、図に向かって上側から順に、ワード線ＷＷＬ０、
ＲＷＬ０ａおよびＲＷＬ０ｂに対応する複数の第３金属
層Ｍ３が配設されている。なお、複数の第３金属層Ｍ３
は、各ゲート電極ＧＡの長手方向に対して平面視的に平
行するように複数並列に配設されている。
【０４７２】このように、ＭＲＡＭ４００Ａの平面レイ
アウトは、１つのメモリセル内のＭＯＳトランジスタの
全てのゲート電極が、磁気トンネル抵抗素子を中心とし
て、左右対称に配設されているので、製造工程における
ゲート電極のパターニングを行う際に、ＣＤシフトを低
減することができる。
【０４７３】＜Ｄ−６．変形例２＞ ＜Ｄ−６−１．装置構成＞図２１に示したＭＲＡＭ４０
０においては、情報の読み出しのためのワード線とし
て、ワード線ＲＷＬ０ａ、ＲＷＬ０ｂ、ＲＷＬ１０ａお
よびＲＷＬ１ｂを、情報の書き込みのためのワード線と
してワード線ＷＷＬ０ａ、ＷＷＬ０ｂ、ＷＷＬ１０ａお
よびＷＷＬ１ｂを備え、情報の読み出しのためのビット
線としてビット線ＲＢＬ０ａ、ＲＢＬ０ｂ、ＲＢＬ１ａ
およびＲＢＬ１ｂを、情報の書き込みのためのビット線
としてビット線ＷＢＬ０ａ、ＷＢＬ０ｂ、ＷＢＬ１ａお
よびＷＢＬ１ｂを備えた構成を示したが、図３３に示す
ＭＲＡＭ４００Ｂのように、情報の書き込みのためのワ
ード線および情報の読み出しのためのワード線を、メモ
リセルに対して１本ずつ、また、情報の読み出しのため
のビット線をメモリセルに対して１本だけ設けるように
しても良い。
【０４７４】すなわち、図３３において、アドレスＡＤ
００のメモリセルは、書き込みのためのＭＯＳトランジ
スタとしては、ＭＯＳトランジスタＱ２３だけを備え、
ＭＯＳトランジスタＱ２３は、ビット線ＲＢＬ０とノー
ドＮ９との間に電気的に接続されている。
【０４７５】また、アドレスＡＤ０１のメモリセルは、
書き込みのためのＭＯＳトランジスタとしては、ＭＯＳ
トランジスタＱ２３だけを備え、ＭＯＳトランジスタＱ
２３は、ビット線ＲＢＬ１とノードＮ９との間に電気的
に接続されている。
【０４７６】アドレスＡＤ１０のメモリセルは、書き込
みのためのＭＯＳトランジスタとしては、ＭＯＳトラン
ジスタＱ２７だけを備え、ＭＯＳトランジスタＱ２７
は、ビット線ＲＢＬ０とノードＮ９との間に電気的に接
続されている。
【０４７７】また、アドレスＡＤ１１のメモリセルは、
書き込みのためのＭＯＳトランジスタとしては、ＭＯＳ
トランジスタＱ２７だけを備え、ＭＯＳトランジスタＱ
２７は、ビット線ＲＢＬ１とノードＮ９との間に電気的
に接続されている。
【０４７８】そして、アドレスＡＤ００およびアドレス
ＡＤ０１のメモリセルにおいては、ＭＯＳトランジスタ
Ｑ２１およびＱ２２のゲート電極が、ワード線ＷＷＬ０
に接続され、ＭＯＳトランジスタＱ２３のゲート電極
が、ワード線ＲＷＬ０に接続されている。
【０４７９】また、アドレスＡＤ１０およびアドレスＡ
Ｄ１１のメモリセルにおいては、ＭＯＳトランジスタＱ
２５およびＱ２６のゲート電極が、ワード線ＷＷＬ１に
接続され、ＭＯＳトランジスタＱ２７のゲート電極が、
ワード線ＲＷＬ１に接続されている。その他の構成は図
２１に示すＭＲＡＭ４００と同じである。
【０４８０】＜Ｄ−６−２．動作＞次に、図３４および
図３５に示すタイミングチャートを用いて、ＭＲＡＭ４
００Ｂの動作について説明する。
【０４８１】図３４および図３５は、ＭＲＡＭ４００Ｂ
におけるアドレスＡＤ００へのデータの書き込み動作お
よび読み出し動作に際しての、各種電圧および電流のタ
イミングチャートである。
【０４８２】＜Ｄ−６−２−１．書き込み動作＞アドレ
スＡＤ００へのデータの書き込みに際しては、スイッチ
付き電流源Ｓ１のスイッチＷ１をオンするようにスイッ
チＷ１に所定の電圧を与え、メモリ線ＭＬ０に電流Ｉ１
を流す。
【０４８３】そして、書き込みに要する所定期間、ビッ
ト線ＷＢＬ０ａに電圧Ｖｄｄを与え、その間はビット線
ＷＢＬ０ｂに電圧Ｖｓｓを与える。
【０４８４】次に、ワード線ＷＷＬ０に、所定期間、電
圧Ｖｄｄを与え、ＭＯＳトランジスタＱ２１およびＱ２
２をオン状態にする。これにより電流Ｉ３が、ノードＮ
３からノードＮ４に向けて流れる。この電流Ｉ３の方向
を＋方向とし、電流＋Ｉ３と呼称する。
【０４８５】図３４には、ＭＯＳトランジスタＱ２１お
よびＱ２２に流れる電流のタイミングチャートを示して
おり、上記のタイミングでは電流＋Ｉ３が流れることを
示している。なお、図２３においてＭＯＳトランジスタ
Ｑ２１に流れる電流は、ノードＮ３からＮ２に向けて流
れる場合を正（＋）、反対方向を負（−）とし、ＭＯＳ
トランジスタＱ２２に流れる電流は、ノードＮ２からＮ
４に向けて流れる場合を正（＋）、反対方向を負（−）
として表す。
【０４８６】この結果、電流Ｉ１およびＩ３が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われる。なお、強磁性体層ＦＭ２の磁化ベクトルは固定
されており、変化しない。
【０４８７】上述した一連の動作により、磁気トンネル
抵抗素子ＭＲ００（すなわちアドレスＡＤ００）に情報
が書き込まれる。この時に書き込まれる情報を、論理０
とする。
【０４８８】続いて、スイッチ付き電流源Ｓ１のスイッ
チＷ１をオフすることで、メモリ線ＭＬ０に電流Ｉ１が
流れなくなる。この後、メモリ線ＭＬ０の電位を、電圧
Ｖｓｓにプリチャージする。
【０４８９】また、ワード線ＷＷＬ０の電圧をＶｓｓに
設定して、ＭＯＳトランジスタＱ２１およびＱ２２をオ
フ状態にする。また、ビット線ＷＢＬ０ａおよびＷＢＬ
０ｂに電圧Ｖｓｓを与える。この期間を、スタンバイ期
間と呼称する。
【０４９０】なお、磁気トンネル抵抗素子ＭＲ００に、
上述した論理とは反対の論理１を書き込む場合には、ス
イッチ付き電流源Ｓ１のスイッチＷ１をオンするように
スイッチＷ１に所定の電圧を与え、メモリ線ＭＬ０に電
流Ｉ１を流す。
【０４９１】そして、書き込みに要する所定期間、ビッ
ト線ＷＢＬ０ｂに電圧Ｖｄｄを与え、その間はビット線
ＷＢＬ０ａに電圧Ｖｓｓを与える。
【０４９２】次に、ワード線ＷＷＬ０に、所定期間、電
圧Ｖｄｄを与え、ＭＯＳトランジスタＱ２１およびＱ２
２をオン状態にする。これにより電流Ｉ３が、ノードＮ
４からノードＮ３に向けて流れる。この電流Ｉ３の方向
を−方向とし、電流−Ｉ３と呼称する。
【０４９３】図２３の、ＭＯＳトランジスタＱ２１およ
びＱ２２に流れる電流のタイミングチャートにおいて
は、上記のタイミングでは電流−Ｉ３が流れることを示
している。
【０４９４】この結果、電流Ｉ１およびＩ３が生成する
交番磁場により、磁気トンネル抵抗素子ＭＲ００の強磁
性体層ＦＭ１の磁化ベクトルが決定され、書き込みが行
われるが、電流Ｉ３がノードＮ４からＮ３へ流れるた
め、磁化ベクトルの方向は、論理０の書き込みの場合と
は異なり、論理０とは反対の論理１が書き込まれる。こ
のとき、強磁性体層ＦＭ２の磁化ベクトルは変化しな
い。
【０４９５】＜Ｄ−６−２−２．読み出し動作＞アドレ
スＡＤ００からのデータの読み出しに際しては、まず、
参照電圧源ＶＲ１の出力スイッチであるＭＯＳトランジ
スタＱ３がオン状態となるように、ゲート制御信号ＲＲ
１として、所定電圧を与える。なお、図３５に示すよう
に、所定電圧を与える期間は読み出しに要する所定期間
以上となるように設定する。
【０４９６】この動作により、メモリ線ＭＬ０には参照
電圧Ｖｒｅｆが与えられる。
【０４９７】ビット線ＲＢＬ０に情報を読み出す場合
は、ワード線ＲＷＬ０に電圧Ｖｄｄを与えることで、Ｍ
ＯＳトランジスタＱ２３をオン状態とする。
【０４９８】ＭＯＳトランジスタＱ２３がオン状態にな
ると、磁気トンネル抵抗素子ＭＲ００に電流が流れ、ノ
ードＮ１からノードＮ２を介してノードＮ６に電流が流
れる。このとき流れる電流は、磁気トンネル抵抗素子Ｍ
Ｒ００抵抗値（強磁性体の磁化の方向によって決まる）
に応じて決まる。
【０４９９】図３５において、この読み出しによりＭＯ
ＳトランジスタＱ２３に流れる電流は−の電流として示
している。
【０５００】なお、磁気トンネル抵抗素子ＭＲ００を流
れた電流は、ほとんど全てＭＯＳトランジスタＱ２３を
介してビット線ＲＢＬ０に電流Ｉ００として流れる。
【０５０１】スイッチ付きバッファＢ１のスイッチＢＢ
１に電圧Ｖｄｄが与えられ、バッファＢ１がオンする
と、電流Ｉ００が増幅されてセンスアンプＳＡ１に与え
られる。センスアンプＳＡ１においては、増幅された電
流Ｉ００がセンス増幅され、情報が読み出される。
【０５０２】ビット線ＲＢＬ０に情報を読み出した後
は、スイッチ付きバッファＢ１のスイッチＢＢ１に電圧
Ｖｓｓが与えられ、バッファＢ１がオフ状態となる。
【０５０３】また、ワード線ＲＷＬ０に電圧Ｖｓｓが与
えられ、ＭＯＳトランジスタＱ２３がオフ状態になる。
【０５０４】やがて、参照電圧源ＶＲ１の出力スイッチ
であるＭＯＳトランジスタＱ３のゲート制御信号ＲＲ１
に電圧Ｖｓｓが与えられ、ＭＯＳトランジスタＱ３がオ
フ状態になる。また、メモリ線ＭＬ０の電位を、電圧Ｖ
ｓｓにプリチャージする。
【０５０５】これにより、ワード線ＲＷＬ０、ビット線
ＲＢＬ０ａおよびＲＢＬ０ｂに電圧Ｖｓｓが与えられ、
メモリ線ＭＬ０の電位が電圧Ｖｓｓにプリチャージされ
てスタンバイ期間が始まる。
【０５０６】このように、ＭＲＡＭ４００Ｂにおいて
は、メモリセルへの情報の書き込みラインと、メモリセ
ルからの情報の読み出しラインとを別個に備える構成に
おいて、最小の構成を得ることができる。
【０５０７】＜Ｄ−６−３．平面構成＞図３６に、ＭＲ
ＡＭ４００Ｂを構成する１つのメモリセルの平面レイア
ウトを模式的に示す。
【０５０８】図３６はアドレスＡＤ００のメモリセルの
各層の平面レイアウトを重ね合わせた状態を示してお
り、ＭＯＳトランジスタＱ２１およびＱ２２の共通化さ
れたゲート電極ＧＡ１の短手方向に並列して、ＭＯＳト
ランジスタＱ２３のゲート電極ＧＡおよびダミーゲート
電極ＤＧＡが配設されている。なお、ゲート電極ＧＡお
よびダミーゲート電極ＤＧＡは、長手方向に一列に配設
されている。そして、ゲート電極ＧＡ１と、ゲート電極
ＧＡおよびダミーゲート電極ＤＧＡの配列に挟まれる位
置の中央に、磁気トンネル抵抗素子ＭＲ００が配設され
ている。
【０５０９】そして、ゲート電極ＧＡ１およびＧＡはコ
ンタクト部ＣＨ０を介して上層の第１金属層Ｍ１に接続
され、第１金属層Ｍ１はコンタクト部ＣＨ２を介して上
層の第２金属層Ｍ２に接続され、第２金属層Ｍ２はコン
タクト部ＣＨ３を介して上層の第３金属層Ｍ３に接続さ
れている。
【０５１０】また、磁気トンネル抵抗素子ＭＲ００は第
１金属層Ｍ１と第２金属層Ｍ２との間に配設され、第１
金属層Ｍ１は、コンタクト部ＣＨ１を介して活性領域Ａ
Ａに電気的に接続されている。
【０５１１】図３７は、第１金属層Ｍ１以下の構成を示
す平面レイアウトであり、各第１金属層Ｍ１がコンタク
ト部ＣＨ１を介して活性領域ＡＡに接続されている。
【０５１２】図３８は、第２金属層Ｍ２を主として示す
平面レイアウトであり、磁気トンネル抵抗素子ＭＲ００
上にメモリ線ＭＬ０に対応する第２金属層Ｍ２が配設さ
れ、２つの活性領域ＡＡ上には、図に向かって左側から
順に、ビット線ＷＢＬ０ａ、ＲＢＬ０およびＷＢＬ０ｂ
に対応する複数の第２金属層Ｍ２が配設されている。な
お、複数の第２金属層Ｍ２は、ダミーゲート電極ＤＧ
Ａ、ゲート電極ＧＡ１およびＧＡの長手方向に対して平
面視的に直交するように複数並列に配設されている。
【０５１３】このように、ＭＲＡＭ４００Ｂの平面レイ
アウトは、１つのメモリセル内のＭ個数が３個になっ
て、ゲート電極の配列パターンが不規則になることを防
止するため、ダミーゲート電極ＤＧＡを備えているの
で、製造工程におけるゲート電極のパターニングを行う
際に、ＣＤシフトを低減することができる。
【０５１４】
【発明の効果】本発明に係る請求項１記載の磁気記憶装
置によれば、第１および第２のビット線に電気的に接続
され、磁気トンネル接合素子に対する情報の読み出しの
ための電流経路として少なくとも機能する第１の電流経
路内に第１および第２のスイッチ素子を配設しているの
で、磁気トンネル接合素子の情報を読み出す際には、第
１および第２のスイッチ素子を選択的にオンするように
制御することで、ビット線を共用する異なるアドレスの
メモリセルから、それぞれ独立したタイミングで情報を
読み出すことができる。
【０５１５】本発明に係る請求項２記載の磁気記憶装置
によれば、第２の電流経路と第１の電流経路との間に磁
気トンネル接合素子が電気的に接続され、第１および第
２の電流経路が非接触で平面視的に直交して配設されて
いるので、第１および第２の電流経路に流れる電流によ
って発生する磁場により磁気トンネル接合素子への情報
の書き込みが行われ、磁気トンネル接合素子の情報を読
み出す際には、第１および第２のスイッチ素子を選択的
にオンするように制御することで、第２の電流経路から
磁気トンネル接合素子を介して、第１あるいは第２のビ
ット線に情報を読み出すことができる。
【０５１６】本発明に係る請求項３記載の磁気記憶装置
によれば、磁気トンネル接合素子に対する情報の書き込
みおよび読み出しのための電流経路として機能する第３
の電流経路内に第３および第４のスイッチ素子を配設し
ているので、第１の電流経路を磁気トンネル接合素子へ
の情報の書き込み経路とし、第３の電流経路を磁気トン
ネル接合素子への情報の読み出し経路として使用するこ
とが可能となり、同じビット列のアドレスの異なる２つ
のメモリセルに、同時に異なる情報を書き込むことが可
能となる。
【０５１７】本発明に係る請求項４記載の磁気記憶装置
によれば、ビット列が異なり隣り合って配置されたメモ
リセルどうしは、その間に配設された第１および第２の
ビット線の少なくとも一方を共有するので、ビット線の
本数を削減できるので、メモリ領域の占有面積を低減す
ることができる。さらに、ビット列が異なり隣り合って
配置されたメモリセルにおいても、それぞれ独立したタ
イミングで情報を読み出すことができる。
【０５１８】本発明に係る請求項５記載の磁気記憶装置
によれば、第１および第２のスイッチ素子を選択的に制
御するこことができる。
【０５１９】本発明に係る請求項６記載の磁気記憶装置
によれば、第１および第２のスイッチ素子、第３および
第４のスイッチ素子を選択的に制御するこことができ
る。
【０５２０】本発明に係る請求項７記載の磁気記憶装置
によれば、ワード線の本数を削減できる。
【０５２１】本発明に係る請求項８記載の磁気記憶装置
によれば、第２の電流経路に対する、電圧源からの電圧
供給および電流源からの電流供給を選択的に行うこと
で、磁気トンネル接合素子に対する情報の書き込みおよ
び読み出しを実現できる。
【０５２２】本発明に係る請求項９記載の磁気記憶装置
によれば、メモリセルへの情報の書き込みラインと、メ
モリセルからの情報の読み出しラインとを別個に備える
構成において、最小の構成を得ることができる。
【０５２３】本発明に係る請求項１０記載の磁気記憶装
置によれば、ワード線の本数を削減できる。
【０５２４】本発明に係る請求項１１記載の磁気記憶装
置によれば、第１および第３の電流経路に流れる電流に
よって発生する磁場により磁気トンネル接合素子への情
報の書き込みが行われ、磁気トンネル接合素子の情報を
読み出す際には、第１および第２のスイッチ素子を選択
的にオンするように制御することで、第２の電流経路か
ら磁気トンネル接合素子を介して、第１あるいは第２の
ビット線に情報を読み出すことができる。
【０５２５】本発明に係る請求項１２記載の磁気記憶装
置によれば、第１および第３の電流経路に流れる電流に
よって発生する磁場により磁気トンネル接合素子への情
報の書き込みを実現するための、磁気トンネル接合素子
と、第１〜第３の電流経路の具体的配置を得ることがで
きる。
【０５２６】本発明に係る請求項１３記載の磁気記憶装
置によれば、第２の電流経路に対する、電圧源からの電
圧供給および電流源からの電流供給を選択的に行うこと
で、磁気トンネル接合素子に対する情報の書き込みおよ
び読み出しを実現できる。また、電流源として双方向電
流源を用いることで、２種類の書き込み情報を選択する
ことができる。
【０５２７】本発明に係る請求項１４記載の磁気記憶装
置によれば、階層ビット線構造および階層ワード線構造
を採用することで、メモリセルアレイの規模が大きくな
っても、信号伝達の遅延を防止することができる。
【０５２８】本発明に係る請求項１５記載の磁気記憶装
置によれば、第１および第２のビット線に読み出された
情報を、センス増幅できる。
【０５２９】本発明に係る請求項１６記載の磁気記憶装
置によれば、センス増幅器の電源供給線に階層パワーラ
イン構造を採用することで、センス増幅器の非動作時に
は消費電力を低減することができる。
【０５３０】本発明に係る請求項１７記載の磁気記憶装
置によれば、第１および第２のスイッチ素子と磁気トン
ネル接合素子との電気的接続が容易にできる。
【０５３１】本発明に係る請求項１８記載の磁気記憶装
置によれば、製造工程においては、磁気トンネル接合素
子がビット線よりも後に形成されることになり、ビット
線形成に際しての熱処理の影響を受けず、性能低下を防
止できる。
【図面の簡単な説明】
【図１】 一般的な磁気トンネル抵抗素子の断面構造を
模式的に示す図である。
【図２】 磁気トンネル抵抗素子の記号表記を説明する
図である。
【図３】 強磁性体の磁化の方向が変化するのに必要な
磁場の大きさとその方向を示す図である。
【図４】 デュアルポートＭＲＡＭの概念構成を示すブ
ロック図である。
【図５】 本発明に係る実施の形態１のＭＲＡＭの平面
レイアウトを示す図である。
【図６】 本発明に係る実施の形態１のＭＲＡＭの構成
を示す断面図である。
【図７】 本発明に係る実施の形態１のＭＲＡＭの磁気
トンネル抵抗素子の構成を示す断面図である。
【図８】 本発明に係る実施の形態１のＭＲＡＭの磁気
トンネル抵抗素子の変形例の構成を示す断面図である。
【図９】 本発明に係る実施の形態１のＭＲＡＭの構成
を示す断面図である。
【図１０】 本発明に係る実施の形態１のＭＲＡＭの回
路構成を示す図である。
【図１１】 本発明に係る実施の形態１のＭＲＡＭの動
作を説明するタイミングチャートである。
【図１２】 本発明に係る実施の形態１のＭＲＡＭの変
形例の構成を示す断面図である。
【図１３】 本発明に係る実施の形態２のＭＲＡＭの回
路構成を示す図である。
【図１４】 本発明に係る実施の形態２のＭＲＡＭの動
作を説明するタイミングチャートである。
【図１５】 本発明に係る実施の形態３のＭＲＡＭの回
路構成を示す図である。
【図１６】 本発明に係る実施の形態３のＭＲＡＭの平
面レイアウトを示す図である。
【図１７】 本発明に係る実施の形態３のＭＲＡＭの構
成を示す断面図である。
【図１８】 本発明に係る実施の形態３のＭＲＡＭの動
作を説明するタイミングチャートである。
【図１９】 本発明に係る実施の形態３のＭＲＡＭの動
作を説明するタイミングチャートである。
【図２０】 本発明に係る実施の形態３のＭＲＡＭの変
形例の構成を示す断面図である。
【図２１】 本発明に係る実施の形態４のＭＲＡＭの回
路構成を示す図である。
【図２２】 本発明に係る実施の形態４のＭＲＡＭの動
作を説明するタイミングチャートである。
【図２３】 本発明に係る実施の形態４のＭＲＡＭの動
作を説明するタイミングチャートである。
【図２４】 本発明に係る実施の形態４のＭＲＡＭの１
つのメモリセルの平面レイアウトを示す図である。
【図２５】 本発明に係る実施の形態４のＭＲＡＭの１
つのメモリセルの最下層の平面レイアウトを示す図であ
る。
【図２６】 本発明に係る実施の形態４のＭＲＡＭの１
つのメモリセルのビット線以下の平面レイアウトを示す
図である。
【図２７】 本発明に係る実施の形態４のＭＲＡＭの１
つのメモリセルのワード線以下の平面レイアウトを示す
図である。
【図２８】 本発明に係る実施の形態４のＭＲＡＭの変
形例１の回路構成を示す図である。
【図２９】 本発明に係る実施の形態４のＭＲＡＭの変
形例１の１つのメモリセルの平面レイアウトを示す図で
ある。
【図３０】 本発明に係る実施の形態４のＭＲＡＭの変
形例１の１つのメモリセルの最下層の平面レイアウトを
示す図である。
【図３１】 本発明に係る実施の形態４のＭＲＡＭの変
形例１の１つのメモリセルのビット線以下の平面レイア
ウトを示す図である。
【図３２】 本発明に係る実施の形態４のＭＲＡＭの変
形例１の１つのメモリセルのワード線以下の平面レイア
ウトを示す図である。
【図３３】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の回路構成を示す図である。
【図３４】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の動作を説明するタイミングチャートである。
【図３５】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の動作を説明するタイミングチャートである。
【図３６】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の１つのメモリセルの平面レイアウトを示す図で
ある。
【図３７】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の１つのメモリセルの最下層の平面レイアウトを
示す図である。
【図３８】 本発明に係る実施の形態４のＭＲＡＭの変
形例２の１つのメモリセルのビット線以下の平面レイア
ウトを示す図である。
【図３９】 磁気トンネル接合を示す概略図である。
【図４０】 トンネル磁気抵抗効果を説明する概念図で
ある。
【図４１】 トンネル磁気抵抗効果を説明する概念図で
ある。
【図４２】 スピンバルブ型磁気トンネル接合素子の基
本構成を示す図である。
【図４３】 従来のＭＲＡＭセルアレイの構成を示す斜
視図である。
【図４４】 従来のＭＲＡＭセルアレイの構成を示す断
面図である。
【図４５】 従来のＭＲＡＭセルアレイの等価回路図で
ある。
【図４６】 従来のＭＲＡＭセルアレイの動作を説明す
るタイミングチャートである。
【図４７】 従来のＭＲＡＭセルアレイの構成を示す回
路図である。
【符号の説明】
ＭＲ００，ＭＲ０１，ＭＲ１０，ＭＲ１１ 磁気トンネ
ル抵抗素子、ＭＬ０１，ＭＬ０２ メモリライン。

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】 複数のビット線と、複数のワード線と、
    磁気トンネル接合素子とを少なくとも有するメモリセル
    を複数、マトリックス状に配列して構成されるメモリセ
    ルアレイを備えた磁気記憶装置であって、 前記メモリセルは、 対をなす第１および第２のビット線に電気的に接続さ
    れ、前記磁気トンネル接合素子に対する情報の読み出し
    のための電流経路として少なくとも機能する第１の電流
    経路を有し、 前記第１の電流経路は、 前記第１の電流経路内に配設された第１および第２のス
    イッチ素子を有し、 前記第１のスイッチ素子は、前記第１のビット線と前記
    磁気トンネル接合素子との電気的な接続、非接続を制御
    し、 前記第２のスイッチ素子は、前記第２のビット線と前記
    磁気トンネル接合素子との電気的な接続、非接続を制御
    するように配設される、磁気記憶装置。
  2. 【請求項２】 前記第１の電流経路は、前記磁気トンネ
    ル接合素子に対する情報の書き込みのための電流経路と
    しても機能し、 前記メモリセルは、 前記磁気トンネル接合素子に対する情報の書き込みおよ
    び読み出しのための電流経路として機能する第２の電流
    経路をさらに有し、 前記第１および第２の電流経路は非接触で平面視的に直
    交して配設され、 前記磁気トンネル接合素子は、前記第１と第２の電流経
    路との間に電気的に接続される、請求項１記載の磁気記
    憶装置。
  3. 【請求項３】 前記メモリセルは、 対をなす第３および第４のビット線に電気的に接続さ
    れ、前記磁気トンネル接合素子に対する情報の書き込み
    および読み出しのための電流経路として機能する第３の
    電流経路をさらに有し、 前記第３の電流経路は、 前記第３の電流経路内に配設された第３および第４のス
    イッチ素子を有し、 前記第３のスイッチ素子は、前記第３のビット線と前記
    磁気トンネル接合素子との電気的な接続および非接続を
    制御し、 前記第４のスイッチ素子は、前記第４のビット線と前記
    磁気トンネル接合素子との電気的な接続および非接続を
    制御するように配設される、請求項２記載の磁気記憶装
    置。
  4. 【請求項４】 マトリックス状に配列された複数の前記
    メモリセルのうち、ビット列が異なり隣り合って配置さ
    れた前記メモリセルどうしは、その間に配設された前記
    第１および第２のビット線の少なくとも一方を共有す
    る、請求項２記載の磁気記憶装置。
  5. 【請求項５】 前記第１および第２のスイッチ素子は、
    それぞれ第１および第２のワード線から与えられる制御
    信号に基づいて開閉動作する、請求項１記載の磁気記憶
    装置。
  6. 【請求項６】 前記第１および第２のスイッチ素子は、
    それぞれ第１および第２のワード線から与えられる制御
    信号に基づいて開閉動作し、 前記第３および第４のスイッチ素子は、それぞれ第３お
    よび第４のワード線から与えられる制御信号に基づいて
    開閉動作する、請求項３記載の磁気記憶装置。
  7. 【請求項７】 前記第１および第２のスイッチ素子は、
    第１のワード線から与えられる制御信号に基づいて開閉
    動作し、 前記第３および第４のスイッチ素子は、それぞれ第２お
    よび第３のワード線から与えられる制御信号に基づいて
    開閉動作する、請求項３記載の磁気記憶装置。
  8. 【請求項８】 前記第２の電流経路に接続される、電圧
    源および電流源をさらに備え、 前記第２の電流経路に対する、前記電圧源からの電圧供
    給および前記電流源からの電流供給は、選択的に行われ
    る、請求項２記載の磁気記憶装置。
  9. 【請求項９】 前記メモリセルは、 第３のビット線に電気的に接続され、前記磁気トンネル
    接合素子に対する情報の読み出しのための電流経路とし
    て機能する第３の電流経路をさらに有し、 前記第３の電流経路は、 前記第３の電流経路内に配設された第３のスイッチ素子
    を有し、 前記第３のスイッチ素子は、前記第３のビット線と前記
    磁気トンネル接合素子との電気的な接続および非接続を
    制御するように配設される、請求項２記載の磁気記憶装
    置。
  10. 【請求項１０】 前記第１および第２のスイッチ素子
    は、第１のワード線から与えられる制御信号に基づいて
    開閉動作し、 前記第３のスイッチ素子は、第２のワード線から与えら
    れる制御信号に基づいて開閉動作する、請求項９記載の
    磁気記憶装置。
  11. 【請求項１１】 前記メモリセルは、 前記磁気トンネル接合素子に対する情報の書き込みのた
    めの電流経路として機能する第２の電流経路と、 前記磁気トンネル接合素子に対する情報の書き込みに際
    して、前記磁気トンネル接合素子を構成する磁性体の磁
    化の方向を制御するための電流経路として機能する第３
    の電流経路とをさらに有し、 前記磁気トンネル接合素子は、前記第１と第２の電流経
    路との間に電気的に接続される、請求項１記載の磁気記
    憶装置。
  12. 【請求項１２】 前記磁気トンネル接合素子は、 少なくとも１つの磁気トンネル接合を構成するように積
    層された、磁性体の多層膜を備え、 前記第１の電流経路は、前記多層膜の最上層および最下
    層の一方に、前記第２の電流経路は前記多層膜の最上層
    および最下層の他方に電気的に接続され、 前記第３の電流経路は、前記第２の電流経路とは電気的
    に絶縁されて、前記第２の電流経路の近傍に配設され、
    前記第１の電流経路に対して平面視的に直交するように
    配設される、請求項３記載の磁気記憶装置。
  13. 【請求項１３】 前記第２の電流経路に接続される、電
    流源および電圧源をさらに備え、 前記電流源は、前記第２の電流経路に流す電流の方向を
    選択可能な双方向電流源であって、 前記第２の電流経路に対する、前記電圧源からの電圧供
    給および前記電流源からの電流供給は、選択的に行われ
    る、請求項１２記載の磁気記憶装置。
  14. 【請求項１４】 前記複数のビット線および前記複数の
    ワード線は、階層ビット線構造および階層ワード線構造
    を構成する枝線である、請求項１記載の磁気記憶装置。
  15. 【請求項１５】 前記第１および第２のビット線は、そ
    れぞれセンス増幅器に接続される、請求項１記載の磁気
    記憶装置。
  16. 【請求項１６】 前記センス増幅器に接続される電源供
    給線は、階層パワーライン構造を構成する枝線である、
    請求項１５記載の磁気記憶装置。
  17. 【請求項１７】 前記磁気トンネル接合素子は、前記第
    １および第２のスイッチ素子の配設層と同じ層中に配設
    される、請求項１記載の磁気記憶装置。
  18. 【請求項１８】 前記磁気トンネル接合素子は、前記第
    １および第２のビット線の配設層よりも上層に配設され
    る、請求項１記載の磁気記憶装置。
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