CN101257084B

CN101257084B - 相变化存储器及其制造方法

Info

Publication number: CN101257084B
Application number: CN200710084983.1A
Authority: CN
Inventors: 卓言; 许宏辉
Original assignee: Promos Technologies Inc
Current assignee: Maode Science and Technology Co., Ltd.
Priority date: 2007-02-26
Filing date: 2007-02-26
Publication date: 2014-05-14
Anticipated expiration: 2027-02-26
Also published as: CN101257084A

Abstract

本发明有关于一种相变化存储器及其制造方法。该相变化存储器包含：基底；第一电极层，形成于该基底之上；具有环状或条状相变化层，与第一电极电连结；以及，第二电极，形成于该相变化层上，并与该相变化层电连结，其中该第一电极与第二电极至少一者为相变化材料。

Description

相变化存储器及其制造方法

技术领域

本发明关于一种存储器及其制造方法，特别关于一种相变化存储器及其制造方法。

背景技术

相变化存储器具有高读取速度、低功率、高容量、高可靠度、高写擦次数、低工作电压/电流及低成本等特质，且非常适合与CMOS工艺结合，可用来作为较高密度的独立式或嵌入式的存储器应用，是目前十分被看好的下一世代新存储器。由于相变化存储器技术的独特优势，也使得其被认为非常有可能取代目前商业化极具竞争性的SRAM与DRAM挥发性存储器与Flash非挥发性存储器技术，可望成为未来极有潜力的新世代半导体存储器。

相变化存储器组件架构极为简单，主要是在相变化材料的上下之间分别制作电极材料来作为电流流通的路径，目前最普遍被采用的架构为T型架构。此架构的作法是在相变化材料之下加入加热金属的拴塞填充层，其好处是可降低加热金属与相变化材料之间的接触面积，可增进加热电极的加热效率并降低相变化存储器组件的操作电流。在这样的架构下，非晶区将会发生在电流密度最高的区域。

综观目前相变化存储器的发展趋势，可以明显的发现主要的瓶颈乃在于组件的操作电流过大，因而无法有效地降低相变化存储器组件所串接的驱动晶体管面积，导致单位元尺寸过大使得存储器密度无法提升的问题。降低相变化记忆体操作电流可藉由缩小相变化记忆胞中相变层与电极的接触面积来达成，且有利于CMOS组件的缩小以及存储器密度的提升。然而，此方法会受限于光刻与工艺能力的限制，较不易获得有效地突破。

为解决上述问题，美国专利US6,750,079中提出一种形成相变化存储器10的制造方法，请参照图1，其先形成一具有垂直侧壁的图案化介电层14于一基底12；接着顺应性形成一金属层于该介电层14及基底12上；接着非等向性蚀刻该金属层，以形成具有较小厚度的金属间隙壁16；接着，形成一介电层18以使该金属间隙壁16的侧面完全被介电层包覆；最后，依序形成一相变化层20、一电极层22、及一保护层24。

有鉴于此，设计一崭新的相变化存储器组件的工艺，以克服上述习知技术的缺点，实为相变化存储器工艺技术极需研究的重点。

发明内容

本发明提供一种相变化存储器，其相变化主动区域发生在相变化间隙壁与电极接触的区域，利用间隙壁极小体积的特性、配合邻近相变化材料电极保温的效果，有效降低操作电流及能量。该相变化存储器包含：一基底；一第一电极层形成于该基底之上；一环状状或柱状相变化层与第一电极电连结；以及，一第二电极形成于该该相变化层上并与该相变化层电连结，其中该第一电极与第二电极至少一者为相变化材料。

本发明提供一种相变化存储器的制造方法。根据本发明一实施例，该相变化存储器的制造方法包括：提供一基底；形成一第一电极于该基底之上；形成一第一介电层于该第一电极之上；图案化第一介电层以形成一介电柱，其中该介电柱俯视图形为多边形或圆形；顺应性形成一相变化材料包覆该柱体，经回蚀去除介电柱上表面及第一电极上表面的相变化材料后，留下一相变化材料间隙壁附着该介电柱的侧壁；形成第二介电层于该基底，并经由回蚀使该相变化材料间隙壁的侧壁为第二介电层所包覆；以及，形成一第二电极于该介电柱及该第二介电层之上，以与该相变化材料间隙壁电连结。

根据本发明另一实施例，该相变化存储器的制造方法亦可包括：提供一基底；形成一第一电极于该基底之上；形成一第一介电层于该第一电极之上；图案化第一介电层以形成一开口，其中该开口俯视图形为多边形或圆形；顺应性形成一相变化材料于该第一介电层及覆盖该开口，经回蚀去除介电柱上表面及第一电极上表面的相变化材料后，留下一相变化材料间隙壁附着该开口的侧壁；形成第二介电层于该基底，并经由回蚀使该相变化材料间隙壁的侧壁为第一介电层及第二介电层所包覆；以及，形成一第二电极于该介电柱及该第二介电层之上，以与该相变化材料间隙壁电连结。

以下藉由数个实施例及比较实施例，以更进一步说明本发明的方法、特征及优点，但并非用来限制本发明的范围，本发明的范围应以所附的权利要求为准。

附图说明

图1是显示习知相变化存储器的剖面结构图；

图2a至2g是显示本发明一实施例所述的相变化存储器的制作流程剖面图；

图3及4是显示图2g所示的相变化存储器可能的上视图；

图5a至5c是显示本发明一实施例所述的相变化存储器的制作流程剖面图；

图6及7是显示图5c所示的相变化存储器可能的上视图；

图8a至8g是显示本发明又一实施例所述的相变化存储器的制作流程剖面图。

主要组件符号说明

10～相变化存储器；

12～一基底；

14～介电层；

16～金属间隙壁；

18～介电层；

20～相变化层；

22～电极层；

24～保护层；

100～相变化存储器；

101～第一电极层；

102～基底；

103～第一介电层；

104～沟槽；

105～相变化层；

106～相变化材料间隙壁；

107～第二介电层；

108～第二电极；

109～第三介电层；

111～相变化材料间隙壁；

200～相变化存储器；

201～第一电极层；

202～基底；

203d～第一介电层；

204～介电柱；

205～相变化层；

206～相变化材料间隙壁；

207～第二介电层；

208～第二电极；

209～第三介电层。

具体实施方式

以下，请配合图式，来详细说明本发明的实施例所述的相变化存储器的制造方法。

首先，请参照图2a，形成一第一电极层101于一基底102之上。其中，该基底102可为一半导体工艺所使用的基板，例如为硅基板。该基底102可为一已完成CMOS前段工艺的基底，亦可能包含隔离结构、电容、二极管与其类似物，为简化图示起见，图中仅以一平整基底表示。该第一电极101为相变化材料，该相变化材料可为硫属化合物所构成，例如含Ge、Sb、Te或其混合的材料，举例而言可为GeSbTe或InGeSbTe。该第一电极101亦可为金属电极，例如Al、W、Mo、TiN、或是TiW。

接着，请参照图2b，形成一第一介电层103于第一电极101之上，该第一介电层103的材质可为含硅的化合物，例如氮化硅或氧化硅。接着图案化该第一介电层103以形成一开口104，该开口104的口径尺寸在20nm到500nm之间、或可为40nm至200nm之间，亦可为60nm。

接着，请参照图2c，顺应性形成一相变化层105于该第一介电层103表面及该第一电极表面101，以覆盖该开口104侧壁及底部。该相变层可为硫属化合物所构成，例如含Ge、Sb、Te或其混合的材料，举例而言可为GeSbTe或InGeSbTe。在此，该介电层可为Si与N，O，H等混成的绝缘层。

请参照图2d，经回蚀去除上第一介电层103上表面及第一电极101上表面的相变化层105，留下一相变化材料间隙壁106附着该开口104的侧壁。该相变化材料间隙壁106为一连续封闭图形，例如为环状相变化材料间隙壁。

其中该相变化材料间隙壁106的剖面宽度小于曝光极限。且该相变化材料间隙壁106顶部至底部口径尺寸大体上维持一致，并与第一电极及第二电极大体垂直。该相变化材料间隙壁106剖面宽度可在2nm到120nm之间，或是介于10nm到50nm之间，间隙壁剖面宽度尺寸亦可为20nm；该相变化材料间隙壁106的高度可在1nm到200nm之间，或是介于5nm到80nm之间，亦可为20nm。

请参照图2e，形成第二介电层107于该基底，并经由回蚀使该相变化材料间隙壁106的侧壁为第二介电层107所包覆。

接着，请参照图2f，形成一第二电极108于该第一及第二介电层103及107之上，以与该相变化材料间隙壁106电连结。

最后，请参照图2g，对上述结构进行图案化工艺，并填入介电材料形成第三介电层109，以定义出该相变化存储器100。请参照图3及图4，是显示该相变化存储器100的上视图，由图中可知该开口104的俯视图形可为多边形或圆形，该第一电极101及第二电极107的俯视图形可为多边形或圆形。

此外，根据本发明的另一实施例，在完成图2e所述的工艺后，以一图案化工艺定义该相变化材料间隙壁，以形成一非连续图形(例如：条状)的相变化材料间隙壁111，请参照图5a。接着，请参照图5b，形成第二介电层107于该基底，并经由回蚀使该条状相变化材料间隙壁111的侧壁为第二介电层107所包覆，再形成一第二电极108于该第一及第二介电层103及107之上，以与该条状相变化材料间隙壁111电连结，最后在，图形画上述结构，如图5c所示。请参照图6及图7，是显示该相变化存储器可能的上视图。

请参照图8a至8g，是显示本发明的另一实施例所述的相变化存储器200的制造方法：

首先，请参照图8a，形成一第一电极层201于一基底202之上。其中，该基底202可为一半导体工艺所使用的基板，例如为硅基板。该基底202可为一已完成CMOS前段工艺的基底，亦可能包含隔离结构、电容、二极管与其类似物，为简化图示起见，图中仅以一平整基底表示。该第一电极201可为相变化材料，该相变化材料可为硫属化合物所构成，例如含Ge、Sb、Te或其混合的材料，举例而言可为GeSbTe或InGeSbTe。该第一电极201亦可为金属电极，例如Al、W、Mo、TiN、或是TiW。接着，形成一第一介电层203于第一电极201之上，该第一介电层203的材质可为含硅的化合物，例如氮化硅或氧化硅。请参照图8b，接着图案化该第一介电层203以形成一介电柱204，该介电柱204的口径尺寸在20nm到500nm之间、亦可为介于40nm至200nm之间，也可为60nm。

接着，请参照图8c，顺应性形成一相变化层205于该介电柱204及该第一电极201表面，以覆盖该介电柱204侧壁及上表面。该相变层可为硫属化合物所构成，例如含Ge、Sb、Te或其混合的材料，举例而言可为GeSbTe或InGeSbTe。

请参照图8d，经回蚀去除介电柱204上表面及第一电极201上表面的相变化层205，留下一相变化材料间隙壁206附着该介电柱204的侧壁。该相变化材料间隙壁为一连续封闭图形，例如为环状相变化材料间隙壁。该介电柱204的俯视图形可为多边形或圆形。其中，该相变化材料间隙壁206的剖面宽度小于曝光极限。且该相变化材料间隙壁206顶部至底部口径尺寸大体上维持一致，并与第一电极及第二电极大体垂直。该相变化材料间隙壁106剖面宽度可在2nm到120nm之间，或是介于10nm到50nm之间，间隙壁剖面宽度尺寸亦可为20nm；该相变化材料间隙壁106的高度可在1nm到200nm之间，或是介于5nm到80nm之间，亦可为20nm。

请参照图8e，形成第二介电层207于该基底，并经由回蚀使该相变化材料间隙壁206的侧壁为第二介电层207所包覆。

接着，请参照图8f，形成一第二电极208于该第一及第二介电层204及207之上，以与该相变化材料间隙壁206电连结。

最后，请参照图8g，对上述结构进行图案化工艺，并填入介电材料形成第三介电层209，以定义出该相变化存储器200。

综上所述，本发明的优点在于，利用简易工艺制作相变化材料柱状结构，有效提升加热效率。此外，相变化形成于柱状结构内，有利于保温。再者，该相变化材料间隙壁的顶部至底部口径尺寸大体上维持一致，并与第一电极及第二电极大体垂直电极接面电性佳，有效提升均匀性。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定者为准。

Claims

1.一种相变化存储器的制造方法，包括：

提供基底；

形成第一电极于该基底之上；

形成第一介电层于该第一电极之上；

图案化该第一介电层以形成介电柱，其中该介电柱俯视图形为多边形或圆形；

顺应性形成相变化材料包覆该介电柱，经回蚀去除该介电柱上表面及该第一电极上表面的相变化材料后，留下一相变化材料间隙壁附着该介电柱的侧壁；

形成第二介电层于该基底之上，并经由回蚀使该相变化材料间隙壁的侧壁为该第二介电层所包覆；以及

形成第二电极于该介电柱及该第二介电层之上，以与该相变化材料间隙壁电连结。

2.如权利要求1所述的相变化存储器的制造方法，其中该相变化材料间隙壁的剖面宽度在2nm到120nm之间、高度在1nm到200nm之间。

3.如权利要求1所述的相变化存储器的制造方法，其中该第一电极与该第二电极至少一者为相变化材料。

4.如权利要求1所述的相变化存储器的制造方法，其中该相变化材料间隙壁的俯视形状为连续封闭图形。

5.如权利要求1所述的相变化存储器的制造方法，在形成该相变化材料间隙壁后，还包括图案化工艺定义该相变化材料间隙壁，以形成非连续图形的相变化材料间隙壁。

6.如权利要求1所述的相变化存储器的制造方法，在形成该第二电极后，还包含：

利用光刻蚀刻工艺并以基底为蚀刻停止层，同时图案化第一电极及第二电极，并回填第三介电层，使图案化的第一电极及第二电极为该第三介电所包覆。

7.如权利要求1所述的相变化存储器的制造方法，其中该第一电极及该第二电极的图案化利用不同的光刻蚀刻步骤所形成。

8.如权利要求1所述的相变化存储器的制造方法，其中该介电柱的口径尺寸在20nm到500nm之间。