TW475262B - Electrically programmable memory element with improved contacts - Google Patents

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TW475262B
TW475262B TW089105608A TW89105608A TW475262B TW 475262 B TW475262 B TW 475262B TW 089105608 A TW089105608 A TW 089105608A TW 89105608 A TW89105608 A TW 89105608A TW 475262 B TW475262 B TW 475262B
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memory element
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TW089105608A
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Tyler Lowrey
Stanford R Ovshinsky
Guy C Wicker
Patrick J Klersy
Boil Pashmakov
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Energy Conversion Devices Inc
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Description

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經濟部智慧財產局員工消費合作社印« 475262 五、發明說明（1 ) [相關申請案] k個申清案疋一個美專利案之部分連續案 (C〇ntinuati〇n-in-part)，該美國申請案編號 〇8/942,〇〇〇，申 請曰為1997年10月1曰。 [發明領域] 本發明在大抵上係有關於—種獨特設計固態（s〇ud 她）’以電氣方式運作之記龍元件。更加明確地說明， 本發明是有關於-種界於該電氣接觸端和該記憶體材料之 間，其是該記憶體締之積體部分，_㈣構關係。 [發明背景和習知技術] ^ 〇V〇nic EEPROM 是一種專用的（Proprietary)，高性 月匕不揮發，薄膜(thin_ftlm)電子記憶體裝置。其優點是 包含：不揮發之資料儲存，高位元密度電位，及低成本之 結果，乃是因為其小型之接腳配£(f〇〇tprint)和簡易之二端 裝置結構，再程式化·壽命長，低程式化能源及高^。 Ovomc EEPROM是能夠以類比和數位兩種型式來儲存資 訊。數位儲存可以是二進位(bi騰y，每—個記憶體晶胞= 一個位7L)或者多狀態（multi_state，每一個晶胞是多個位 元）。 使用月b以電氣方式寫入和能抹除之相位變更材料（例 如，是能在界於一般為不定形和一般為晶體狀態之間程式 化的材料）來用於電子記憶體應用例子之一般觀念是屬於 本紙張尺度適用中國國家橾平（CNS)A4規格（210 X 297公爱）㈣3JA(9ECD) ---.--K-----------r---^--------- (請先閱讀背面之注意事項再填寫本頁) 2 6 2 5 7 A7B71 五、發明纟兄明（2 ) f知者’例如，如同0vshinsky之美國專 3风591㈣擊所揭露者，兩者是讓渡給本發明： 同-受讓人(assignee) ’並將兩者所揭露技術在此併作為參 考。 在，591和，Ml專利案所說明之早期相位變更材料是依 照當地結構順序之變化來決定。標準上，是經由在該材料 内之確定種類的原子漂務來容納結構順序之變化。界於該 不定形和晶體狀態之間的如此之原子漂移是需要一段時間 來容納該漂移’藉此使該程式化時間和程式化能量變得相 當高。 該相當緩慢（以現今標準）程式化速度，特別是在更好 之當地順序方向（在增加晶體之方向）程式化時，及該相當 高輸入能量，其是用來啟動一個當地順序之變化，是用來 防止在’591和’441專利案所說明之記憶體晶胞廣泛使用作 為本發明之電腦記憶體一個直接和通用替代者之限制，諸 如磁帶，磁碟，硬碟機或光碟機，固態磁碟快速存取記憶 體’ DRAM，SRAM，及插卡式快速存取記憶體。 這些限制之最實質者是該相當高量輸入，其是用來得 到該硫屬化物材料(chalcogenide material)之化學鍵及/或 電子鍵架構的可彳貞測變化量，以便啟動一個當地順序之可 偵測變化量。標準上，是在大約1微焦耳之範圍測量用來 轉換這些材料之電子能量。要了解到，是必須將這數量之 能量傳送到每一個記憶體元件，其是位於該固態矩陣之行 和列記憶體晶胞。彼此高能量位準是轉換成用於位址線路 -4- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） C請先閲讀背面之注意事項再填寫本頁) >·裝----l·---訂---------# 經濟部智慧財產局貝工消費合作社印製 475262 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3 ) 和用於與每一個分離之記憶體元件有關之晶胞隔離/位址 裝置的具有高電流規格。 當使用EEPROMs來作為大規模之檔案儲存(archival storage)時，低程式化能量是特別重要。使用這種方式， EEPR〇MS將替代該電腦系統之機械硬碟機（諸如硬· 或光碟機）。以EEPR0M”硬碟機•，來替代習知之機械硬碟 -機的主要理由之-者，是能夠降低該機械系統之比較高的 消耗功率。在膝上型電腦之情況，這是特別重要，因為在 此，該機械硬碟機是為最高功率消耗者之一者。所以，對 於降低這個功率負載是特別有用，藉以使該電源裝置 (power cells)充電來實質增加該電腦之運作時間。缺^， =果以EEPR⑽來錢賊硬碟機是料高轉換能量規 W所以是尚功率規格）’省電訪是其結果或者不是很實 所以’ _EEPRQM，其是視為_個通用記憶體，是 需要低程式化能量。 ^ ’該〇Vshinsky #難舰叙料絲體材料的 =時間是很實際。標準上，這些材料是需要幾毫秒之時 ，圍來作為該設定時間（該時間是用來將該材料從該不 =形轉換成該晶體狀態）；及幾乎是—微秒來用於該重設 «間是來將該材料從該晶體轉換回到該不定形狀 態）。 在共同指定之〇VShinsky錢專利案5，166,758是說 ^具有減少電氣轉換時間和程式化能量之電氣相位變更材 料和記憶體晶胞，其所揭露者是在此—併作為參考。在共 -5- 本紙張尺度適用中國國家標準（CNS〉；^格（21Q χ挪公楚 ^----- — 裝----l· I —訂---------線 (請先閱讀背面之注意事項再填寫本頁) 4/^262 A7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 五、發明說明（4 同指定之美國專利案 5,296,716、5,414,271、5,359,205、 5,341，328、5,536,947、5,534,712、5,687，112 及 5,825,046 是提供其他例子之電氣相位變更材料和記憶體晶胞，其所 揭露者是全部在此一併作為參考。在共同指定之美國專利 申請案 08/8178,87G、G9/1G2,887、及 08/942，GG0 是提供進 一步例子之電氣相位變更材料和記憶體晶胞，其全部是在 此一併作為參考。 大抵上，所揭露之相位變更材料是能在一般為不定形 和一般為晶體當地順序之結構狀態之間以電氣方式轉換。 在界於當地順序橫跨過全部頻譜，該全部頻譜是界於完全 為不疋形和完全為晶體狀態之間，之不同的可偵測狀態之 間亦能以電氣方式轉換該材料。亦就是，界於完全為不定 形和70全為晶體狀態之間是不需要產生如此材料之轉換， 但是能以增量步驟方式來轉換，該步驟是反映⑴當地順序 之變化，或(2)2個或多個具有不同之當地順序的材料之體 積變化，以便提供一個"灰色標度，gray scde，，，其是以橫 跨界於該完全為不定形和該完全為晶體狀態之間的頻譜之 多種情況的當地順序來表示。該相位變更材料是禁止不同 之電子特徵，其是依照其狀態來決定。例如，在其不定形 狀態，該材料會比在其晶狀態禁止一個更高電阻。 事貫上’該相位變更材料是為不揮發性，並且維持由 該記憶體晶胞所儲存之資訊的整體性(integrity)， JL不需要 週期更新仏號(pen〇d refresh signals)。同樣地，該主要材 料最子疋肖b直接重複寫入(此^办〇verwritabie)，以便能夠 本紙張尺財關家標準 ---.--：------^^^裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁} 475262 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 設定它們為針對多個電阻值之—者，且不f要奴一個特 定啟動或抹除電阻值，是不管與—個輯定電氣輸入信號 起響應之材料的絲電阻值。進—步地，該相位變更材料 最好是具有-個大型動態範圍，其能使該二進位編瑪資訊 模擬(mimicking)成類比型式並藉此在一個單一晶胞將多位 兀之二進位編碼資訊儲存來作為一個單一電阻值，以便在 個單一 sa胞長:供多位元之二進位資訊灰色標度儲。 [發明概要] 本發明之一個目的是提供一個記憶體元件，其具有能 減少程式化能量。本發明之另一目的是提供一個具有減= 晶胞區域之記憶體陣列。 本發明之這些和其他目的是適用於一個可電氣程式 化，單一晶胞記憶體元件，其含有··一個大量之相位變k 記憶體材蚪；及第1接觸端和第2接觸端，以便將—個電 氣信號供應到該記憶體材料，而該第1接觸端是含有一個 傳導側壁襯墊。 本發明之這些和其他目的是適用於一個電氣運作之士己 憶體元件，其含有··一個大量之相位變更記憶體材料；及 第1接觸端和第2接觸端，以便將一個電氣信號供應到兮 5己fe、體材料，而該第1接觸是含有一層接觸層，其I有與 該大量之記憶體材料相鄰的一個邊緣。 本發明之這些和其他目的是適用於一種製造—個電氣 運作記憶體陣列之方法，而記憶體陣列是具有一個少於 -7- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁>> 訂---- 線0. 經濟部智慧財產局員工消費合作社印製 475262 A7 B7__ 五、發明說明（6 ) 8F2之晶胞區域，該方法是含有3個或更少光罩步驟 (masking steps)，但下列者除外：一種CMOS製造流程戶斤 使用之光罩步驟數目。 本發明之這些和其他目的是適用於一種製造一個電氣 運作之記憶體元件，其含有：一個大量之相位變更記憶體 材料；及第1接觸端和第2接觸端，以便將一個電氣信號 供應到該記憶體材料，而該第1接觸端是含有一層接觸 層，其具有與該大量之記憶材料相鄰的一個邊緣。 本發明之這些和其他目的是適用於一種製造一個電氣 運作記憶體陣列之方法，而該記憶體陣列是具有一個少於 8F2之晶胞區域，該方法是含有3個或更少光罩步驟 (masking steps)，但下列者除外：一種CMOS製造流程戶斤 使用之光罩步驟數目。 本發明之這些和其他目的是適用於一種製造一個電氣 運作記憶體陣列之方法，而該記憶體陣列是具有一個少於 6 F2之晶胞區域。該方法是含有3個或更少之光罩步驟， 但下列者除外··一種CMOS製造流程所使用之光罩步驟數 本發明之這些和其他目的是適用於一種製造一個不充 電測量方式，電氣運作記憶體陣列之方法，其含有3個或 更少之光罩步驟，但下列者除外：一種CMOS製造流程所 使用之光罩步驟數目。 本發明之這些和其他目的是適用於一種製造一個不充 電儲存，電氣運作就記憶體陣列之方法，其含有3個或更 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----,------裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 475262 A7 B7 五、發明說明（7) 少之光罩步驟，但下列者除外：一種CMOS製造流程所使 用之光罩步驟數目。 (請先閱讀背面之注意事項再填寫本頁) 〔附圖解述〕 圖1是一個本發明之一記憶體裝置的截面圖，其是含 有傳導側壁襯墊； 圖2是一個本發明之一記憶體陣列的截面圖，其是與 該通道長度平行，並含有傳導側壁襯墊； 圖3是一個本發明之一記憶體陣列的截面圖，其是與 該通道寬度平行，並含有傳導側壁襯墊； 圖4是一個本發明之一記憶體陣列的電路圖； 圖5A到50是圖示電路截面圖，其是圖示用於製造 本發明之記憶體陣列的製造步驟序列； 圖6是一個截面圖，經由該記憶體陣列之寬度，是圖 示本發明之一記憶體陣列，其含有狹窄傳導側壁襯墊； 圖7是一個本發明之一記憶體裝置截面圖，其含有雙 層傳導側壁襯墊； 經濟部智慧財產局員工消費合作社印製 圖8A到8E是圖示電路截面圖，其是圖示用於製造 一個含有雙層傳導側壁襯墊之憶體裝置製造步驟序列； 圖9是一個本發明之一記憶體元件的立體圖，其含有 一個在一貫孔所形成之傳導側壁襯墊； 圖10A是一個本發明之一記憶體元件的立體圖，其 含有一個杯形表面，該杯形表面是具有一個開口並與該記 憶體材料相鄰， -9- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475262…
五、發明說明（8) 經濟部智慧財產局員工消費合作社印製 圖10B是一個本發明之一記憶體的截面圖，其含有一 個杯形表面，該杯形表面是具有_個開口並與該記憶體材 料相鄰； 圖11A是一個具有一接觸端之記憶體元件的立體 圖為接觸‘疋一層與该C憶體材料相鄰之接觸層；及 圖11B是一個具有一接觸端之記憶體元件的截面圖， 该接觸端是一層與該記憶體材料相鄰之接觸層。 〔發明概要〕 圖1是一個本發明之一記憶體裝置100的截面圖，其 是在一個半導體基材(substrate) 102上面所形成者。該記 憶體襞置100是含有2個獨立之單一晶胞記憶體元件。該 第1單一晶胞記憶^盖件是含有：一個第1接觸端 13〇A，記憶體材料^^250，及第2接觸端270。該第2單 一 ^典4己憶體元件是含有：第1接觸端130B，記憶體材 料_ ，及第2接觸端270。如同圖1之實施例所圖示 般’ 2個記憶體元件是可以共用一個大量之單一連續相位 變更記憶體材料。該絕緣層（insulative layer) 260是在該記 憶體材料250和該第2接觸端270之水平配置區段之間提 供電氣絕緣。該絕緣層260亦提供一個隔熱層（thermal blanket)，其能在該記憶體材料層250内維持熱能。該介 質區域(dielectric region) 140是從該第1接觸端130B來電 氣隔離該第1接觸端130A。該第1接觸端13〇A、B和該 第2接觸端270是將一個電氣信號供應到該記憶體材料。 是在該記憶體裝置180之頂端上面沈積上介質區域180。 -10- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------·裝-----^丨丨丨訂--------- (請先閱讀背面之注意事項再填寫本頁} 475262 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 之 A7 B7 五、發明說明（9) 該上介質層180是含有矽磷硼酸玻璃(b〇roph〇sph〇silicate glass，BPSG)為較佳。 在所圖示之實施例，該第i接觸端13〇A、b是傳導 側壁襯墊(在此亦將其視為，，傳導襯墊”），其是沿著該介質 區域128之側壁表面128S來形成。（側壁表面128S和表 面106是形成一條溝槽，該溝槽是與所說明之平面垂直延 伸）。 一 在所說明之特定架構，該大量之記憶體材料是一層平 面記憶體材料層250,其是呈實質水平配置並且是位於該 傳導側壁襯墊13〇A、B上方，俾使該記憶體層25〇之底 部表面是與每-個傳導襯塾舰、B之頂部相鄰（其中"頂 部"是相對於該基材來定義）。 >該記憶體材料是與該傳導側壁襯塾之一個邊緣相鄰為 杈佳。在圖1所不之實施例，該記憶體層2 傳導襯墊130Α、β之邊緣n?A、R 4 ' 〈瓊緣132A、B相鄰。在圖示之實施 例，該邊緣132A、B是該傳導襯勢n 面。 4導襯塾13〇Α、β之側向截 界於該記憶體材料和該傳導襯塾13〇α、Β 觸區域是界於該記憶體材料和該邊緣132Α、Β之㈣區 域。如此’界於該記憶體材料和該傳導襯塾ΐ3〇Α、曰Β = 是經由所有或一部分之邊緣132“。 疋、、里由質區域128和140從該記憶體材料以電氣方式來 隔離該傳導襯塾13G、Β之剩餘部分。 U方式來 本發明之記《元件是可心電^絲輕合到隔離 i紙張尺度时標準（CNS)A4祕^ -----------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) -11 475262, 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（1G) / 選擇裝置和定址線路（isolation/selections devices and addressing lines)，以便形成一個記憶體陣列。該隔離^/定 址位址是能使每一個分散之記憶體單元可以讀取和寫入， 且不會干擾該陣列之相鄰或遠端記憶體晶胞所儲存之資 訊。大抵上，本發明並不限定於使用任何特定型式之隔離 /定址裝置。隔離/定址裝置例子是含有：場效電晶體， 雙極接面電晶體，及二極體。場效電晶體例子是含有 JFET和MOSFET。MOSFET例子是含有NMOS電晶體和 PMOS電晶體。甚著，甚至可以在使用CMOS技術之相同 晶片上面形成NMOS和PMOS。 圖2是一個記憶體陣列結構200之截面圖，其含有上 述之記憶體裝置。記憶體裝置100之每一個記憶體元件是 以電氣方式麵合到一個選擇/隔離褒置，其是呈一個 NMOS電晶體之型式。該記憶體陣列200是可以在一個單 一晶體矽半導體晶圓102上面形成，該晶圓1〇2是換雜p 並且形成一個P基材(P_substrate)來用於上述架構之元件剩 餘部分的沈積。 該NMOS電晶體是含有··摻雜η之源極區域11〇，摻 雜η之汲極區域112，及閘極區域118。該源極區域 和該汲極區域112是可以含有超過一部分之摻雜n之材 料’即一個輕微摻雜之n•部分和一個更加濃厚摻雜之 分。 Π邵 是以通道區域114來隔開該摻離η之源極區域u〇和 汲極區域112。該閘極區域118，在該通道區域U4上方 -12- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------^-----r---訂--------- 0 <請先閱讀背面之注意事項再填寫本頁) 475262 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 A7 B7 五、發明說明（U) 所形成者’是控制從該源極區域經由該通道區域114到兮 汲極區域之電流流動。該閘極區域118，最好是含有一層 多矽化物。介質區域116，其最好是呈二氧化矽層，是& 該通道區域114分隔開該閘極區域118。 與該通道區域114有關者是一個，，通道長度，，和一個，, 通道寬度”。該通道長度是界於源極和汲極區域之間的矩 離。該通道長度是與在該2個區域之間的電流流向平行， 其是與圖2所說明之平面平行。該記憶體陣列之，，長度，，是 與該通道長度平行之陣列尺寸大小。 該通道寬度是與通道長度垂直，並如此來與圖2所說 明之平面垂直。該記憶體陣列之”寬度"是與該通道寬度平 行之陣列尺寸大小。圖3是一個記憶體陣列結構2〇〇之戴 面圖，其是與該通道寬度平行。該圖是圖示多個傳導側壁 襯墊，其是經由介質區域184沿著記憶體陣列之寬度以電 氣方式來彼此隔離開。 再次參考圖2，是在該摻雜n之汲極區域112形成通 道止動區域(channel stop regions) 113,來產生2個鄰近， 以電氣方式隔離之汲極區域112以便用於分離之N]vi〇s 電晶體。大抵上，該通道止動區域113是具有一種與該源 極和汲極區域110、112者相反之傳導型式。在所圖示之 NM0S環境，該通道止動區域113是含有摻雜p之矽。是 可以使用習知之離子植入技術，經由植入硼(b〇r〇n)離子來 形成該通道止動區域113。 在該閘極區域118上方所形成者，是金屬區域12〇， ---------I--裝-----r---訂--------- Γ%先閱讀背面之注意事項再填寫本頁) -13· 475262 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（ 其含有一層矽化鎢(tungsten silicide)為較佳。是使用金屬 區域120來傳送該電氣信號到該閘極區域118。該金屬區 域120疋跨過該記憶體陣列結構(其與該通道寬度平行)之 覓度延伸，並與圖2所說明之平面垂直，且形成第丨組之 定址線路，在這個情況下，該x組之一個x_y格點化㈠幻是 用來使該陣列之各別記憶體元件定址。 在忒金屬區域120上方所形成者是該介質區域122， 其含有一層一氧化石夕為較佳。該介質區域122是以電氣方 式來使該金屬區域120與該記憶體裝置之鄰近區域絕緣。 114、116、118、120層之堆層（stack)是共同視為該閘極堆 疊124。是在該閘極堆疊124之側壁表面上形成介質區域 128 ° 在該上絕緣區域180之頂部上面形成金屬線路19〇， 並且跨過該§己憶體陣列結構(其是與該通道長度平行)之長 度來延伸，且與圖2之平面平行。金屬線路19〇是形成第 2組之定址線路，在這個情況下，該y組之一 x_y格點是 用來使该陣列之各別記憶體晶胞定址。是能從一種傳導金 屬’諸如铭或銅，來形成該金屬線路19〇。鎢填充物 (tungsten plugs) 144是以電氣方式來使該金屬線路19〇連 接到該汲極區域110。要了解到，在圖2所示之特定實施 例，是由2個NMOS電晶體來共用每一個鎢填充物144。 是能在該矽基材表面上方形成一層矽化鈦（titan^m silicide，圖略），以便改良界於該基材1〇2和該傳導側壁 襯墊130A、B之間的傳導性，及界於該基材1〇2和該傳 裝-----„----訂--------- 線Φ (請先間讀背面之注意事項再填寫本頁) -14-
經濟部智慧財產局員工消費合作社印製 五、發明說明（U) 導填充物144之間的傳導性。 如此，與該記憶體陣列結構之每一個記憶體元件有關 者是隔離/定址裝置，其能作為一個用於該記憶體元件之 隔離/定址位置，藉以f買取和寫入該晶胞，且不會干擾該 陣列之其他相鄰或遠端記憶體元件所儲存之資訊。在圖2 所示之實施例，該隔離/定址裝置是一個裝置。 參考圖2，界於該記憶體材料250，第1接觸端 130A、B，第2接觸端270，隔離電晶體，和定址線路之 間的電氣耗合是可以總結如下。該NM〇S電晶體閘極 (閘極區域118)是以電氣方式連接到一條X一定址線路 (金屬區域120)，該電晶體汲極（汲極區域u〇)是以 電氣方式連接到一條Y—定址線路（金屬線路丨9〇是經由 傳導填充物144)，該電晶體源極（源極區域U2)是以 電氣方式連接到一個記憶體元件（第1接觸端1川A或 130B)之一端。該記憶體裝置（第2接觸端27〇)之其他 端是以電氣方式來與一個電壓源Va (在圖2省略）搞 合0 圖4是一個記憶體陣列之電路圖，其說明界於每一個 記憶體元件11〇，一個相對之場效電晶體（FET) 115，和 用來選擇設定及讀取該各別之記憶體元件的χ、γ定址線 路120、190之間的電氣連接。該FET是一個M〇SFET為 較佳，而其為一個NMOS電晶體是更佳。另外，該 MOSFET可以是一個PMOS。要了解到，是以一種熟悉該 技藝者所習知之方式，來將該X和γ定址線路連接到一 -----------裝-----r---訂--------- S— (請先閱讀背面之注意事項再填寫本頁) -15- 475臟 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（14) 個外部電路。 如同該電路圖所圖示，該FET電晶體之閘極是連接 到該定址線路之一者。在上述之實施例，該汲極是連接到 第2定址線路。然而，在另一個實施例，該電晶體之源極 是可以取而代之地連接到第2定址線路。 在圖5A-50是圖示圖2之一種製造該記憶體陣列結 構200的方法實施例。首先參考圖5A，其是提供一個 NMOS電晶體陣列500A。圖5A是圖示一個部分之nm〇s 電晶體陣列的截面圖，其含有在一個摻雜p之基材1〇2所 形成之摻雜η的區域11〇和112。該電晶體陣列是含有閘 極疊層（gate stackS)104，其含有··介質區域U6，閘極區 域118，金屬區域120及介質區域122。在該閘極疊層1〇4 之側壁表面上部是形成介質區域124來作為絕緣側壁襯 墊。從一種介質材料，諸如TEOS氧化物，二氧化矽，或 氮化石夕，來形成介質區域124為較佳。該介質區域124之 厚度是大約在400埃(angstroms)和1〇〇〇埃之間為較佳， 而大約在600和800埃之間是更佳，又其大約為埃為 最佳。界於這些介質區域124之間的空間是形成溝槽 170、172，其是與所說明之平㈣直延伸。在該摻雜n之 區域110、112上方是可以形成一層矽化鈦（圖略）。 疋使一層介貝層126 —致地沈積在該NM〇s電晶體 結構500A上部，以便形成圖5B所示之合成結構(_恤 StruCtUre)500B。該介質層126之厚度在1〇〇到5〇〇埃之間 為較佳，而在大約150和大約350埃之間是更佳，又其大 -16- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 4/涵込
五、發明說明（15) 經濟部智慧財產局貝工消费合作社印製 約為300埃為最佳。從一種材料，諸如TE〇s氧化物，二 氧化矽，或氮化矽，來形成該介質層126為較佳。 接著，以適當光罩（例如，光抗蝕層之沈積和形成圖 案）並以各向異性餘刻方式(anis〇tr〇pically 來處理 該結構500B，以便從溝槽172之水平設置底部表面173 來移除該介質層126。特別是，將該光罩形成圖案 (pattern) ’俾使該各向異性蝕刻能從溝槽ι72之底部表面 173移除該介質層126，但是不會從溝槽17〇之底部表面 移除該介質層171。在圖5C是圖示一個光罩和該各向異 性蝕刻結果之截面圖，其是作為結構5〇〇c。 接著，是形成圖5之第1接觸端ΠΟΑ、B。是形成該 第1接觸端130A、B來作為傳導側壁襯墊，其是在溝槽 172内沿著介質層126之側壁表面126S。是使一層接觸層 133 —致地沈積在結構50〇c上方。圖5D是圖示該合成結 構500D。該層133是沈積在該側壁表面126S和溝槽17〇 及172之底面表面上方（當然，是已經以一層介質層126 來覆蓋溝槽170之底部表面）。是能使用化學氣相沈積技 術（chemical vapor deposition，CVD)來處理該一致沈積 (conformal deposition)。只要以該接觸層133來覆蓋該側 壁表面，是可以使用其他可行之沈積方法。 是以各向異性蝕刻方式來處理該結構500D，以便形 成圖5E (結構500E)所示之傳導側壁襯墊130A、β。該 各向異性蝕刻是能從該水平設置表面移除該接觸層133。 駐留在溝槽172之側壁表面126S的接觸層133，在此是 -17- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁)
、發明說明（I6) 經濟部智慧財產局員工消费合作社印製 視為側壁層，Sidewall layers”。這些側壁層是形成該傳導 側壁襯墊130a、B。傳導側壁襯墊13〇A、B是該記憶體 裝置100之第丨電氣接觸端。是能以製造過程之一個後續 v驟來移除该接觸層133，其是駐留在溝槽170内之側壁 表面126S。 假δ又該接觸層133是一致塗裝（coat)其所沈積之表 面。該傳導側壁襯墊13〇A、B是具有一個側向厚度(lateral thickness)，其在實質上是等於該接觸層133所選定之厚 度。最好是，使該接觸層丨33沈積，以便該合成傳導側壁 接觸端130A、B是具有界於大約50和大約1000埃之實 貝均勻厚度’而其是界於大約100和大約500埃之間為更 佳。 ^ ·、 是能從任何電氣傳導材料來形成該接觸層133和該合 成傳導側壁接觸端13〇Α、Β。材料之例子是含有：氮化 鈦、鈦銘氮化物（titanium aluminum nitride)、碳氮化鈦 (titanium carbonitride)、氮矽化鈦(titanium silicon nitride) 〇 材料之其他例子是含有：鉬(molybdenum)、碳、鐫、及鈦一 嫣(titanium tungsten)。 要注意到’該各向異性餘刻，其是能從溝槽172之底 部表面移除該接觸層133，亦是能從相同溝槽172之底部 移除該矽化鈦層，藉以從傳導側壁襯墊130B來電氣隔離 傳導側壁襯墊130A。然而，是不會移除在溝槽170之底 部表面的矽化鈦，因為是能以該介質層126來保護不會受 到該各向異性钱刻。 -18- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 五、發明說明（η) 接著，在該掺雜η之沒極區域112形成通道止動區域 ⑴’來產生2㈣近、電氣隔離之祕區域ιΐ2。大抵 上’該通道止祕域113是具有—種與該源極和祕區域 110 ’ 112者相反之傳導型式。在所圖示之Ν刪環境， 該通道止動區域113是含娜雜ρ切。是可以經由使用 習知之離子植人技術來植人子，⑽形通道止動 區域113。在圖5F是圖示該合成結構5〇〇f。 接著，是以適當光罩（經由光抗佩積和形成圖案） 和各向同性蝕刻（ls〇tr〇picdIy etch)來處理該結構$⑻ρ，以 便從溝槽170之侧壁表® 126S移除駐留之接觸層133。 是經由該光抗蝕光罩來保護溝槽172之傳導侧壁襯塾 13〇A、B不受該各向異性㈣影響。是選擇紐刻，以便 不會從溝槽170移除該介質層126。在圖5G，是圖示一個 在該各向異祕刻之後的光罩和合成結構之截面圖，其是 作為結構500G。 經 濟 部 智 慧 財 產 局 員 工 消 费 合 作 社 印 製 要了解到，是能使用相同光罩和蝕刻來界定該傳導側 壁襯塾13GA、B之寬度和定位，其是沿著該記憶體陣列 之寬度（例如，其是與通道寬度平行，並與圖5G所說明 之平面垂直）。圖3是一個記憶體陣列之截面圖，其是經 由一個傳導側壁襯墊（130A和130B)並與該記憶體陣列之 寬度平行。圖3是圖示如何使用該光罩和蝕刻來產生多個 傳導側壁襯墊，其是具有沿著該記憶體陣列之寬度隔開的 寬度W。 接著，是在該結構500G上方沈積一層介質層。在圖
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經 濟 部 智 慧 財 產 局 貝 工 消 费 合 作 社 印 製 五、發明說明（18) 5H是圖示該合成結構500H。是選擇該層14〇之厚度，以 便充填溝槽170和溝槽172。該層140之厚度是界於大约 500和大約5000埃之間為較佳，而其在大約1〇〇〇和大約 3000埃之間為更佳。能用於該介質層140之材料例子是含 有：TEOS氧化物，二氧化石夕和氮化石夕。 在沈積違介質層140之後’是將該結構$⑻η化學機 械拋光（chemically mechanically polish，CMP)。持績古亥 CMP處理過程，至少是直到該傳導側壁襯墊ι3〇Α、B曝 露。在完成該CMP之後，於圖51，是圖示該合成結構來 作為結構5001。 接著，在結構5001上方是沈積一層相位變更記憶體 材料250。在該相位變更記憶體材料250之頂部是沈積一 層絕緣材料260，並在該絕緣材料260之頂部是沈積一層 傳導材料270。圖5J是圖示該合成結構500J。 是以光罩覆蓋該結構500J並將250、260、270層各 向異性蝕刻，以便形成圖5K所示之結構500K。將250、 260、270層各向異性蝕刻，來離開該溝槽17〇之頂部。 接著，在結構500K之頂部是一致沈積一層傳導材 料，以便形成圖2L之結構500L。將該傳導層280各向異 性钱刻，以便只駐留沿著250、260、270層之側壁表面沈 積之側壁層270B。圖5M是圖示該合成結構500M。傳導 層270A和270B是共同形成該記憶體裝置之第2接觸端 290。在所示之實施例，只有一部分之第2接觸端29〇的 側邊層280是與該記憶體層250相鄰。 ---裝-----Γ — — — ^« — — — — 1 — I (請先閱讀背面之注意事項再填寫本頁) -20- A7
475262. · 五、發明說明（I9) 該傳導層270A和270B是全部由相同之傳導材料所 形成，或者’它們是可以由不同之傳導材料所形成。可以 用於傳導層27〇A及/或謂之材料例子是含有：氮化 鈦:鈦IslUt•物’碳氮傭，鈦錢化物。材料之其他例 子是含有··鉬，碳，鎢，及鈦-鎢。 S 2所示之形成該d己憶體結構2〇〇的剩餘處理步驟是 屬於習知者。在該半導體裝置結構5〇〇M上方是形成一層 ^介質層180,以便形成圖5N所示之結構5〇〇N。最^ 疋，該上介質層180含有矽磷硼酸玻璃(BpsG)。該上介質 層180之厚度是可以界於6〇〇〇和ι〇〇〇〇埃之間。層3⑻ 之厚度是界於7000和9000埃之間為更佳，而大約為麵 埃是最佳。 接著，是以適當光罩來處理該上介質層18〇,並可以 使用種選擇各向異性接觸鍅刻，來形成溝槽17〇之開 口以便用於一個傳導填充物。該選擇钱刻將在不同速率 蝕刻不同之介質材料。因為該選擇蝕刻之結果，在該蝕刻 期間，疋會保護閘極疊層1〇4和介質區域，但是會餃 刻移除該介質材料140, 一直到達該矽基材1〇2(或者在 該摻雜η之矽上方的矽化鈦層）。 依知該選擇接觸鍅刻（selective c〇ntact etch)，是以一 種傳導材料，諸如鎢，來充填溝槽17〇之開口。是可以經 由個隔熱嫣沈積(blanket tungsten deposition)和平坦化餘 刻（etch-back)來形成鎢填充物144。接著，在該鎢填充物 M4上方形成該傳導線路19()之圖案。 t-----r---^----- (請先閱讀背面之注意事項再填寫本頁) s'. 經 濟 部 智 慧 財 產 局 員 工 消 费 合 作 社 印 製
^f/DZOZ 經濟部智慧財產局員工消費合作社印製 A7 五、發明說明（2G) 在上面所詳細說明之製造方法是說明一種製造一記憶 體_結構之mu们個不是f知⑽⑽邏輯 裝置之光罩步驟。 本毛明之5己憶體陣列結構的最少單位晶胞區域（在圖 2和圖3兩圖所示之一個實施例）是具有一個少於妒之 晶胞區域為較佳，而其少於6F2為更佳。該所揭露之製造 β己隱體陣列之方法疋需要3個或更少之光罩步驟，其是不 屬於習知CMOS製造過程。 如此’在此所揭露者是-種製造-個少於妒之晶胞 區域的電氣運作記憶體陣列方法，該方法是含有3個或更 少之光罩步驟，但下列者除外：_個cmqs製造流程所使 用之光罩步驟數目。亦揭露—種製造—個少於W之晶胞 區域的電氣運作記憶體陣列方法，該方法是含有3個或更 〉、之光罩乂驟但下列者除外：_個復〇8製造流程所使 用之光罩步驟數目。 本毛月之相位變更§己憶體元件是一個非充電測量方式 之記憶體裝置，所以上述之製造方法是揭露一種製造一個 非充電測量方式、電氣運作記憶體陣列之方法，其含有3 個或更少之光罩步驟，但下列者除外：-個CMOS製造流 程所使用之光罩步驟數目。 _ 主〜到本發明之相位變更記憶體元件亦是 非充電儲存記憶體裝置，所以上迷之製造方法是揭露4 製造-個非充電儲存、電氣運作記憶體陣列方法，其含有 3個或更少之光罩步驟，但下列者除外：_個cm〇s製造 -22- 本紙張尺度適用中國國家標準（CNS)A4規& (210 X 297公§7"-------- -----------裝-----Γ---訂--------- (請先閱讀背面之注意事項再填寫本頁) 475262^ 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（21) 流程所使用之光罩步驟數目。 下列之表格是一個比較，其是本發明之相位變更記憶 體陣列和DRAM、SRAM、快閃記憶體(FLASH memory)， 及鐵電式記憶體(Ferroelectric memory)之比較，是各別針 對（1)晶胞區域，及(2)所需之光罩步驟數目，但下列者例 外：一個CMOS製造流程所使用之光罩步驟數目。 表 格 (1)晶胞區域 （2)光罩步驟 DRAM 8F2 6-9 SRAM 4T 40F2 5 6Τ 80F2 0 FLASH 8F2 5 FERROELECTRIC 8F2 3 本發明 6F2 2-4 在本發明之另一個實施例，是可以使它們與該記憶體 材料相鄰之寬度（例如，它們的尺寸是與該通道寬度平 行）變窄，來改良該傳導側壁襯墊130A、B。 在圖6是圖示一個”狹窄”側壁襯墊之例子，其是圖示 一個與該通道寬度平行之傳導側壁襯墊130A、B的截面 圖。在圖6所示之例子，是已經適當蝕刻該傳導襯墊 130A、B之頂部表面，以便形成與該記憶體材料相鄰之狹 -23- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） I----------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 475262 經濟部智慧財產局貝工消費合作社印製 A7 五、發明說明（22) 乍、大出之柱狀物（c〇lumns)188 (該柱狀物是朝向該記憶 體層250突出）。該柱狀物之高度和逐漸變細(tapering)之 區域是可以控制’以便調整與該記憶體材料相鄰之傳導側 壁概塾的寬度和截面積。與該記憶體材料相鄰之寬度和截 面積是可以變成最小。 是可以在圖3之傳導襯墊13〇a、B上方，在這些位 置是需要一個狹窄寬度，形成氧化物襯墊，以便製成圖6 之狹窄傳導側壁襯墊130A、B。是可以使用該氧化物襯墊 來作為各向異性或各向同性蝕刻之光罩，該蝕刻會蝕刻該 傳導襯墊之曝露區段，但是會留下在該光罩下面之傳導襯 墊區段。 減少與該記憶體材料相鄰之傳導襯墊的寬度是會減少 在該區域之截面積。大體上，截面積愈小，該截面之電流 密度會越高。所增加之電流密度會增加與該記憶體材料相 鄰之焦耳熱(Joule heating)。這會增加流入到該記憶體材料 之熱量。 該傳導側壁襯墊之外形和其相對於該記憶體材料之方 位(orientation)，亦會減少熱能數量，該熱能是從該記憶體 材料後部傳回到該傳導襯墊。 在圖1所示之記憶體元件，每一個第1接觸端 130A、B是一個傳導側壁襯墊，其是由一單一層之傳導材 料所形成。如同上述般，是可以將一層單一接觸層一致沈 積到一個側壁表面，接著是各向異性蝕刻該接觸層，來= 成該傳導襯塾。 -----------裝——^----訂，·-------- (請先閱讀背面之注意事項再填寫本頁) -24-
經濟部智慧財產局員工消費合作社印製 A7 ------— B7__ 五、發明說明（23) 另外’是能形成該傳導側壁襯墊來作為一多層之傳導 襯墊’該夕層之傳導襯塾是由超過—接觸層所形成。大體 上，是能由一層或多層，二層或多層，三層或多層接觸 層，來开>成本發明之傳導側壁襯墊。 圖7所不之記憶體裝置300是本發明之記憶體裝置的 另-個貫施例’其中每_個第i接觸端13QA、B是一個 ㈣Μ ’其是由2層接觸層所形成。類似圖！所示 之記憶體裝置100，該記憶體裝置遍是含有2個記憶體 元件。 圖8A-8G是圖示如何製造該記憶體裝置3〇〇。參考圖 8A，其是提供一個基材1〇2和介質層128，來形成一條具 有側壁表面128S和底部表面ι〇6之溝槽ι72。該溝槽I” 是與所說明之平面垂直延伸。一層第丨接觸層332是一致 沈積到128層之頂部表面並進入該溝槽172，來覆蓋溝槽 側壁表面128S和溝槽底部表面1〇6。接著，一層第2接 觸層334是一致沈積到該第1接觸層332上方。接著，是 各向異性蝕刻該第1和第2接觸層332、334兩者，以便 移除這些層之水平設置部分。在該各向異性蝕刻之後，該 第1接觸層332之剩餘部分是視為該第1側壁層342。該 第2接觸層334之剩餘部分是視為該第2側壁層344。該 第1側壁層342和該第2側壁層344是共同形成一個雙層 傳導側壁襯墊。要注意到該第丨側壁層，雖然其在實質上 是在該側壁表面128S上方所形成，是具有一個小型，，腳 形，foot”區域343，其是在該底部表面1〇6上方所形成。
本紙張尺度適用中國國家標準（CNS)A4規格（210 X -----------------=----^---------線 (請先閱讀背面之注意事項再填寫本頁) -25- 47^362 … A7
經濟部智慧財產局員工消费合作社印製 要注意到，該第1側壁層342之側向厚度在實質上是 等於該第1接觸層342所選擇之厚度。是選定該第1接$ 層332之厚度，以便該第1側壁層342是可以具有—個實 質均勻厚度，該厚度是在大約50和大約1〇〇〇埃之間，且 其具有一個界於大約100和大約500埃之間的實質均勾厚 度為較佳。類似地，該第2側壁層344之側向厚度在實質 上是等於該第2接觸層334所選定之厚度。是選定該第2 接觸層334之厚度，以便該第2側壁層344是可以具有_ 個界於大約50和大約1〇〇〇埃之間的實質均勻厚度，且其 具有一個界於大約100和大約500埃之間的實質均勻厚度 為較佳。 一層介質層350是沈積在該結構上方，來充填該溝槽 172 °接著，是將該結構之頂部化學機械拋光，以便 使該頂部表面平坦化(planarize)，並使該第1和第2側壁 層342和344之頂部邊緣346、348各別曝露。要注意到 所示之實施例，該邊緣346、348是該第1和第2側壁層 厚度之截面。特別是，該邊緣346、348是該第1和第2 側壁層342、344各別之側向截面。 接著，是選擇蝕刻該第1側壁層342，以便在相鄰之 第2側壁層之頂部邊緣348下方蝕刻該頂部邊緣，並在該 弟1側壁層342產生凹槽(indentations)。接著，一介質層 360是可以沈積在該結構上方，以便充填這些凹槽。是可 以用TE0S氧化物，二氧化矽，或氮化矽來形成該介質層 360。接著，再度將該結構化學機械拋光，來使該頂部表 -26- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 裝----l· I--訂- - - ---I (請先閱讀背面之注意事項再填寫本頁) 47 47 經 濟 部 智 慧 財 產 局 員 工 消 费 合 作 社 印 製 五、發明說明（25) 面平垣化，並確保將該第2側壁層344之頂部邊緣34技 露。如同上述般，是沈積記憶層250，絕緣層26〇， 曝 導層270，以便形成圖7所示之結構。 和傳 參考圖7，是能觀察到該第2側壁層344之頂部、 348疋與該圮憶體材料相鄰，並與該記憶體材料接觸緣 對地，該第1側壁層342之頂部邊緣340是遠離該—°相 材料，並且是不會與該記憶體材料接觸。實際上憶體 介質材料360從該記憶體材料實際上隔開該第丨=用鸪 342之頂部邊緣346。 觸層 如此般，界於該雙層傳導側壁襯墊33〇a、b 憶體材料250之間的接觸區域，是界於該第2側壁2铸紀 之頂部邊緣348和該記憶體材料250之間的接觸344 第1侧壁層342並不與該記憶體材料25〇相鄰，並二:鸪 由該第2側壁層344，只與該記憶體材料25〇拯且是鎚 合。 B ”氣執 最好是選定該第1和第2側壁層342、4 外斗之材 以便該第1側壁層342之電阻是小於該第2側壁層糾之 電阻。 ^ 該第1側壁層342所可以使用之材料例子是含有：鈦 鶴_咖爪tungsten)，矽化鶴，鎢，銦，摻雜n+之多矽化 物，及氮化鈦。該第1側壁層342是可以具有—個界於大 約50埃和3〇〇埃之間的厚度，且其是界於大約刚埃和 200埃之間為較佳。 、 該第2側Μ 344 t好是具有—個大_第i側壁層 ------------t-----r---訂---------華！ (請先閱讀背面之注意事項再填寫本頁) -27- 475262 A7
經濟部智慧財產局員工消費合作社印製 五、發明說明（26) 電阻之電阻。該第2側壁層所可以使用之材料例子是含 有：氮化鈦，碳氮化鈦，氮化鋁鈦（titanium aluminum nitride) ’ 矽氮化鈦(titaniuin siliconitride)，碳，摻雜 η·之多 矽化物，並由氮化鈦來形成。該第2側壁層132是可以具 有一個界於大約50埃和300埃之間的厚度，且其是界於 大約100埃和200埃之間為較佳。 參考圖7，可觀察到該雙層傳導側壁襯墊33〇α、Β是 可以為具有：第1區段(first segment) [I，其是從基材1〇2 延伸到該第1側壁層342之邊緣346 ;及第2區段L2，其 是從邊緣346延伸到第2側壁層344 (是與該記憶體材料 相鄰）之邊緣348。 對於區段L1，第1側壁層342是與該第2側壁層344 電氣並聯(shunt，是提供一條平行或交換電氣路徑）。該第 1和第2側壁層是呈電氣並聯，所以電流是能流經該2 層。因為該第1側壁層之電阻是小於該第2側壁層之電 阻’多數電流是將流過該第1側壁層。則，區段L1會提 供一條低電阻電流路徑。 對於區段L2，所有電流是必須流過具有更多電阻之 第2側壁層。則，區段L2會提供一條高電阻電流路徑。 (要注意到，當2層側壁層之電阻並不相同時，區段L2 之電阻是大於區段L1之電阻。） 因為該區段L2之電阻是大於區段L1之電阻，在該雙 層傳導側壁襯墊之多數焦耳熱量是在與該記憶體材料相鄰 之區段L2產生。這會提供該記憶體材料之更有效熱量。 -28- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） . I------— — — — — — — — — — (請先閱讀背面之注意事項再填寫本頁) 475262 A7 B7 五、發明說明（27) 在上述之記憶體裝置實施例，每一個記憶體元件之第 1電氣接是傳導側壁襯墊，其是經由在一條溝槽之側壁表 面上方沈積一層或多層接觸層來形成。 另外，是能經由在該側壁表面或者一個貫孔（via hole)之表面上方一致沉積一層或多層接觸層，來形成該 傳導側壁襯墊。該貫孔可以是圓形，方形，長方形或不規 則形。亦可以在一個柱形物或台地（pillar or mesa)之側 壁表面上方一致沉積一層多層接觸層，來形成該傳導側壁 襯塾。 圖9是圖示一個記憶體結構之立體圖，其含有··第i 接觸端400，一層記憶體材料250，及第2接觸端410。該 第1接觸端400是一個傳導側壁襯塾，其是經由將一接觸 層一致沉積到一個圓形貫孔内並接著各異性蝕刻該接觸層 以便移除該水平設置表面，來形成者。在該貫孔之側壁表 面的剩餘部分是該管狀傳導側壁襯墊4〇〇。 是以一個介質材料來充填在該貫孔之剩餘空間，接 著將該結構化學機械拋光來使該傳導側壁襯墊曝露。一層 記憶體材料是沉積在該結構頂部，以便該記憶體材料之底 經濟部智慧財產局員工消費合作社印製 部表面是與該傳導側壁襯墊之圓環形頂部邊緣接觸。一層 傳導材料是沉積在該記憶體材料之頂部來形成第2接觸 端。 该傳導側壁襯墊400是具有一個圓環形頂部邊緣 402。該傳導側壁襯墊之厚度，和該圓環形頂部邊緣 嫩之厚度，在實質上是等於該一致沉積接觸層之厚度。 -29-
"t/JZUZ A7 五、發明說明（28: 在圖9所示之實施例’要注意到該邊緣搬是該傳導概塾 400之一個側向截面。 (請先閱讀背面之注意事項再填寫本頁) 界於該傳導襯墊和該記憶體材料25()之間的接 觸區域’是界於該記憶體層25〇和該圖環形邊緣之間 的接觸區域。如果該全部邊緣術是與該記憶體層接觸， 則_觸區域是-個_環。該接觸區域是與該邊緣厚度 =例，該邊緣厚度在㈣上切於所沉狀接觸層厚 度。如此般，則能經由控制該接觸層之沉積過程來減少該 接觸區域’並且超過光餘刻法之解析度“—η 〇f
Ph〇t〇llth。卿hy)所允許者來減少圖9所示之記憶體裝置 有效電極區域大小。 要庄忍到，圖9所不之第！接觸端4〇〇是形成來作 為呈一個管形具有2個開口端之傳導側壁襯塾權。另 外，是能形成該接觸端來作為—個杯科殼物，其具有 圖l〇a所示之立體圖和圖10b所示之截面圖。如同上述 般，該接觸端450是具有與該記憶體材料相鄰之邊緣 楊。界b於該接觸端45〇和該記憶體材料25〇之間的接觸 區域疋界於該邊、緣460和該記憶體材料25〇之間的接觸 經 濟 部 智 慧 財 產 局 員 工 消 费 合 作 社 印 製 區域。 疋此下列方式來形成該類似杯形外殼，將—接觸 層沉積到一個貫孔内；使用-個介質來充填該貫孔之剩餘 部分，將録φ化學频拋絲_表面平坦化；及使該 接觸45G之頂部邊緣偏曝露。接著，沉積該層和 41〇界於為接觸45〇和該記憶體材料之間的接觸區域，
經濟部智慧財產局員工消費合作社印製 475262 A7 ------B7 ^----- 五、發明說明（29) 是界於該邊緣460和該記憶體材料之間的接觸區域。如果 該全部邊緣是與該記憶體材料接觸，則該接觸區域是呈一 個圓環形狀。 又’在此所接露者是-個電氣可程式化記憶體元 件’其是含有：大量之相位變更記憶體材料，g i電氣接 觸端，及第2電氣接觸端，其中該第i接觸端是含有一接 觸層，其具有一個與大量之相位變更記憶體材料相鄰之邊 緣。 大體上，該接觸層並不限定在任何特定方位或型式 (conformation)。該接觸層是能呈實質垂直設置。例 如，經由在一個實質垂直設置之側壁表面上方形成該第i 接觸端來作為一個傳導側壁襯塾，使該接觸層呈實質垂直 設置。 另外，該接觸層是呈垂直水平設置。經由將該接觸 層沉積在一個實質水平設置基材上方，來使該接觸層呈實 質水平設置。圖11A是圖示一個本發明之一記憶體元件的 另一實施例之立體圖，其是在一個單一晶體矽半導體基材 晶圓102上方所形成者。該記憶體元件600是含有：大量 之記憶體材料250 ;第1電氣接觸端610，其是與該記憶 體材料250電氣耦合；及第2電氣接觸端，其是與該記憶 體材料電氣耦合，並且從該第1接觸端61〇是呈間隔設 置。圖11B是一個相同記憶體裝置6〇〇之載面圖。 在圖11A、B所示之實施例，該第1接觸端是一接觸 層610，其在該基材1〇2上方是呈實質水平設置。該接觸 -31 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------^-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 475262-
發明說明（ 層是具有-個邊緣612，其是與大量之記憶 鄰。毅該記憶體材料250和該接觸層㈣之間的接= 域’疋界於該5己憶體材料25G和邊緣612之 ： 域。（如同這個實施例所示，該邊緣是―個* 區 之截面部分）。界於該接觸層_和該記憶體材 間的接觸區域是與該接觸層61G之厚度呈比例 到，界於該記憶體材料和該接觸層⑽ = :由所有或-部分之邊緣⑽。是以該介質材 f 1接觸端610來電氣隔離該大量之記憶體材料250的剩 餘部分。 、录好是，該邊緣612環繞該大量記憶體材料250 , =截面部分。如同在此所使用般，1!環繞，encirdest 不該邊緣612完全繞過該大量記憶體材料25q之一截面^ 分。然而，S能架構該記憶體元件，俾使該邊緣只是部; 環繞大量記憶體材料25〇之一截面部分。在圖示之實名 例，該截面部分在實質上是與該基材1G2之平面平行，參 而’其它方位亦是可行。 /該第2接觸是可以作為一層傳導材料，而形成為· 薄膜層（thin-fllm layer)為較佳。在圖UA、B所示之$ 知例，該第2接觸端620是一傳導層620，其是沉積在i 圮憶體材料250之頂部，以便該傳導層62〇之底部表面; 與該記憶體材料250之頂部表面相鄰。 又，在此所揭露者是一個電氣可程式化，單一晶j 纪憶體元件，其是含有：大量之相位變更記憶體材料；> {請先閱讀背面之注意事項再填寫本頁} -裝··- I —訂·* ------· 經濟部智慧財產局貝工消費合作社印製 -32- 475262 A7 B7 經 濟 部 智 慧 財 產 局 員 工 消 費 合 作 社 印 製 資 資 以 五、發明說明（31) 第1和第2接觸端，其能將一個電氣信號供應到該記憶體 材料，即至少一個接觸端是能使該電流密度最大化。該電 流密度是與記憶體材料相鄰，並使從該記憶體材料流到該 接觸之熱能最少化。 增加與該記憶體材料相鄰之電流密度是會增加在該 區域之焦耳熱數量，所以更多熱能是能流到該記憶體材 料。經由減少與該記憶體材料相鄰之接觸截面積，是能增 加電流密度（和因此之焦耳熱）。 大體上，該記憶體元件所使用之相位變更記憶體材料 及本發明之記憶體陣列可以是習知之任何相位變更記憶體 材料。在下列之美國專利編號：5，166,758，5,296,716， 5,414,271，5,359,2G5，5,341，328，5,536,947，5,534,712， 5,687，112及5,825,046，是說明特定材料，其所揭露者是 一併在此作為參考。 如同上述般，該相位變更材料最好是能直接重複寫 入，所以它們是能直接設定為多個電阻值之一者，且不必 設定為一個特定啟動或抹除電阻值，是不管在與一個選定 電氣輸入信號起響應時該材料之先前電阻值。甚著，該相 位變更材料最好是具有一個大型動態範圍，該動態範圍是 經由模擬呈類比型式之二進位編碼資訊而在一個單一晶胞 提供灰色標度儲存(gray scale st〇rage)之多位元二進位 汛，並且藉此在一個單一晶胞儲存多位元之二進位編碼 訊來作為-個單-電阻值。甚著，該相位變更材料是可… 具有一個動態範圍之電阻值，其具有在該動態範圍内直接 -33- 本紙張尺度適用中國國冢標準（CNS)A4規格⑽x 297公楚「 ------------·裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁} 475262 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（32) 設定多個電阻值之一者，且不必設定一個特定啟動或抹除
電阻值之能力，是不管在與一個選定電氣輸入信號起響應 時該材料之先前電阻值。 θ I 在本發明之一個實施例，界定一個單一晶胞記憶體元 件之大量記憶體材料是可以具有一個動態範圍之電阻，其 是提供2個不同之可偵測位準的電阻值，藉此提供單一位 兀貢料错存容量。 在本發明之另-實施，界定一個單一晶胞記憶體元件 之大量記憶體材料是可以具有至少3個不同之可债測位準 之電阻值，且因此能儲存超過_位元之二進位資料，藉此 來提供具有多位元儲存容量之記憶體元件。最好是^定 一個單一晶胞記憶體元件之大量記憶體材料是可以具有至 少4個不同之可偵測位準的電阻值，所以該動態範圍及該 多位元容量是在—個單-晶胞記憶體元件提供至少2位^ 二進位資訊之儲存。 在本lx月之又一個貫施例，該動態範圍之電阻是提供 至：>' 自不同之可偵測位準的電阻值，所以在—個單— 晶胞記憶體元件，該動態範圍和該多位元容量是提供至少 4位元二進位資訊之儲存。 」亥相位變更記憶體材料是能由多種原子元素來形成， 母種原子70素是遍佈全部之記憶體材料。最好 料是含有至少—種硫屬(ch—㈣元素。最好 素是能從下列之族群來選擇：碲(Te)、砸㈣， ”此口物和合金。該記憶體材料是含有碲和蚊混合物 ------------裝-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) -34- 475262：' 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（33) 為更佳。該記憶體材料是能進一步含有從下列之族群所選 定的至少一種元素··鍺(Ge)、銻(sb)、鉍(Bi)、鉛(Pb)、錫 (Sn)、砷（As)、硫(S)、矽、磷、氧，及其混合物或合金 者。該記憶體材料是可以含有至少一種過渡金屬元素 (transition metal element)。在此所使用之，，過渡金屬，，名詞 是含有元素21到30、39到48、57和72到80。最好是， 從下列之元素所組成的族群來選擇一種或多種過渡金屬元 素··鉻(Cr*)、鐵、鎳、鈮(Nb)、鈀(pd)、鉑（pt)，及其混合 物或合金者。 疋已經決疋’在局阻抗狀態之蹄石西錄（TeGe；§b)材 料層級的化合物（compositions)，其是符合本發明之原 則（criteria)，之一般特徵是如下··是相對於習知之電氣 可抹除§己憶體材料所顯示者，是能實質減少碲濃度。在一 種所提供之化合物，是能實質改良電氣轉換性能特徵，在 沉積材料之平均碲濃度是完全低於70%，在標準上是低於 60% ，而在一般型式之範圍是大約低於23%並達到大約 58%之碲，而大約為4〇%到58%之碲為最佳。硒濃度是 高於大約5%並在下列之範圍：材料平均值之低於大約8 %到大約30%，剩餘部分一般是低於50%。在這個化合 物之主要組成元素的剩餘者為銻（Sb)。上述之百分比 (percentage)是原子百分比，其總數為組成元素原子之 100%。則，這個化合物之特徵是Tea Geb Sb跡（a+b)。在 發展具有甚至更佳之電氣特性之額外記憶體材料，這些 Te-Ge-Sb 三元化合物合金（ternary Te-Ge-Sb alloys)是有 -35- 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） ------------裝-----r---訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 475262 A7 ----------SZ___ 五、發明說明（34) 用之初始材料。 如同上述般，本發明之記憶體材料是含有至少一種 疏屬兀素，並且可以含有至少一種過渡金屬元素。含有過 渡金屬之圮憶體材料是呈基本改良型式之Te_G^sb三元 化合物系之記憶體材料。亦就是說，該基本改良之記^體 材料是組成改良型式之Te.Ge_Sb記憶體合金。是將過渡 金屬與該$ Te-Ge_Sb三元-化合物系結合來完成這個基： 改良，其是具有或不需要一個額外之硫屬元素，諸如石西 ⑽。大體上，該基本改良之記憶體材料是在2個領域 内。 第1領域疋一種含有碲，硒，銻，及一種過渡金屬 , (Tea Geb Sbl00 (a+b)} CTM_·。’其巾該下標是總數為聊之組成元素的原子百 刀比，、中TM疋一種或多種過渡金屬，&和b是在此說 明上述之祕基本Te_Ge_Sb三元化合㈣是界於 大約90/。和大約99.99%之間。該過渡金屬最好是含有： 絡，鐵，鎳，銳，把，鈾及其混合物或合金者。 第2領域疋一種含有碲，鍺，銻，及一種過渡金屬 之相位變更記憶體材料，其比例為％叫％。。(^ ) cTMdSe⑽，其中該下標是總數為丨⑻％之組成元素的 原子百分比，TM是一種或多種過渡金屬，a和b是在此 說明該基Te-Ge-Sb三元化合物系，c是界於大約9〇%和 大約99.5%之間，d是界於大約0·01%和1〇%之間。該過 渡金屬最好是含有：鉻，鐵，鎳，I巴，姑，銳，及其滿合 -36- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----r---^--------- (請先閱讀背面之注意事項再填寫本頁)
4/3Z0Z 發明說明（Μ) 經濟部智慧財產局員工消費合作社印製 物或合金者。 #發明之記憶體元件是具有實質不揮發設定電組值0然而，如果太甘丄 ^ b〜 仕系些情況下該電組值是從其原點設定值 /不牙夕疋月b使用下列所說明之，，組成變更，瞻p〇郝ο— mochficatum來補償這個漂移。如同在此所使用般，該名 詞”不揮發"是視為^ ^ 、 机為下列之情況，其中該設定電阻值在檔案 日守間週期實質固定。當然，是能使用軟體（含有下 面戶ff月之回授系統）來顧在-個所 選擇之誤碼邊際外面疋、、巴對不會產生Μ漂移’’。因為該記憶體元件電阻值之漂移是會妨礙資訊之灰色標㈣存，如果是具有障礙，是需 要使漂移最小化。 在此所（義之”組成變更，，是含有下狀任何裝置 更該大里讀、體材料之組成來得到實質穩定之電阻值，疋 含有附加之使頻帶間隙變寬元件（band gap widening elements)來增加該材料之原有電阻。—個組成變更例子 疋3有·相對於厚度之已分級組成不同源（graded compos— lnh〇m〇geneities)。例如，該大量記憶體材 料是可以從帛lTe_Ge_Sb合金之分級（gmied)到不同化 合物之第2Te-Ge_Sb合金。該組成分級（c〇mp〇siti〇nal grading)是可以採用任何形式，其能減少設定電阻值漂移 並且不必限制在相同合金系統之第丨和第2合金。又， 能以超過2種合金來完全該分級。該分級是均勻且連續 或者亦能不均勻或不連續。一個組成分級之特定例子， 月b使電組值漂移減少’是在^一個表面含有Ge14Sb29Te57 變 是 是 其 之 ----------------r---^--------- (請先閱讀背面之注意事項再填寫本頁) -37- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）
經濟部智慧財產局員工消費合作社印製 五、發明說明（36) -個均勻且連續分級，而在相對表面是⑯说❿。 使用組成變更來減少電組漂移之另—種二56 大量記憶體材料層化（layering)。亦就是:疋以 多種分離，相對薄層之不同化 料。例如，該大量記憶體材料是可以含有或^材 層’母一者是由一種不同之Te-Ge-Sb合金所二二^ 次，如同具有分級組成之情況，是能使用任何岭^再 其能造成實質減少之電組值漂移。該層是可以呈類似^产 或者它是可以呈不同之厚度。是可以使用任何數目之層了 而在該大量記憶體材料是可以設置多層之相同合金，^ 是相鄰和彼此遠離。又，是可以使用任何數目之不同合金 化合物層。一個組成層化（compositional layering) ^特 定例子是大量之記憶體材料，其是含有不同層對之 Ge14Sb29Te57 和 Ge22Sb22Te56。 疋使組成分級和組成層化結合來完成另一種型式之 組成不同源來減少電阻漂移。更加明確地說明，是可以使 用任何上述所說明之組成分級來結合上述之組成層化，以 便形成一種穩定之記憶體材料。使用這種組合之典型大量 記憶體材料是：（丨）大量記憶體材料，其是含有一分離 層之Ge22Sb22Te56，緊接著是一分級組成之Ge14Sb29Te5々 Ge^Sb^Te56 ’及（2)大量記憶體材料，其是含有一分離 層之Ge14Sb29Te57和一分級組成之Ge14Sb29Te57和 Ge22Sb22Te56 〇 要了解到，在此所說明之揭露者是以詳細實施例之 -38- 本紙張尺度適用_國國豕標準（CNS)A4規格（210 X 297公爱） ^^袈-----r---訂---------線 (請先閱讀背面之注意事項再填寫本頁) 475262 A7 _B7_ 五、發明說明（37) 形式來表示，該實施例是用於從事本發明之一充分且完整 揭露之目的，且如此細節是不能解讀為限制這個發明之實 質範圍，就如同在下列之申請專利範圍所說明和界定者。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 9 3 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475262 A7 B7 隼及月4修正/更正/補免 五、發明說明P- 專利申請案第89105608號 ROC Patent Appln. No. 89105608 中文說明書楱正頁-附件一 Amended Pages of the Chinese Specification - Encl.T (民國90年8月外日送呈） (Submitted on August , 2001) 圖式主要元件符號對照表 經濟部智慧財產局員工消費合作社印製 100 102 106 110 112 113 114 115 116 118 120 122 124 126 128 130 132 133 140 記憶體裝置 半導體基材 表面 摻雜η之源極區域 摻雜η之汲極區域 通道止動區域 通道區域 場效電晶體 介質區域 閘極區域 金屬區域 介質區域 閘極堆疊 介質層 介質區域 第一接觸端(傳導襯墊） 邊緣 接觸層 介質區域 39· - 1 · (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475262 A7 B7 五、發明說明（37·_2) 經濟部智慧財產局員工消費合作社印製 144 鐫填充物 170, 172 溝槽 171 介質層 173 水平裝置底部表面 180 上介質層 184 介質區域 188 突出之柱狀物 190 金屬線路 200 記憶體陣列結構 250 記憶體材料層 260 絕緣層 270 第二接觸端 300 記憶體裝置 332 第1接觸層 334 第2接觸層 342 第1側壁層 343 腳型區域 344 第2側壁層 346, 348 邊緣 348 頂部邊緣 350 介質層 360 介質層 400 第1接觸端(傳導側壁襯墊) 402 頂部邊緣 -39. _ 2 - (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 475262 A7 7 _B7 五、發明說明（37·_3) 經濟部智慧財產局員工消費合作社印製 450 接觸端 460 邊緣 500A NMOS電晶體陣列 500B 合成結構 600 記憶體元件 610 第1電氣接接觸端 612 邊緣 628 介質材料 -39.-3- 本紙張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) ·
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Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 475262 B8 P i …:H .心 C8 ( D8 六、申請專利範圍 專利申請案第89105608號 ROC Patent Appln. No. 89105608 修正之申請專利範圍中文本-附件（一） Amended Claims in Chinese - Enel. (I) (民國90年12月日送呈） (Submitted on December [〇9 2001) 1. 一種能電氣程式化之單一晶胞記憶體元件，是含 有：大量相位變更記憶體材料；及 第1和2接觸端，是能供應一個電氣信號到該 記憶體材料，該第1接觸端是含有一個傳導側壁襯 墊。 2. 如申請專利範圍第1項之記憶體元件，其中該傳導 側壁襯墊是與該憶體材料相鄰。 3. 如申請專利範圍第1項之記憶體元件，其中該傳導 側壁襯墊是具有一個與該記憶體材料相鄰之邊緣。 4. 如申請專利範圍第1項之記憶體元件，其中該傳導 側壁襯墊之頂部是與該記憶體材料相鄰。 5. 如申請專利範圍第4項之記憶體元件，其中該記憶 體材料是一層實質水平設置之記憶體層，該記憶體 層是在該傳導側壁襯墊上方所形成者。 6·如申請專利範圍第1項之記憶體元件，其中是在一 個側壁表面上形成該傳導側壁襯墊。 7.如申請專利範圍第6項之記憶體元件，其中是從下 列者所構成之族群來選擇該側壁表面：溝槽側壁表 面，貫孔側壁表面，及柱形物側壁表面。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 90. 11. 2,000 (請先閱讀背面之注意事項再填寫本頁) # 訂i,-------線一 B8 B8
    六、申請專利範圍 8·如申請專利範圍第6項之記憶體元件，其中是將至 少一接觸層沈積在一個側壁表面上，並且餘刻至少 一接觸層，來形成該傳導側壁襯墊。 9·如申請專利範圍第8項之記憶體元件，其中至少一 接觸層是弟1接觸層和第2接觸層，其中是在該側 壁表面上沈積該第1接觸層，並在該第1接觸層上 方沈積該第2接觸層。 !〇·如申請專利範圍第8項之記憶體元件，其中該沈積 方式是一致沈積（conformal depositing)。 11·如申請專利範圍第8項之記憶體元件，其中該钱刻 方式是各向異性钱刻。 12·如申請專利範圍第8項之記憶體元件，其中該第1 接觸層之電阻是小於該第2接觸層之電阻。 13·如申請專利範圍第1項之記憶體元件，其中該傳導 侧壁襯墊是含有第1側壁層，及在該第丨側壁層， 及在該第1側壁層上方所形成之第2側壁層。 14.如申請專利範圍第I)項之記憶體元件，其中該第工 侧壁層之電阻是小於該第1側壁層之電阻。 15·如申請專利範圍第13項之記憶體元件，其中該第工 側壁層是與該記憶體材料相鄰。 16·如申請專利範圍第15項之記憶體元件，其中該第2 側壁層是遠材料。 17.如申請專利之記憶體元件，其中該第2側 壁層之頂部是與該記憶體材料相鄰。 -41 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 90. 11. 2,000
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    8·，申μ專利_第u項之記憶體元件，其中該第1 則壁層之頂部是遠離該記憶體材料。 19·如申請專利範圍第1項之記憶體元件，其中該傳導 =壁襯塾是具有_個與該記憶體材料相鄰之狹窄寬 20·如申請專利範圍第1項之記憶體元件，其中該大量 記憶體材料是含有至少_種硫屬（ehale。㈣元素。 21·如申請專利範圍第20項之記憶體元件，其中是從由 碲(Te)，硒（se)所組成之族群來選擇至少一種硫屬元 素。 22·如申請專利範圍第2〇項之記憶體元件，其中該情 體材料是進-步含有至少—種元素〜，該元素是從: 下列者所組成之族群來選擇：鍺（Ge)，銻（Sb)，鉍 (Βι) ’船（Pb)，錫（sn)，坤（As)，硫⑼，石夕⑻，磷 (p)，氧(0)，及其混合物或合金者。 23·如申請專利範圍第2〇項之記憶體元件，其中該記憶 體材料是進一步含有至少一種過渡金屬元素。 24·—種電氣運作記憶體元件，是含有： 大量相位變更記憶體材料，及 第1和2接觸端，是能供應一個電氣信號到該 a己fe體材料，遠弟1接觸端是含有一接觸層，該接 觸層疋具有一個與該大;S：記憶體材料相鄰之邊緣。 25·如申請專利範圍第24項之記憶體元件，其中該接觸 層是一薄膜層（thin-film layer)。 -42 - 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇 X 297公釐） ---------------------訂---------線^^· ί請先閱讀背面之注意事項再填寫本頁) 90. 11. 2,000 六、申請專利範 圍 六、申請專利範 圍 經濟部智慧財產局員工消費合作社印製 26.Π„第24項之記憶體元件，其中該接觸 層疋呈貫質垂直設置。 27:Γ2利範圍第24項之記憶體元件，其中該接觸 28^t請專利範圍第27項之記憶體树，其中該接觸 續是呈實質水平設置。 29·如申請專利範圍第24項之記憶元件，其中是在一個 側2表面上形成該接觸層。 3〇·如申請專利範圍第29項之記憶體元件，其中是從由 下列者所組成之族群來選擇該側壁表面··溝槽側壁 表面’貫孔側壁表面，及柱形物側壁表面。 31·如申請專利範圍第24項之記憶體元件，其中該第i 接觸端是一個傳導側壁襯墊。 32.如申請專利範圍第24項之記憶體元件，其中接觸層 是一個類似杯形表面，其具有一個與該憶體材料相 鄰之開口端。 33·如申請專利範圍第24項之記憶體元件，其中界於該 接觸層和該記憶體材料之間的接觸區域是圓環形。 34·如申請專利範圍第24項之記憶體元件，其中該邊緣 是環繞該記憶體材料之一個截面部分。 35.如申請專利範圍第24項之記憶體元件，其中該大量 記憶體材料是含有至少一種硫屬（chalcogen)元素。 36·如申請專利範圍第35項之記憶體元件，其中是由蹄 (Te)，及硒（Se)所組成之族群來選擇至少一種硫屬元 -43 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） '一~^-— ao* 11. 2,〇〇〇 --------訂---------線 (請先閱讀背面之注意事項再填寫本頁} A8 B8 C8 D8 夂、申請專利範圍 素。 37·如申請專利範圍第35項之記憶體元件，其中該記憶 體材料進一步含有至少一種元素，該元素是從由下 列所組成之族群來選擇：鍺（Ge)，銻（sb)，鉍（Bi)， 雜（Pb) ’ 錫（Sn)，砷（As)，硫（S)，矽（Si)，磷(P)，氧 (〇) ’及其混合物或合金者。 38.如申請專利範圍第35項之記憶體元件，其中該記憶 體材料進一步含有至少一種過渡金屬元素。 39·—種能電氣程式化之單一晶胞記憶體元件，其含 有·· 大量相位變更記憶體材料；及 第1和2接觸端，是能供應一個電氣信號到該 記憶體材料，至少該等接觸端之一者是能使與該記 憶體材料相鄰之電流密度最大化，並且能使該記憶 體材料流到至少一個接觸端之熱能最小化。 --------訂-----I--•線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -44 - 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 90. 11. 2,000
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