CN102339831B - 垂直沟道晶体管阵列及其制造方法 - Google Patents

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Abstract

本发明涉及一种垂直沟道晶体管阵列及其制造方法。该垂直沟道晶体管阵列包括多条埋入式位线、多条位线接触窗、多个埋入式字线与漏电流隔离结构。多个半导体柱构成垂直沟道晶体管的有源区。多条埋入式位线平行设置于半导体基底中，在行方向延伸。多条位线接触窗分别设置于埋入式位线的一侧。多个埋入式字线，平行设置于埋入式位线上方，在列方向延伸，且隔着栅介电层而连接同一列的半导体柱。漏电流隔离结构设置于埋入式位线末端部分，以避免相邻位线接触窗之间产生漏电流。

Description

垂直沟道晶体管阵列及其制造方法
技术领域
本发明涉及一种半导体元件及其制造方法，且特别是涉及一种垂直沟道晶体管阵列及其制造方法。
背景技术
随着现今电脑微处理器的功能愈来愈强，软件所进行的程序与运算也愈来愈庞大。因此，存储器的制作技术已成为半导体产业重要的技术之一。动态随机存取存储器(Dynamic Random Access Memory，DRAM)属于一种易失性存储器，其是由多个存储单元构成。每一个存储单元主要是由一个晶体管与一个电容器所构成，且每一个存储单元通过字线(Word Line，WL)与位线(Bit Line，BL)彼此电性连接。
随着科技的日新月益，在元件尺寸缩减的要求下，动态随机存取存储器的晶体管的沟道区长度亦会有随之逐渐缩短的趋势，以使元件的操作速度加快。但是，如此会造成晶体管具有严重的短沟道效应(short channel effect)，以及导通电流(on current)下降等问题。
因此，已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种动态随机存取存储器的结构是将垂直式晶体管制作于沟槽中，并形成埋入式位线与埋入式字线，如美国专利US 7355230号案。
然而，随着元件尺寸的缩小，相邻埋入式位线之间的间距亦缩小。在操作此存储器动态随机存取存储器时，在埋入式位线底部以及埋入式位线末端区域容易产生漏电流，进而影响元件效能。
发明内容
有鉴于此，本发明提供一种垂直沟道晶体管阵列及其制造方法中，可以避免相邻位线之间的漏电流产生，因此可以提高元件效能。
本发明提出一种垂直沟道晶体管阵列，包括多个半导体柱、多条埋入式位线、多条位线接触窗、多个埋入式字线与漏电流隔离结构。多个半导体柱设置于半导体基底中，排列成行和列的阵列，各半导体柱构成垂直沟道晶体管的有源区。多条埋入式位线平行设置于半导体基底中，在行方向延伸。多条位线接触窗分别设置于埋入式位线的一侧，埋入式位线分别经由位线接触窗电性连接同一行的半导体柱。多条埋入式字线平行设置于埋入式位线上方，在列方向延伸，且隔着栅介电层而连接同一列的半导体柱。漏电流隔离结构设置于埋入式位线末端部分，以避免相邻位线接触窗之间产生漏电流。
在一实施例中，上述漏电流隔离结构为浅沟槽隔离结构。
在一实施例中，上述浅沟槽隔离结构由多个浅沟槽隔离区块构成。
在一实施例中，上述漏电流隔离结构为掺杂区。
在一实施例中，上述各埋入式字线连接同一列的半导体柱的第一侧面与以及第二侧面，第一侧面与第二侧面相对。
在一实施例中，上述垂直沟道晶体管阵列还包括漏电流隔离掺杂区。漏电流隔离掺杂区设置于埋入式位线下方的半导体基底中，以避免相邻位线接触窗在埋入式位线底部产生漏电流。
在一实施例中，上述各埋入式位线包括阻障层与导体层。
在一实施例中，上述垂直沟道晶体管阵列还包括绝缘层。绝缘层设置于各埋入式位线与半导体基底之间。
在一实施例中，上述位线接触窗的材料包括金属硅化物。
本发明提出一种垂直沟道晶体管阵列的制造方法，包括下列步骤。提供半导体基底。于此半导体基底中形成多个第一沟槽，这些第一沟槽平行排列，且在行方向延伸。于第一沟槽的底部形成多条埋入式位线。于埋入式位线的一侧形成多条位线接触窗，埋入式位线分别经由位线接触窗电性连接半导体基底。于半导体基底中形成多个第二沟槽。第二沟槽平行排列，且在列方向延伸。第一沟槽与第二沟槽将半导体基底分割成多个半导体柱。于半导体柱表面形成栅介电层。于第二沟槽的底部形成多条埋入式字线。于半导体基底中形成漏电流隔离结构，以避免相邻位线接触窗之间产生漏电流，漏电流隔离结构设置于埋入式位线末端部分。
在一实施例中，上述漏电流隔离结构为浅沟槽隔离结构。上述垂直沟道晶体管阵列的制造方法中，在半导体基底中形成第一沟槽的步骤之前，形成漏电流隔离结构。上述浅沟槽隔离结构由多个浅沟槽隔离区块构成。
在一实施例中，上述漏电流隔离结构为掺杂区。上述垂直沟道晶体管阵列的制造方法中，在半导体基底中形成埋入式字线的步骤之后，形成漏电流隔离结构。上述掺杂区的形成方法包括离子注入法。
在一实施例中，上述垂直沟道晶体管阵列的制造方法，还包括于埋入式位线下方的半导体基底中形成漏电流隔离掺杂区，以避免相邻位线接触窗之间在埋入式位线底部产生漏电流。
在一实施例中，上述垂直沟道晶体管阵列的制造方法，还包括于埋入式位线与半导体基底之间形成绝缘层。
在一实施例中，上述于第一沟槽的底部形成埋入式位线以及于埋入式位线的一侧形成位线接触窗的步骤如下所述。于半导体基底上形成绝缘层。于第一沟槽中形成沟填材料层，沟填材料层的表面与第一沟槽顶部表面相距第一尺寸。于沟填材料层所暴露的该绝缘层表面形成第一衬层。移除部分沟填材料层，使沟填材料层的表面与第一沟槽顶部表面相距第二尺寸，其中第二尺寸大于第一尺寸。于沟填材料层所暴露的绝缘层与第一衬层表面形成第二衬层。移除第一沟槽的第一侧的第二衬层。移除第一衬层所暴露的绝缘层。移除剩余的第二衬层。于第一沟槽中依序形成第一阻障层与第一导体层，第一导体层填满第一沟槽。移除部分第一导体层与部分第一阻障层，以于第一沟槽的底部形成埋入式位线。使第一阻障层与半导体基底反应，而于埋入式位线的侧形成位线接触窗。
在一实施例中，上述于第二沟槽的底部形成多条埋入式字线的步骤如下。于第二沟槽中依序形成第二阻障层与第二导体层。移除部分第二阻障层与第二导体层，使第二阻障层与第二导体层的表面低于半导体基底表面。于第二沟槽侧壁形成掩模层。以掩模层为掩模，移除部分第二阻障层与第二导体层以形成埋入式字线。
在一实施例中，上述在半导体基底中形成埋入式位线的步骤后，且在半导体基底中形成埋入式字线的步骤前，形成漏电流隔离结构。
本发明的垂直沟道晶体管阵列，由于在埋入式位线末端部分设置有漏电流隔离结构，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗之间产生漏电流。
而且，由于在埋入式位线下方的半导体基底中设置有漏电流隔离掺杂区，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗在埋入式位线底部产生漏电流。
本发明的垂直沟道晶体管阵列的制造方法，由于在埋入式位线末端部分形成漏电流隔离结构，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗之间产生漏电流。漏电流隔离结构可以为浅沟槽隔离结构或掺杂区，因此工艺简单，可以与一般的工艺整合在一起。
而且，由于在埋入式位线下方的半导体基底中形成有漏电流隔离掺杂区，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗在埋入式位线底部产生漏电流。
本发明的垂直沟道晶体管阵列及其制造方法，可以避免相邻位线接触窗之间的漏电流产生，因此可以提高元件效能。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。
附图说明
图1A为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储器的部分透视图。
图1B为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储器的俯视图。
图1C所绘示为图1B中沿A-A’线的剖面图。
图1D所绘示为图1B中沿B-B’线的剖面图。
图1E所绘示为图1B中沿C-C’线的剖面图。
图1F所绘示为图1B中沿D-D’线的剖面图。
图2A至图2I所绘示为根据图1B中沿A-A’线的制造流程剖面图。
图3A至图3I所绘示为根据图1B中沿B-B’线的制造流程剖面图。
图4A至图4I所绘示为根据图1B中沿C-C’线的制造流程剖面图。
图5A至图5I所绘示为根据图1B中沿D-D’线的制造流程剖面图。
附图标记说明
100：半导体基底
102：漏电流隔离掺杂区
104：半导体柱
106：埋入式位线
106a、112a：导体层
106b、112b：阻障层
108：位线接触窗
110：绝缘层
112：埋入式字线
114：栅介电层
116：漏电流隔离结构
118：电容节点
120：接触窗
122、124：漏电流路径
126、138、146、150：掩模层
128、148：沟槽
132：沟填材料层
134、136：衬层
140、142：开口
144、152：层间绝缘层
W1、W2：尺寸
具体实施方式
本发明提出一种垂直沟道晶体管阵列，在下文中以将本发明的垂直沟道晶体管阵列用于动态随机存取存储器为例做说明。
图1A为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储器的部分透视图。为使附图简化，只绘示出半导体柱、埋入式位线、位线接触窗、埋入式字线、电容节点等主要构件。
图1B为绘示本发明实施例的具有垂直沟道晶体管阵列的动态随机存取存储器的俯视图。图1C所绘示为图1B中沿A-A’线的剖面图。图1D所绘示为图1B中沿B-B’线的剖面图。图1E所绘示为图1B中沿C-C’线的剖面图。图1F所绘示为图1B中沿D-D’线的剖面图。
请参照图1A至图1F，本发明的具有垂直沟道晶体管阵列的动态随机存取存储器是设置在半导体基底100中。半导体基底100例如是硅基底。
垂直沟道晶体管阵列包括漏电流隔离掺杂区102、多个半导体柱104、多条埋入式位线106、多个位线接触窗108、绝缘层110、多条埋入式字线112、栅介电层114、漏电流隔离结构116。
多个半导体柱104设置于半导体基底100中，排列成行和列的阵列，各半导体柱104构成垂直沟道晶体管的有源区。
多条埋入式位线106，平行设置于半导体基底100中，在行方向(Y方向)延伸。埋入式位线106例如是由导体层106a与阻障层106b构成。导体层106a的材料包括金属材料，例如钨、铜、铝、铜铝合金、硅酮铝合金等。阻障层106b例如是钛(Ti)/氮化钛(TiN)、钴(Co)/氮化钛(TiN)。
多条位线接触窗108分别设置于埋入式位线106的一侧，埋入式位线106分别经由位线接触窗108电性连接同一行的半导体柱104。多个位线接触窗108的材料包括金属硅化物，例如是硅化钛、硅化钴等。
绝缘层110设置于埋入式位线106与半导体基底100之间。
多条埋入式字线112，平行设置于埋入式位线106上方，在列方向(X方向)延伸，且隔着栅介电层114而连接同一列的半导体柱104。各埋入式字线112连接同一列的半导体柱104的第一侧面与以及第二侧面，第一侧面与第二侧面相对。
埋入式字线112例如是由导体层112a与阻障层112b构成。导体层112a的材料包括金属材料，例如钨、铜、铝、铜铝合金、硅酮铝合金等。阻障层112b例如是氮化钛(TiN)、钛(Ti)/氮化钛(TiN)、钴(Co)/氮化钛(TiN)等。
漏电流隔离结构116设置于埋入式位线106末端部分，以避免相邻位线接触窗108之间产生漏电流(参照图1C)。在本发明的实施例中，漏电流隔离结构116例如是整块浅沟槽隔离结构或者是由多个浅沟槽隔离区块构成的浅沟槽隔离结构。在本发明的另一实施例中，漏电流隔离结构116例如是掺杂区。若垂直沟道晶体管为N型金属氧化物半导体晶体管(NMOS)，则掺杂区的导电型态为P型；若垂直沟道晶体管为P型金属氧化物半导体晶体管(PMOS)，则掺杂区的导电型态为N型。
漏电流隔离掺杂区102设置于埋入式位线106下方的半导体基底100中，以避免相邻位线接触窗108在埋入式位线106底部产生漏电流(参照图1D)。若垂直沟道晶体管为N型金属氧化物半导体晶体管(NMOS)，则漏电流隔离掺杂区102的导电型态为P型；若垂直沟道晶体管为P型金属氧化物半导体晶体管(NMOS)，则漏电流隔离掺杂区102的导电型态为N型。
如图1A所示，半导体柱104的一端经由位线接触窗108连接埋入式位线106，半导体柱104的另一端经由接触窗120连接电容节点118。
请参照图1B，在垂直沟道晶体管阵列未设置漏电流隔离结构116的情况下，位线接触窗108是与半导体基底100直接接触。当于一个选定的埋入式位线106施加电压时，从选定的埋入式位线106所连接的位线接触窗108与相邻的未选定的埋入式位线106所连接的位线接触窗108之间会产生漏电流(图1B、图1C所示的漏电流路径122)。而本发明的垂直沟道晶体管阵列，由于在埋入式位线106末端部分，设置有漏电流隔离结构116，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗108之间产生漏电流(漏电流隔离结构116可以阻断图1B、图1C所示的漏电流路径122)。
另外，在垂直沟道晶体管阵列未设置漏电流隔离掺杂区102的情况下，当于一个选定的埋入式位线106施加电压时，从选定的埋入式位线106所连接的位线接触窗108与相邻的未选定的埋入式位线106所连接的位线接触窗108之间会产生漏电流(图1D所示的漏电流路径124)。而本发明的垂直沟道晶体管阵列，在埋入式位线106下方的半导体基底100中设置有漏电流隔离掺杂区102，因此在操作垂直沟道晶体管阵列时，以避免相邻位线接触窗108在埋入式位线106底部产生漏电流(漏电流隔离掺杂区102可以阻断图1D所示的漏电流路径124)。
本发明的垂直沟道晶体管阵列可以避免相邻位线接触窗108之间的漏电流产生，因此可以提高元件效能。
接着说明本发明的具有垂直沟道晶体管阵列的动态随机存取存储器的制造方法。图2A至图2I所绘示为根据图1B中沿A-A’线的制造流程剖面图。图3A至图3I所绘示为根据图1B中沿B-B’线的制造流程剖面图。图4A至图4I所绘示为根据图1B中沿C-C’线的制造流程剖面图。图5A至图5I所绘示为根据图1B中沿D-D’线的制造流程剖面图。
请参照图2A至图5A，提供半导体基底100。此半导体基底100例如是硅基底。于半导体基底100中形成漏电流隔离掺杂区102。漏电流隔离掺杂区102的形成方法例如是离子注入法。于半导体基底100中形成漏电流隔离结构116。漏电流隔离结构116设置于后续形成的埋入式位线的末端部分。在另一实施例中，可以在埋入式位线及埋入式字线形成之后，再形成漏电流隔离结构116。漏电流隔离结构116例如是浅沟槽隔离结构。漏电流隔离结构116也可以是掺杂区。
接着，在半导体基底100上形成一层掩模层126。掩模层126的材料例如是氮化硅。掩模层126的形成方法例如是化学气相沉积法。然后图案化掩模层126与半导体基底100以形成多个沟槽128。多个沟槽128平行设置于半导体基底100中，在行方向(Y方向)延伸。然后，在半导体基底100上形成一层绝缘层110。绝缘层110的材料例如是氧化硅，绝缘层110的形成方法例如是化学气相沉积法或是热氧化法。
请参照图2B至图5B，在沟槽128中形成沟填材料层132。沟填材料层132的表面与沟槽128顶部表面相距尺寸W1。沟填材料层132的材料例如是多晶硅。沟填材料层132的形成方法例如是先形成一层填满沟槽128的材料层，然后进行回蚀刻工艺，移除部分该材料层。回蚀刻工艺亦移除掩模层126表面上的部分绝缘层110。
接着，在绝缘层110表面形成衬层134。衬层134的材料与绝缘层110的材料具有不同的蚀刻选择性。衬层134的材料例如是氮化硅，衬层134的形成方法例如是化学气相沉积法或是氮化法。
然后，进行各向异性蚀刻工艺，而留下沟槽128侧壁上的衬层134。
请参照图2C至图5C，移除部分沟填材料层132，使沟填材料层132的表面与沟槽顶部表面相距尺寸W2，尺寸W2大于尺寸W1。
接着，在半导体基底100上形成另一层衬层136。衬层136的材料与绝缘层110的材料、衬层134的材料具有不同的蚀刻选择性。衬层136的材料例如是钛、氮化钛、钽、氮化钽和氮化钨，形成方法例如是化学气相沉积法或物理气相沉积法。然后，进行各向异性蚀刻工艺，而在沟填材料层132所暴露的绝缘层110与衬层134表面上留下衬层136。
接着，在半导体基底100上形成一层掩模层138，以填满沟槽128。掩模层138的材料例如为四乙氧基硅烷(TEOS)为反应气体，以常压化学气相沉积法(APCVD)所形成的TEOS氧化硅、掺硼与磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。然后，图案化掩模层138，以形成开口140。开口140暴露出沟槽128的一侧的衬层136。图案化掩模层138的方法例如是光刻蚀刻法。
请参照图2D至图5D，以掩模层138为掩模，移除沟槽128的一侧的衬层136。移除衬层136的方法例如是湿式蚀刻法或干式蚀刻法。沟槽128的一侧的衬层136被移除后，暴露出衬层134以及部分绝缘层110。移除衬层134所暴露的绝缘层110，而形成暴露出半导体基底100的开口142。移除绝缘层110时一并移除掩模层138，或者在移除绝缘层110之前，先行移除掩模层138。移除绝缘层110的方法包括干式蚀刻法。
请参照图2E至图5E，移除剩余的衬层136。移除剩余的衬层136的方法例如是湿式蚀刻法。接着，移除沟填材料层132，移除沟填材料层132的方法例如是湿式蚀刻法。然后，依序于沟槽128中形成阻障层106b与导体层106a，其中导体层106a填满沟槽128。导体层106a的材料包括金属材料，例如钨、铜、铝、铜铝合金、硅酮铝合金等。阻障层106b例如是钛(Ti)/氮化钛(TiN)、钴(Co)/氮化钛(TiN)。其中，阻障层106b中的钛(Ti)层或钴(Co)层与半导体基底100产生反应而形成金属硅化物层，此金属硅化物层即作为位线接触窗108。埋入式位线106分别经由位线接触窗108电性连接半导体基底100。
请参照图2F至图5F，移除部分阻障层106b与导体层106a，使阻障层106b与导体层106a表面位于半导体基底100表面与位线接触窗108之间，而形成埋入式位线106。移除部分阻障层106b与导体层106a的方法例如是湿式蚀刻法或干式蚀刻法。然后，在半导体基底100上形成一层层间绝缘层144，此层间绝缘层144填满沟槽128。然后再进行平坦化工艺(例如化学机械抛光工艺或回蚀刻工艺)，而露出掩模层126的表面。层间绝缘层144的材料例如为四乙氧基硅烷(TEOS)为反应气体，以常压化学气相沉积法(APCVD)所形成的TEOS氧化硅、掺硼与磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)、旋涂式介电材料(spin on dielectrics，SOD)等材料。
请参照图2G至图5G，在半导体基底100上形成另一层掩模层146。掩模层146的材料例如是氮化硅或TEOS氧化硅。掩模层146的形成方法例如是化学气相沉积法。然后图案化掩模层146、半导体基底100与层间绝缘层144以形成多个沟槽148。多个沟槽148平行设置于半导体基底100中，在列方向(X方向)延伸。多个沟槽148位于埋入式位线106上方，且与埋入式位线106相距一距离。沟槽128与沟槽148将半导体基底100分割成多个半导体柱。
请参照图2H至图5H，在半导体基底100上形成一层栅介电层114。栅介电层114的材料例如是氧化硅，栅介电层114的形成方法例如是化学气相沉积法或是热氧化法。栅介电层114形成于半导体柱表面。然后，依序于沟槽148中形成阻障层112b与导体层112a，其中导体层112a填满沟槽148。导体层112a的材料包括金属材料，例如钨、铜、铝、铜铝合金、硅酮铝合金等。阻障层112b例如是氮化钛(TiN)、钛(Ti)/氮化钛(TiN)、钴(Co)/氮化钛(TiN)等。移除部分阻障层112b与导体层112a，使阻障层112b与导体层112a表面低于半导体基底100表面。移除部分阻障层112b与导体层112a的方法例如是湿式蚀刻法或干式蚀刻法。于半导体基底100上形成一层掩模层150后，进行各向异性蚀刻工艺，而于沟槽148侧壁留下掩模层150。掩模层150的材料例如为四乙氧基硅烷(TEOS)为反应气体，以常压化学气相沉积法(APCVD)所形成的TEOS氧化硅、掺硼与磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。。
请参照图2I至图5I，以掩模层150为掩模，移除部分阻障层112b与导体层112a，而在一个沟槽148中形成两条分离的埋入式字线112。其中夹住一个半导体柱的两条埋入式字线112在末端部分会相连(如图1A、图1B所示)，因此视为同一条埋入式字线112。于半导体基底100上形成一层层间绝缘层152。此层间绝缘层152填满沟槽148。然后再进行平坦化工艺(例如化学机械抛光工艺或回蚀刻工艺)，以移除掩模层146以及位于掩模层146表面的部分层间绝缘层152。层间绝缘层152的材料例如为四乙氧基硅烷(TEOS)为反应气体，以常压化学气相沉积法(APCVD)所形成的TEOS氧化硅、掺硼与磷的TEOS(BPTEOS)氧化硅、硼磷硅玻璃(BPSG)等材料。
之后，依序于半导体基底100上形成接触窗120以及电容节点118。
在上述实施例中，以漏电流隔离结构为浅沟槽隔离结构为例做说明，浅沟槽隔离结构例如是整块浅沟槽隔离结构或者是由多个浅沟槽隔离区块构成的浅沟槽隔离结构。在本发明的另一实施例中，漏电流隔离结构例如是掺杂区。若垂直沟道晶体管为N型金属氧化物半导体晶体管(NMOS)，则掺杂区的导电型态为P型；若垂直沟道晶体管为P型金属氧化物半导体晶体管(NMOS)，则掺杂区的导电型态为N型。掺杂区的形成方法包括离子注入法。在本发明中，可以在在半导体基底100中形成沟槽128的步骤之前，形成漏电流隔离结构；或者在半导体基底100中形成埋入式位线106的步骤之后、且形成埋入式字线112的步骤之前，形成漏电流隔离结构；或者在半导体基底100中形成埋入式字线112的步骤之后，形成漏电流隔离结构。
在本发明的垂直沟道晶体管阵列的制造方法中，由于在埋入式位线末端部分形成漏电流隔离结构，因此在操作垂直沟道晶体管阵列时，可以避免相邻位线接触窗之间产生漏电流。漏电流隔离结构可以为浅沟槽隔离结构或掺杂区，因此工艺简单，可以与一般的工艺整合在一起。
在本发明的垂直沟道晶体管阵列的制造方法中，由于在于埋入式位线下方的半导体基底中形成漏电流隔离掺杂区，以避免相邻位线接触窗之间在埋入式位线底部产生漏电流。
综上所述，在本发明的垂直沟道晶体管阵列及其制造方法中，可以避免相邻位线接触窗之间的漏电流产生，因此可以提高元件效能。
虽然本发明已以优选实施例披露如上，然其并非用以限定本发明，任何本领域一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视权利要求所界定为准。

Claims (19)

1.一种垂直沟道晶体管阵列，包括：
多个半导体柱，设置于半导体基底中，排列成行和列的阵列，该多个半导体柱每个构成垂直沟道晶体管的有源区；
多条埋入式位线，平行设置于该半导体基底中，在行方向延伸；
多条位线接触窗，分别设置于该多个埋入式位线的一侧，该多个埋入式位线分别经由该多个位线接触窗电性连接同一行的该多个半导体柱；
多条埋入式字线，平行设置于该多个埋入式位线上方，在列方向延伸，且隔着栅介电层而连接同一列的该多个半导体柱；
漏电流隔离结构，设置于该多个埋入式位线末端部分，以避免相邻该多个位线接触窗之间在所述埋入式位线末端区域产生漏电流；以及
漏电流隔离掺杂区，设置于该多个埋入式位线下方的该半导体基底中，以避免相邻该多个位线接触窗在该多个埋入式位线底部产生漏电流。
2.如权利要求1所述的垂直沟道晶体管阵列，其中该漏电流隔离结构为浅沟槽隔离结构。
3.如权利要求2所述的垂直沟道晶体管阵列，其中该浅沟槽隔离结构由多个浅沟槽隔离区块构成。
4.如权利要求1所述的垂直沟道晶体管阵列，其中该漏电流隔离结构为掺杂区。
5.如权利要求1所述的垂直沟道晶体管阵列，其中该多个埋入式字线每个连接同一列的该多个半导体柱的第一侧面与以及第二侧面，该第一侧面与该第二侧面相对。
6.如权利要求1所述的垂直沟道晶体管阵列，其中该多个埋入式位线每个包括阻障层与导体层。
7.如权利要求1所述的垂直沟道晶体管阵列，还包括绝缘层设置于该多个埋入式位线中每个与该半导体基底之间。
8.如权利要求1所述的垂直沟道晶体管阵列，其中该多个位线接触窗的材料包括金属硅化物。
9.一种垂直沟道晶体管阵列的制造方法，包括：
提供半导体基底；
于该半导体基底中形成多个第一沟槽，该多个第一沟槽平行排列，且在行方向延伸；
于该多个第一沟槽的底部形成多条埋入式位线；
于该多个埋入式位线的一侧形成多条位线接触窗，该多个埋入式位线分别经由该多个位线接触窗电性连接该半导体基底；
于该半导体基底中形成多个第二沟槽，该多个第二沟槽平行排列，且在列方向延伸，该多个第一沟槽与该多个第二沟槽将该半导体基底分割成多个半导体柱；
于该多个半导体柱表面形成栅介电层；
于该多个第二沟槽的底部形成多条埋入式字线；
于该半导体基底中形成漏电流隔离结构，以避免相邻该多个位线接触窗之间在所述埋入式位线末端区域产生漏电流，该漏电流隔离结构设置于该多个埋入式位线末端部分；以及
于该多个埋入式位线下方的该半导体基底中形成漏电流隔离掺杂区，以避免相邻该多个位线接触窗之间在该多个埋入式位线底部产生漏电流。
10.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中该漏电流隔离结构为浅沟槽隔离结构。
11.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中于该半导体基底中形成该多个第一沟槽的步骤之前，形成该漏电流隔离结构。
12.如权利要求10所述的垂直沟道晶体管阵列的制造方法，其中该浅沟槽隔离结构由多个浅沟槽隔离区块构成。
13.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中该漏电流隔离结构为掺杂区。
14.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中于该半导体基底中形成该多个埋入式字线的步骤之后，形成该漏电流隔离结构。
15.如权利要求13所述的垂直沟道晶体管阵列的制造方法，其中该掺杂区的形成方法包括离子注入法。
16.如权利要求9所述的垂直沟道晶体管阵列的制造方法，还包括于该多个埋入式位线与该半导体基底之间形成绝缘层。
17.如权利要求16所述的垂直沟道晶体管阵列的制造方法，其中于该多个第一沟槽的底部形成该多个埋入式位线以及于该多个埋入式位线的一侧形成该多个位线接触窗的步骤包括：
于该半导体基底上形成该绝缘层；
于该多个第一沟槽中形成沟填材料层，该沟填材料层的表面与该第一沟槽顶部表面相距第一尺寸；
于该沟填材料层所暴露的该绝缘层表面形成第一衬层；
移除部分该沟填材料层，使该沟填材料层的表面与该沟槽顶部表面相距第二尺寸，该第二尺寸大于该第一尺寸；
于该沟填材料层所暴露的该绝缘层与该第一衬层表面形成第二衬层；
移除该多个第一沟槽的第一侧的该第二衬层；
移除该第一衬层所暴露的该绝缘层；
移除剩余的该第二衬层；
于该多个第一沟槽中依序形成第一阻障层与第一导体层，该第一导体层填满该多个第一沟槽；
移除部分该第一导体层与部分该第一阻障层，以于该多个第一沟槽的底部形成该多个埋入式位线；以及
使该第一阻障层与该半导体基底反应，而于该多个埋入式位线的一侧形成该多个位线接触窗。
18.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中于该多个第二沟槽的底部形成多条埋入式字线的步骤包括：
于该多个第二沟槽中依序形成第二阻障层与第二导体层；
移除部分该第二阻障层与该第二导体层，使该第二阻障层与该第二导体层的表面低于该半导体基底表面；
于该多个第二沟槽侧壁形成掩模层；
以该掩模层为掩模，移除部分该第二阻障层与该第二导体层而形成该多个埋入式字线。
19.如权利要求9所述的垂直沟道晶体管阵列的制造方法，其中在该半导体基底中形成该多个埋入式位线的步骤后，且在该半导体基底中形成该多个埋入式字线的步骤前，形成该漏电流隔离结构。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9078783B2 (en) 2008-12-24 2015-07-14 Acclarent, Inc. Silent effusion removal
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
US8786014B2 (en) * 2011-01-18 2014-07-22 Powerchip Technology Corporation Vertical channel transistor array and manufacturing method thereof
KR101246475B1 (ko) * 2011-05-25 2013-03-21 에스케이하이닉스 주식회사 반도체 셀 및 반도체 소자
US8603891B2 (en) * 2012-01-20 2013-12-10 Micron Technology, Inc. Methods for forming vertical memory devices and apparatuses
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
KR101932230B1 (ko) * 2012-08-28 2018-12-26 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체 장치 및 그 제조방법
TWI497649B (zh) * 2013-04-01 2015-08-21 Inotera Memories Inc 埋入式字元線結構及其製造方法
CN105448919B (zh) * 2014-09-01 2018-07-27 华邦电子股份有限公司 动态随机存取存储器及其制造方法
TWI548064B (zh) 2015-02-16 2016-09-01 力晶科技股份有限公司 非揮發性記憶體及其製作方法
CN106711145B (zh) * 2015-11-16 2019-07-26 华邦电子股份有限公司 半导体装置及其形成方法
US10043810B1 (en) 2017-08-18 2018-08-07 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same
TWI669805B (zh) * 2018-01-04 2019-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構及其製造方法
CN111785718B (zh) * 2019-04-03 2023-03-17 华邦电子股份有限公司 动态随机存取存储器及其制造方法
CN111785720B (zh) * 2020-06-02 2023-03-24 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
CN111900164B (zh) * 2020-06-22 2023-10-10 中国科学院微电子研究所 半导体结构及制备方法
CN114156193A (zh) * 2020-09-04 2022-03-08 长鑫存储技术有限公司 半导体结构
CN114496929B (zh) * 2020-11-12 2023-10-31 长鑫存储技术有限公司 具有埋入式位线的半导体装置及其制备方法
CN114864580B (zh) * 2021-02-03 2024-06-04 华邦电子股份有限公司 半导体连接结构及其制造方法
CN113506736B (zh) * 2021-04-20 2024-03-19 芯盟科技有限公司 L型晶体管及其制造方法、半导体器件及其制造方法
CN113314421B (zh) * 2021-04-20 2023-07-14 芯盟科技有限公司 双栅极晶体管及其制造方法、半导体器件及其制造方法
CN113629013B (zh) * 2021-07-01 2024-03-15 芯盟科技有限公司 一种存储器件的制造方法及存储器
CN113964127B (zh) * 2021-09-30 2024-06-21 长鑫存储技术有限公司 半导体结构及其制备方法
CN117222219A (zh) * 2022-05-31 2023-12-12 长鑫存储技术有限公司 半导体结构及其制作方法
CN117794232A (zh) * 2022-09-20 2024-03-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN116190443B (zh) * 2022-09-23 2024-03-15 北京超弦存储器研究院 半导体器件的制作方法及半导体器件
CN117832197A (zh) * 2022-09-28 2024-04-05 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
CN1500292A (zh) * 2001-02-09 2004-05-26 具有垂直超薄体晶体管的开放位线动态随机存储器
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6756625B2 (en) * 2002-06-21 2004-06-29 Micron Technology, Inc. Memory cell and method for forming the same
KR100675285B1 (ko) * 2005-10-10 2007-01-29 삼성전자주식회사 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
JP5430981B2 (ja) * 2009-03-17 2014-03-05 ピーエスフォー ルクスコ エスエイアールエル 半導体記憶装置及びその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874760A (en) * 1997-01-22 1999-02-23 International Business Machines Corporation 4F-square memory cell having vertical floating-gate transistors with self-aligned shallow trench isolation
CN1500292A (zh) * 2001-02-09 2004-05-26 具有垂直超薄体晶体管的开放位线动态随机存储器
CN1819205A (zh) * 2004-11-30 2006-08-16 因芬尼昂技术股份公司 晶体管阵列及制造垂直沟道晶体管阵列的方法

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