CN116190443B - 半导体器件的制作方法及半导体器件 - Google Patents
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Abstract
本公开是关于一种半导体器件的制作方法及半导体器件，半导体器件的制作方法包括：提供衬底；形成垂直沟道型氧化物半导体晶体管，对所述氧化物半导体材料层进行离子掺杂。本公开通过在源接触区和漏接触区掺杂第二离子，降低氧化物半导体材料层与金属的接触电阻，结合通过在沟道层掺杂含氧离子，使沟道层内部的氧空位被填充，进而降低漏电流，最终达到降低接触电阻，提升开态电流和开关比的效果。另外，可以选择将掺杂过程在垂直沟道型氧化物半导体晶体管形成之前实施，以减小对栅极氧化层的污染；也可以选择将掺杂过程在对晶体管电学测试之后实施，以修正改善晶圆至晶圆的均匀性。
Description
技术领域
本公开涉及半导体的技术领域，尤其涉及一种半导体器件的制作方法及半导体器件。
背景技术
当前，对平面型器件的研究已经具备一定基础，其改善方法是增加沟道附近的辅助结构如氧原子隧道和抬升型接触等，但当前的方法并不适用于垂直沟道型氧化物半导体晶体管(IGZO/ITO等)。垂直型器件存在一个比较明显的缺点是沟道材料沉积在侧壁上，通过传统工艺手段很难对其成分进行调制；同时由于其对杂质的敏感性，工艺过程与环境中引入的氢氧元素都会对器件特性带来影响。
发明内容
以下是对本公开详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
为克服相关技术中存在的问题，本公开提供了一种半导体器件的制作方法及半导体器件。
本公开实施例提供了一种半导体器件的制作方法，应用于调制垂直沟道型氧化物半导体晶体管的沟道成分，半导体器件的制作方法包括：提供衬底；于所述衬底上形成垂直沟道型氧化物半导体晶体管，所述垂直沟道型氧化物半导体晶体管包括源极、漏极、氧化物半导体材料层、填充于所述氧化物半导体材料层内的栅极氧化层、以及填充于所述栅极氧化层内的金属栅极，所述氧化物半导体材料层的侧壁包括用于对接所述源极的源接触区、用于对接所述漏极的漏接触区，以及位于所述源接触区和所述漏接触区之间的沟道层；对所述氧化物半导体材料层进行离子掺杂，包括：
对所述沟道层进行第一离子掺杂，和/或，对所述源接触区和漏接触区进行第二离子掺杂，所述第一离子包括含氧离子或金属氧化物离子，所述第二离子包含氢离子或金属离子。
根据本公开的一些实施例，所述对所述氧化物半导体材料层进行离子掺杂，包括：
于所述沟道层上形成栅极氧化层和金属栅极之前或之后，对所述氧化物半导体材料层进行离子掺杂。
根据本公开的一些实施例，所述第一离子的掺杂范围与所述沟道层范围一致。
根据本公开的一些实施例，所述第二离子的掺杂范围与所述源接触区的范围和/或所述漏接触区的范围一致。
根据本公开的一些实施例，所述金属氧化物离子包括氧化铟基团或氧化钾基团或氧化锌基团。
根据本公开的一些实施例，所述金属离子包括铟离子基团或钾离子基团或锌离子基团。
根据本公开的一些实施例，所述于所述衬底上形成垂直沟道晶体管之后，对所述半导体器件进行电学测试，根据所述电学测试结果于所述沟道层掺杂含氧离子，于所述源接触区和所述漏接触区掺杂第二离子。
根据本公开的一些实施例，所述含氧离子和所述第二离子的掺杂工艺包括离子注入工艺。
本公开实施例的第二方面，提供一种半导体器件，所述半导体器件包括衬底，所述衬底上形成有垂直沟道型氧化物半导体晶体管，所述垂直沟道型氧化物半导体晶体管包括源极、漏极、氧化物半导体材料层，所述氧化物半导体材料层的侧壁包括用于对接所述源极的源接触区、用于对接所述漏极的漏接触区，以及位于所述源接触区和所述漏接触区之间的沟道层；所述沟道层掺杂有第一离子，所述源接触区和漏接触区均掺杂有第二离子，所述第一离子包括含氧离子或金属氧化物离子，所述第二离子包含氢离子或金属离子。
根据本公开的一些实施例，所述金属离子包括铟离子基团、钾离子基团、锌离子基团。
本公开的实施例提供的技术方案可以包括以下有益效果：通过在源接触区和漏接触区掺杂第二离子，降低氧化物半导体材料层与金属的接触电阻，结合通过在沟道层掺杂含氧离子，使沟道层内部的氧空位被填充，进而降低漏电流，最终达到降低接触电阻，提升开态电流和开关比的效果。另外，对于栅极完整性较高的半导体器件，可以选择将掺杂过程在形成栅极之前实施，以减小对栅极氧化层的污染；当然也可以选择将掺杂过程在对晶体管电学测试之后实施，根据电学测试的结构进行工艺微调，以修正改善晶圆至晶圆的均匀性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是根据一示例性实施例示出的半导体器件的制作方法的流程图。
图2根据一示例性实施例示出的半导体器件的制作方法的流程图
图3是根据另一示例性实施例示出的半导体器件的制作方法的流程图。
图4是根据一示例性实施例示出的半导体器件的制作方法中形成沟道层后的示意图。
图5是根据一示例性实施例示出的半导体器件的制作方法中掺杂第一离子后的示意图。
图6是根据一示例性实施例示出的半导体器件的制作方法中形成栅极氧化层和金属栅极后的示意图。
图7是根据另一示例性实施例示出的半导体器件的制作方法中形成栅极氧化层和金属栅极后的示意图。
附图标记
1、衬底；11、隔离层；2、漏极；21、漏接触区；211、漏低电阻层；3、源极；31、源接触区；311、源低电阻层；4、氧化物半导体材料层；41、沟道层；42、沟道孔；411、填充层；5、栅极氧化层；6、金属栅极。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
如背景技术所言，当前，对平面型器件的研究已经具备一定基础，其改善方法是增加沟道附近的辅助结构如氧原子隧道和抬升型接触等，但当前的方法并不适用于垂直沟道型氧化物半导体晶体管(IGZO/ITO等)。垂直型器件存在一个比较明显的缺点是沟道材料沉积在侧壁上，通过传统工艺手段很难对其成分进行调制；同时由于其对杂质的敏感性，工艺过程与环境中引入的氢氧元素都会对器件特性带来影响。
基于此本公开提供了一种半导体器件的制作方法及半导体器件，用于调制垂直沟道型氧化物半导体晶体管的沟道成分，通过在源接触区和漏接触区掺杂第二离子，降低氧化物半导体材料层与金属的接触电阻，结合通过在沟道层掺杂第一离子，使沟道层内部的氧空位被填充，进而降低漏电流，最终达到降低接触电阻，提升开态电流和开关比的效果。另外，对于栅极完整性较高的半导体器件，可以选择将掺杂过程在形成栅极之前实施，以减小对栅极氧化层的污染；当然也可以选择将掺杂过程在对晶体管电学测试之后实施，根据电学测试的结构进行工艺微调，以修正改善晶圆至晶圆的均匀性。
本公开示例性的实施例中提供一种半导体器件的制作方法及半导体器件，如图1所示，图1至图3是半导体器件的制作方法的流程图；图4是根据一示例性实施例示出的半导体器件的制作方法中形成沟道层后的示意图；图5是根据一示例性实施例示出的半导体器件的制作方法中掺杂第一离子后的示意图；图6是根据一示例性实施例示出的半导体器件的制作方法中形成栅极氧化层和金属栅极后的示意图；图7是根据另一示例性实施例示出的半导体器件的制作方法中形成栅极氧化层和金属栅极后的示意图。下面结合图1至图7对半导体器件的制作方法进行解释。
下文中记载的一些具体实施方式目的在于便于本领域技术人员理解本实施例，本实施例并不以下文中记载的一些具体实施方式为限。
参照图1，本公开一示例性实施例提供的一种半导体器件的制作方法，应用于调制垂直沟道型氧化物半导体晶体管的沟道成分，半导体器件的制作方法包括：
S100、提供衬底。
示例性的，衬底1作为存储器的支撑部件，用于支撑设在其上的其他部件。衬底1的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
S200、于衬底上形成垂直沟道型氧化物半导体晶体管，垂直沟道型氧化物半导体晶体管包括源极、漏极、氧化物半导体材料层、填充于氧化物半导体材料层内的栅极氧化层、以及填充于栅极氧化层内的金属栅极，氧化物半导体材料层的侧壁包括用于对接源极的源接触区、用于对接漏极的漏接触区，以及位于源接触区和漏接触区之间的沟道层。
参照图4和图7，示例性的，于衬底1内形成两层互相垂直且交错分布的金属线分别作为源极3和漏极2，并于两层金属线上通过刻蚀形成沟道孔42，于沟道孔42内填充氧化物半导体材料，形成沟道，再填充栅氧材料和栅极材料分别形成栅极氧化层5和金属栅极6。其中填充于沟道孔42内的氧化物半导体材料形成氧化物半导体材料层4，源极3、漏极2、沟道、栅极氧化层5以及金属栅极6共同形成垂直沟道型氧化物半导体晶体管。
参照图2和图3，氧化物半导体材料层4上与源极3对应并接触的区域形成源接触区31，氧化物半导体材料层4上与漏极2对应并接触的区域形成漏接触区21，氧化物半导体材料层4上源接触区31与漏接触区21之间的区域形成沟道层41。
S300、对氧化物半导体材料层进行离子掺杂，包括：
对沟道层进行第一离子掺杂，和/或，对源接触区和漏接触区进行第二离子掺杂，第一离子包括含氧离子或金属氧化物离子，第二离子包含氢离子或金属离子。
参照图3和图5，示例性的，对沟道层41进行第一离子掺杂的同时可以对源接触区31和漏接触区21进行第二离子掺杂，也可以仅对沟道层41进行第一离子掺杂。在其他实施例中，可以仅对源接触区31和漏接触区21进行第二离子掺杂而不对沟道层41进行第一离子掺杂。
通过在源接触区31和漏接触区21掺杂第二离子，降低氧化物半导体材料层4与金属之间的接触电阻，结合通过在沟道层41掺杂第一离子，使沟道层41内部的氧空位被填充，进而降低漏电流，最终达到降低接触电阻，提升开态电流和开关比的效果。
本公开一示例性实施例中，参照图2和图3，步骤S200、于衬底上形成垂直沟道型氧化物半导体晶体管具体包括：
S210、于衬底上形成沟道层。
参照图2和图4，示例性的，于衬底1上依次沉积第一电极层材料、隔离层材料和第二电极层材料，从而分别形成漏极2、隔离层11和源极3；第一电极材料层和第二电极材料层的材质可以相同或不同，比如可以选自Si材料、SiC材料和SiGe材料中的任意一种或多种，隔离层材料用于形成将第一电极层材料和第二电极层材料分隔绝缘的隔离层11。形成第一电极材料层和第二电极材料层的方法包括但不限于外延生长工艺，例如，可以采用原子层沉积(Atomic layer deposition，ALD)工艺生长第一电极层材料和第二电极层材料，也可以通过化学气相沉积(chemical vapour deposition，CVD)外延生长工艺或分子束外延(Molecular beam epitaxy，MBE)生长工艺生长第一电极层材料和第二电极层材料。
前述第一电极层材料和第二电极层材料的外延过程中可以根据所需的器件类型进行不同类型的掺杂，进而形成堆叠在衬底1上的漏极2和源极3。由于这些类型的器件结构为本领域技术人员所熟知，具体不做详细展开。
继续参照图2和图4，本实施例中，前述材料层的形成方法均为外延生长工艺，因而前述材料层可以在同一设备上连续制备而成，且在后续刻蚀工艺中可在同一刻蚀工艺中一步刻蚀形成沟道孔42，可以极大简化制备工艺和降低制备成本。参照图3，示例性的，采用干法刻蚀工艺刻蚀形成沟道孔42，沟道孔42自源极3向下延伸到漏极2内；沟道孔42既可以向下一直贯通漏极2直至显露出衬底1，也可以在漏极2内停止，即保留部分漏极2，本实施例中以在漏极2内停止为例，该步骤后得到的结构如图4所示。沟道孔42的形状决定整个器件的形状，比如沟道孔42为圆柱形孔，则形成的逻辑器件具有圆筒结构，圆形结构的沟道孔42有助于后续的用于在沟道孔42内填充并形成沟道的材料的填充。当然在其他实施例中，沟道孔42也可以为椭圆形、方形、梯形或其他形状(俯视方向的形状)。沟道孔42形成后，于沟道孔42的内壁上填充氧化物半导体材料，并去除沟道孔42顶端开口范围外溢出的氧化物半导体材料，剩余覆盖沟道孔42内壁的氧化物半导体材料即形成氧化物材料层4，氧化物材料层4整体轮廓呈与沟道孔42同轴的筒状，沟道层41为氧化物材料层4上位于源极3和漏极2之间的部分区域。
S220、于沟道层上形成栅极氧化层和金属栅极。
参照图6和图7，示例性的，于形成沟道层41的内侧壁上通过包括但不限于原子层沉积工艺、气相沉积工艺等，例如，可以采用高密度等离子体化学气相沉积工艺或者等离子体增强化学气相沉积工艺沉积氧化物材料，氧化物材料形成覆盖沟道层41内侧壁的栅极氧化层5，栅极氧化层5整体轮廓呈与沟道孔42同轴的管状。栅极氧化层5沉积完成后，于栅极氧化层5的内壁沉积栅极金属材料，栅极金属材料覆盖栅极氧化层5的内壁和漏极2自沟道孔42中露出的侧壁，并将沟道孔42填充，形成金属栅极6。金属栅极6的沉积工艺同栅极氧化层5的沉积工艺一般包括但不限于原子层沉积工艺、气相沉积工艺等沉积工艺。
本实施例中，栅极氧化层5材料将沟道孔42的内侧壁覆盖后，采用平坦化技术将位于沟道孔42顶端开口以外的栅极氧化层5材料去除，例如采用化学机械抛光(ChemicalMechanical Polishing，简称CMP)去除多余栅极氧化层5材料。栅极金属材料填充沟道孔42后亦是如此，以形成金属栅极6。
把本公开一示例性实施例中，步骤S300、对氧化物半导体材料层进行离子掺杂，包括：
于沟道层上形成栅极氧化层和金属栅极之前或之后，对氧化物半导体材料层进行离子掺杂。
参照图2和图7，示例性的，步骤220、于沟道层上形成栅极氧化层和金属栅极之后，进行步骤S230、对沟道层进行第一离子掺杂，和/或，对源接触区和漏接触区进行第二离子掺杂。
本实施例中，第一离子和第二离子的掺杂工艺包括离子注入工艺，通过离子注入工艺将第二离子注入源接触区31和漏接触区21，能够降低氧化物半导体材料层4与金属的接触电阻；结合通过离子注入工艺将第一离子注入沟道层41内，使第一离子将沟道层41内的氧空位填充，以实现降低漏电流的目的，最终达到降低接触电阻，提升开态电流和开关比的效果。
应理解，上述的第一离子和第二离子在步骤S220完成后实施仅为一个具体实施方式，在其他实施例中，参照图3和图5，还可以是步骤S210、于衬底上形成沟道层，步骤220、对沟道层进行第一离子掺杂，和/或，对源接触区和漏接触区进行第二离子掺杂，步骤S230、于沟道层上形成栅极氧化层和金属栅极。无论第一离子和第二离子的具体实施工序在形成栅极氧化层5和金属栅极6的之前还是之后，均能够达到上述的降低漏电流、降低接触电阻、提升开态电流和开关比的效果。
本公开一示例性实施例中，参照图5，第一离子的掺杂范围与沟道层41范围一致。
参照图4和图6，示例性的，沟道层41的底端延伸至漏极2的顶端位置处，沟道层41的顶端延伸至源极3的底端位置处，通过离子注入工艺向沟道层41内注入第一离子时，第一离子将整个沟道层41中的氧空位填充，形成与沟道层41同层设置的填充层411。填充层411与沟道层41重叠使得沟道层41中各处的氧空位被充分填充，达到了降低漏电流的效果。
本公开一示例性实施例中，参照图5，第二离子的掺杂范围与源接触区31的范围和/或漏接触区21的范围一致。
参照图5和图7，示例性的，源接触区31即为沟道层41上与源极3接触的位置处，通过离子注入工艺向沟道层41上的源接触区31内注入第二离子时，第二离子的填充范围高度与源极3的厚度一致，形成源低电阻层311。同理，漏接触区21的第二离子填充范围高度与漏极2的厚度一致，形成漏低电阻层211。
源低电阻层311与源接触层31重叠使得源接触层31内被充分的注入了能够降低接触电阻的第二离子，同理漏低电阻层211与漏接触区21重叠也使得漏接触区21内被充分注入了能够降低接触电阻的第二离子，结合沟道层41漏电流的降低，实现了半导体器件开态电流提高，开关比提高的目的。
应理解，本实施例中沟道孔42并未将漏极2贯穿，因此本实施例中漏接触区21的第二离子的填充范围高度与沟道孔42底端以上的漏极2厚度一致。在其他实施例中，沟道孔42将漏极2贯穿，漏接触区21的第二离子的填充范围高度与漏极2的厚度一致。
本公开一示例性实施例中，第一离子包括氧离子或与氧化物半导体层4成分一致的单一氧化物基团。
示例性的，由于第一离子用于填充沟道层41中的氧空位，因此采用氧离子作为第一离子能够将沟道层41内的氧空位填充，进而降低漏电流。而与沟道层41的成分一致的单一氧化物基团仅包含了氧离子以及与沟道层41一致的第二组分，因此也能够同单一氧离子般达到填充沟道层41内的氧空位，实现降低漏电流目的的效果。
本实施例中，与沟道层41成分一致的单一氧化物基团包括氧化铟基团或氧化钾基团或氧化锌基团，例如氧化铟基团。
本公开一示例性实施例中，第二离子包括氢离子或与氧化物半导体层4成分一致的单一金属基团。
示例性的，氢离子以及与沟道层41成分一致的单一金属基团均能够降低氧化物半导体层4与金属的接触电阻，能够使得开态电流和开关比提高。
本实施例中，与沟道层41成分一致的单一金属基团包括铟离子基团或钾离子基团或锌离子基团，例如铟基团。
本公开一示例性实施例中，根据半导体器件的特性，第一离子和第二离子的掺杂可以同步实施，也可以分步实施，其中于源接触层31填充第二离子和于漏接触层21填充第二离子可以同步实施，也可以分步实施。同理，根据半导体器件的特征，可以仅在源接触层31或漏接触层21之一内注入第二离子，也可以在源接触层31和漏接触层21内均注入第二离子。同样的，根据半导体器件的特征，可以仅在源接触层31和漏接触层21内均注入第二离子而不在沟道层41掺杂第一离子，也可以仅在沟道层41内掺杂第一离子而不在源接触层31和漏接触层21内注入第二离子。
本公开一示例性实施例中，步骤S220、于衬底上形成垂直沟道晶体管之后，对半导体器件进行电学测试，根据电学测试结果于沟道层掺杂第一离子，于源接触区和漏接触区掺杂第二离子。
本实施例中，根据电学测试结果于沟道层41掺杂第一离子是基于电学测试结果对沟道层41的针对性调制，既能够实现降低接触电阻，提升开态电流和开关比的目的，又能够修正改善晶圆至晶圆的均匀性。
应理解，在其他实施例中，考虑到向沟道层41内注入第一离子的过程中会对已经形成的栅极氧化层5造成影响，使栅极氧化层5内产生杂质，因此可以根据不同半导体器件对栅极氧化层5完整性的不同要求，决定第一离子和第二离子掺杂的实施位于步骤S220之前或之后，即栅极氧化层5的沉积之前或之后。
本公开实施例第二方面提供一种半导体器件，参照图4和图6，半导体器件包括衬底1，衬底1上形成有垂直沟道型氧化物半导体晶体管，垂直沟道型氧化物半导体晶体管包括源极3、漏极2、氧化物半导体材料层4，氧化物半导体材料层4的侧壁包括用于对接源极3的源接触区31、用于对接漏极2的漏接触区21，以及位于源接触区31和漏接触区21之间的沟道层41；沟道层41掺杂有第一离子，源接触区31和漏接触区21均掺杂有第二离子，第一离子包括含氧离子或金属氧化物离子，第二离子包含氢离子或金属离子。
参照图5和图7，示例性的，衬底1作为存储器的支撑部件，用于支撑设在其上的其他部件。衬底1的材料可以为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
衬底1上形成有垂直沟道晶体管，垂直沟道晶体管具有互相垂直且交错分布的源极3和漏极2，氧化物半导体层4沿竖向贯穿源极3并延伸至漏极2内，氧化物半导体材料层4上与源极3对应并接触的区域为源接触区31，氧化物半导体材料层4与漏极2对应并接触的区域为漏接触区21，源接触区31与漏接触区21之间的氧化物半导体材料层4形成沟道层41。源接触区31内掺杂第二离子形成源低电阻层311；漏接触区21内掺杂第二离子形成漏低电阻层211；沟道层41内掺杂将沟道层41内氧空位填充的第一离子形成填充层411。
通过在源接触区31和漏接触区21掺杂第二离子后分别形成源低电阻层311和漏低电阻层211，降低了氧化物半导体材料层4与金属的接触电阻，结合通过在沟道层41掺杂第一离子形成填充层411，使沟道层41内部的氧空位被填充，进而降低漏电流，最终达到降低接触电阻，提升开态电流和开关比的效果。另外，对于栅极完整性较高的半导体器件，可以选择将源低电阻层311、漏低电阻层211以及填充层411在形成栅极之前形成，减小源低电阻层311、漏低电阻层211以及填充层411对栅极氧化层5的污染；当然也可以选择将掺杂过程在对晶体管电学测试之后实施，根据电学测试的结构进行工艺微调，以修正改善晶圆至晶圆的均匀性。
本公开一示例性实施例中，第一离子包括氧离子或与沟道层41成分一致的单一氧化物基团。
示例性的，由于第一离子用于填充沟道层41中的氧空位，因此采用氧离子作为第一离子能够将沟道层41内的氧空位填充，进而降低漏电流。而与沟道层41的成分一致的单一氧化物基团仅包含了氧离子以及与沟道层41一致的第二组分，因此也能够同单一氧离子般达到填充沟道层41内的氧空位，实现降低漏电流目的的效果。
本实施例中，与沟道层41成分一致的单一氧化物基团包括氧化铟基团或氧化钾基团或氧化锌基团，例如可以是氧化铟基团。
本公开一示例性实施例中，第二离子包括氢离子或与沟道层41成分一致的单一金属基团。
示例性的，氢离子以及与沟道层41成分一致的单一金属基团均能够降低氧化物半导体材料层4与金属的接触电阻，能够使得开态电流和开关比提高。
本实施例中，与沟道层41成分一致的单一金属基团包括铟离子基团或钾离子基团或锌离子基团，例如可以是铟基团。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。
Claims (10)
1.一种半导体器件的制作方法，其特征在于，所述半导体器件的制作方法包括：
提供衬底；
于所述衬底上形成垂直沟道型氧化物半导体晶体管，所述垂直沟道型氧化物半导体晶体管包括源极、漏极、氧化物半导体材料层、填充于所述氧化物半导体材料层内的栅极氧化层、以及填充于所述栅极氧化层内的金属栅极和自所述源极向下延伸到所述漏极内的沟道孔，所述源极和所述漏极互相垂直且交错分布，所述氧化物半导体材料层在所述沟道孔内沿竖向贯穿所述源极并延伸至所述漏极内，所述氧化物半导体材料层的侧壁包括用于对接所述源极的源接触区、用于对接所述漏极的漏接触区，以及位于所述源接触区和所述漏接触区之间的沟道层；所述氧化物半导体材料层上与所述源极对应并接触的区域为所述源接触区，所述氧化物半导体材料层与所述漏极对应并接触的区域为所述漏接触区，所述源接触区与所述漏接触区之间的所述氧化物半导体材料层形成所述沟道层；所述栅极氧化层覆盖所述沟道层内侧壁，所述金属栅极覆盖所述栅极氧化层的内壁和所述漏极自所述沟道孔中露出的侧壁，并将所述沟道孔填充；
对所述氧化物半导体材料层进行离子掺杂，包括：
对所述沟道层进行第一离子掺杂，和/或，对所述源接触区和漏接触区进行第二离子掺杂，所述第一离子包括含氧离子或金属氧化物离子，所述第二离子包含氢离子或金属离子。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述对所述氧化物半导体材料层进行离子掺杂，包括：
于所述沟道层上形成栅极氧化层和金属栅极之前或之后，对所述氧化物半导体材料层进行离子掺杂。
3.根据权利要求1所述半导体器件的制作方法，其特征在于，所述第一离子的掺杂范围与所述沟道层范围一致。
4.根据权利要求1所述半导体器件的制作方法，其特征在于，所述第二离子的掺杂范围与所述源接触区的范围和/或所述漏接触区的范围一致。
5.根据权利要求1所述半导体器件的制作方法，其特征在于，所述金属氧化物离子包括氧化铟基团或氧化钾基团或氧化锌基团。
6.根据权利要求1所述半导体器件的制作方法，其特征在于，所述金属离子包括铟离子基团或钾离子基团或锌离子基团。
7.根据权利要求1所述半导体器件的制作方法，其特征在于，所述于所述衬底上形成垂直沟道晶体管之后，对所述半导体器件进行电学测试，根据所述电学测试结果于所述沟道层掺杂第一离子，于所述源接触区和所述漏接触区掺杂第二离子。
8.根据权利要求1所述半导体器件的制作方法，其特征在于，所述第一离子和所述第二离子的掺杂工艺包括离子注入工艺。
9.一种半导体器件，其特征在于，所述半导体器件包括衬底，所述衬底上形成有垂直沟道型氧化物半导体晶体管，所述垂直沟道型氧化物半导体晶体管包括源极、漏极、氧化物半导体材料层、填充于所述氧化物半导体材料层内的栅极氧化层、填充于所述栅极氧化层内的金属栅极和自所述源极向下延伸到所述漏极内的沟道孔，所述源极和所述漏极互相垂直且交错分布，所述氧化物半导体材料层在所述沟道孔内沿竖向贯穿所述源极并延伸至所述漏极内，所述氧化物半导体材料层的侧壁包括用于对接所述源极的源接触区、用于对接所述漏极的漏接触区，以及位于所述源接触区和所述漏接触区之间的沟道层；所述沟道层掺杂有第一离子，所述源接触区和漏接触区均掺杂有第二离子，所述第一离子包括含氧离子或金属氧化物离子，所述第二离子包含氢离子或金属离子；所述氧化物半导体材料层上与所述源极对应并接触的区域为所述源接触区，所述氧化物半导体材料层与所述漏极对应并接触的区域为所述漏接触区，所述源接触区与所述漏接触区之间的所述氧化物半导体材料层形成所述沟道层；所述栅极氧化层覆盖所述沟道层内侧壁，所述金属栅极覆盖所述栅极氧化层的内壁和所述漏极自所述沟道孔中露出的侧壁，并将所述沟道孔填充。
10.根据权利要求9所述半导体器件，其特征在于，所述金属离子包括铟离子基团、钾离子基团、锌离子基团。
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