KR20030044195A - 게이트 콘택 구조체 및 그 형성 방법 - Google Patents

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Abstract

게이트 콘택 구조체 및 그 형성 방법을 제공한다. 이 구조체는 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 패턴 및 이를 가로지르면서 반도체기판 상에 차례로 적층된 게이트 전극 및 캐핑 패턴을 포함한다. 이때, 캐핑 패턴은 게이트 전극의 상부면을 노출시키는 제 1 게이트 콘택홀을 구비한다. 게이트 전극 및 캐핑 패턴을 포함하는 반도체기판 전면을 덮되, 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴이 배치된다. 이때, 제 2 게이트 콘택홀은 제 1 게이트 콘택홀을 관통하여 게이트 전극의 상부면을 노출시킨다. 제 2 게이트 콘택홀을 통해서 게이트 전극의 상부면에 접속하는 게이트 콘택 도전막 패턴이 배치된다. 따라서, 게이트 콘택 도전막 패턴 및 캐핑 패턴의 측벽 사이에는 층간절연막 패턴이 개재된다. 이 구조체의 형성 방법은 반도체기판에 활성영역을 한정하는 소자분리막 패턴을 형성한 후, 그 결과물 상에 차례로 적층되어 소자분리막 패턴 및 활성영역을 가로지르는, 게이트 전극 및 캐핑 패턴을 형성하는 단계를 포함한다. 이후, 캐핑 패턴을 관통하여 게이트 전극의 소정영역 상부면을 노출시키는 제 1 게이트 콘택홀을 형성한 후, 그 결과물 전면에 층간절연막을 형성한다. 층간절연막을 패터닝함으로써, 제 1 게이트 콘택홀을 관통하여 게이트 전극의 상부면을 노출시키는 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴을 형성한다.

Description

게이트 콘택 구조체 및 그 형성 방법{Structure Of Gate Contact And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 게이트 콘택구조체 및 그 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 콘택 플러그와 소자분리막 패턴 사이에 간격이 없는 무경계 콘택(boarderless contact) 구조가 사용된다. 상기 무경계 콘택 구조의 반도체 장치를 형성하는 방법은 상기 소자분리막 패턴 상부에 식각 정지막을 형성하는 단계를 포함한다. 이에 따라, 콘택홀 형성을 위한 층간절연막의 패터닝에서, 상기 층간절연막과 동일하게 산화막으로 이루어지는 상기 소자분리막 패턴은 식각되지 않는다.
한편, 통상적으로 사용되는 반도체 장치의 게이트 전극 형성 방법은, 반도체기판 상에 형성된 게이트 도전막을 포토레지스트 패턴을 사용하여 패터닝하는 단계를 포함한다. 하지만, 반도체 장치가 고집적화 됨에 따라, 상기 게이트 전극의 폭을 미세하게 형성하는 것이 점점 어려워지고 있다. 이러한 어려움은 여러 종류의 물질막이 차례로 적층되는 구조를 갖는 플래시 메모리 소자의 게이트 전극 패터닝에서 더욱 두드러진다. 이를 해결하기 위해, 상기 플래시 메모리 소자는 상기 게이트 도전막 상에 캐핑 패턴을 형성한 후, 이를 식각 마스크로 이용하여 게이트 전극을 형성하는 방법을 사용한다.
도 1 및 도 2는 종래 기술에 따른 NOR형 비휘발성 메모리 소자의 게이트 콘택 구조체의 형성 방법을 설명하기 위한 평면도들이다. 또한, 도 3a 내지 도 3c 및 도 4a 내지 도 4c는 종래 기술에 따른 NOR형 비휘발성 메모리 소자의 게이트 콘택 구조체의 형성방법을 설명하기 위한 공정단면도들이다. 이때, 도 3a 내지 도 3c는 각각 도 1의 1-1', 2-2' 및 3-3'에 따른 단면을 보여주는 공정 단면도들이고, 도4a 내지 도 4c는 각각 도 3의 1-1', 2-2' 및 3-3'에 따른 단면을 보여주는 공정 단면도들이다.
도 1 및 도 3a 내지 도 3c를 참조하면, 반도체기판(10)에 활성영역(70)을 한정하는 복수개의 소자분리막 패턴(12)들을 형성한다. 상기 활성영역(70) 상에 게이트 산화막(14)을 형성한다. 상기 게이트 산화막(14)을 포함하는 반도체기판 상에, 차례로 적층된 게이트 도전막(도시하지 않음) 및 캐핑 패턴(28)을 형성한다. 이때, 상기 캐핑 패턴(28)은 상기 활성영역(70) 및 상기 소자분리막 패턴(12)을 가로지르도록 형성한다. 상기 캐핑 패턴(28)을 식각 마스크로 사용하여 상기 게이트 도전막을 패터닝함으로써, 게이트 전극(20)을 형성한다. 이에 따라, 차례로 적층되는 상기 게이트 전극(20) 및 상기 캐핑 패턴(28)은 게이트 패턴(30)을 구성한다. 플래시 메모리 소자에 사용되는 셀 트랜지스터의 경우, 상기 게이트 전극(20)은 차례로 적층된 다결정 실리콘, 게이트 층간절연막, 다결정 실리콘 및 실리사이드로 이루어지는 것이 바람직하다.
상기 게이트 패턴(30)를 포함하는 반도체기판 전면에 포토레지스트막을 형성한 후 패터닝하여, 상기 게이트 패턴(30)의 일측에 배치된 상기 소자분리막 패턴(12)을 노출시키는 개구부(42)를 갖는 포토레지스트 패턴(40)을 형성한다. 이때, 상기 개구부(42)가 형성되지 않은 상기 게이트 패턴(30)의 다른 쪽에서는 상기 포토레지스트 패턴(40)이 상기 소자분리막 패턴(12)을 덮는다. 상기 포토레지스트 패턴(40)을 식각 마스크로 사용하여 상기 노출된 소자분리막 패턴(12)을 제거함으로써, 그 하부의 상기 반도체기판(10)을 노출시킨다.
도 2 및 도 4a 내지 도 4c를 참조하면, 상기 포토레지스트 패턴(40)을 제거한 후 상기 게이트 패턴(30)을 마스크로 사용한 이온 주입 공정을 실시함으로써, 상기 반도체기판(10)에 공통 소오스 접합영역(82) 및 드레인 접합영역(80)을 형성한다. 이때, 상기 이온 주입 마스크로서 또다른 포토레지스트 패턴이 함께 사용될 수도 있다. 상기 공통 소오스 접합영역(82)은 상기 활성영역(70) 및 상기 소자분리막 패턴(12)이 제거되어 노출된 상기 반도체기판(10)에 형성되고, 상기 드레인 접합영역(80)은 상기 포토레지스트 패턴(40)으로 덮였던 상기 활성영역(70)에 형성된다.
상기 접합영역들(80, 82)을 포함하는 반도체기판 전면에 차례로 적층된 식각 정지막(50) 및 층간절연막(60)을 형성한다. 상기 층간절연막(60) 및 상기 식각 정지막(50)을 패터닝하여, 상기 게이트 패턴(30) 및 상기 드레인 접합영역(80)의 상부면을 각각 노출시키는 게이트 콘택홀(64) 및 접합영역 콘택홀(62)을 형성한다.
이때, 상기 식각 정지막(50)은, 앞서 설명한 것처럼, 무경계 콘택 구조를 형성하기 위해 필요한 물질막으로, 상기 층간절연막(60)의 식각 공정동안 상기 소자분리막 패턴(12)이 식각되는 것을 방지하는 역할을 한다. 그런데, 이 시점에서는 상기 게이트 콘택홀(64) 하부의 상기 캐핑 패턴(28)이 여전히 상기 게이트 전극(20)을 덮는다. 이에 따라, 추가적인 산화막 식각 공정을 통해 상기 캐핑 패턴(28)을 식각함으로써, 상기 게이트 전극(20)의 상부면을 노출시키는 캐핑 콘택홀(66)을 형성하는 것이 필요하다. 그렇지 않을 경우, 상기 게이트 전극(20)에 동작 전압을 인가할 수 없는 치명적인 제품 불량을 유발한다.
하지만, 상기 추가적인 식각 공정이 실시될 경우, 상기 접합영역 콘택홀(62)에서는 상기 식각 정지막(50)이 식각되었기 때문에, 상기 드레인 접합영역(80)이 리세스되는 문제가 발생한다. 이에 더하여, 상기 반도체 장치가 앞서 설명한 무경계 콘택 구조를 가질 경우, 상기 추가적인 산화막 식각 공정은 상기 접합영역 콘택홀(62)을 통해 노출되는 상기 소자분리막 패턴(12)을 식각하여 덴트(99)를 유발하는 문제점을 갖는다. 상기 덴트(99)는 상기 드레인 접합영역(80)을 통한 누설전류의 원인이 되는 문제점을 갖는다. 상기 덴트(99)를 예방하기 위해서는 상기 게이트 콘택홀(64) 및 상기 접합영역 콘택홀(62)을 동시에 형성하지 않는 방법이 사용될 수도 있으나, 이는 공정 단순화 및 이에 따른 비용절감을 위해 바람직하지 않다.
본 발명이 이루고자 하는 기술적 과제는 접합영역 또는 소자분리막 패턴의 손상을 유발하지 않으면서, 게이트 콘택홀 및 접합영역 콘택홀을 동시에 형성할 수 있는 게이트 콘택 구조체의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 접합영역에서 누설전류를 예방할 수 있는 게이트 콘택 구조체를 제공하는 데 있다.
도 1 및 도 2는 종래 기술에 따른 게이트 콘택 구조체의 형성 방법을 설명하기 위한 평면도들이다.
도 3a 내지 도 3c 및 도 4a 내지 도 4c는 종래 기술에 따른 게이트 콘택 구조체의 형성방법을 설명하기 위한 공정단면도들이다.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따른 게이트 콘택 구조체의 형성 방법을 설명하기 위한 평면도들이다.
도 9a 내지 도 13a, 도 9b 내지 도 13b 및 도 9c 내지 도 13c는 본 발명의 바람직한 실시예에 따른 게이트 콘택 구조체의 형성 방법을 설명하기 위한 공정단면도들이다.
도 14은 본 발명의 바람직한 실시예에 따른 게이트 콘택 구조체를 나타내는 사시도이다.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 층간절연막에 게이트 콘택홀을 형성하기 전에, 캐핑 패턴을 미리 식각하는 단계를 포함하는 게이트 콘택 구조체의 형성 방법을 제공한다. 이 방법은 반도체기판에 활성영역을 한정하는 소자분리막 패턴을 형성한 후, 그 결과물 상에 차례로 적층되어, 상기 소자분리막 패턴 및 상기 활성영역을 가로지르는 게이트 전극 및 캐핑 패턴을 형성하는 단계를 포함한다. 이후, 상기 캐핑 패턴을 관통하여 상기 게이트 전극의 소정영역 상부면을 노출시키는 제 1 게이트 콘택홀을 형성한 후, 그 결과물 전면에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴을 형성한다. 이때, 상기 제 2 게이트 콘택홀은 상기 제 1 게이트 콘택홀을 관통하여, 상기 게이트 전극의 상부면을 노출시키는 것을 특징으로 갖는다.
상기 게이트 전극 및 상기 캐핑 패턴을 형성하는 단계는 상기 소자분리막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 게이트 도전막, 캐핑 절연막 및 포토레지스트 패턴을 형성하는 단계를 포함하는 것이 바람직하다. 이때, 상기 포토레지스트 패턴은 상기 소자분리막 패턴 및 상기 활성영역을 가로지르도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 캐핑 절연막을 이방성 식각함으로써 캐핑 패턴을 형성한 후, 상기 포토레지스트 패턴을 제거하는 것이 바람직하다. 이후, 상기 캐핑 패턴을 식각 마스크로 사용하여 상기 게이트 도전막을 이방성 식각함으로써, 게이트 전극을 형성하는 것이 바람직하다.
상기 게이트 전극은 비휘발성 메모리 소자의 게이트 전극으로 사용되도록, 차례로 적층된 부유 전극, 게이트 층간절연막, 하부 제어 전극 및 상부 제어 전극으로 형성할 수도 있다. 또한, 상기 캐핑 패턴은 산화막으로 형성하는 것이 바람직하다.
상기 제 1 게이트 콘택홀을 형성하는 단계는 상기 게이트 전극의 일측에 배치된 상기 소자분리막 패턴을 동시에 식각하는 방법으로 실시되는 것이 바람직하다.
상기 층간절연막은 차례로 적층된 제 1 절연막 및 제 2 절연막으로 형성하는 것이 바람직하다. 이때, 상기 제 1 절연막은 상기 제 2 절연막에 대해 식각 선택성을 갖는 물질막으로 형성하는 것이 바람직하다.
상기 층간절연막 패턴을 형성하는 단계는, 공정 단순화를 위해, 상기 제 2 게이트 콘택홀을 형성하는 것과 동시에 상기 활성영역을 노출시키는 접합영역 콘택홀을 형성하는 것이 바람직하다. 이때, 상기 제 2 게이트 콘택홀은 상기 제 1 게이트 콘택홀보다 좁은 폭을 갖도록 형성한다. 또한, 상기 층간절연막을 패터닝하는 단계는 상기 소자분리막 패턴 및 상기 활성영역에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
상기한 다른 기술적 과제를 달성하기 위하여, 본 발명은 게이트 콘택 도전막 패턴과 캐핑 패턴의 측벽 사이에 층간절연막이 개재되는 것을 특징으로 하는 게이트 콘택 구조체를 제공한다. 이 구조체는 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 패턴 그리고 상기 소자분리막 패턴 및 상기 활성영역을 가로지르면서 상기 반도체기판 상에 배치되는 게이트 전극을 포함한다. 상기 게이트 전극 상에는, 상기 게이트 전극의 소정영역 상부면을 노출시키는 제 1 게이트 콘택홀을 구비하는 캐핑 패턴이 배치된다. 상기 게이트 전극 및 상기 캐핑 패턴을 덮되, 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴이 배치된다. 상기 제 2 게이트 콘택홀은 상기 제 1 게이트 콘택홀을 관통하여 상기 게이트 전극의 상부면을 노출시킨다. 이에 더하여, 상기 제 2 게이트 콘택홀을 통해서 상기 게이트 전극의 상부면에접속하는 게이트 콘택 도전막 패턴이 배치된다. 이에 따라, 상기 게이트 콘택 도전막 패턴 및 상기 캐핑 패턴의 측벽 사이에는 상기 층간절연막 패턴이 개재된다.
상기 층간절연막 패턴은 제 1 절연막 패턴 및 제 2 절연막 패턴으로 구성되는 것이 바람직하며, 이때, 상기 제 1 절연막 패턴은 상기 제 2 절연막 패턴에 대해 식각 선택성을 갖는 물질막인 것이 바람직하다.
상기 게이트 전극의 일측에는 공통 소오스 접합영역이 배치되는 것이 바람직하다. 또한, 상기 게이트 전극은 부유 전극, 게이트 층간절연막 패턴, 하부 제어 전극 및 상부 제어 전극이 차례로 적층된 비휘발성 메모리 소자의 게이트 전극인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따른 NOR형 비휘발성 메모리 소자에 포함된 게이트 콘택 구조체의 형성 방법을 설명하기 위한 평면도들이다. 도 9a 내지 도 13a, 도 9b 내지 도 13b 및 도 9c 내지 도 13c는 본 발명의 바람직한실시예에 따른 NOR형 비휘발성 메모리 소자에 포함된 게이트 콘택 구조체의 형성 방법을 설명하기 위한 공정단면도들이다. 이때, 도 9a 내지 도 13a, 도 9b 내지 도 13b 및 도 9c 내지 도 13c는 각각 도 5 내지 도 8의 1-1', 2-2' 및 3-3'에 따른 단면을 보여주는 공정단면도들이다.
도 5 및 도 9a 내지 도 9c를 참조하면, 반도체기판(100)에 활성영역(115)을 한정하는 복수개의 트렌치(111)를 형성한다. 상기 트렌치(111)는 상기 반도체기판(100)의 소정영역을 노출시키는 트렌치 마스크 패턴(도시하지 않음)을 형성한 후, 이를 식각 마스크로 사용하여 건식 식각하는 단계를 통해 형성하는 것이 바람직하다. 이때, 상기 트렌치(111)는 상부가 하부보다 넓은 폭을 갖도록 형성하는 것이 바람직하다.
또한, 상기 트렌치(111) 형성을 위한 식각 공정에서 발생하는 식각 손상을 치유하기 위해, 상기 트렌치(111) 내벽에 열산화막(도시하지 않음)을 형성하는 열산화 공정을 더 실시할 수도 있다. 이에 더하여, 상기 트렌치(111)를 통해 상기 반도체기판(100)으로 산소 및 불순물이 침투하는 것을 방지하기 위해, 상기 트렌치(111) 내벽을 덮는 질화막 라이너(도시하지 않음)를 더 형성할 수도 있다.
상기 트렌치(111)를 포함하는 반도체기판 전면에 소자분리막을 형성한 후, 상기 트렌치 마스크 패턴이 노출될 때까지 상기 소자분리막을 평탄화 식각함으로써, 상기 트렌치(111)를 채우는 소자분리막 패턴(110)을 형성한다. 이때, 상기 소자분리막 패턴(110)은 산화막으로 형성하는 것이 바람직하다. 이후, 상기 트렌치 마스크 패턴을 제거하여 상기 활성영역(115)의 상부면을 노출시킨다. 상기 노출된활성영역(115) 상에 게이트 산화막(120) 형성한다. 상기 게이트 산화막(120)은 열공정을 통해 형성되는 열산화막인 것이 바람직하다.
이후, 상기 게이트 산화막(120)을 포함하는 반도체기판 전면에, 게이트 도전막(170) 및 캐핑 절연막을 형성한다. 상기 게이트 도전막(170)은 다결정 실리콘을 포함하는 다층의 도전성 물질막으로 형성하는 것이 바람직하다. 특히 비휘발성 메모리 소자의 셀 영역에서, 상기 게이트 도전막(170)은 차례로 적층된 하부 다결정 실리콘막(130), 게이트 층간절연막(140), 상부 다결정 실리콘막(150) 및 실리사이드막(160)으로 형성하는 것이 바람직하다. 이때, 상기 게이트 층간절연막(140)은 산화물-질화물-산화물(oxide-nitride-oxide, ONO)로 형성하는 것이 바람직하다. 또한, 비휘발성 메모리 소자의 주변회로 영역에서 사용되는 트랜지스터를 제작하기 위해, 상기 게이트 도전막(170)을 형성 공정 중에, 상기 게이트 층간절연막(140) 등을 제거하는 단계가 더 포함될 수도 있다. 이에 더하여, 상기 하부 다결정 실리콘막(130)을 형성한 후, 이를 패터닝하여 상기 활성영역(115)에 평행한 하부 다결정 실리콘 패턴(도시하지 않음)을 형성하는 단계를 더 실시하는 것이 바람직하다.
상기 캐핑 절연막은 종래 기술에서 설명한 것처럼, 상기 게이트 도전막(170)을 패터닝할 때 포토레지스트막을 대신하여 식각 마스크로 사용하는 물질막이다. 따라서, 상기 캐핑 절연막의 두께는 상기 게이트 도전막(170)의 두께 및 이를 식각하는 식각 레서피를 고려하여 결정하며, 통상적인 비휘발성 메모리 소자의 경우 대략 2000Å의 두께로 형성한다. 이때, 상기 캐핑 절연막은 산화막으로 형성하는 것이 바람직하다.
이후, 상기 캐핑 절연막 상에 상기 활성영역(115) 및 상기 소자분리막 패턴(110)을 가로지르는 제 1 포토레지스트 패턴(도시하지 않음)을 형성한다. 상기 제 1 포토레지스트 패턴을 식각 마스크로 사용하여 상기 캐핑 절연막을 패터닝함으로써, 상기 활성영역(115) 및 상기 소자분리막 패턴(110)을 가로지르는 캐핑 패턴(180)을 형성한다. 상기 캐핑 패턴(180)을 형성한 후, 상기 제 1 포토레지스트 패턴을 제거한다. 한편, 상기 포토레지스트 패턴 형성을 위한 사진 공정에서의 난반사를 최소화하기 위해, 상기 캐핑 절연막은 산화질화막으로 이루어진 반사 방지막을 더 포함할 수도 있다.
다시 도 5와 도 10a 내지 도 10c를 참조하면, 상기 캐핑 패턴(180)을 식각 마스크로 사용하여 상기 게이트 산화막(120) 및 상기 소자분리막 패턴(110)이 노출될 때까지, 상기 게이트 도전막(170)을 패터닝한다. 이에 따라, 상기 캐핑 패턴(180)의 하부에는 게이트 전극(175)이 형성된다. 또한, 상기 게이트 전극(175) 형성을 위한 패터닝에서 식각 마스크로 사용되는 상기 캐핑 패턴(180)은 리세스되어 최초 적층된 두께보다 얇아질 수도 있다.
상기 소자분리막 패턴(110) 및 상기 활성영역(115)을 가로지르면서 차례로 적층되는 상기 게이트 전극(175) 및 상기 캐핑 패턴(180)은 반도체 장치의 게이트 패턴(190)을 구성한다. 또한, 비휘발성 메모리 소자의 셀 트랜지스터의 경우, 상기 게이트 전극(175)은 차례로 적층된 부유 전극(135), 게이트 층간절연막 패턴(145), 하부 제어 전극(155) 및 상부 제어 전극(165)으로 구성된다.
상기 게이트 전극(175) 형성을 위한 패터닝은 상기 게이트 산화막(120) 및상기 소자분리막 패턴(110)에 대해 선택비를 갖는 식각 레서피를 사용하여, 이방성 식각의 방법으로 실시하는 것이 바람직하다. 한편, 상기 이방성 식각 공정에 따른 상기 게이트 패턴(190)의 식각 손상을 치유하기 위해, 상기 게이트 전극(175) 형성 후 열처리 공정을 더 실시할 수도 있다.
또한, 셀 트랜지스터의 접합영역을 LDD(lightly doped drain) 구조로 형성하기 위하여, 상기 게이트 패턴(190)을 마스크로 사용한 저농도 이온 주입 공정을 실시할 수도 있다. 이에 더하여, 상기 게이트 패턴(190) 측벽에는 게이트 스페이서(도시하지 않음)를 더 형성할 수도 있다. 상기 게이트 스페이서는 질화막으로 형성하는 것이 바람직하다.
도 6 및 도 11a 내지 도 11c를 참조하면, 상기 게이트 패턴(190)를 포함하는 반도체기판의 전면에 제 2 포토레지스트막(도시하지 않음)을 형성한다. 상기 제 2 포토레지스트막을 패터닝하여 제 1 개구부(205) 및 제 2 개구부(206)를 갖는 제 2 포토레지스트 패턴(200)을 형성한다.
이때, 상기 제 1 개구부(205)는, 한개의 게이트 패턴(190)의 일측에 배치된 복수의 소오스들이 공통된 불순물 영역으로 연결되는 구조를 갖는, 공통 소오스 라인(common source line)을 형성하기 위한 마스크 패턴의 개구부이다. 따라서, 상기 제 1 개구부(205)는, 도 6에 도시한 바와 같이, 두 인접한 게이트 패턴(190) 사이의 상기 게이트 산화막(120) 및 상기 소자분리막 패턴(110)의 상부를 노출시킨다. 바람직하게는 상기 제 1 개구부(205)의 측벽이 상기 두 인접한 게이트 패턴(190) 상부를 지나도록, 즉, 상기 제 1 개구부(205)의 폭이 상기 두 인접한 게이트패턴(190)들 사이의 간격보다 넓도록 형성한다. 이는 상기 제 2 포토레지스트 패턴(200) 형성을 위한 사진 공정의 오정렬에 따른 문제를 최소화하기 위해서이다. 후속 공정에 의해, 상기 제 1 개구부(205)를 통해 노출되는 영역에는 상기 공통 소오스 라인이 형성되고, 상기 제 1 개구부(205)가 형성되지 않고 상기 제 2 포토레지스트 패턴(200)으로 덮히는 활성영역에는 드레인 접합영역이 형성된다.
본 발명의 바람직한 실시예에 따른 게이트 콘택홀 구조체 형성 방법은 게이트 콘택홀이 형성될 영역에서 상기 캐핑 패턴(180)을 미리 식각하는 것을 특징으로 갖는다. 이때, 상기 제 2 개구부(206)는 후속 공통 소오스 라인 형성을 위한 식각 공정에서, 상기 캐핑 패턴(180)이 함께 식각될 영역을 결정한다. 따라서, 상기 제 2 개구부(206)는 게이트 콘택홀이 형성될 영역에서 상기 게이트 패턴(190)의 상부면을 노출시킨다. 통상적으로, 상기 제 2 개구부(206)는 도시한 바와 같이 상기 게이트 패턴(190)의 끝부분 상부에 배치되는 것이 바람직하다.
이후, 상기한 바와 같이 공통 소오스 라인을 형성하기 위해, 산화막 식각 레서피를 사용한 이방성 식각의 방법으로, 상기 제 1 개구부(206)를 통해 노출된 상기 소자분리막 패턴(110)을 식각한다. 이때, 상기 산화막 식각 레서피는 상기 반도체기판(100) 및 상기 게이트 전극(175)에 대해 식각 선택비를 갖는 것이 바람직하다. 이에 따라, 상기 제 1 개구부(205)의 하부에는 상기 게이트 산화막(120) 및 상기 소자분리막 패턴(110)이 식각되어, 상기 활성영역(115)의 상부면 및 상기 트렌치(111)의 내벽이 노출된다.
한편, 상기 산화막 식각 레서피를 사용하는 상기 식각 공정은, 상기 제 2 개구부(206)를 통해 노출된 상기 캐핑 패턴(180)을 함께 식각한다. 이에 따라, 상기 캐핑 패턴(180)에는 상기 게이트 전극(175)의 상부면을 노출시키는 제 1 게이트 콘택홀(185)이 형성된다.
이후, 상기 제 2 포토레지스트 패턴(200)을 제거하여, 상기 게이트 패턴(190)과 그 주변에 배치된 상기 반도체기판(100) 및 상기 소자분리막 패턴(110)을 노출시킨다.
도 7 및 도 12a 내지 도 12c를 참조하면, 상기 제 2 포토레지스트 패턴(200)이 제거된 반도체기판에 대해, 상기 게이트 패턴(190) 및 상기 소자분리막 패턴(110)을 이온 주입 마스크로 사용하여 불순물 주입 공정을 실시한다. 이에 따라, 상기 제 1 개구부(205)의 아래에 노출된 상기 활성영역(115)의 상부면 및 상기 트렌치(111)의 내벽에는 공통 소오스 접합영역(215)이 형성되고, 상기 제 2 포토레지스트 패턴(200)에 의해 덮혔던 상기 활성영역(115)에는 드레인 접합영역(210)이 형성된다. 이때, 상기 드레인 접합영역(210)은 상기 게이트 패턴(190)을 기준으로 상기 공통 소오스 접합영역(215)의 반대편에 형성된다.
상기 공통 소오스 접합영역(215) 및 상기 드레인 접합영역(210)을 포함하는 반도체기판 전면에 층간절연막을 형성한다. 상기 층간절연막 패턴(230)은 차례로 적층된 제 1 절연막 패턴(220) 및 제 2 절연막 패턴(221)으로 형성하는 것이 바람직하다. 이때, 상기 제 1 절연막 패턴(220)은 상기 제 2 절연막 패턴(221) 형성을 위한 식각 공정에서, 상기 소자분리막 패턴(110)이 식각되는 것을 방지하는 식각 정지막의 역할을 하는 것이 바람직하다. 또한, 상기 제 2 절연막 패턴(221)은 상기한 과정을 통해 형성된 결과물의 상부면을 평탄화하는 동시에 각 트랜지스터들을 전기적으로 절연시키기 위한 물질막이다. 따라서, 상기 제 2 절연막 패턴(221)은 산화막으로 형성하는 것이 바람직하고, 상기 제 1 절연막 패턴(220)은 상기 제 2 절연막 패턴(221)에 대해 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 바람직하게는 상기 제 1 절연막 패턴(220)은 질화막 또는 산화질화막 중 적어도 한가지로 형성한다.
이후, 상기 층간절연막을 패터닝하여 접합영역 콘택홀(235) 및 제 2 게이트 콘택홀(236)을 갖는 층간절연막 패턴(230)을 형성한다. 상기 접합영역 콘택홀(235)은, 도 7에 도시한 것처럼, 복수개의 상기 드레인 접합영역들(210) 각각의 상부면을 노출시키도록 형성하는 것이 바람직하다. 또한, 상기 접합영역 콘택홀(235)은, 도시하지 않았지만, 상기 공통 소오스 접합영역(215)의 상부면을 노출시키도록 형성할 수도 있다.
한편, 상기 제 2 게이트 콘택홀(236)은 상기 제 1 게이트 콘택홀(185)의 내부를 관통하여, 상기 게이트 전극(175)의 상부면을 노출시키도록 형성한다. 즉, 상기 제 2 게이트 콘택홀(236)은 상기 제 1 게이트 콘택홀(185)보다 작은 폭을 갖도록 형성한다.
도 8 및 도 13a 내지 도 13c를 참조하면, 상기 층간절연막 패턴(230)을 포함하는 반도체기판 전면에 콘택 도전막을 형성한 후, 상기 층간절연막 패턴(230)의 상부면이 노출될 때까지 상기 콘택 도전막을 평탄화 식각한다. 이에 따라, 상기 제 2 게이트 콘택홀(236) 및 상기 접합영역 콘택홀(235)을 각각 채우는 게이트 콘택도전막 패턴(245) 및 접합영역 콘택 도전막 패턴(240)이 형성된다.
이후, 상기 콘택 도전막 패턴들(240, 245)을 포함하는 반도체기판 전면에 배선 도전막을 형성한 후 이를 패터닝하여, 상기 접합영역 콘택 도전막 패턴(240) 및 상기 게이트 콘택 도전막 패턴(245)에 각각 접속하는 비트 라인(250) 및 게이트 배선(255)을 형성한다. 이에 따라, 상기 비트 라인(250)은 상기 드레인 접합영역(210) 또는 상기 공통 소오스 접합영역(215)에 전기적으로 연결되고, 상기 게이트 배선(255)은 상기 게이트 전극(175)에 전기적으로 연결된다.
도 14은 본 발명의 바람직한 실시예에 따른 NOR형 비휘발성 메모리 소자의 게이트 콘택 구조체를 나타내는 사시도이다.
도 14을 참조하면, 반도체기판(100)에 활성영역을 한정하는 복수개의 소자분리막 패턴(110)이 배치된다. 상기 소자분리막 패턴(110)은 산화막으로 이루어지는 것이 바람직하다.
상기 소자분리막 패턴(110)이 형성된 반도체기판 상에는, 상기 활성영역 및 상기 소자분리막 패턴(110)을 가로지르는 게이트 패턴(190)이 배치된다. 상기 게이트 패턴(190)은 차례로 적층된 게이트 전극(175) 및 캐핑 패턴(180)으로 구성된다. 상기 게이트 패턴(190)과 상기 활성영역 사이에는 게이트 산화막(도시하지 않음)이 더 배치된다.
상기 캐핑 패턴(180)은 산화막이고, 상기 게이트 전극(175)은 다결정 실리콘을 포함하는 다층의 도전성 물질막인 것이 바람직하다. 특히, 비휘발성 메모리 소자의 경우, 상기 게이트 전극(175)은 차례로 적층된 부유 전극(135), 게이트 층간절연막 패턴(145), 하부 제어 전극(155) 및 상부 제어 전극(165)으로 구성되는 것이 바람직하다. 이때, 상기 부유 전극(135) 및 상기 하부 제어 전극(155)은 다결정 실리콘이고, 상기 상부 제어 전극(165)은 실리사이드인 것이 바람직하다. 또한, 상기 게이트 층간절연막 패턴(145)은 산화물-질화물-산화물로 이루어지는 것이 바람직하다.
상기 캐핑 패턴(180)에는 상기 게이트 전극(175)의 상부면을 노출시키는 제 1 게이트 콘택홀(185)이 형성된다. 상기 제 1 게이트 콘택홀(185)은 상기 게이트 전극(175)에 동작 전압을 인가하기 위해 형성되는 구조로서, 상기 게이트 패턴(190)의 끝부분 상부에 배치되는 것이 바람직하다.
상기 게이트 패턴(190)을 포함하는 반도체기판 상에는, 제 2 게이트 콘택홀(236) 및 접합영역 콘택홀(235)을 갖는 층간절연막 패턴(230)이 배치된다. 상기 제 2 게이트 콘택홀(236)은 상기 캐핑 패턴(180)에 형성된 상기 제 1 게이트 콘택홀(185)을 관통하도록 형성된다. 이에 따라, 상기 제 1 게이트 콘택홀(185)과 상기 제 2 게이트 콘택홀(236) 사이에는 상기 층간절연막 패턴(230)이 개재된다. 또한, 상기 접합영역 콘택홀(235)은 상기 게이트 패턴(190)의 일측에 배치된 상기 활성영역의 상부면을 노출시킨다. 상기 접합영역 콘택홀(235)에 의해 노출되는 상기 활성영역에는 드레인 접합영역(도시하지 않음)이 배치된다.
상기 제 2 게이트 콘택홀(236) 및 상기 접합영역 콘택홀(235)은 각각 게이트 콘택 도전막 패턴(245) 및 접합영역 콘택 도전막 패턴(240)으로 채워진다. 이에 따라, 상기 게이트 콘택 도전막 패턴(245)의 측벽과 상기 캐핑 패턴(180)의 측벽 사이에는 상기 층간절연막 패턴(230)이 개재된다. 또한, 상기 접합영역 콘택 도전막 패턴(240)은 상기 접합영역 콘택홀(235)을 통해 노출된 상기 드레인 접합영역에 접속한다.
앞서 설명한 것처럼, 상기 드레인 접합영역은 상기 게이트 패턴(190)의 일측의 활성영역에 배치되는데, 이때, 상기 게이트 패턴(190)의 다른 쪽의 활성영역에는 소오스 접합영역이 형성된다. 상기 소오스 접합영역은 공통 소오스 접합영역(215)을 형성하는 것이 바람직하다. 상기 공통 소오스 접합영역(215)은 상기 게이트 패턴(190)의 일측에 배치된 상기 활성영역 및 상기 활성영역 사이의 반도체기판(100)에 형성되는 불순물 영역이다. 이에 따라, 상기 게이트 패턴(190) 및 상기 활성영역이 교차하면서 형성되는 복수의 트랜지스터들은 상기 공통 소오스 접합영역(215)을 공통된 소오스로 갖는다. 이에 비해, 상기 드레인 접합영역은 상기 소자분리막 패턴(110)과 상기 게이트 패턴(190)에 의해 둘러싸인 활성영역에 형성되므로, 상기 트랜지스터와 동일한 갯수로 형성된다. 즉, 각각의 트랜지스터는 개별적으로 상기 드레인 접합영역을 갖는다.
상기 층간절연막 패턴(230)은 차례로 적층된 제 1 절연막 패턴(220) 및 제 2 절연막 패턴(221)인 것이 바람직하다. 상기 제 2 절연막 패턴(221)은 상기 게이트 패턴(190)이 형성된 반도체기판의 상부면을 평탄화하는 동시에 상기 게이트 패턴들(190) 각각을 절연시키는 역할을 한다. 이에 따라, 상기 제 2 절연막 패턴(221)은 산화막으로 형성하는 것이 바람직하다. 또한, 상기 제 1 절연막 패턴(220)은 식각 정지막의 역할을 하므로, 상기 제 2 절연막 패턴(221)에 대해 식각 선택비를 갖는 물질막으로 형성하는 것이 바람직하다. 이에 따라, 상기 제 1 절연막 패턴(220)은 질화막 또는 산화질화막으로 형성하는 것이 바람직하다.
본 발명에 따르면, 게이트 콘택홀 형성을 위한 층간절연막 패터닝 전에, 게이트 콘택홀이 형성될 영역의 캐핑 패턴을 미리 식각한다. 이에 따라, 층간절연막을 식각하는 동안 접합영역 또는 소자분리막 패턴이 식각되는 문제를 예방할 수 있다. 그 결과, 접합영역을 통한 누설전류의 문제를 최소화할 수 있는 반도체 장치를 제조할 수 있다.

Claims (20)

  1. 반도체기판에 활성영역을 한정하는 소자분리막 패턴을 형성하는 단계;
    상기 소자분리막 패턴을 포함하는 반도체기판 상에 차례로 적층되어, 상기 소자분리막 패턴 및 상기 활성영역을 가로지르는 게이트 전극 및 캐핑 패턴을 형성하는 단계;
    상기 캐핑 패턴을 관통하여, 상기 게이트 전극의 소정영역 상부면을 노출시키는 제 1 게이트 콘택홀을 형성하는 단계;
    상기 제 1 게이트 콘택홀을 포함하는 반도체기판 전면에 층간절연막을 형성하는 단계; 및
    상기 층간절연막을 패터닝하여, 상기 게이트 전극의 상부면을 노출시키는 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴을 형성하되, 상기 제 2 게이트 콘택홀은 상기 제 1 게이트 콘택홀을 관통하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 캐핑 패턴을 형성하는 단계는
    상기 소자분리막 패턴을 포함하는 반도체기판 전면에 차례로 적층된 게이트 도전막 및 캐핑 절연막을 형성하는 단계;
    상기 캐핑 절연막 상에, 상기 소자분리막 패턴 및 상기 활성영역을 가로지르는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 캐핑 절연막을 이방성 식각함으로써, 캐핑 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계; 및
    상기 반도체기판의 상부면이 노출되도록, 상기 캐핑 패턴을 식각 마스크로 사용하여 상기 게이트 도전막을 이방성 식각함으로써, 게이트 전극을 형성하는 단계를 포함하는 게이트 콘택 구조체 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 전극 및 상기 캐핑 패턴을 형성하기 전에, 상기 활성영역 상에 게이트 산화막을 형성하는 단계를 더 포함하는 게이트 콘택 구조체 형성 방법.
  4. 제 1 항에 있어서,
    상기 게이트 전극은 차례로 적층된 부유 전극, 게이트 층간절연막, 하부 제어 전극 및 상부 제어 전극으로 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  5. 제 1 항에 있어서,
    상기 캐핑 패턴은 산화막으로 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 게이트 콘택홀을 형성하는 단계는 상기 게이트 전극의 일측에 배치된 상기 소자분리막 패턴을 동시에 식각하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  7. 제 1 항에 있어서,
    상기 층간절연막은 차례로 적층된 제 1 절연막 및 제 2 절연막으로 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 절연막은 상기 제 2 절연막에 대해 식각 선택성을 갖는 물질막으로 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 2 절연막은 산화막으로 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  10. 제 1 항에 있어서,
    상기 층간절연막 패턴을 형성하는 단계는 상기 제 2 게이트 콘택홀을 형성함과 동시에 상기 게이트 전극 옆의 상기 활성영역을 노출시키는 접합영역 콘택홀을 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  11. 제 1 항에 있어서,
    상기 제 2 게이트 콘택홀은 상기 제 1 게이트 콘택홀보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  12. 제 1 항에 있어서,
    상기 층간절연막을 패터닝하는 단계는 상기 소자분리막 패턴 및 상기 활성영역에 대해 선택비를 갖는 식각 레서피를 사용하여 실시하는 것을 특징으로 하는 게이트 콘택 구조체 형성 방법.
  13. 제 1 항에 있어서,
    상기 층간절연막 패턴을 형성한 후, 상기 제 2 게이트 콘택홀을 채우는 게이트 콘택 도전막 패턴을 형성하는 단계를 더 포함하는 게이트 콘택 구조체 형성 방법.
  14. 반도체기판에 형성되어 활성영역을 한정하는 소자분리막 패턴;
    상기 소자분리막 패턴 및 상기 활성영역을 가로지르면서, 상기 반도체기판 상에 배치되는 게이트 전극;
    상기 게이트 전극의 소정영역 상부면을 노출시키는 제 1 게이트 콘택홀을 구비하면서, 상기 게이트 전극 상에 배치되는 캐핑 패턴;
    상기 게이트 전극 및 상기 캐핑 패턴을 덮되, 상기 제 1 게이트 콘택홀을 관통하여 상기 게이트 전극의 상부면을 노출시키는 제 2 게이트 콘택홀을 구비하는 층간절연막 패턴; 및
    상기 제 2 게이트 콘택홀을 통해, 상기 게이트 전극의 상부면에 접속하는 게이트 콘택 도전막 패턴을 포함하는 것을 특징으로 하는 게이트 콘택 구조체.
  15. 제 14 항에 있어서,
    상기 게이트 콘택 도전막 패턴 및 상기 캐핑 패턴의 측벽 사이에는 상기 층간절연막 패턴이 개재되는 것을 특징으로하는 게이트 콘택 구조체.
  16. 제 14 항에 있어서,
    상기 층간절연막 패턴은 제 1 절연막 패턴 및 제 2 절연막 패턴으로 구성되는 것을 특징으로 하는 게이트 콘택 구조체.
  17. 제 16 항에 있어서,
    상기 제 1 절연막 패턴은 상기 제 2 절연막 패턴에 대해 식각 선택성을 갖는 물질막인 것을 특징으로 하는 게이트 콘택 구조체.
  18. 제 16 항에 있어서,
    상기 제 2 절연막 패턴은 산화막인 것을 특징으로 하는 게이트 콘택 구조체.
  19. 제 14 항에 있어서,
    상기 게이트 전극의 일측에는 공통 소오스 접합영역이 배치되는 것을 특징으로 하는 게이트 콘택 구조체.
  20. 제 14 항에 있어서,
    상기 게이트 전극은 부유 전극, 게이트 층간절연막 패턴, 하부 제어 전극 및 상부 제어 전극이 차례로 적층된 비휘발성 메모리 소자의 게이트 전극인 것을 특징으로 하는 게이트 콘택 구조체.
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