KR20010073571A - 반도체 장치 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 장치의 게이트 전극 형성 방법에 관한 것이다.
게이트 절연막 위에 폴리실리콘막과 금속 실리사이드막 및 마스크 절연막을 차례로 적층하는 단계, 패터닝 작업을 통해 상기 마스크 절연막, 금속 실리사이드막, 폴리실리콘막이 겹쳐져 이루어진 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계, 상기 스페이서를 포함하는 게이트 전극 패턴 위로 층간 절연막을 형성하는 단계, 상기 층간 절연막에 콘택 패드용 홀을 형성하는 단계, 상기 홀에 도전막 콘택 패드를 채워넣는 단계를 구비하되, 상기 게이트 전극 패턴을 형성하는 단계에는 상기 패턴의 금속 실리사이드층의 측벽을 식각하기 위한 세부 단계가 구비되는 것을 특징으로 한다.
따라서, 게이트 전극 패턴의 도전층 위쪽의 금속 실리사이드층의 폭만 줄어들게 되므로 이후 콘택 패드가 형성될 때 게이트 전극 상부에서의 콘택 패드와의 단락 위험성이 가장 큰 부분에서 단락을 피할 수 있게 된다.

Description

반도체 장치 형성 방법 {A Method of Forming Semiconductor Devices}
본 발명은 반도체 장치를 형성하는 방법에 관한 것으로, 보다 상세하게는 게이트 전극 형성 후 게이트 전극 사이로 콘택 패드나 콘택을 형성할 때 게이트 전극과 콘택 등과의 사이에 단락이 일어나지 않도록 하는 반도체 장치 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화 경향에 따라 개별 소자의 크기와 배선의 폭, 배선 및 소자들 사이의 거리도 좁아지고 있다. 또한, 소자 고집적화를 위한 소자 구성과 배선의 입체화에 따라 콘택 형성의 중요성도 커지고 있다. 그러나 콘택의 형성을 위한 면적도 좁아지기 때문에 정확한 위치에 정확한 크기로 콘택을 형성하기는 점차 어려워지고 있다.
이런 어려움을 극복하기 위한 방법의 하나로 자기 정렬 방식을 사용하고 있다. 도1은 종래의 기술에서 게이트 전극 및 콘택 패드 형성 상태를 나타낸 일 예이다. 도1과 같은 상태를 형성하기 필드 절연막이 형성된 반도체 기판(10)에 게이트 절연막을 형성하고 폴리실리콘막(12) , 금속 실리사이드막(14) 및 마스크 절연막(16)을 차례로 적층한다. 다음으로, 패터닝 작업을 통해 게이트 전극을 형성한 상태에서 패턴 측벽의 스페이서(18) 형성을 위해 스페이서 절연막층을 콘포말(Conformal)하게 적층하고 전면 이방성 식각을 실시한다. 그리고, 층간 절연막(22)을 적층한 다음 직접 혹은 평탄화한 상태로 콘택 패드용 홀을 식각 형성하고 도전층으로 홀을 채워 콘택 패드(24)를 형성하게 된다.
그러나 도면에 나타난 바와 같이 게이트 전극 패터닝에서는 게이트 전극의 측벽은 수직에 가깝게 식각되는 반면에 콘택 패드용 홀을 식각 형성할 때 상부 포토레지스트 콘택 패턴을 사용하여 깊은 홀을 형성하게 되고, 동시에 게이트 전극의 캡핑막 및 측벽 스페이서를 함께 식각 마스크로 이용하는 자기 정렬 방식을 사용하므로 콘택 패드용 홀은 식각된 측벽이 경사를 가지면서 폭이 줄어드는 형태가 된다. 따라서 게이트 전극의 위쪽에서는 콘택 패드(24)와 금속 실리사이드막(14)으로 이루어진 게이트 전극 상부 사이의 거리가 매우 가까와지게 된다. 그리고 홀의 형성 위치에 노광 정렬상의 잘못이 있는 경우에는 홀을 형성하는 과정에서 게이트 전극과 콘택 패드 사이의 도전층의 거리가 너무 가까와지거나 접촉되어 불량을 발생시키는 경우가 있었다.
노광을 위한 콘택 패턴의 크기를 줄이거나 정렬 오차를 줄이는 것은 한계가 있는 상황이라는 것을 전제하면, 콘택 패드와 게이트 전극의 절연 파괴의 문제를 방지하기 위해서 게이트 패턴의 크기를 줄이고, 게이트 전극의 측벽 스페이서나 캡핑막을 두껍게 형성하는 방법을 고려할 수 있다. 그러나, 게이트 전극의 폭을 줄이는 데에 따른 단채널 효과(short channel effect) 고온 캐리어 효과(hot carrier effect) 등의 문제 발생이 심화되고, 필드 절연막 위쪽에 걸쳐 형성되는 패싱 트랜지스터 지역의 게이트 전극의 크기도 작아져서 게이트 신호 전달에도 문제가 생길 수 있다.
본 발명은 상술한 바와 같이 종래의 콘택 패드 형성시 게이트 전극의 수직적 형태와 콘택 패드 홀 경사를 가진 식각 형태로 인하여 게이트 전극 위쪽에서 콘택 패드와 게이트 전극 사이가 가까와지고 절연이 이루어지지 않는 문제를 해결할 수 있는 새로운 게이트 전극 형성 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 기술에 따르는 일 예에서 게이트 전극 및 콘택 패드 형성 상태를 나타낸 공정 단면도이다.
도2는 디램 반도체 장치의 한 셀에서 본 발명의 실시예에 따라 게이트 전극 패턴이 형성된 상태를 나타내는 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
10: 기판 11: 필드 절연막
12: 폴리실리콘막 14: 금속 실리사이드막
16: 마스크 절연막 18: 스페이서
22: 층간절연막 24: 패드
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 게이트 전극 형성 방법은 게이트 절연막 위에 폴리실리콘막과 금속 실리사이드막 및 마스크 절연막을 차례로 적층하는 단계, 패터닝 작업을 통해 상기 마스크 절연막, 금속 실리사이드막, 폴리실리콘막이 겹쳐져 이루어진 게이트 전극 패턴을 형성하는 단계, 상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계, 상기 스페이서를 포함하는 게이트 전극 패턴 위로 층간 절연막을 형성하는 단계, 상기 층간 절연막에 콘택 패드용 홀을 형성하는 단계, 상기 홀에 도전막 콘택 패드를 채워넣는 단계를 구비하되, 상기 게이트 전극 패턴을 형성하는 단계에는 상기 패턴의 금속 실리사이드층의 측벽을 식각하기 위한 세부 단계가 구비되는 것을 특징으로 한다.
본 발명에서 금속 실리사이드층의 측벽을 식각하기 위한 세부 단계는 상기 게이트 전극 패턴이 일단 비등방성 식각을 통해 수직 측벽을 가지고 형성된 상태에서 금속 실리사이드층에 대한 선택성이 큰 식각물질을 사용하여 추가적으로 등방성 식각을 실시하는 방식으로 갖추어지거나, 금속 실리사이드막까지 게이트 전극 패터닝용 식각을 실시한 다음에, 또는 금속 실리사이드막을 패터닝하는 식각 단계에서 동시에 이루어질 수도 있다. 이런 단계에서 측벽 식각의 효과는 금속 실리사이드막 외에 다른 게이트 전극 패턴을 이루는 층에도 미칠 수 있다. 그러나, 금속 실리사이드막의 측벽 식각량이 다른 층에 대한 식각량보다 크도록 한다.
본 발명에서는 또한 해당 셀의 채널을 형성하도록 하는 억세싱 트랜지스터(acessing TR)보다 패싱 트랜지스터(passing TR)에서 측벽 식각량이 크게 되도록 하는 것이 바람직하다.
이하 도면을 참조하면서 실시예를 통해 본 발명을 좀 더 살펴보기로 한다.
도2는 디램 반도체 장치의 한 셀에서 본 발명의 실시예로 게이트 전극 패턴이 형성된 단면을 나타내는 도면이다. 게이트 전극 패턴은 종래와 마찬가지로 기판(10)에 필드 절연막(11)을 형성하고 게이트 절연막을 형성한 상태에서 위로 폴리실리콘층(12)과 금속 실리사이드막(14)으로서 텅스텐 실리사이드막 및 마스크 절연막(16)으로서 실리콘 질화막이 겹쳐져서 이루어진다. 측벽 스페이서가 형성되기 전의 상태에서 측벽에 대한 식각이 이루어져 텅스텐 실리사이드에 대한 측벽 식각이 두드러지게 나타나고 있다.
이런 상태의 형성을 위해서 이루어지는 공정의 한 예를 살펴보면, 캡핑용 실리콘 질화막 위로 포토레지스트를 적층하고 노광하여 포토레지스트로 이루어진 콘택 패드 패턴을 형성한다. 그리고 이를 식각 마스크로 먼저 실리콘 질화막을 식각하여 패터닝한다. 다음으로 텅스텐 실리사이드를 식각할 때에는 염소 및 SF6가스를 식각용 소오스 가스로 사용하고 고주파 전력을 이용하여 플라즈마로 형성시켜 식각이 이루어지게 한다. 그리고 하층 폴리실리콘을 패터닝하는 식각에서는 염소와 산소를 공급하면서 플라즈마를 형성하여 식각이 이루어지게 한다. 기판 베이스에는 별도의 전압이 인가되어 전기장을 형성한다. 이 전기장은 식각 물질 입자에 방향성을 주어 이방성을 강화시키는 역할을 한다.
텅스텐 실리사이드를 형성하는 단계에서는 기판 베이스에 인가되는 전압을 낮추어 식각 단계에서 이방성을 약화시키고 등방성을 띄도록 한다. 경우에 따라서는 캡핑층을 패터닝 식각한 상태에서 식각 설비에 전기장 형성을 위한 전압을 전혀 인가하지 않고 플라즈마 건식 식각을 등방성으로 진행할 수도 있다. 다음으로 폴리실리콘층이 드러나면 식각의 조건을 바꾸어 이방성 식각을 실시한다. 폴리실리콘층에 대해서는 식각 소오스 가스로 염소와 산소를 공급한다.
폴리실리콘층까지 게이트 전극 패터닝 식각이 이루어지면 후속적으로 세정 공정을 실시하는데 세정 공정에서도 텅스텐 실리사이드층에 대한 측벽 식각이 우세하게 이루어지도록 세정 공정의 세정액을 사용할 수 있다. 등방성 식각에서는 전형적인 언더 컷 현상이 이루어지는데 캡핑막 아래로 금속 실리사이드막이 깊이 패어지는 형태를 가질수록 게이트 전극 상부 폭이 줄어들게 되므로 후속 공정에서 형성될 콘택 패드와 접촉될 가능성이 줄어든다. 다른 측면에서 보면 콘택 패드 형성을 위한 홀을 만드는 과정에서 노광 마아진이 늘어난다.
식각 조건을 조절함에 의해 셀에서 억세싱 트랜지스터와 패싱 트랜지스터의 측벽 식각량을 다르게 할 수 있다. 이는 필드 절연막이 실리콘 기판보다 볼록하게 형성되는 경우에 패싱 트랜지스터는 볼록한 필드 절연막 위쪽으로 걸쳐서 형성되므로 위쪽에 있다는 특성을 이용하는 것이다. 이방성 식각이 이루어질 때 기판 저면은 식각 물질 입자의 하전량이 적어도 일시적으로 누적되어 후속 식각 물질 입자를 휘게 하고 측벽을 침식할 수 있다. 이 경우 침식량은 하부일수록 늘어난다. 따라서, 식각 장비의 전기장 형성용 전압의 크기를 조절하여 등방성 식각의 정도와 하부 폭 침식을 조절할 수 있는 것이다.
후속적으로 게이트 전극 패턴 측벽에 스페이서를 형성하는 방법은 콘포막하게 게이트 전극 패턴 위로 실리콘 질화막 같은 절연막을 적층하고 전면적 이방성 식각을 실시하여 패턴 측벽 스페이서만 남기는 것이 일반적이다. 다음으로 층간 절연막을 적층하고 콘택 패드 홀을 노광 및 식각을 통해 형성하고 홀을 도전층 대개는 폴리실리콘으로 채워 콘택 패드를 형성하는 방법은 종래와 동일한 형태가 된다.
본 발명에 따르면, 게이트 전극 패턴의 도전층 위쪽의 금속 실리사이드층의 폭만 줄어들게 되므로 이후 콘택 패드가 형성될 때 게이트 전극 상부에서의 콘택 패드와의 단락 위험성이 가장 큰 부분에서 단락을 피할 수 있게 된다. 동시에 게이트 전극 하부의 폭은 유지가 되므로 단채널 효과나 고온 캐리어 효과에 따른 문제를 피할 수 있다.

Claims (3)

  1. 기판에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 폴리실리콘막과 금속 실리사이드막 및 마스크 절연막을 차례로 적층하는 단계,
    패터닝 작업을 통해 상기 마스크 절연막, 상기 금속 실리사이드막, 상기 폴리실리콘막이 겹쳐져 이루어진 게이트 전극 패턴을 형성하는 단계,
    상기 게이트 전극 패턴 측벽에 절연막 스페이서를 형성하는 단계,
    상기 스페이서를 포함하는 게이트 전극 패턴 위로 층간 절연막을 형성하는 단계,
    상기 층간 절연막에 콘택 패드용 홀을 형성하는 단계,
    상기 홀에 도전막 콘택 패드를 채워넣는 단계를 구비하는 반도체 장치 형성 방법에 있어서,
    상기 게이트 전극 패턴을 형성하는 단계에는 상기 게이트 전극 패턴의 금속실리사이드층의 측벽을 식각하기 위한 세부 단계가 구비되는 것을 특징으로 하는 반도체 장치 형성 방법.
  2. 제 1 항에 있어서,
    상기 세부 단계는 상기 게이트 전극 패턴을 형성하는 단계에서 이방성 식각을 통해 게이트 전극 패턴이 형성된 상태에서 상기 금속 실리사이드층에 특히 적합한 식각 물질을 사용하여 등방성 식각을 실시하는 것임을 특징으로 하는 반도체 장치 형성 방법.
  3. 제 1 항에 있어서,
    상기 세부 단계는 상기 마스크 절연막에 이어 상기 금속 실리사이드막을 패터닝 식각하면서 등방성 식각을 실시하는 형태로 이루어지는 것을 특징으로 하는 반도체 장치 형성 방법.
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