KR20110114030A - 플래시 메모리 장치의 제조 방법 - Google Patents
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Abstract
플래시 메모리 장치의 제조 방법 및 이에 따라 제조된 플래시 메모리 장치가 제공된다. 플래시 메모리 장치의 제조 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 순서대로 적층하고, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 이방성 식각하여 터널 절연막의 상부면을 노출시키는 게이트 구조물들을 형성하고, 게이트 구조물들을 형성하는 동안 손상된 터널 절연막의 노출된 상부면을 불화암모늄을 포함하는 반응가스와 반응시켜, 터널 절연막의 노출된 상부면에 반응 부산물을 형성하고, 반응 부산물을 제거하는 것을 포함한다.
Description
본 발명은 플래시 메모리 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 신뢰성이 보다 향상된 플래시 메모리 장치의 제조 방법에 관한 것이다.
플래시 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 프로그램(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 장치다. 이에 따라 최근 다양한 분야에서 플래시 메모리 장치의 수요가 증가하고 있다.
플래시 메모리 장치는 단위 셀을 구성하는 기억 저장층의 종류에 따라 플로팅 게이트(floating gate)형 플래시 메모리 장치와 차지 트랩(charge trap)형 플래시 메모리 장치 등으로 구분될 수 있다.
플로팅 게이트형 플래시 메모리 장치는 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 적층된 컨트롤 게이트를 포함하는 스택형 게이트 구조를 가질 수 있다. 이러한 구조의 플래시 메모리 장치는 플로팅 게이트(floating gate)에 전하를 주입하는 프로그램 단계를 통해 메모리 셀의 문턱 전압을 상승시키거나, 플로팅 게이트로부터 반도체 기판으로 전하를 방출하는 소거 단계를 통해 메모리 셀의 문턱 전압을 감소시킬 수 있으며, 이러한 문턱 전압의 변화를 이용하여 메모리 셀에 데이터를 독출할 수 있다.
플래시 메모리 장치가 프로그램 및 소거 동작을 수행할 때 전하들은 터널 산화막을 통해 플로팅 게이트에 주입되거나 방출되기 때문에, 플래시 메모리 장치의 신뢰성은 터널 산화막 특성에 많은 영향을 받을 수 있다. 그런데, 플래시 메모리 장치의 제조 공정 동안, 터널 산화막은 건식 식각 및 세정 공정 등에 의해 손상될 수 있으며, 이에 따라, 터널 산화막 특성이 열화되어 플래시 메모리 장치의 신뢰성이 저하될 수 있다.
본원 발명이 해결하려는 과제는 신뢰성이 보다 향상된 플래시 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법은 반도체 기판 상에 터널 절연막, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 순서대로 적층하고, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 이방성 식각하여 터널 절연막의 상부면을 노출시키는 게이트 구조물들을 형성하고, 게이트 구조물들을 형성하는 동안 손상된 터널 절연막의 노출된 상부면을 불화암모늄을 포함하는 반응가스와 반응시켜, 터널 절연막의 노출된 상부면에 반응 부산물을 형성하고, 반응 부산물을 제거하는 것을 포함한다.
본 발명의 실시예들에 따르면, 게이트 구조물의 측벽 프로파일을 변형을 최소화하면서, 터널 절연막 표면의 손상층을 제거할 수 있다. 이에 따라, 플래시 메모리 장치의 동작시 터널 절연막 표면의 손상층이 트랩 사이트로 이용되어, 메모리 셀의 문턱 전압을 변동시키는 것을 방지할 수 있다. 따라서, 플래시 메모리 장치의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법을 나타내는 순서도이다.
도 2는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법에서 손상된 산화층을 제거하는 방법을 나타내는 순서도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 제조 방법 손상된 산화층을 제거하는 방법을 나타내는 순서도이다.
도 12는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법에 의해 제조된 플래시 메모리 장치의 사시도이다.
도 13은 도 12의 A 부분을 나타내는 도면이다.
도 14a 및 도 14b는 플래시 메모리 장치들의 HTS(hot temperature stress) 특성을 보여주는 그래프들이다.
도 15는 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명에 따른 플래시 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 평면도이다.
도 3 내지 도 7은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법에서 손상된 산화층을 제거하는 방법을 나타내는 순서도들이다.
도 9 내지 도 11은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 제조 방법 손상된 산화층을 제거하는 방법을 나타내는 순서도이다.
도 12는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법에 의해 제조된 플래시 메모리 장치의 사시도이다.
도 13은 도 12의 A 부분을 나타내는 도면이다.
도 14a 및 도 14b는 플래시 메모리 장치들의 HTS(hot temperature stress) 특성을 보여주는 그래프들이다.
도 15는 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 17은 본 발명에 따른 플래시 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법 및 이에 따라 제조된 플래시 메모리 장치에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법을 나타내는 순서도이다. 도 2는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법을 설명하기 위한 평면도이다. 도 3 내지 도 7은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법은, 반도체 기판 상에 터널 절연막, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 순서대로 형성하고(S100), 적층된 막들을 패터닝하여 게이트 구조물들 및 게이트 구조물들 사이의 터널 절연막 표면에 손상된 산화층을 형성하고(S200), 손상된 산화층을 제거하는 것(S300)을 포함한다.
보다 상세하게, 도 1, 도 2 및 도 3 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법에 대해 설명한다.
도 1, 도 2 및 도 3을 참조하면, 반도체 기판(100) 상에 터널 절연막(110) 및 플로팅 게이트 도전막(120)을 형성한다.
반도체 기판(100)은, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다.
터널 절연막(110)은 예를 들어, 열산화 공정을 통해 실리콘 산화막(SiO2)으로 형성될 수 있다. 또한, 터널 절연막(110)은 Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합층으로 형성될 수도 있다. 이러한 터널 절연막(110)은 화학 기상 증착(CVD: Chemical Vapor Deposition) 또는 원자층 증착(ALD: Atomic Layer Deposition) 방법 등을 이용하여 형성할 수 있다. 또한, 터널 절연막(110)은 예를 들어, 약 50 내지 100Å의 두께를 가질 수 있다.
플로팅 게이트 도전막(120)은 터널 절연막(110)의 표면 상에 폴리실리콘막을 증착하여 형성될 수 있으며, 폴리실리콘막을 증착하는 동안, 인(Phosphorus) 또는 붕소(Boron)과 같은 불순물(dopant)이 도우핑될 수 있다. 또한, 플로팅 게이트 도전막(120)은 예를 들어 약 800 내지 1000Å의 두께를 가질 수 있다.
도 1, 도 2 및 도 4를 참조하면, 반도체 기판(100)에 활성 영역들을 정의하는 소자분리막(102)을 형성한다.
상세히 설명하면, 플로팅 게이트 도전막(120) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(100)에 활성 영역을 정의하는 트렌치를 형성한다. 활성 영역은 트렌치에 의해 라인 형태로 정의될 수 있다. 트렌치는 이방성 식각 공정의 특성에 의해 하부로 갈수록 폭이 좁아지는 측벽 프로파일을 가질 수 있다. 트렌치를 형성함에 따라, 반도체 기판(100)의 활성 영역 상에 터널 절연막 패턴(111) 및 플로팅 게이트 패턴(121)이 형성될 수 있다. 라인 형태의 활성 영역을 정의함과 동시에 터널 절연막 패턴(111) 및 플로팅 게이트 패턴(121)이 형성되므로, 이 단계에서 터널 절연막 패턴(111) 및 플로팅 게이트 패턴(121)은 라인 형태를 가질 수 있다.
이 후, 절연 물질을 증착하여 트렌치를 채우는 절연막을 형성한다. 절연막은 예를 들어, BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, O3-TEOS막 및 USG막 중 적어도 어느 하나로 형성될 수 있다. 절연막은 우수한 단차 도포성을 제공하는 박막 형성 기술들 중의 적어도 한가지를 사용하여 형성될 수 있다. 예를 들어, CVD(chemical vapor deposition), SACVD(subatmospheric CVD), LPCVD(Low Pressure CVD), PECVD(Plasma Enhanced CVD) 및 PVD(physical vapor deposition)와 같은 증착 방법을 수행하여 형성될 수 있다.
이후, 플로팅 게이트 패턴(121)의 상면이 노출될 때까지 절연막을 평탄화하여, 트렌치 내에 소자분리막(102)을 형성한다. 이와 같이 플로팅 게이트 패턴(121)을 형성한 후에 소자분리막(102)이 형성되므로, 플로팅 게이트 패턴(121)의 측벽은 소자분리막(102)과 직접 접촉될 수 있다. 이 때, 소자분리막(102)의 상부를 리세스함으로써 플로팅 게이트 패턴(121)의 하부 측벽이 소자분리막(102)과 직접 접촉될 수 있다. 다시 말해, 소자분리막(102)의 상부를 이방성 식각하여 플로팅 게이트 패턴(121)의 상부 측벽을 노출시킨다. 또한, 소자분리막(102)을 리세스할 때, 터널 절연막 패턴(111)은 노출되지 않는다. 플로팅 게이트 패턴(121)의 측벽 일부를 노출시킴으로써, 도 5를 참조하여 설명될 플로팅 게이트 패턴(121) 상의 게이트간 절연막(130)과 플로팅 게이트 패턴(121) 간의 접촉 면적을 증가시킬 수 있다.
한편, 이방성 식각 공정을 통해 소자분리막(102)의 상부를 리세스시키는 동안, 소자 분리막(102)의 중앙 부분이 함몰될 수도 있다. 또한. 소자 분리막(102)의 상부를 리세스시키는 동안, 플로팅 게이트 패턴(121)의 모서리 부분들이 라운딩 처리될 수 있다.
도 1, 도 2 및 도 5를 참조하면, 플로팅 게이트 패턴(121) 상에 게이트간 절연막(130) 및 컨트롤 게이트 도전막(140)을 형성한다.
구체적으로, 게이트간 절연막(130) 및 컨트롤 게이트 도전막(140)은 단차 도포성이 우수한 증착 기술을 이용하여 플로팅 게이트 패턴(121) 및 소자 분리막(102) 상에 순서대로 컨포말하게 형성될 수 있다. 즉, 게이트간 절연막(130)은 플로팅 게이트 패턴(121) 및 소자분리막(102)의 상면을 컨포말하게 덮을 수 있다. 그리고, 컨트롤 게이트 도전막(140)은 게이트간 절연막(130) 상에 컨포말하게 형성되어, 플로팅 게이트 패턴들(121) 사이를 채울 수 있다.
게이트간 절연막(130)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 게이트간 절연막(130)은 유전율을 높이기 위해 하부 산화막/질화막/상부 산화막의 적층 구조를 가질 수도 있다. 하부 및 상부 산화막은, 예를 들어, Al2O3, HfO2, ZrO2, La2O3, Ta2O3, TiO2, SrTiO3(STO), (Ba,Sr)TiO3(BST) 및 이들의 복합층 등과 같은 고유전율의 금속 산화물로 이루어질 수 있으며, 질화막은 실리콘 질화막(SixNy, x, y는 양의 정수)으로 이루어질 수 있다.
컨트롤 게이트 도전막(140)은 불순물이 도우핑된 폴리실리콘 또는 금속막을 증착하여 형성될 수 있다. 금속막은 예를 들어, 텅스텐 또는 몰리브덴 등의 금속막과, 티타늄질화막, 탄탈늄질화막, 텅스텐질화막 또는 티타늄알루미늄질화막등의 도전성 금속질화막과, 금속실리사이드막 중에서 선택된 적어도 하나로 형성될 수 있다.
도 1, 도 2 및 도 6을 참조하면, 반도체 기판(100) 상에 적층된 플로팅 게이트 패턴(121), 게이트간 절연막(130) 및 컨트롤 게이트 도전막(140)을 패터닝하여, 반도체 기판(100) 상에 게이트 구조물들(150)을 형성한다(S200).
게이트 구조물(150)은, 컨트롤 게이트 도전막(140) 상에 활성 영역을 가로지르는 마스크 패턴(미도시)을 형성한 후, 마스크 패턴을 이용하여 플로팅 게이트 패턴(121), 게이트간 절연막(130) 및 컨트롤 게이트 도전막(140)을 이방성 식각함으로써 형성될 수 있다. 또한, 게이트 구조물들(150)을 형성하기 위한 이방성 식각 공정에 의해 게이트 구조물들(150) 사이의 터널 절연막 패턴(111)의 표면이 노출될 수 있다. 게이트 구조물(150)을 형성하기 위한 이방성 식각 공정으로는 플라즈마를 이용한 반응성 이온 식각 공정이 수행될 수 있다.
게이트 구조물들(150)을 형성함에 따라, 활성 영역을 가로지르는 컨트롤 게이트 전극(142)이 형성될 수 있으며, 활성 영역 상에 플로팅 게이트 전극(122)이 국소적으로 형성될 수 있다. 이방성 식각 공정을 통해 형성된 게이트 구조물(150)의 하부 폭은 상부 폭보다 작을 수 있으며, 게이트 구조물(150)은 경사진 측벽 프로파일을 가질 수 있다. 그리고, 게이트 구조물들(150) 간의 간격(또는 게이트 구조물(150)의 폭)은 예를 들어 약 30 내지 40nm일 수 있다.
또한, 게이트 구조물들(150)을 형성함에 따라, 게이트 구조물들(150) 사이의 터널 절연막 패턴(111)이 노출될 수 있다. 이에 따라, 활성 영역 전체를 덮고 있는 터널 절연막 패턴(111)은 게이트 구조물(150) 아래의 제 1 부분(111a)과, 게이트 구조물들(150) 사이의 제 2 부분(111b)으로 구분될 수 있다. 그리고, 이방성 식각 공정 동안 터널 절연막 패턴(111)의 제 2 부분(111b)의 일부가 식각될 수 있다. 또한, 터널 절연막 패턴의 제 2 부분(111b)은 게이트 구조물(150)에 인접한 가장자리 부분보다 중심부분에서 보다 식각될 수 있으며, 터널 절연막 패턴(111)의 제 2 부분(111b)은 라운드진 상면을 가질 수 있다. 즉, 터널 절연막 패턴(111)의 제 2 부분(111b)의 상면은 소정의 곡률 반경을 가질 수 있다.
한편, 플라즈마를 이용한 이방성 식각 공정을 통해 게이트 구조물(150)을 형성함에 따라, 게이트 구조물(150)의 표면이 손상될 수 있다. 또한, 실리콘 산화막으로 이루어진 터널 절연막 패턴(111)의 제 2 부분(111b)의 표면이 플라즈마에 의해 손상될 수 있다. 즉, 게이트 구조물들(150)을 형성한 후, 게이트 구조물들(150) 사이에 노출된 터널 절연막 패턴(111)의 표면에는 플라즈마에 의해 손상된 산화층(160, damaged oxide layer)이 존재할 수 있다. 이와 같이 터널 절연막 패턴(111)의 표면에 잔류하는 손상된 산화층(160)은 예를 들어, 불안정한 Si-O 및 Si-H 결합들을 가질 수 있으며, 이러한 불안정한 결합들은 플래시 메모리 장치의 동작 시 원하지 않은 트랩 사이트(trap site)로 작용할 수 있다.
즉, 플래시 메모리 장치의 프로그램 동작시 플로팅 게이트 전극(122)으로 전하들이 주입됨과 동시에 손상된 산화층(160)에 전하들이 트랩될 수 있으며, 손상된 산화층(160)에 트랩된 전하들은 프린지 필드(fringe field)에 의해 플래시 메모리 장치의 문턱 전압을 상승시킬 수 있다. 또한, 손상된 전하층(160)에 트랩된 전하들은 열악한 환경(예를 들어, 고온 조건)에서 쉽게 방출될 수 있으며, 손상된 산화층(160)에서 전하들의 방출은 플래시 메모리 장치의 문턱전압을 감소시킬 수 있다. 즉, 손상된 산화층(160)은 고온의 환경에서 플래시 메모리 소자의 데이터 보유(data retention) 특성을 떨어뜨리고, 메모리 셀의 문턱전압의 분포를 증가시킬 수 있다. 이에 따라, 게이트 구조물들(150)을 형성한 후, 도 1에 도시된 바와 같이, 손상된 산화층(160)을 제거하는 공정이 요구된다(S300).
한편, 게이트 구조물들(150)을 형성한 후에는, 이방성 식각 공정에서 발생된 잔여물(residue)을 제거하는 공정이 수행될 수 있다. 잔여물을 제거하는 공정으로는 세정액을 이용한 습식 식각 공정이 수행될 수 있다. 그러나, 등방성 식각 공정인 습식 식각 공정은 공정 조건을 정확하게 조절하기 어려워 게이트 구조물들(150)의 측벽 프로파일을 변형시킬 수 있으며, 손상된 산화층(160)을 완전히 제거하기 어렵다. 이에 따라, 손상된 산화층(160)의 제거 공정은 게이트 구조물(150)의 측벽 프로파일을 변형을 최소화해야 하며, 식각 공정 조건을 용이하게 조절할 수 있어야 한다.
본 발명의 실시예들에서는 게이트 구조물들(150)을 형성한 후, 화학적 식각 공정(chemical etch process)을 통해 손상된 산화층(160)을 제거한다. 손상된 산화층(160)의 제거 방법에 대해서는 도 7a, 도 7b와 도 8 내지 도 10을 참조하여 보다 상세히 설명된다.
또한, 게이트 구조물들(150)을 형성한 후에, 게이트 구조물들(150) 표면의 식각 손상을 치유(curing)하기 위해 산소 플라즈마 처리(O2 plasma treatment) 공정이 실시될 수 있다. 그러나, 산소 플라즈마 처리 공정시 고 에너지의 산소 이온은 터널 절연막 패턴(111)으로 침투하여 손상된 산화층(160)의 두께를 더 증가시킬 수 있다. 이에 따라, 손상된 산화층(160) 제거 공정은 게이트 구조물들(150)의 표면을 큐어링한 후에 수행될 수 있다.
도 1, 도 2 및 도 7을 참조하면, 손상된 산화층(160)의 제거 공정을 수행함에 따라, 게이트 구조물들(150) 사이에 노출된 터널 절연막 패턴(111) 상에서 손상된 산화층(160)이 제거된다. 이 때, 손상된 산화층(160)이 화학적 반응에 의해 제거되므로, 게이트 구조물들(150) 사이에서 터널 절연막 패턴(111)이 소정 두께 감소될 수 있다. 다시 말해, 게이트 구조물들(150) 사이에 위치하는 터널 절연막 패턴(111)의 제 2 부분(111b)의 두께가, 게이트 구조물(150) 아래에 위치하는 터널 절연막 패턴(111)의 제 1 부분(111a)의 두께보다 얇아질 수 있다. 예를 들어, 터널 절연막 패턴(111)의 제 2 부분(111b)의 두께는, 터널 절연막 패턴(111)의 제 1 부분(111a)의 두께의 약 80% 내지 50%일 수 있다. 예를 들어, 터널 절연막 패턴(111)의 제 1 부분(111a)의 두께가 약 50 내지 100Å의 두께를 가질 때, 제 2 부분(111b)의 두께는 약 30 내지 80Å의 두께를 가질 수 있다. 또한, 터널 절연막 패턴(111)의 제 2 부분(111b)은 라운드진 상면을 가질 수 있으며, 이에 따라 터널 절연막 패턴(111)의 제 2 부분(111b)은 중심 영역보다 가장지리 영역에서 보다 두꺼울 수 있다. 또한, 손상된 산화층을 제거한 후, 터널 절연막 패턴(111)의 제 2 부분(111b)의 상면은, 손상된 산화층을 제거하기 전에 터널 절연막 패턴(111)의 제 2 부분(111b) 상면의 곡률반경보다 작은 곡률반경을 가질 수 있다.
이후, 게이트 구조물들(150) 사이의 반도체 기판(100)에 불순물을 도핑하여 불순물 영역(미도시)을 형성할 수 있다. 또한, 게이트 구조물들(150)을 형성시 이용된 마스크 패턴을 제거하는 애싱 공정 및 스트립 공정이 수행될 수 있다. 즉, 손상된 산화층(160)을 제거한 후에 NH4OH, H2O2 및 H2O이 혼합된 SC1 용액을 이용하여 게이트 구조물들(150)이 형성된 반도체 기판(100)을 세정할 수 있다.
이하, 도 7a, 도 7b 및 도 8 내지 도 10을 참조하여, 본 발명의 실시예들에 따른 손상된 산화층의 제거 공정에 대해 상세히 설명한다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 플래시 메모리 장치의 제조 방법에서 손상된 산화층을 제거하는 방법을 나타내는 순서도들이다. 도 8 내지 도 10은 본 발명의 다른 실시예에 따른 플래시 메모리 장치의 제조 방법 손상된 산화층을 제거하는 방법을 나타내는 도면들로서, 도 6 및 도 7의 A 부분을 나타낸다.
도 8a, 도 8b 및 도 9 내지 도 11에 도시된 실시예들에 따르면, 손상된 산화층의 제거 공정은 플라즈마를 이용하여 형성된 불화암모늄을 포함하는 반응가스를 손상된 산화층과 반응시키는 것을 포함한다.
구체적으로, 도 8a 및 도 6을 참조하면, 밀폐된 챔버 내에 게이트 구조물들(150) 및 손상된 산화층(160)이 형성된 반도체 기판(100)을 위치시킨다(S311).
도 8a 및 도 9를 참조하면, 밀폐된 챔버 내에서 불화암모늄 반응 가스를 생성한다(S312). 상세하게, 불화암모늄 반응 가스는 불소 및 질소를 포함하는 소스 가스들을 수소 라디칼과 반응시켜 생성될 수 있다. 예를 들어, 불화암모늄 반응 가스는 N2, F2, NH3, H2, HF 및 NF3 중에서 적어도 둘 이상의 소스 가스들을 밀폐된 챔버로 공급하여 반응시킴으로써 생성될 수 있다.
일 실시예에 따르면, NH3 소스가스와 NF3 소스가스를 챔버 내로 공급하고, 챔버로 공급되는 소스가스들에 고에너지의 마이크로파를 인가하여 플라즈마를 발생시킨다. 플라즈마화된 NH3 소스가스와 NF3 소스가스는 반응하여 불화암모늄(NH4F, NH4FH, NH4FHF 등) 반응가스가 생성될 수 있다. 보다 상세하게, 챔버 내에 플라즈마를 발생시키면 NH3 소스가스로부터 수소 라디칼이 생성될 수 있으며, 수소 라디칼과 NF3가 반응하여 불화암모늄이 생성된다.
도 7a 및 도 10을 참조하면, 불화암모늄 반응 가스는 게이트 구조물들 사이, 즉, 플로팅 게이트 전극들(122) 사이의 손상된 산화층(160)과 반응하여 터널 절연막 패턴(111) 표면에 반응 부산물(162)을 생성한다(S313). 반응 부산물(162)이 생성됨에 따라 터널 절연막 패턴(111) 표면의 손상된 산화층(160)은 제거될 수 있다. 구체적으로, 불화암모늄 반응가스가 손상된 산화층(160, 즉, 실리콘 산화물)과 반응하면, 터널 절연막 패턴(111)의 표면에 반응 부산물(162)인 불화규소암모늄(ammonium silicon fluoride; ((NH4)xSiyFz)과, H2O가 생성될 수 있다. 이 때, 고체 상태의 반응 부산물(162)의 생성이 용이하도록, 반도체 기판(100)의 온도가 약 100℃ 이하로 유지될 수 있다.
터널 절연막 패턴(111) 표면에 반응 부산물(162)을 형성할 때, 불화암모늄 반응 가스의 플라즈마는 방향성(직진성)을 가지면서 손상된 산화층(160)에 공급되므로, 본원의 실시예에 따른 손상된 산화층(160)의 제거 공정은 등방성 습식 식각에 비해 게이트 구조물의 측벽이 식각되는 것을 줄일 수 있다. 즉, 손상된 산화층(160)의 제거 공정 후, 게이트 구조물의 측벽 프로파일 변화를 억제할 수 있다.
이어서, 도 7a 및 도 11을 참조하면, 약 100℃ 내지 약 200℃의 열 공정을 수행하여 터널 절연막 패턴(111) 표면에 생성된 반응 부산물(162, (NH4)2SiF6)을 제거한다(S314). 구체적으로, 반도체 기판(100)을 약 100℃ 내지 약 200℃로 가열하면 불화규소암모늄((NH4)2SiF6)은 NH3, HF 및 SiF4로 열분해될 수 있다. 불화규소암모늄((NH4)2SiF6)이 열분해되며, 이 때 생성된 NH3, HF, SiF4 및 H2O는 기체상태로 증발될 수 있다. 이에 따라, 터널 절연막 패턴(111) 표면에서 불화규소암모늄이 제거될 수 있다. 또한, 반응 부산물(162)을 제거하는 동안 챔버 내에 질소 가스 및 아르곤 가스와 같은 퍼지 가스가 공급될 수 있다.
이와 같이, 손상된 산화층(160)을 제거하는 공정 단계들(S312~S314)은 밀폐된 하나의 챔버 내에서 연속적으로 진행될 수 있다. 즉, 밀폐된 챔버 내에 플라즈마의 생성 장치와, 반도체 기판의 가열 및 냉각 장치가 구비될 수 있다.
손상된 산화층(160)을 제거하는 다른 방법으로, 도 8b 및 도 9을 참조하면, 밀폐된 챔버 내에 게이트 구조물 및 손상된 산화층이 형성된 반도체 기판을 위치시키고(S321), H2 및 N2 소스가스를 챔버 내로 공급한다. H2 및 N2 소스가스에 고에너지의 마이크로파를 인가하여, H2 및 N2 플라즈마를 생성한다. 이후, H2 및 N2 플라즈마가 생성된 챔버로 NF3 소스 가스 또는 HF 소스 가스를 공급한다. 이에 따라, 챔버 내에서 H2 및 N2 플라즈마가 NF3 소스 가스와 반응하거나, HF 소스 가스와 반응하여 불화암모늄(NH4F, NH4FH, NH4FHF 등) 반응가스가 생성된다(S322).
도 7b 및 도 10을 참조하면, 플라즈마를 이용하여 생성된 불화암모늄 반응 가스가 플로팅 게이트 전극들(122) 사이의 손상된 산화층(160)과 반응하여, 터널 절연막 패턴(111) 표면에 반응 부산물(162)이 생성된다(S323). 즉, 불화암모늄과 실리콘 산화물이 반응하여, 터널 절연막 패턴(111) 표면에 반응 부산물(162)로서 불화규소암모늄((NH4)xSiyFz)과, H2O가 생성될 수 있다. 반응 부산물(162)이 생성됨에 따라 터널 절연막 패턴(111) 표면에서 손상된 산화층(162)이 제거될 수 있다.
이후, 도 7b 및 도 11을 참조하면, 앞에서 설명한 것처럼, 반도체 기판(100)에 약 100℃ 내지 약 200℃의 열 공정을 수행하여 터널 절연막 패턴(111) 표면에 생성된 반응 부산물(162, (NH4)2SiF6)을 제거한다(S324). 구체적으로, 반도체 기판(100)을 약 100℃ 내지 약 200℃로 가열하면 불화규소암모늄((NH4)2SiF6)은 NH3, HF 및 SiF4로 열분해될 수 있다. 불화규소암모늄((NH4)2SiF6)이 열분해되어 생성된 NH3, HF 및 SiF4는 기체상태로 증발될 수 있으며, H2O는 수증기 형태로 기화될 수 있다. 다른 실시예에 따르면, NF3 세정가스를 챔버로 공급하고 고에너지의 마이크로웨이브를 인가하여 반응 부산물(162)을 제거할 수도 있다.
도 12는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 제조 방법에 의해 제조된 플래시 메모리 장치의 사시도이며, 도 13은 도 12의 A 부분을 확대한 단면이다.
도 12 및 도 13을 참조하면, 소자 분리막(102)에 의해 활성 영역이 정의된 반도체 기판(100) 상에 게이트 구조물(150)이 위치한다.
소자 분리막(102)들은 서로 평행하게 소정 간격 이격되어, 라인 패턴의 활성 영역들을 정의할 수 있다. 활성 영역의 형태는 플래시 메모리 장치의 구조에 따라 달라질 수도 있다. 또한, 소자 분리막(102)은 반도체 기판(100)의 표면으로부터 돌출된 구조를 가질 수 있으며, 게이트 구조물(150)의 측벽 하부를 덮을 수 있다.
게이트 구조물(150)과 반도체 기판(100) 사이에는 터널 절연막 패턴(111)이 형성되며, 터널 절연막 패턴(111)은 활성 영역 전체를 덮을 수 있다. 터널 절연막 패턴(111)은 게이트 구조물(150) 아래의 제 1 부분(111a)과 게이트 구조물들(150) 사이의 제 2 부분(111b)을 포함한다. 터널 절연막 패턴(111)의 제 2 부분(111b)은 터널 절연막 패턴(111)의 제 1 부분(111b)보다 얇게 형성될 수 있다. 구체적으로, 제 2 부분(111b)의 두께는 제 1 부분(111a)의 두께의 약 80% 내지 50%일 수 있다. 예를 들어, 터널 절연막 패턴(111)은 제 1 부분(111a)에서 약 50 내지 100Å의 두께를 가질 수 있으며, 제 2 부분(111b)에서 약 30 내지 80Å의 두께를 가질 수 있다.
또한, 앞에서 설명한 것처럼, 손상된 산화층 제거 공정에 의해 터널 절연막 패턴(111)의 제 2 부분(111b)은 라운드진 상면을 가질 수 있다. 이에 따라 터널 절연막 패턴(111)의 제 2 부분(111b)은 중심 영역보다 가장지리 영역에서 보다 두꺼울 수 있다.
게이트 구조물(150)은 차례로 적층된 플로팅 게이트 전극(122), 게이트간 절연막 패턴(132) 및 컨트롤 게이트 전극(142)을 포함한다. 게이트 구조물(150)은 하부 폭이 상부 폭보다 작을 수 있고, 경사진 측벽 프로파일을 가질 수 있다. 그리고, 게이트 구조물들(150) 간의 간격(또는 게이트 구조물(150)의 폭)은 약 30 내지 40nm일 수 있다.
보다 상세하게, 플로팅 게이트 전극(122)은 활성 영역 상에 국소적으로 형성된다. 다시 말해, 하나의 컨트롤 게이트 전극(142) 아래에 복수 개의 플로팅 게이트 전극들(122)이 배치될 수 있으며, 복수 개의 플로팅 게이트 전극들(122)이 서로 이격된다. 또한, 플로팅 게이트 전극(122)의 하부 측벽은 소자 분리막(102)과 접촉될 수 있다. 이에 따라 터널 절연막 패턴(111)의 측벽 또한 소자 분리막(102)과 접촉될 수 있다. 그리고, 소자 분리막(102)의 상면은 플로팅 게이트 전극(122)의 상면보다 아래에 위치한다. 플로팅 게이트 전극(122)의 상면과 소자 분리막(102) 상면 간의 거리(또는, 반도체 기판(100)의 표면으로부터 소자분리막(102) 상면까지의 높이)에 따라 게이트간 절연막 패턴(132)과 플로팅 게이트 전극(122)이 접촉되는 면적이 달라진다. 즉, 플로팅 게이트 전극(122)의 상면과 소자 분리막(102) 상면 간의 거리가, 플래시 메모리 장치의 동작시 컨트롤 게이트 전극(142)과 플로팅 게이트 전극(122) 간의 커플링 비(coupling ratio)를 결정할 수 있다.
게이트간 절연막 패턴(132)은 플로팅 게이트 전극(122)과 컨트롤 게이트 전극(142) 사이를 절연시킨다. 게이트간 절연막 패턴(132)은 플로팅 게이트 전극(122)의 상부를 컨포말하게 덮을 수 있다. 다시 말해, 게이트간 절연막 패턴(132)은 플로팅 게이트 전극(122)의 상면 및 양측벽 일부를 덮을 수 있다. 이에 따라 플로팅 게이트 전극(122)과 게이트간 절연막 패턴(132)의 접촉 면적을 증가되어, 컨트롤 게이트 전극(142)과 플로팅 게이트 전극 간의 커플링 비(coupling ratio)를 증가시킬 수 있다. 그리고, 게이트간 절연막 패턴(132)은 소자 분리막(102)의 상면을 덮으면서 인접한 플로팅 게이트 전극(122)으로 연장될 수 있다.
컨트롤 게이트 전극(142)은 반도체 기판(100)의 활성 영역을 가로질러 배치된다. 소자 분리막(102)이 플로팅 게이트 전극(122)의 하부 측벽을 덮는 경우, 컨트롤 게이트 전극(142)의 일부가 플로팅 게이트 전극들(122) 사이에 형성될 수 있다. 이와 같이, 플로팅 게이트 전극들(122) 사이에 컨트롤 게이트 전극(142)의 일부가 형성되므로 인접한 플로팅 게이트 간의 간섭(interference)을 억제할 수 있다.
이와 같은 구조의 플래시 메모리 장치에 데이터 프로그램 및 소거시, 전하는 F-N 터널링에 의해 터널 절연막 패턴(111)의 제 1 부분(111a)을 터널링하여 반도체 기판(100) 또는 플로팅 게이트 전극(122)으로 이동할 수 있다. 플로팅 게이트 전극(122)에는 터널 절연막 패턴(111)을 터널링한 전하들이 축적된다. 게이트간 절연 패턴(132)은 플로팅 게이트 전극(122)에 충전된 전하 특성을 유지시키고 컨트롤 게이트 전극(142)의 전압을 플로팅 게이트 전극(122)에 전달하는 역할을 한다. 컨트롤 게이트 전극(142)은 게이트간 절연막 패턴(132) 상에 형성되어, 플로팅 게이트 전극(122)의 전압을 유지시킨다.
도 14a 및 도 14b는 플래시 메모리 장치들의 HTS(hot temperature stress) 특성을 보여주는 그래프들이다. HTS는 고온 열 처리 전/후의 문턱 전압(Vth)의 변동을 측정하여 소자의 특성을 평가하는 방법으로, 문턱 전압의 변동은 고온 열 처리에 의해 소실되는 전하량을 나타내는 것으로 그 값이 적을수록 소자의 특성이 우수하다.
도 14a는 손상된 산화층의 제거 공정 없이 제조된 플래시 메모리 장치를 약 200℃의 고온에서 약 2시간 동안 열 처리하기 전/후의 문턱 전압 변동을 나타낸다. 도 14b는 손상된 산화층 제거 공정을 수행하여 제조된 플래시 메모리 장치를 약 200℃의 고온에서 약 2시간 동안 열 처리하기 전/후의 문턱 전압 변동을 나타낸다.
도 14a와 도 14b를 비교하면, 손상된 산화층 제거 공정이 수행된 플래시 메모리 장치에서 열처리 공정 전/후의 문턱 전압 변동이 보다 감소하였다. 따라서, 손상된 산화층 제거 공정을 수행함으로써, 플래시 메모리 장치의 신뢰성이 향상될 수 있다.
도 15는 본 발명의 실시예들에 따른 플래시 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 15를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 플래시 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 16은 본 발명의 일 실시예에 따른 플래시 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 16을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는
ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 17은 본 발명에 따른 플래시 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 모바일 기기나 데스크 탑 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 반도체 기판 상에 터널 절연막, 플로팅 게이트 도전막, 게이트간 절연막 및 컨트롤 게이트 도전막을 순서대로 적층하고,
상기 플로팅 게이트 도전막, 상기 게이트간 절연막 및 상기 컨트롤 게이트 도전막을 이방성 식각하여 상기 터널 절연막의 상부면을 노출시키는 게이트 구조물들을 형성하고,
상기 게이트 구조물들을 형성하는 동안 손상된 상기 터널 절연막의 상기 노출된 상부면을 불화암모늄을 포함하는 반응가스와 반응시켜, 상기 터널 절연막의 상기 노출된 상부면에 반응 부산물을 형성하고,
상기 반응 부산물을 제거하는 것을 포함하는 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 불화암모늄을 포함하는 반응가스는 불소 및 질소를 포함하는 소스 가스를 수소 라디칼과 반응시켜 생성되는 플래시 메모리 장치의 제조 방법. - 제 2 항에 있어서,
상기 소스 가스는 N2, F2, NH3, H2, HF 및 NF3 중에서 선택된 적어도 둘 이상인 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 터널 절연막은 열산화막이고,
상기 반응 부산물을 형성하는 것은, 상기 불화암모늄을 포함하는 반응가스를 상기 열산화막과 반응시켜 불화규소암모늄을 형성하는 것인 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 반응 부산물을 형성하는 것과 상기 반응 부산물을 제거하는 것은, 밀폐된 하나의 챔버 내에서 연속적으로 진행되는 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 반응 부산물을 형성하는 것은,
상기 게이트 구조물들이 형성된 상기 반도체 기판을 밀폐된 챔버 내에 제공하는 제 1 단계;
상기 챔버 내부로 불소 및 질소를 포함하는 소스 가스를 공급하는 제 2 단계;
상기 소스 가스를 수소 라디칼과 반응시켜 상기 불화암모늄을 포함하는 반응 가스를 생성하는 제 3 단계; 및
상기 불화암모늄을 포함하는 반응 가스와 상기 터널 절연막의 상기 노출된 상부면을 반응시켜, 상기 게이트 구조물들 사이의 상기 터널 절연막 표면에 고체 상태의 불화규소암모늄을 형성하는 제 4 단계를 포함하는 플래시 메모리 장치의 제조 방법. - 제 6 항에 있어서,
상기 제 1 내지 4 단계들은 상기 챔버 내에서 연속적으로 진행되는 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 반응 부산물을 제거한 후에 상기 게이트 구조물들 사이의 상기 터널 절연막의 상부면의 곡률 반경이, 상기 반응 부산물을 제거하기 전에 상기 게이트 구조물들 사이의 상기 터널 절연막의 상부면의 곡률 반경 보다 작은 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 반응 부산물을 제거하는 것은, 상기 반응 부산물을 열 분해하거나 화학적 분해하는 것인 플래시 메모리 장치의 제조 방법. - 제 1 항에 있어서,
상기 반응 부산물을 제거한 후에 상기 게이트 구조물들 일측에 잔류하는 상기 터널 절연막은 라운드진 상면을 갖는 플래시 메모리 장치의 제조 방법.
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| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |