KR20120041523A - 3차원 반도체 기억 소자의 형성 방법 - Google Patents
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Abstract
3차원 반도체 기억 소자의 형성 방법을 제공한다. 본 발명에 따른 3차원 반도체 기억 소자의 형성 방법은 기판을 하나의 챔버 내로 로딩하는 것, 상기 챔버 내에서 산화막들 및 희생막들을 교대로 그리고 반복적으로 적층하는 것 및 상기 기판을 상기 챔버로부터 언로딩하는 것을 포함하되, 상기 각 산화막의 증착 시에, 산소 소스 가스는 이산화질소를 포함할 수 있다.
Description
본 발명은 3차원 반도체 기억 소자의 형성 방법에 관한 것으로서, 더욱 상세하게는 복수의 산화막들 및 희생막들을 적층하는 것을 포함하는 3차원 반도체 기억 소자의 형성 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 기억 소자의 집적도를 증가시키는 것이 요구되고 있다. 반도체 기억 소자의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 기억 소자의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 기억 소자의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 기억 소자들이 제안되고 있다. 그러나, 3차원 반도체 기억 소자의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 기억 소자의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 생산성을 향상시킬 수 있는 3차원 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 전기적 특성이 개선된 3차원 반도체 기억 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 3차원 반도체 기억 소자의 형성 방법이 제공된다. 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 형성 방법은 기판을 하나의 챔버 내로 로딩하는 것, 상기 챔버 내에서 산화막들 및 희생막들을 교대로 그리고 반복적으로 적층하는 것 및 상기 기판을 상기 챔버로부터 언로딩하는 것을 포함하되, 상기 각 산화막의 증착 시에, 산소 소스 가스는 이산화질소를 포함할 수 있다.
일 실시 예에 따르면, 상기 산화막들 및 희생막들을 교대로 그리고 반복적으로 적층하는 것은, 산화막을 증착하는 것, 상기 산화막의 증착에 사용된 제1 가스 혼합물을 제1 퍼징하는 것, 희생막을 증착하는 것, 및 상기 희생막의 증착에 사용된 제2 가스 혼합물을 제2 퍼징하는 것을 포함하되, 상기 산화막의 증착, 제1 퍼징, 상기 희생막의 증착 및 제2 퍼징을 복수회 반복적으로 수행할 수 있다.
일 실시 예에 따르면, 상기 희생막들은 실리콘 질화막이고, 상기 산화막들은 실리콘 산화막일 수 있다.
일 실시 예에 따르면, 상기 희생막들은 실란 및 암모니아를 포함하는 제1 가스 혼합물에 의해서 증착될 수 있고, 상기 산화막들은 테트라 에틸 오소 실리케이트(Tetra-Ethly-Ortho-Silicate:TEOS) 및 이산화질소를 포함하는 제2 가스 혼합물에 의해 증착될 수 있다.
일 실시 예에 따르면, 상기 제1 가스 혼합물 및 상기 제2 가스 혼합물의 각각은 캐리어 가스를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 형성 방법은 상기 산화막들 및 희생막들을 관통하는 반도체 패턴들을 형성하는 것, 상기 산화막들 및 희생막들을 패터닝하여, 트렌치 및 교대로 그리고 반복적으로 적층된 희생 패턴들 및 산화막 패턴들을 형성하되, 상기 반도체 패턴들은 상기 희생 패턴들 및 산화막 패턴들을 관통하는 것, 상기 희생 패턴들을 제거하여 상기 산화막 패턴들 사이에 빈 영역들을 형성하는 것, 상기 빈 영역들의 내면 상에 다층 유전막을 콘포말하게 형성하는 것 및 상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 것을 더 포함할 수 있다.
일 실시 예에 따르면, 상기 다층 유전막은 블로킹 절연막, 전하 트랩막 및 터널 절연막을 포함할 수 있다.
일 실시 예에 따르면, 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 산화막 패턴들은 게이트 구조체에 포함되고, 상기 게이트 구조체를 관통하는 복수의 반도체 패턴들은 일 방향으로 하나의 열로 배열될 수 있다.
일 실시 예에 따르면, 교대로 그리고 반복적으로 적층된 게이트 패턴들 및 산화막 패턴들은 게이트 구조체에 포함되고, 상기 게이트 구조체를 관통하는 복수의 반도체 패턴들은 일 방향으로 지그재그(zigzag) 형태로 배열될 수 있다.
본 발명의 실시예들에 따르면, 하나의 챔버 내에서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착할 수 있다. 따라서, 교대로 그리고 반복적으로 적층된 산화막들 및 희생막들을 형성하는 것의 생산성을 향상시킬 수 있다.
또한, 상기 산화막들 및 상기 희생막들을 형성할 때, 산소 소스 가스로 이산화질소를 사용함으로써, 상기 상기 산화막들 및 상기 희생막들을 형성할 때 기판 상에 발생하는 파티클들(Particles)을 최소화할 수 있다. 따라서, 신뢰성 및 전기적 특성이 개선된 3차원 반도체 기억 소자를 구현할 수 있다.
도1은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 간략 회로도이다.
도2는 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자를 나타내는 사사도이다.
도3은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자를 형성하기 위해서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 순서도이다.
도4는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 형성하기 위해서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 단면도이다.
도5a 내지 도5d는 가스 반응 테스트에서 파티클들의 발생 정도를 나타내는 파티클 맵들(Wafer Particle Map)이다.
도6 내지 도13은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 제조 방법 나타내는 사시도들이다.
도14a 내지 도14d는 도13의 A 부분을 나타내는 도면들이다.
도15 및 도16은 본 발명의 다른 실시 예들에 따른 3차원 반도체 기억 소자를 나타내는 사시도들이다.
도17은 본 발명의 실시 예들에 따른 3차원 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도18는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도2는 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자를 나타내는 사사도이다.
도3은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자를 형성하기 위해서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 순서도이다.
도4는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자를 형성하기 위해서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 단면도이다.
도5a 내지 도5d는 가스 반응 테스트에서 파티클들의 발생 정도를 나타내는 파티클 맵들(Wafer Particle Map)이다.
도6 내지 도13은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 제조 방법 나타내는 사시도들이다.
도14a 내지 도14d는 도13의 A 부분을 나타내는 도면들이다.
도15 및 도16은 본 발명의 다른 실시 예들에 따른 3차원 반도체 기억 소자를 나타내는 사시도들이다.
도17은 본 발명의 실시 예들에 따른 3차원 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도18는 본 발명의 실시예들에 따른 3차원 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 따른 3차원 반도체 기억 소자 및 그 형성 방법에 대해 상세히 설명한다.
본 발명의 실시 예들에 따른 3차원 반도체 기억 소자는 셀 어레이 영역, 주변회로 영역, 및 연결 영역을 포함할 수 있다. 셀 어레이 영역에는, 복수의 메모리 셀들 및 메모리 셀들로의 전기적 연결을 위한 비트라인들 및 워드라인들이 배치된다. 주변 회로 영역에는 메모리 셀들을 구동하고 메모리 셀들에 저장된 데이터를 판독하는 주변 회로들이 형성될 수 있다. 구체적으로, 주변 회로 영역(C/P)에는 워드라인 드라이버(driver), 센스 앰프(sense amplifier), 로우(row) 및 칼럼(column) 디코더들 및 제어 회로들이 배치될 수 있다. 연결 영역은 셀 어레이 영역과 주변 회로 회로 영역 사이에 배치될 수 있으며, 여기에는 워드 라인들과 주변 회로들을 전기적으로 연결하는 배선 구조체가 배치될 수 있다.
도 1은 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 셀 어레이를 나타내는 간략 회로도이다. 도 2는 본 발명의 일 실시예에 따른 3차원 반도체 기억 소자의 셀 어레이를 나타내는 사시도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 기억 소자의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL) 및 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인들(CSL)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
도 2를 참조하면, 공통 소오스 라인(CSL)은 기판(100) 상에 배치되는 도전성 박막 또는 기판(100) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL)은 기판(100)으로부터 이격되어 그 상부에 배치되는 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트 라인들(BL)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(100) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은, 공통 소오스 라인(CSL)과 비트라인들(BL) 사이에 배치되는 복수 개의 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수 개의 스트링 선택 라인들(SSL1, SSL2)을 포함한다. 일 실시예에서, 복수 개의 스트링 선택 라인들(SSL1, SSL2)은 도 2의 스트링 선택 라인들(SSL)을 구성할 수 있으며, 복수 개의 접지 선택 라인들(GSL1, GSL2)은 도 2의 접지 선택 라인들(GSL)을 구성할 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)은 기판(100) 상에 적층된 도전 패턴들일 수 있다.
또한, 셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL)에 접속하는 반도체 기둥(또는 수직 반도체 패턴; PL)을 포함할 수 있다. 반도체 기둥들(PL)은 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)을 관통하도록 형성될 수 있다. 다시 말해, 반도체 기둥들(PL)은 기판(100) 상에 적층된 복수 개의 도전 패턴들을 관통할 수 있다. 이에 더하여, 반도체 기둥(PL)은 몸체부(B) 및 몸체부(B)의 일단 또는 양단에 형성되는 불순물 영역들(D)을 포함할 수 있다. 예를 들면, 드레인 영역(D)이 반도체 기둥(PL)의 상단(즉, 몸체부(B)와 비트라인(BL) 사이)에 형성될 수 있다.
워드라인들(WL0-WL3)과 반도체 기둥들(PL) 사이에는 데이터 저장막(DS)이 배치될 수 있다. 일 실시예에 따르면, 데이터 저장막(DS)은 전하저장막일 수 있다. 예를 들면, 데이터 저장막(DS)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
접지 선택 라인들(GSL1, GSL2)과 반도체 기둥들(PL) 사이 또는 스트링 선택 라인들(SSL1, SSL2)과 반도체 기둥(PL) 사이에는, 트랜지스터의 게이트 절연막으로 사용되는 유전막이 배치될 수 있다. 여기서, 유전막은 데이터 저장막(DS)과 동일한 물질로 형성될 수도 있으며, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다.
이와 같은 구조에서, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 반도체 기둥(PL)을 채널 영역으로 사용하는 모오스 전계 효과 트랜지스터(MOSFET)를 구성할 수 있다. 이와 달리, 반도체 기둥들(PL)은, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)과 함께, 모오스 커패시터(MOS capacitor)를 구성할 수 있다.
이러한 경우, 접지 선택 라인들(GSL1, GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL1, SSL2)은 선택 트랜지스터 및 셀 트랜지스터의 게이트 전극들로서 각각 사용될 수 있다. 그리고, 접지 선택 라인들(GSL1, GSL2), 워드라인들(WL0-WL3) 및 스트링 선택 라인들(SSL1, SSL2)에 인가되는 전압으로부터의 기생 전계(fringe field)에 의해 반도체 기둥들(PL)에 반전 영역들(inversion regions)이 형성될 수 있다. 여기서, 반전 영역의 최대 거리(또는 폭)는 반전영역을 생성시키는 워드라인들 또는 선택 라인들의 두께보다 클 수 있다. 이에 따라, 반도체 기둥에 형성되는 반전 영역들은 수직적으로 중첩되어, 공통 소오스 라인(CSL)으로부터 선택된 비트라인을 전기적으로 연결하는 전류 통로를 형성한다.
즉, 셀 스트링(CSTR)은 하부 및 상부 선택 라인들(GSL1, GSL2, SSL1, SSL2)에 의해 구성되는 접지 및 스트링 트랜지스터들과 워드 라인들(WL0-WL3)에 의해 구성되는 셀 트랜지스터들(도 2의 MCT)이 직렬 연결된 구조를 가질 수 있다.
도 1 및 도 2를 참조하여 설명된 3차원 반도체 기억 소자의 동작에 대해 간단히 설명하면 다음과 같다. 본 발명의 실시예들에 따른 3차원 반도체 기억 소자의 동작 방법은 이에 제한되지 않으며 다양하게 변형될 수 있다.
먼저, 메모리 셀들에 데이터를 기입하는 프로그램 동작에 대해 설명한다. 동일층에 위치하는 워드 라인들(WL0-WL3)에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들(WL0-WL3)에는 서로 다른 전압들이 인가될 수 있다. 그리고, 선택된 메모리 셀을 포함하는 층의 워드 라인들(WL0-WL3)에는 프로그램 전압(V- PGM)이 인가되고, 비선택된 층의 워드 라인들(WL0-WL3)에는 패스 전압(VPASS)이 인가된다. 여기서, 프로그램 전압(VPGM -)은 약 10~20V의 고전압이며, 패스 전압(VPASS -) 전압은 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다. 또한, 선택된 메모리 셀 트랜지스터과 연결된 비트 라인(BL)에는 0V가 인가되며, 다른 비트 라인들(BL)에는 Vcc 전압(즉, 전원 전압)이 인가된다. 그리고, 접지 선택 라인들(GSL)에는 0V(즉, 접지 전압)가 인가되어, 접지 선택 트랜지스터들 모두 턴-오프된다. 나아가, 선택된 스트링 선택 라인(SSL)에는 Vcc 전압이 인가되고, 비선택된 스트링 선택 라인(SSL)에는 0V가 인가된다. 이와 같은 전압 조건에서, 선택된 스트링 선택 트랜지스터(SST)와 선택된 셀 스트링(CSTR)에 포함된 메모리 셀 트랜지스터들(MCT)이 턴 온될 수 있다. 그러므로, 선택된 셀 스트링(CSTR)에 포함된 메모리 셀 트랜지스터들(MCT)의 채널은 선택된 비트 라인(BL)과 등전위(즉, 0V)를 갖는다. 이때, 선택된 메모리 셀 트랜지스터(MCT)의 워드 라인(WL0-WL3)에 고전압의 프로그램 전압(VPGM)이 인가되기 때문에, F-N 터널링 현상이 발생하여 선택된 메모리 셀 트랜지스터에 데이터가 기입될 수 있다.
이어서, 메모리 셀들에 기입된 데이터를 독출하는 읽기 동작에 대해 설명한다. 동일층에 위치하는 워드 라인들(WL0-WL3)에 동일한 전압이 인가되며, 서로 다른 층에 위치하는 워드 라인들(WL0-WL3)에는 서로 다른 전압들이 인가될 수 있다. 구체적으로, 읽기 동작을 위해, 선택된 메모리 셀 트랜지스터(MCT)과 연결된 워드 라인(WL0-WL3)에 0V가 인가되며, 다른 층에 위치하는 비선택된 메모리 셀 트랜지스터들(MCT)의 워드 라인들(WL0-WL3)에는 읽기 전압(Vread)이 인가된다. 여기서, 읽기 전압(Vread)은 비선택된 메모리 셀 트랜지스터들을 턴-온시킬 수 있는 전압이다. 그리고, 선택된 비트 라인(BL)에는 약 0.4 ~ 0.9V의 비트 라인 전압이 인가될 수 있으며, 다른 비트 라인들(BL)에는 0V가 인가된다. 그리고, 공통 소오스 라인(CSL)에는 0V가 인가되고, 접지 선택 라인들(GSL)에 읽기 전압(Vread)이 인가되어, 선택된 메모리 셀 트랜지스터(MCT)의 채널이 공통 소오스 라인(CSL)과 연결될 수 있다. 또한, 선택된 스트링 선택 라인(SSL)에 읽기 전압(Vread)이 인가되고, 비선택된 스트링 선택 라인(SSL)에 0V가 인가된다. 이와 같은 전압 조건에서, 선택된 메모리 셀에 데이터(0 또는 1)에 따라 메모리 셀 트랜지스터(MCT)가 턴-온 또는 턴-오프될 수 있다. 선택된 메모리 셀 트랜지스터(MCT)가 턴-온되면, 셀 스트링(CSTR)에는 전류 흐름이 발생할 수 있으며, 셀 스트링(CSTR)에 흐르는 전류 변화를 선택된 비트 라인(BL)을 통해 검출할 수 있다.
예를 들어, 선택된 따라 메모리 셀 트랜지스터(MCT)에 전자들이 저장된 경우에, 선택된 메모리 셀 트랜지스터(MCT)는 턴-오프되고, 선택된 비트 라인(BL)의 전압이 공통 소오스 라인(CSL)으로 전달되지 않는다. 이와는 달리, 선택된 메모리 셀 트랜지스터(MCT)에 전자들이 저장되지 않은 경우, 선택된 메모리 셀은 읽기전압에 의하여 턴-온되고, 비트 라인(BL)의 전압은 공통 소오스 라인(CSL)으로 전달될 수 있다.
다음으로, 3차원 반도체 기억 소자의 소거 동작에 대하여 설명한다. 일 실시예에 따르면, 메모리 셀 트랜지스터(MCT)에 저장된 전하를 반도체 기둥(PL)으로 방출하여 소거할 수 있다. 다른 실시예에 따르면, 데이터 저장막에 저장된 전하와 반대 타입의 전하를 데이터 저장막에 주입하여 소거할 수도 있다. 또 다른 실시예에 따르면, 메모리 셀 트랜지스터들 중에서 하나를 선택하여 소거하거나, 블록 단위의 메모리 셀 트랜지스터들(MCT)을 동시에 소거할 수도 있다.
이하, 도3 및 도4를 참조하여 복수의 희생막들 및 산화막들이 적층된 적층 구조체를 형성하는 것을 포함하는 3차원 반도체 기억 소자의 형성 방법에 대해서 상세히 설명한다. 도3은 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자를 형성하기 위해서 산화막들 및 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 순서도이고, 도4는 본 발명의 일 실시 예에 따른 상기 산화막들 및 상기 희생막들을 교대로 그리고 반복적으로 증착하는 방법을 설명하기 위한 단면도이다.
도3을 참조하면, 기판(100)이 프로세스 챔버 내에 로딩될 수 있다(S100). 상기 프로세스 챔버를 포함하는 증착 장비는 로드락 챔버, 이송 챔버 및 이송 로봇을 더 포함할 수 있다. 상기 기판(100)은 상기 로드락 챔버를 통하여 이송 챔버로 옮겨질 수 있다. 이송 챔버 내에 배치된 이송 로봇을 이용하여 상기 기판(100)이 상기 프로세스 챔버 내로 로딩될 수 있다.
도3 및 도4를 참조하면, 상기 프로세스 챔버 내에서 희생막(10) 및 산화막(20)을 형성할 수 있다(S110). 상기 희생막(10) 및 상기 산화막(20)은 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD)에 의해 형성될 수 있다. 일 실시 예에 따르면, 상기 화학 기상 증착 공정(CVD)는 플라즈마 강화 화학 기상 증착 공정(Plasma Enhanced Chemical Vapor Deposition Process:PE-CVD)를 포함할 수 있다. 상기 플라즈마 강화 화학 기상 증착 공정(PE-CVD)은 마이크로웨이브(Microwave) 또는 RF 파워를 이용하여 플라즈마를 발생시켜서 플라즈마 분위기에서 막질을 증착하는 것일 수 있다. 또한, 상기 프로세스 챔버는 매엽식 타입(single type)의 챔버일 수 있다.
상기 희생막(10) 및 상기 산화막(20)은 서로 식각 선택비를 갖는 물질일 수 있다. 상기 희생막(10)은 실리콘 질화막일 수 있고, 상기 산화막(20)은 실리콘 산화막일 수 있다. 예를 들어, 상기 산화막(20)을 구성하는 실리콘 산화막은 PE-TEOS(Plasma Enhanced Tetra-Ethyl-Ortho-Silicate), USG(Undoped Silicate Glass), PSG(Phospho-Silicate- Glass), BSG(Boro-silicate Glass), BPSG(Boro-Phospho-Silicate Glass), 또는 이들의 조합을 포함할 수 있다.
상기 단계(S110)는 상기 희생막(10)을 증착하는 단계(S111), 제1 퍼징 단계(S113), 상기 산화막(20) 증착하는 단계(S115) 및 제2 퍼징 단계(S117)을 포함할 수 있다.
상기 희생막(10)을 증착하는 단계(S111)는 제1 가스 혼합물을 이용하여 수행될 수 있다. 상기 제1 가스 혼합물은 실리콘 소스 가스 및 질소 소스 가스를 포함할 수 있다. 예컨대, 상기 실리콘 소스 가스는 실란 가스(Silane) 또는 테트라 에틸 오소 실리케이트 가스(Tetra-Ethyl-Ortho-Silicate:TEOS) 중에서 선택된 적어도 하나를 포함할 수 있고, 상기 질소 소스 가스는 암모니아 가스 또는 질소 가스 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 실리콘 소스 가스와 상기 질소 소스 가스가 반응하여 상기 기판(100)상에 상기 희생막(10)을 형성할 수 있다.
상기 제1 가스 혼합물은 캐리어 가스를 더 포함할 수 있다. 상기 캐리어 가스는 질소, 아르곤 또는 헬륨 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 가스 혼합물은 약 10~100sccm의 실리콘 소스 가스, 약 10~100sccm의 질소 소스 가스 및 약 1~5sccm의 캐리어 가스를 포함할 수 있다.
상기 제1 퍼징 단계(S113)은 상기 희생막(10)을 증착하기 위해 사용된 제1 가스 혼합물 및 상기 희생막(10)을 증착하는 동안 발생한 반응 부산물(By-product)을 상기 프로세스 챔버 밖으로 배출시키는 것일 수 있다.
상기 산화막(20) 증착하는 단계(S115)는 상기 희생막(10)상에 제2 가스 혼합물을 이용하여 수행될 수 있다. 상기 제2 가스 혼합물은 실리콘 소스 가스 및 산소 소스 가스를 포함할 수 있다. 예컨대, 상기 실리콘 소스 가스는 실란 가스 또는 테트라 에틸 오소 실리케이트 가스(TEOS) 중에서 선택된 적어도 하나를 포함할 수 있다. 본 발명의 실시 예들에 따르면, 상기 산소 소스 가스는 이산화질소 가스(N2O)를 포함할 수 있다. 상기 실리콘 소스 가스와 상기 이산화질소 가스가 반응하여 상기 희생막(10)상에 상기 산화막(20)을 형성할 수 있다.
상기 제2 가스 혼합물은 캐리어 가스를 더 포함할 수 있다. 상기 캐리어 가스는 질소, 아르곤 또는 헬륨 중에서 적어도 하나를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 가스 혼합물은 약 10~100sccm의 실리콘 소스 가스, 약 10~100sccm의 이산화질소 가스 및 약 1~5sccm의 캐리어 가스를 포함할 수 있다.
상기 제2 퍼징 단계(S117)는 상기 산화막(20)을 증착하기 위해 사용된 제2 가스 혼합물 및 상기 산화막(20)을 증착하는 동안 발생한 반응 부산물(By-product)을 상기 프로세스 챔버 밖으로 배출시키는 것일 수 있다.
상기 희생막(10)을 증착하는 단계(S111) 및 상기 산화막(20) 증착하는 단계(S115)는 약 250℃ 내지 650℃의 공정 온도에서 수행될 수 있고, 약 50~1000W의 RF 파워(RF power)를 이용하여 플라즈마를 형성할 수 있다.
상기 하나의 프로세스 챔버 내에서 상기 단계(110)를 복수 회 반복적으로 수행할 수 있다. 따라서, 상기 기판(100)상에 상기 희생막들(10) 및 상기 산화막들(20)이 교대로 그리고 반복적으로 적층된 적층 구조체를 형성할 수 있다.
상술한 방법에서, 상기 단계(110)는 상기 희생막(10)을 먼저 형성하고, 상기 산화막(20)을 형성할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 예컨대, 상기 산화막(20)을 먼저 형성한 후, 상기 희생막(10)을 형성할 수 있다. 이 경우, 상기 제1 퍼징 단계(113)는 상기 산화막(20)을 증착하기 위해 사용된 제2 가스 혼합물 및 상기 산화막(20)을 증착하는 동안 발생한 반응 부산물(By-product)을 상기 프로세스 챔버 밖으로 배출시키는 것일 수 있다. 또한, 상기 제2 퍼징 단계(117)은 상기 희생막(10)을 증착하기 위해 사용된 제1 가스 혼합물 및 상기 희생막(10)을 증착하는 동안 발생한 반응 부산물(By-product)을 상기 프로세스 챔버 밖으로 배출시키는 것일 수 있다.
도3을 재차 참조하면, 상기 희생막들(10) 및 상기 산화막들(20)이 교대로 그리고 반복적으로 증착된 상기 기판(100)을 프로세스 챔버로부터 언로딩할 수 있다(S120). 상기 적층 구조체가 형성된 기판(100)은 상기 이송 챔버를 통하여 상기 로드락 챔버로 언로딩될 수 있다. 이송 챔버 내에 배치된 이송 로봇을 이용하여 상기 적층 구조체가 형성된 기판(100)이 상기 프로세스 챔버로부터 언로딩될 수 있다.
본 발명의 실시 예들에 따르면, 상기 적층 구조체가 하나의 프로세스 챔버 내에서 형성되므로, 상기 각각의 희생막(10) 및 산화막(20)을 형성하기 위해서 복수의 챔버들로 이동하는 시간을 줄일 수 있으므로 상기 적층 구조체를 형성하는 것의 생산성을 향상시킬 수 있다.
상기 희생막들(10) 및 상기 산화막들(20)을 하나의 프로세스 챔버 내에서 형성하기 위해서 사용되는 가스들을 조합하여 가스 반응 테스트들을 하였다. 도5a 내지 도5d는 가스 반응 테스트들에서 파티클들의 발생 정도를 나타내는 파티클 맵들(Wafer Particle Map)이다.
도5a는 실란 가스, 암모니아 가스, 테트라 에틸 오소 실리케이트 가스(TEOS) 및 산소 가스(O2)를 반응시킨 후, 벌크 웨이퍼 상에 파티클들(Particles)의 발생 정도를 나타낸 것이다. 도5a에 나타난 것처럼, 실란 가스, 암모니아 가스, 테트라 에틸 오소 실리케이트 가스(TEOS) 또는 산소 가스(O2) 중에서 선택된 적어도 두 종류 이상의 가스들이 반응하여, 상기 벌크 웨이퍼 전면에 파티클들(Particles)이 다량 발생하였다.
도5b는 테트라 에틸 오소 실리케이트 가스(TEOS), 암모니아 가스 및 산소 가스(O2)를 반응시킨 후 벌크 웨이퍼 상에 발생한 파티클들(Particles)을 나타낸 것이다. 이 경우, 상기 벌크 웨이퍼 상에 파티클들(Particles)의 발생량이 도5a의 경우보다 감소하였다. 도5a에서 사용된 가스들과 비교해보면, 도5b에는 실란 가스가 사용되지 않았다.
도5c는 실란 가스, 테트라 에틸 오소 실리케이트 가스(TEOS) 및 산소 가스(O2)를 반응 시킨 후 웨이퍼 상에 발생한 파티클들(Particles)을 나타낸 것이다. 이 경우, 상기 벌크 웨이퍼 상에 파티클들(Particles)이 도5a의 경우와 유사하게 다량 발생하였다. 도5b에서 사용된 가스들과 비교해보면, 도5c에는 실란 가스가 사용되었다.
도5d는 실란 가스 및 테트라 에틸 오소 실리케이트 가스(TEOS)를 반응시킨 후 웨이퍼 상에 발생한 파티클들(Particles)을 나타낸 것이다. 이 경우, 도5b의 경우와 동일하게, 상기 벌크 웨이퍼 상에 파티클들(Particles)의 발생량이 도5a의 경우보다 감소하였다. 도5c에서 사용된 가스들과 비교해보면, 도5d에는 산소 가스(O2)가 사용되지 않았다.
도5a 내지 도5d의 가스 반응 테스트의 결과에 따르면, 하나의 프로세스 챔버 내에서 상기 희생막들(10) 및 상기 산화막들(20)을 증착할 때, 상기 희생막들(10)을 증착하기 위해 사용되는 실란 가스는 상기 산화막(20)을 증착하기 위해 사용되는 산소 가스(O2)와 반응하여 상기 기판(100)상에 파티클들(Particles)의 발생을 증가시킬 수 있다. 상기 희생막(10)을 증착한 후에 상기 제1 퍼징 단계(S113)에서 배출되지 못한 실란 가스가 상기 산화막(20)을 증착할 때 사용되는 산소 가스(O2)와 반응하여 상기 기판(100)상에 파티클들(Particles)의 발생을 증가시킬 수 있다. 그러나, 본 발명의 실시 예들에 따르면, 산소 소스 가스로 산소(O2)를 사용하지 않고, 이산화질소(N2O)를 사용하므로, 상기 기판(100)상에 파티클들(Particles)의 발생을 최소화할 수 있다. 따라서, 3차원 반도체 기억 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있다
이하, 도6 내지 도13를 참조하여, 본 발명 실시 예들에 따른 적층 구조체의 형성 방법을 이용한 3차원 반도체 기억 소자의 제조 방법을 설명한다.
도6 내지 도13는 본 발명의 일 실시 예에 따른 3차원 반도체 기억 소자의 제조 방법 나타내는 사시도들이다.
도6을 참조하면, 기판(100) 상에 희생막들(SC1~SC8) 및 산화막들(111~118)이 교대로 그리고 반복적으로 적층된 적층 구조체(ST)를 형성할 수 있다.
상기 기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체 중의 하나일 수 있다.
상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)은 도3 및 도4를 참조하여 설명한 방법으로 형성될 수 있다.
상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)은 서로 식각 선택비를 갖는 물질들로 형성될 수 있다. 예를 들어, 상기 산화막들(111~118)은 실리콘 산화막일 수 있으며, 상기 희생막들(SC1~SC8)은 실리콘 질화막일 수 있다.
일 실시 예에 따르면, 상기 희생막들(SC1~SC8)은 도3 및 도4를 참조하여 설명된 희생막들(10)일 수 있으며, 상기 산화막들(111~118)은 도3 및 도4를 참조하여 설명된 산화막들(20)일 수 있다. 이 경우, 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)은 하나의 프로세스 챔버 내에서 화학 기상 증착 공정(CVD)에 의해 형성될 수 있다. 일 실시 예에 따르면, 상기 화학 기상 증착 공정(CVD)는 플라즈마 강화 화학 기상 증착 공정(PE-CVD)을 포함할 수 있다. 즉, 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)은 상기 하나의 프로세스 챔버 내에서 도3의 상기 단계(S110)를 복수 회 반복적으로 수행하여 형성될 수 있다.
상기 각 희생막(SC1~SC8)을 증착하는 단계는 도3 및 도4를 참조하여 설명된 것과 동일한 방법에 의해 형성될 수 있다. 또한, 상기 각 산화막(111~118)을 증착하는 단계도 도3 및 도4를 참조하여 설명된 것과 동일한 방법에 의해 형성될 수 있다. 따라서, 상기 산화막들(111~118)을 증착하는 단계에서 산소 소스 가스로 이산화질소(N2O)가 사용될 수 있다.
일 실시 예에 따르면, 상기 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 상기 희생막들(SC1~SC8) 중 최하층의 상부 희생막(SC1)과 최상층의 상부 희생막(SC8)은 그것들 사이에 위치한 희생막들(SC2~SC7)에 비해 두껍게 형성될 수 있다. 이 경우에, 상기 최하층 및 최상층의 희생막들 (SC1, SC8) 사이의 상기 희생막들(SC2~SC7)은 서로 동일한 두께로 형성될 수 있다.
일 실시예에 따르면, 상기 산화막들(111~118) 중에서 최상부의 산화막(118)은 그 아래의 산화막들(111~117)에 비하여 두껍게 형성될 수 있다. 그리고 최상부의 산화막 (118) 아래의 산화막들(111~117)은 서로 동일한 두께로 형성될 수 있다. 또한, 산화막들(111~118) 중에서 소정 층에 형성되는 산화막들(112, 116)은, 도면에 도시된 것처럼, 다른 산화막들(111, 113, 114, 115, 117)보다 두껍게 형성될 수 있다.
또한, 상기 최하층의 희생막(SC1)과 상기 기판(100) 사이에는 버퍼 절연막(101)이 형성될 수 있다. 상기 버퍼 절연막(101)은 상기 다른 산화막들(111~118)보다 얇께 형성될 수 있다. 상기 버퍼 절연막(101)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
도7을 참조하면, 상기 적층 구조체(ST)를 패터닝하여 상기 기판(100)을 노출시키는 상기 개구부들(131)을 형성한다.
구체적으로, 상기 개구부들(131)을 형성하는 단계는, 상기 적층 구조체(ST) 상에 상기 개구부들(131)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 사용하여 적층 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
상기 개구부들(131)은 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 또한, 일 실시 예에 따르면, 상기 개구부들(131)은 상기 버퍼 절연막(101)을 관통하여 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 상기 개구부들(131)을 형성하는 동안 오버 식각(over etch)에 의해 상기 개구부들(131)에 노출되는 기판(100)의 상부면이 소정 깊이로 리세스될 수도 있다. 그리고, 상기 개구부들(131)은 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
일 실시 예에 따르면, 상기 개구부들(131) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, xy 평면 상에 2차원적으로 그리고 규칙적으로 형성될 수 있다. 즉, 상기 개구부들(131)을 x축 및 y축 각각에서 서로 이격되어 배치된다. 다른 실시 예에 따르면, 수평적 모양에 있어서, 상기 개구부들(131)은 y축 방향으로 연장된 라인 형태의 트렌치일 수도 있다. 상기 라인 형태의 개구부들(131)은 서로 평행하게 형성될 수 있다. 또 다른 실시 예에 따르면, 상기 개구부들(131)은 도 16 도시된 것처럼, y축 방향으로 지그재그(zig zag) 배치될 수도 있다. 그리고, 일 방향으로 인접한 상기 개구부들(131) 간의 이격거리는 상기 각 개구부(131)의 폭보다 작거나 같을 수 있다. 이와 같이, 상기 개구부들(131)이 지그재그 형태로 배치될 경우, 일정한 면적 내에 보다 많은 수의 개구부들(131)이 배치될 수 있다.
도8을 참조하면, 상기 개구부들(131) 내에 반도체 패턴들(132)을 형성할 수 있다.
상세하게, 상기 반도체 패턴들(132)은 상기 개구부들(131) 내에 형성되어 상기 기판(100)과 직접 접촉될 수 있으며, 상기 기판(100)에 대해 실질적으로 수직할 수 있다. 상기 반도체 패턴들(132)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 상기 반도체 패턴들(132)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 상기 반도체 패턴들(132)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
상기 반도체 패턴들(132)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 상기 개구부들(131) 내에 형성될 수 있다. 그리고, 증착 기술을 이용하여 상기 반도체 패턴들(132)을 형성하는 경우, 상기 반도체 패턴들(132)과 상기 기판(100) 사이에는 결정구조 차이로 인한 불연속적인 경계면이 형성될 수도 있다. 또한, 일 실시예에 따르면, 상기 반도체 패턴들(132)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 상기 각 개구부(131)에 의해 노출된 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 상기 걱 개구부(131) 내에 상기 각 반도체 패턴(132)을 형성할 수도 있다.
또한, 상기 반도체 패턴(132)은 상기 개구부(131)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 상기 반도체 패턴(132)은 상기 개구부(131)의 일부를 채우고 상기 개구부(131)의 중심 부분에 빈 영역을 정의할 수 있다. 또한, 상기 반도체 패턴(132)의 두께(즉, 쉘의 두께)는 반도체 기억 소자의 동작시 반도체막에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 즉, 상기 각 반도체 패턴(132)은 상기 각 개구부(131) 내에 파이프 형태(pipe-shaped), 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그리고, 상기 반도체 패턴들(132)에 의해 정의되는 빈 영역들 내에는 매립 절연 패턴들(134)이 채워질 수 있다. 상기 매립 절연 패턴들(134)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 상기 매립 절연 패턴들(134)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다.
또한, 상기 반도체 패턴들(132)은 증착 공정에 의해 원통형의 상기 개구부들(131) 내에 완전히 채워져 원기둥 형태를 가질 수도 있다. 이러한 경우, 상기 적층 구조체(ST)상에 상기 개구부들(131)을 채우는 반도체막을 증착한 후에 상기 반도체막에 대한 평탄화 공정이 수행될 수 있다.
한편, 상기 개구부들(131)이 라인 형태로 형성된 경우, 도 15에 도시된 바와 같이, 상기 각 개구부(131) 내에는 반도체 패턴들(132)이 형성되고, 상기 반도체 패턴(132)들 사이에는 절연 패턴들이 개재될 수 있다. 이와 같이 반도체 패턴들(132)을 형성하는 것은, 상기 개구부들(131) 내에 차례로 반도체막 및 매립 절연막을 형성하고, 반도체막 및 매립 절연막을 패터닝하여 상기 각 개구부(131) 내에 직사각형태의 평면을 갖는 반도체 패턴들(132)을 형성할 수 있다. 그리고, 반도체 패턴들(132)의 단면은 U자 형태의 모양을 가질 수 있다.
도9를 참조하면, 반도체 패턴들(132)을 형성한 후에, 인접하는 반도체 패턴들(132) 사이에 기판(100)을 노출시키는 트렌치들(140)을 형성할 수 있다.
구체적으로, 상기 트렌치들(140)을 형성하는 것은, 상기 적층 구조체(ST) 상에 상기 트렌치들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 상기 마스크 패턴을 식각 마스크로 사용하여 상기 적층 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
상기 트렌치들(140)는 상기 반도체 패턴들(132)로부터 이격되어, 상기 희생막들(SC1~SC8) 및 상기 산화막들(111~118)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 상기 트렌치들(140)는 라인 형태 또는 직사각형으로 형성될 수 있다. 또한, 수직적 깊이에 있어서, 상기 트렌치들(140)는 상기 기판(100)의 상부면을 노출시키도록 형성될 수 있다. 또한, 상기 트렌치들(140)는 이방성 식각 공정에 의해 상기 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 상기 트렌치들(140)을 형성하는 동안 오버 식각(over etch)에 의해 상기 트렌치들(140)에 노출되는 상기 기판(100)의 상부면이 소정 깊이로 리세스될 수 있다.
상기 트렌치들(140)을 형성함에 따라, 희생 패턴들(SC1~SC8) 및 산화막 패턴들(111~118)이 교대로 그리고 반복적으로 적층된 예비 게이트 구조체가 형성될 수 있다. 상기 예비 게이트 구조체는 y축 방향을로 연장된 라인 형태일 수 있다. 상기 예비 게이트 구조체에는 y축 방향으로 배열된 복수의 반도체 패턴들(132)이 관통할 수 있다. 이와 같이, 상기 예비 게이트 구조체는 상기 반도체 패턴들(132)과 인접한 내측벽과, 상기 트렌치들(140)에 노출된 외측벽을 가질 수 있다.
한편, 일 실시 예에 따르면, 상기 트렌치들(140)을 형성한 후에, 상기 기판(100) 내에 불순물 영역(105)이 형성될 수 있다. 상기 불순물 영역(105)은 상기 트렌치들(140)에 의해 형성된 상기 예비 게이트 구조체를 이온 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 그리고, 상기 불순물 영역(105)은 불순물의 확산에 의해 상기 예비 게이트 구조체의 하부 영역의 일부분과 중첩될 수 있다. 또한, 상기 불순물 영역(105)은 상기 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
도10을 참조하면, 상기 트렌치들(140)에 의해 노출된 상기 희생 패턴들(SC1~SC8)을 제거하여, 상기 산화막 패턴들(111~118) 사이에 리세스 영역들(142)을 형성한다.
상기 리세스 영역들(142)은 상기 산화막 패턴들(111~118) 사이의 상기 희생 패턴들(SC1~SC8)을 제거함으로써 형성될 수 있다. 즉, 리세스 영역들(142)은 상기 트렌치들(140)로부터 산화막 패턴들(111~118) 사이로 수평적으로 연장될 수 있으며, 상기 반도체 패턴들(132)의 측벽들의 일부분들을 노출시킬 수 있다. 그리고, 최하부에 형성된 리세스 영역(142)은 버퍼 절연막(101)에 의해 정의될 수 있다. 이와 같이 형성되는 리세스 영역들(142)의 수직적 두께(z축 방향으로의 길이)는 도 6에서 상기 희생막들(SC1~SC8)을 증착할 때 상기 희생막들(SC1~SC8)의 증착 두께에 의해 정의될 수 있다.
구체적으로, 상기 리세스 영역들(142)을 형성하는 것은, 상기 산화막 패턴들(111~118)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상기 희생 패턴들(SC1~SC8)을 등방적으로 식각하는 것을 포함할 수 있다. 여기서, 상기 희생 패턴들(SC1~SC8)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 상기 희생 패턴들(SC1~SC8)이 실리콘 질화막이고, 상기 산화막 패턴들(111~118)이 실리콘 산화막인 경우, 상기 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 11를 참조하면, 상기 리세스 영역들(142) 내에 다층 유전막(150)을 형성할 수 있다.
상기 다층 유전막(150)은 상기 리세스 영역들(142)이 형성된 상기 예비 게이트 구조체를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 상기 다층 유전막(150)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 다층 유전막(150)은 상기 리세스 영역들(142) 두께의 절반보다 얇은 두께로 형성될 수 있다. 즉, 상기 각 리세스 영역(142)에 노출된 상기 반도체 패턴들(132)의 측벽들에 다층 유전막(150)이 형성될 수 있으며, 다층 유전막(150)은 상기 각 리세스 영역(142)을 정의하는 상기 산화막 패턴들(111~118)의 하부면 및 상부면으로 연장될 수 있다. 또한, 증착 공정에 의해 형성되는 상기 다층 유전막(150)은 라인 형태의 박막 구조체 사이에 노출된 상기 기판(100)의 표면 및 상기 최상층 산화막 패턴(118)의 상면에도 형성될 수 있으며, 상기 산화막 패턴들(111~118)의 측벽들을 덮을 수도 있다. 그리고, 상기 다층 유전막(150)은 최하층의 리세스 영역(142)에 의해 노출되는 상기 기판(100) 또는 버퍼 절연막(101)의 상면을 덮을 수 있다. 즉, 상기 다층 유전막(152)이 상기 리세스 영역들(142)이 형성된 예비 게이트 구조체의 표면에 컨포말하게 형성될 수 있다.
다른 실시 예에 따르면, 도 14b에 도시된 것처럼, 수직적으로 인접한 산화막 패턴들(111~118) 사이에 다층 유전 패턴들(154)이 국소적으로 형성되어, 수직적으로 인접하는 다른 다층 유전 패턴들(154)과 분리될 수 있다. 이와 같이 상기 다층 유전 패턴들(154)이 수직적으로 서로 분리된 경우 상기 각 다층 유전 패턴(154)에 트랩된 전하들이 인접한 다른 다층 유전 패턴(154)으로 이동(spreading)하는 것을 방지할 수 있다. 상기 각 다층 유전 패턴(154)이 수직적으로 인접한 상기 산화막 패턴들(111~118) 사이에 국소적으로 형성되는 경우에도, 최하층의 다층 유전 패턴(154)은 상기 버퍼 절연막(101) 또는 상기 기판(100)의 상면과 직접 접촉될 수도 있다.
일 실시 예에 따르면, 상기 다층 유전막(150)은 전하 저장막일 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 그리고, 상기 다층 유전막(150)이 전하 저장막인 경우, 상기 다층 유전막(150)에 저장되는 정보는 상기 반도체 패턴들(132)과 게이트 전극들(도12의 WL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 상기 다층 유전막(150)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시 예에 따르면, 도 14a 및 도 14c에 도시된 바와 같이, 다층 유전막(152)은 차례로 적층되는 블록킹 절연막(152a), 전하트랩막(152b) 및 터널 절연막(152c)을 포함할 수 있다. 상기 블록킹 절연막(152a)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 상기 터널 절연막(152c)은 상기 블록킹 절연막(152a)보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 예를 들어, 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 전하 트랩막(152b)은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 상기 터널 절연막(152c)은 실리콘 산화막이고, 상기 전하 트랩막(152b)은 실리콘 질화막이고, 상기 블록킹 절연막(152a)은 알루미늄 산화막을 포함하는 절연막일 수 있다.
한편, 다른 실시예에 따르면, 상기 블록킹 절연막(152a)은 제 1 블록킹 절연막 및 제 2 블록킹 절연막으로 구성될 수도 있다. 여기서, 상기 제 1 및 제 2 블록킹 절연막들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블록킹 절연막들 중의 하나는 상기 터널 절연막(152c)보다 작고 전하 트랩막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 상기 제 1 블록킹 절연막은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블록킹 절연막은 상기 제 1 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블록킹 절연막은 고유전막들 중의 하나이고, 상기 제 1 블록킹 절연막은 상기 제 2 블록킹 절연막보다 작은 유전 상수를 갖는 물질일 수 있다.
또 다른 실시 예에 따르면, 차례로 적층된 블록킹 절연막(152a), 전하 트랩막(152b) 및 터널 절연막(152c)으로 구성된 다층 유전막(152)에서, 상기 터널 절연막(152c) 및 상기 전하 트랩막(152b)은 도 14c에 도시된 것처럼, 상기 반도체 패턴들(132)에 인접한 상기 적층 구조체(ST)의 내벽을 가로질러 형성될 수 있다. 즉, 상기 터널 절연막(152c) 및 상기 전하 트랩막(152b)은 상기 반도체 패턴들(132)을 형성하기 전에 상기 개구부들(131)의 내벽에 먼저 형성될 수도 있다. 그리고, 상기 블록킹 절연막(152a)은 상기 리세스 영역들(142)을 형성한 후에 상기 리세스 영역들(142) 내에 컨포말하게 형성될 수 있다. 이에 따라, 상기 블록킹 절연막(152a)은 상기 산화막 패턴들(111~118)의 상부면 및 하부면과 직접 접촉될 수 있다. 한편, 상기 리세스 영역들(142)을 형성한 후에, 상기 전하 트랩막(152b)과 상기 블록킹 절연막(152a)이 상기 리세스 영역들(142) 내에 컨포말하게 형성될 수도 있다.
이어서, 도 11 및 도 12을 참조하면, 상기 다층 유전막(150)이 형성된 리세스 영역들(142) 각각에 게이트 전극들(WL)을 형성할 수 있다. 또한, 게이트 전극들(WL)을 형성시, 상기 기판(100) 내에 공통 소오스 라인(CSL)을 함께 형성할 수 있다.
상기 게이트 전극들(WL)이 다층 유전막(150)이 컨포말하게 형성된 상기 리세스 영역들(142) 내에 형성됨에 따라, 상기 각 게이트 전극(WL)의 수직적 두께는 상기 각 리세스 영역(142)의 수직적 두께보다 감소될 수 있다. 이와 같이 상기 게이트 전극들(WL)의 두께 감소는 상기 각 게이트 전극(WL)의 저항(resistance)을 증가시킬 수 있다. 그러므로, 3차원 반도체 기억 소자의 집적도 및 전기적 특성을 향상시키기 위해, 상기 게이트 전극들(WL)을 구성하는 물질의 비저항(resistivity)을 감소시키는 것이 필요하다.
일 실시 예에 따르면, 상기 게이트 전극들(WL) 및 상기 공통 소오스 라인(CSL)은 낮은 비저항을 갖는 금속물질(예를 들어, 텅스텐)로 형성될 수 있다. 그리고, 공통 소오스 라인(CSL)은 기판(100) 내에 형성된 불순물 영역(105)일 수 있다. 그런데, 공통 소오스 라인(CSL)이 기판(100) 내에 형성되는 불순물 영역인 경우, 저항을 일정하게 유지하기 어렵고 공통 소오스 라인(CSL)의 저항이 높을 수 있다.
다른 실시 예에 따르면, 상기 공통 소오스 라인(CSL)은 기판(100) 내의 불순물 영역(105) 및 공통 소오스 실리사이드막(184)을 포함할 수 있다. 금속 실리사이드를 포함하는 공통 소오스 라인(CSL)은 불순물 영역(105)으로 이루어진 공통 소오스 도전 라인보다 저항이 감소될 수 있다. 또한, 실시 예들에서, 상기 공통 소오스 라인(CSL)을 구성하는 상기 공통 소오스 실리사이드막(184)은, 상기 기판(100) 상에 적층된 상기 게이트 전극들(WL)을 이루는 게이트 실리사이드막(182)과 동시에 형성될 수 있다.
이하, 도 11 및 도 12을 참조하여, 상기 게이트 전극들(WL) 및 상기 공통 소오스 라인(CSL)을 형성하는 방법을 상세히 설명한다.
상기 게이트 전극들(WL)을 형성하는 것은, 상기 다층 유전막(150)이 형성된 리세스 영역들 및 상기 트렌치들(140) 내에 게이트 도전막(170)을 형성하는 것과, 상기 트렌치들(140) 내에 상기 게이트 도전막(170)을 제거하여 수직적으로 서로 분리된 상기 게이트 전극들(WL)을 형성하는 것을 포함한다.
상기 게이트 도전막(170)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 상기 게이트 도전막(170)은 상기 리세스 영역들(142)을 채우면서 상기 트렌치들(140) 내에 컨포말하게 형성될 수 있다. 구체적으로, 상기 게이트 도전막(170)은 상기 각 리세스 영역(142)의 두께의 절반 이상의 두께로 증착될 수 있다. 그리고, 상기 각 트렌치(140)의 평면적 폭이 상기 각 리세스 영역(142)의 두께보다 큰 경우, 상기 게이트 도전막(170)은 상기 트렌치들(140)의 일부를 채우고 상기 각 트렌치(140)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방될 수 있다.
상기 게이트 도전막(170)은 도핑된 폴리실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 일 실시 예에 따르면, 상기 게이트 도전막(170)을 형성하는 것은, 배리어 금속막(예를 들어, 금속 질화물) 및 금속막(예를 들어, 텅스텐)을 순차적으로 형성하는 것을 포함한다. 한편, 본 발명의 기술적 사상은 3차원 반도체 기억 소자에 한정적으로 적용되는 것이 아니므로, 상기 게이트 도전막(170)은 물질 및 구조 등에서 다양하게 변형될 수 있다.
이어서, 상기 트렌치들(140) 내에 채워진 상기 게이트 도전막(170)을 이방성 식각하여 수직적으로 분리된 상기 게이트 전극들(WL)을 형성한다.
구체적으로, 상기 트렌치들(140) 내에 게이트 도전막(170)을 제거하는 것은, 상기 예비 게이트 구조체를 구성하는 최상부의 산화막 패턴 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 상기 게이트 도전막(170)을 이방성 식각하는 단계를 포함할 수 있다. 상기 게이트 도전막(170)을 이방성 식각할 때, 기판(100)의 상면과 접하는 다층 유전막(150)은 식각 정지막으로 이용될 수 있다.
일 실시 예에 따르면, 수직적으로 분리된 상기 게이트 전극들(WL)을 형성하기 위해, 상기 기판(100)의 상면을 덮는 상기 다층 유전막(150)을 노출시킬 수 있다. 이와 달리, 상기 게이트 도전막(170)을 이방성 식각함에 따라 상기 트렌치들(140) 내에 기판(100)의 상면이 노출될 수 있으며, 도면에 도시된 것처럼, 상기 기판(100)의 상면이 리세스될 수도 있다.
다른 실시 예에 따르면, 게이트 전극들(WL)은, 빈 영역을 갖는 상기 게이트 도전막(170)에 대해 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 상기 게이트 전극들(WL)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 상기 산화막 패턴들(111~118)의 측벽들 및 상기 기판(100) 상면의 다층 유전막(150)이 노출될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 상기 게이트 도전막(170)이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 상기 예비 게이트 구조체의 상부와 상기 기판(100) 상부에서 상기 게이트 도전막(170)이 균일하게 식각 될 수 있다. 이에 따라, 상기 게이트 전극들(WL)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 상기 게이트 전극들(WL)의 수평적 두께가 달라질 수 있다. 예를 들어, 상기 게이트 전극들(WL)은 상기 리세스 영역들의 일부분을 채우도록 형성될 수 있다. 이와 같이 형성된 상기 게이트 전극들(WL) 각각은 도 14a 내지 도 14c에 도시된 것처럼, 금속 패턴(163a) 및 게이트 실리사이드막(182)과 다층 유전막(152) 사이에 개재된 배리어 금속 패턴(162)을 포함할 수 있다.
일 실시 예에 따르면, 상기 리세스 영역들(142) 각각에 국소적으로 형성된 게이트 전극들(WL) 및 상기 산화막 패턴들(111~118)은 게이트 구조체를 구성할 수 있다. 즉, 서로 인접하는 트렌치들(140) 사이에 상기 게이트 구조체가 형성될 수 있다. 일 실시 예에 따르면, 상기 게이트 구조체는 일 방향으로 연장된 라인 형태를 가질 수 있다. 그리고, 상기 게이트 구조체에는 일 방향으로 배열된 복수의 반도체 패턴들(132)이 관통할 수 있다. 그리고, 상기 게이트 전극들(WL)은 상기 트렌치들(140)에 인접한 외측벽들 및 상기 반도체 패턴들(132)에 인접한 내측벽들을 갖는다. 이러한 게이트 전극들(WL)의 내측벽들은 반도체 패턴들(132)을 둘러싸거나, 반도체 패턴(132)의 일측벽을 가로지를 수 있다. 이와 달리, 하나의 블록 내에 포함되는 게이트 전극들(WL)은 워드라인 콘택 영역(WCTR)에서 서로 연결되어, 빗 모양(comb-shape) 또는 손가락 모양(finger-shape)으로 형성될 수 있다.
이 실시예에 따르면, 적층된 게이트 전극들(WL)은 도 2에서 설명한 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드라인들(WL)로 사용될 수 있다. 예를 들면, 게이트 전극들(WL)의 최상부층 및 최하부층은 각각 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 사용되고, 이들 사이의 게이트 전극들(WL)은 워드라인들(WL)로 사용될 수 있다.
또는, 도 3을 참조하여 설명한 것처럼, 최상부에 배치된 두 층의 게이트 전극들(WL)이 스트링 선택 라인(도 2의 SSL)으로 사용될 수 있고, 최하부에 배치된 두 층의 게이트 전극들(WL)이 접지 선택 라인(도 2의 GSL)으로 사용될 수도 있다. 스트링 선택 라인(도 2의 SSL) 또는 접지 선택 라인(도 2의 GSL)으로 사용되는 게이트 전극들(WL)은 수평적으로 분리될 수 있으며, 이 경우, 동일한 높이에는 전기적으로 분리된 복수의 스트링 선택 라인들(도 2의 SSL) 또는 접지 선택 라인들(도 2의 GSL)이 배치될 수 있다.
한편, 게이트 구조체를 형성한 후, 도 14a에 도시된 것처럼, 상기 산화막 패턴들(111~118)의 측벽들 및 상기 기판(100) 표면에 형성된 다층 유전막(150)을 선택적으로 제거하는 공정이 더 수행될 수 있다. 다층 유전막(150)을 제거하는 공정은, 상기 게이트 도전막(170)에 대해 식각 선택비를 갖는 식각 가스 또는 식각 용액을 이용할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 산화막 패턴들(111~118)의 측벽의 상기 다층 유전막(150)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL과 같은 식각 용액이 이용될 수 있다. 또한, 상기 다층 유전막(150)을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
도13을 참조하면, 상기 게이트 전극들(WL)을 형성한 후에, 상기 게이트 전극들(WL) 사이의 상기 기판(100)으로 불순물을 이온주입하여 공통 소오스 라인으로 이용되는 불순물 영역들(105)이 형성될 수 있다.
구체적으로, 불순물 영역들(105)은 기판(100) 상의 상기 게이트 구조체들을 이온주입 마스크로 사용하는 이온 주입 공정을 통해 형성될 수 있다. 이에 따라, 상기 불순물 영역들(105)은 트렌치의 수평적 모양처럼, 일 방향으로 연장된 라인 형태일 수 있다. 그리고, 상기 불순물 영역들(105)은 불순물의 확산에 의해 상기 게이트 구조체의 하부 영역의 일부분과 중첩될 수 있다. 또한, 상기 불순물 영역들(105)은 상기 기판(100)의 도전형과 반대되는 도전형을 가질 수 있다.
그리고, 상기 불순물 영역들(105)을 형성시, 상기 트렌치들(140)의 바닥면 상에 위치한 상기 다층 유전막(150)은 이온 주입 버퍼막으로 사용될 수 있다. 다른 실시예에 따르면, 불순물 영역들(105)은 도 10를 참조하여 설명한 것처럼, 상기 트렌치들(140)를 형성한 후에, 상기 트렌치들(140) 아래의 기판(100) 내에 형성될 수도 있다.
또한, 일 실시예에 따르면, 상기 기판(100) 내의 상기 불순물 영역들(105)을 금속막(180)과 반응시켜 금속 실리사이드을 형성하는 실리사이드 공정(silicidation process)이 수행될 수 있다.
이어서, 도 13을 참조하면, 상기 트렌치들(140) 내에 게이트 분리 절연 패턴(190)을 형성한다.
상기 게이트 분리 절연 패턴(190)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 미반응 금속막이 제거된 상기 트렌치들(140)을 채우는 단계를 포함한다. 일 실시예에 따르면, 상기 게이트 분리 절연 패턴(190)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다. 한편, 다른 실시예에 따르면, 상기 트렌치들(140) 내에 상기 게이트 분리 절연 패턴(190)을 형성하기 전에, 상기 게이트 전극들(WL) 및 공통 소오스 실리사이드막들(184)의 산화를 방지하기 위한 캡핑막이 형성될 수도 있다. 상기 캡핑막은 절연성 질화물로 형성될 수 있으며, 예를 들어, 실리콘 질화막으로 형성될 수 있다.
상기 게이트 분리 절연 패턴(190)을 형성한 후에는, 상기 반도체 패턴들(132)의 상부 부분에 상기 반도체 패턴들(132)과 반대되는 도전형의 불순물을 주입하여 드레인 영역(D)을 형성할 수 있다. 이와 달리, 상기 드레인 영역(D)은 도9에서 설명된 상기 트렌치들(140)을 형성하기 전에 반도체 패턴들(132) 상부에 형성될 수도 있다.
이어서, 상기 게이트 전극들(WL)의 상부에 상기 반도체 패턴들(132)을 전기적으로 연결하는 비트 라인들(BL)이 형성될 수 있다. 상기 비트 라인들(BL)은 도시된 것처럼 라인 형태로 형성된 상기 게이트 전극들(WL)을 가로지르는 방향을 따라 형성될 수 있다. 그리고, 상기 비트 라인들(BL)은 콘택 플러그에 의해 상기 반도체 패턴들(132) 상의 드레인 영역(D)과 연결될 수도 있다.
도17은 본 발명의 실시 예들의 제조 방법에 따라 제조된 3차원 반도체 기억 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 17을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 기억 장치(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 본 발명에 따른 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도18는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 기억 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도18를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 3차원 반도체 기억 소자(1210)를 장착한다. 상기 3차원 반도체 기억 소자(1210)는 상술된 실시 예들의 3차원 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 3차원 반도체 기억 소자(1210)는 다른 형태의 반도체 기억 소자(ex, 디램 소자 및/또는 에스램 소자 등)를 더 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 3차원 반도체 기억 소자(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 3차원 반도체 기억 소자(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 3차원 반도체 기억 소자(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
또한, 본 발명에 따른 3차원 반도체 기억 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 3차원 반도체 기억 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (9)
- 기판을 하나의 챔버 내로 로딩하는 것;
상기 챔버 내에서 산화막들 및 희생막들을 교대로 그리고 반복적으로 적층하는 것; 및
상기 기판을 상기 챔버로부터 언로딩하는 것을 포함하되, 상기 각 산화막의 증착 시에, 산소 소스 가스는 이산화질소를 포함하는 3차원 반도체 기억 소자의 형성 방법. - 제1항에 있어서,
상기 산화막들 및 희생막들을 교대로 그리고 반복적으로 적층하는 것은,
산화막을 증착하는 것;
상기 산화막의 증착에 사용된 제1 가스 혼합물을 제1 퍼징하는 것;
희생막을 증착하는 것; 및
상기 희생막의 증착에 사용된 제2 가스 혼합물을 제2 퍼징하는 것을 포함하되, 상기 산화막의 증착, 제1 퍼징, 상기 희생막의 증착 및 제2 퍼징을 복수회 반복적으로 수행하는 3차원 반도체 기억 소자의 형성 방법. - 제2항에 있어서,
상기 희생막들은 실리콘 질화막이고, 상기 산화막들은 실리콘 산화막인 3차원 반도체 기억 소자의 형성 방법. - 제3항에 있어서,
상기 희생막들은 실란 및 암모니아를 포함하는 제1 가스 혼합물에 의해서 증착되고,
상기 산화막들은 테트라 에틸 오소 실리케이트(Tetra-Ethly-Ortho-Silicate:TEOS) 및 이산화질소를 포함하는 제2 가스 혼합물에 의해 증착되는 3차원 반도체 기억 소자의 형성 방법. - 제4항에 있어서,
상기 제1 가스 혼합물 및 상기 제2 가스 혼합물의 각각은 캐리어 가스를 더 포함하는 3차원 반도체 기억 소자의 형성 방법. - 제1항에 있어서,
상기 산화막들 및 희생막들을 관통하는 반도체 패턴들을 형성하는 것;
상기 산화막들 및 희생막들을 패터닝하여, 트렌치 및 교대로 그리고 반복적으로 적층된 희생 패턴들 및 산화막 패턴들을 형성하되, 상기 반도체 패턴들은 상기 희생 패턴들 및 산화막 패턴들을 관통하는 것;
상기 희생 패턴들을 제거하여 상기 산화막 패턴들 사이에 빈 영역들을 형성하는 것;
상기 빈 영역들의 내면 상에 다층 유전막을 콘포말하게 형성하는 것; 및
상기 빈 영역들을 각각 채우는 게이트 패턴들을 형성하는 것을 더 포함하는 3차원 반도체 기억 소자의 형성 방법. - 제6항에 있어서,
상기 다층 유전막은 블로킹 절연막, 전하 트랩막 및 터널 절연막을 포함하는 3차원 반도체 기억 소자의 형성 방법. - 제6항에 있어서,
교대로 그리고 반복적으로 적층된 게이트 패턴들 및 산화막 패턴들은 게이트 구조체에 포함되고,
상기 게이트 구조체를 관통하는 복수의 반도체 패턴들은 일 방향으로 하나의 열로 배열되는 반도체 기억 소자의 형성 방법. - 제6항에 있어서,
교대로 그리고 반복적으로 적층된 게이트 패턴들 및 산화막 패턴들은 게이트 구조체에 포함되고,
상기 게이트 구조체를 관통하는 복수의 반도체 패턴들은 일 방향으로 지그재그(zigzag) 형태로 배열되는 반도체 기억 소자의 형성 방법.
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