JPH10340893A - 電子薄膜材料のエッチング方法 - Google Patents

電子薄膜材料のエッチング方法

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JPH10340893A
JPH10340893A JP9151200A JP15120097A JPH10340893A JP H10340893 A JPH10340893 A JP H10340893A JP 9151200 A JP9151200 A JP 9151200A JP 15120097 A JP15120097 A JP 15120097A JP H10340893 A JPH10340893 A JP H10340893A
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JP
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etching
gas
thin film
film material
film
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JP9151200A
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English (en)
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Koji Watabe
浩司 渡部
Kenji Katori
健二 香取
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
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    • H01L21/31111Etching inorganic layers by chemical means
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Abstract

(57)【要約】 (修正有) 【課題】 遷移金属酸化物含有貴金属を微細加工でき、
高集積高誘電体デバイスの製造を可能にする電子薄膜材
料のエッチング方法を提供する。 【解決手段】 エッチングガスとして、フッ素,塩素,
臭素,臭化水素,トリフルオロブロモメタン,クロロフ
ルオロカーボン,六フッ化硫黄,三フッ化窒素,三塩化
ホウ素および四塩化ケイ素からなる群のうちの少なくと
も1種と、ヘリウム,ネオン,アルゴン,クリプトン,
酸素および窒素からなる群のうちの少なくとも1種とを
組み合わせたものを用いて、遷移金属酸化物含有貴金属
をエッチングする。遷移金属酸化物含有貴金属により不
揮発性メモリの拡散防止層または下部電極を形成し、高
集積強誘電体メモリを製造することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は基板上に形成された
薄膜の加工を行うための電子材料のエッチング方法に係
り、特に遷移金属酸化物含有貴金属膜の加工を行うため
の電子材料のエッチング方法に関する。
【0002】
【従来の技術】近年、強誘電体薄膜または高誘電体薄膜
を用いた不揮発性メモリおよびDRAM(dynamic rand
om access memory)の開発が活発に行われている。この
不揮発性メモリは、上部電極と下部電極との間に強誘電
性または高誘電性を有する誘電体膜を形成してなるキャ
パシタと、シリコン基板中のソース領域,ドレイン領域
およびゲート電極(ワード線)とを含むトランジスタと
により1個のメモリセルが構成されている。
【0003】図3は強誘電体メモリの具体的な構造を表
したものである。この強誘電体メモリでは、p型シリコ
ン基板100の表面に素子分離用のフィールド酸化膜1
01が選択的に設けられており、このフィールド酸化膜
101で囲まれた領域にトランジスタ200が形成され
ている。このトランジスタ200は、p型シリコン基板
100の表面に形成されたn+ 型ソース領域201およ
びn+ 型ドレイン領域202と、このn+ 型ソース領域
201とn+ 型ドレイン領域202との間のp型シリコ
ン基板100の表面にゲート絶縁膜102を介して形成
されたゲート電極203とにより構成されている。
【0004】一方、キャパシタ300はp型シリコン基
板10上に例えば膜厚100nmの下部電極301,例
えば膜厚120nmの強誘電体膜302および例えば膜
厚100nmの上部電極303を順次積層して構成した
ものである。下部電極301および上部電極303はそ
れぞれ白金(Pt)またはイリジウム(Ir)などの貴
金属により形成されている。また、強誘電体層302は
例えばビスマス(Bi)系層状構造のペロブスカイト型
強誘電体により形成される。
【0005】強誘電体メモリの情報記録密度を増加させ
るためには、図3に示したようにトランジスタ200と
キャパシタ300とを縦方向、すなわち、p型シリコン
基板100の上面に垂直な方向に並べて配置した構造に
する必要がある。そのためn+ 型ソース領域201の上
部にはコンタクトホール105が設けられ、このコンタ
クトホール105内に例えば多結晶シリコンまたはタン
グステン(W)により形成されたプラグ層106が埋め
込まれており、このプラグ層106を介してトランジス
タ200のn+ 型ソース領域201とキャパシタ300
の下部電極301とが電気的に接続されている。また、
+ 型ドレイン領域202の上部の層間絶縁膜103に
はコンタクトホール104が設けられ、このコンタクト
ホール104を通じてビット線(BL)107とn+
ドレイン領域202とが接続されている。ビット線10
7は層間絶縁膜108により覆われている。
【0006】ところで、このような構成の強誘電体メモ
リセルを作製する場合、キャパシタ300の電極間の強
誘電体膜302を形成するときには、通常、その結晶化
のために酸化雰囲気中において600〜800℃の高温
の熱処理を行う必要がある。このときプラグ層106を
構成する多結晶シリコンまたはタングステンが下部電極
301に熱拡散し、そのシリコンまたはタングステンが
下部電極301の表面近傍で酸化されることにより、下
部電極301の導電性が失われたり、シリコンまたはタ
ングステンが更に強誘電体層302に拡散し、キャパシ
タ300の特性を著しく劣化させてしまうという問題が
ある。
【0007】そこで、このようなシリコンなどの拡散を
防ぐために、下部電極31とプラグ層16との間に例え
ば窒化チタン(TiN)などの窒化物系の材料からなる
薄膜(拡散防止層)を形成する技術が報告されている
(応用物理学会講演予稿集,1995年春,30p−D
−20および30p−D−10)。
【0008】
【発明が解決しようとする課題】しかしながら、窒化物
系の膜は、酸化雰囲気中において高温の熱処理を行うと
酸化され、導電性を失うという問題がある。すなわち、
窒化物系の薄膜からなる拡散防止層は、耐熱性が不足し
量産には不適であり、実用的ではない。そのため、これ
まで強誘電体層にビスマス系層状構造の強誘電体を用い
たキャパシタは報告されておらず、このようなキャパシ
タの構造を有する高集積の不揮発性メモリを製造するこ
とが困難であった。
【0009】そこで、現在、窒化物系の膜に代わって、
例えばイリジウム(Ir)とハフニウム(Hf)と酸素
(O2 )とからなるIr80Hf4 16のような遷移金属
酸化物含有貴金属膜を拡散防止層に用いることが考えら
れている。この遷移金属酸化物含有貴金属膜は、膜中の
酸素により貴金属の自己拡散が抑制されているため、拡
散防止層として用いることにより、プラグ層を構成して
いるシリコン(Si)またはタングステン(W)が下部
電極に熱拡散することを防止できる。また、酸素との結
合力が強力な遷移元素を含有していることにより、酸素
がプラグ層中へ拡散してプラグ層が酸化されることを防
止することができる。更に、この遷移金属酸化物含有貴
金属膜は、貴金属が主体であるため、導電性は十分に確
保されているという利点も有する。従って、このような
遷移金属酸化物含有貴金属膜の微細加工が可能であれ
ば、強誘電体メモリや高誘電体メモリを製造することが
できる。
【0010】本発明はかかる問題点に鑑みてなされたも
ので、その目的は、遷移金属酸化物含有貴金属膜の微細
加工が可能であり、高集積強誘電体デバイスおよび高集
積高誘電体デバイスの製造を可能にする電子薄膜材料の
エッチング方法を提供することにある。
【0011】
【課題を解決するための手段】本発明による電子薄膜材
料のエッチング方法は、エッチングガスとして、ハロゲ
ンガス若しくはハロゲン化ガスと反応促進ガスとを含む
ガスを用いることにより、遷移金属酸化物含有貴金属か
らなる電子薄膜材料の微細加工を行うものである。ハロ
ゲンガス若しくはハロゲン化ガスとしては、フッ素(F
2 ),塩素(Cl2 ),臭素(Br2 ),臭化水素(H
Br),トリフルオロブロモメタン(CBrF3 ),ク
ロロフルオロカーボン(CHF3 ,CF4 ,C2 6
3 8,C4 10,CH3 Cl,CHCl3 ,CCl
4 ,CCl2 2 ,CCl3 F,C2 Cl2 4 ,C2
Cl2 3 ),六フッ化硫黄(SF6 ),三フッ化窒素
(NF3 ),三塩化ホウ素(BCl3 )および四塩化ケ
イ素(SiCl4 )からなる群のうちの少なくとも1種
を含むガスが、また、反応促進ガスとしては、ヘリウム
(He),ネオン(Ne),アルゴン(Ar),クリプ
トン(Kr),酸素(O2 )および窒素(N2 )からな
る群のうちの少なくとも1種を含むガスが用いられる。
【0012】本発明による電子薄膜材料のエッチング方
法では、エッチングガスとして、反応促進ガスとハロゲ
ンガス若しくはハロゲン化ガスとを含むガスを用いてい
るため、エッチング速度が速くなり、遷移金属酸化物含
有貴金属の薄膜を容易に微細加工することが可能にな
る。
【0013】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
【0014】本実施の形態に係る電子材料のエッチング
方法は、第1の元素(貴金属元素)と第2の元素(遷移
金属元素)と酸素とを含む遷移金属酸化物含有貴金属の
微細加工を行うものである。ここで、第1の元素は白金
(Pt),イリジウム(Ir),ルテニウム(Ru),
ロジウム(Rh)およびパラジウム(Pd)からなる群
のうちの少なくとも1種、第2の元素はハフニウム(H
f),ジルコニウム(Zr)およびチタン(Ti)から
なる群のうちの少なくとも1種である。この遷移金属酸
化物含有貴金属の組成式は、第1の元素をA,第2の元
素をBとすると、Aa b c で表される。
【0015】ただし、a,b,cは、それぞれ原子%で
表した組成であり、90≧a≧60,15≧b≧2,4
≦c(a+b+c=100)の範囲内の値である。これ
らの範囲内の値であることにより、上述の電子材料は、
金属と同様の良好な導電性を保持することができる。
【0016】本実施の形態では、まず、基板例えばシリ
コン基板上にスパッタリング法により、例えばイリジウ
ムとハフニウムと酸素とからなる遷移金属酸化物含有貴
金属薄膜(組成式はIr80Hf5 15)を形成し、これ
を平行平板型リアクティブスパッタリング装置の基板ホ
ルダに設置する。
【0017】次いで、基板ホルダ上の試料に対して高周
波電圧を印加すると共に、エッチングガスとして、フッ
素(F2 ),塩素(Cl2 ),臭素(Br2 ),臭化水
素(HBr),トリフルオロブロモメタン(CBr
3 ),クロロフルオロカーボン(CHF3 ,CF4
2 6 ,C3 8 ,C4 10,CH3 Cl,CHCl
3,CCl4 ,CCl2 2 ,CCl3 F,C2 Cl2
4 ,C2 Cl2 3 ),六フッ化硫黄(SF6 ),三
フッ化窒素(NF3 ),三塩化ホウ素(BCl3 )およ
び四塩化ケイ素(SiCl4 )からなる群のうちの少な
くとも1種のハロゲンガス(若しくはハロゲン化ガ
ス)、並びにヘリウム(He),ネオン(Ne),アル
ゴン(Ar),クリプトン(Kr),酸素(O2 )およ
び窒素(N2 )ガスのうちの少なくとも1種の反応促進
ガスとを含むガスを導入する。
【0018】続いて、投入電力,ガス流量およびエッチ
ング圧力を所定の値に調節したのち、シリコン基板を所
定の温度(使用した遷移金属のハロゲン化物の沸点付近
の温度)まで加熱してリアクティブイオンエッチングを
行う。リアクティブイオンエッチングは、各種反応ガス
の作用とスパッタリング作用により、加工すべき膜とそ
の下地との間のエッチング速度比(選択比)の制御およ
び異方性エッチングが可能である。
【0019】本実施の形態では、エッチング中、ハロゲ
ンガス若しくはハロゲン化ガスと遷移金属とが反応して
ハロゲン化遷移金属が形成される。ハロゲン化遷移金属
は、その沸点に達すると昇華する。例えば、ハフニウム
の塩化物である塩化ハフニウム(HfCl4 )は、加熱
すると316℃で昇華する。また、同様に他のハフニウ
ムハロゲン化物,ジルコニウムおよびチタンが属する4
A族ならびにタンタルおよびニオブ等の5A族のハロゲ
ン化物も、表1に示したように、加熱すると簡単、かつ
安定して昇華または気化する。これに対して、従来キャ
パシタの下部電極または拡散防止層に用いられてきた貴
金属のハロゲン化物には昇華性がない。例えば、白金の
塩化物(塩化白金;PtCl2 )は、加熱すると581
℃で蒸発しないで白金と塩素に解離してしまう。また、
塩化イリジウム(IrCl3 )の場合においても763
℃で昇華または気化しないで分解してしまう。このため
貴金属単体のエッチング加工は容易ではなかった。
【0020】
【表1】
【0021】本実施の形態では、貴金属と4A族または
5A族の遷移金属との合金である遷移金属酸化物含有貴
金属薄膜を、反応ガスとしてハロゲンガスまたはハロゲ
ン化ガスを用いてエッチングしているので、貴金属のみ
をエッチングする場合よりも加工が極めて容易である。
【0022】また、反応促進ガスを同時に導入すること
により、励起状態、すなわち高温状態で薄膜表面から遷
移金属原子、分子およびクラスターが脱離する。この脱
離した原子、分子およびクラスターと反応ガスとが反応
して遷移金属のハロゲン化物が生成される。このとき、
形成されたハロゲン化物の温度がその沸点以上になって
いる場合には、昇華または気化して基板上から遷移金属
が一部除去されてエッチングが進行する。
【0023】更に、シリコン基板を100〜300℃の
温度で加熱することにより、薄膜表面が作製された遷移
金属ハロゲン化物の沸点により速く到達するため、エッ
チング速度が高められる。
【0024】このようにしてエッチングを行うことがで
きる遷移金属酸化物含有貴金属は例えば強誘電体メモリ
の拡散防止層として使用することができる。
【0025】図1は遷移金属酸化物含有貴金属を拡散防
止層として用いた強誘電体メモリの具体的な構造の一例
を表したものである。この強誘電体メモリでは、p型シ
リコン基板10の表面に素子分離用のフィールド酸化膜
11が選択的に設けられており、このフィールド酸化膜
11で囲まれた領域にトランジスタ20が形成されてい
る。トランジスタ20は、p型シリコン基板10の表面
に設けられたn+ 型ソース領域21,n+ 型ドレイン領
域22およびこのn+ 型ソース領域21とn+型ドレイ
ン領域22との間のp型シリコン基板10の表面にゲー
ト絶縁膜12を介して設けられたワード線としてのゲー
ト電極23とにより構成されている。
【0026】キャパシタ30は、p型シリコン基板10
上に、p型シリコン基板10に対してトランジスタと垂
直になるように配置されており、例えば膜厚100nm
の白金(Pt)により形成された下部電極31,例えば
膜厚120nmのビスマス(Bi)系層状結晶構造酸化
物により形成された強誘電体膜32および例えば膜厚1
00nmの白金(Pt)により形成された上部電極33
を順次積層して構成したものである。
【0027】トランジスタ20とキャパシタ30の間の
層間絶縁膜13にコンタクトホール14が設けられ、こ
のコンタクトホール14内に例えば多結晶シリコン(S
i)またはタングステン(W)により形成されたプラグ
層15が埋め込まれおり、このプラグ層15を介してト
ランジスタ20のn+ 型ソース領域21とキャパシタ3
0の下部電極31とが電気的に接続されている。
【0028】このキャパシタ30と層間絶縁膜13との
間には例えば膜厚50nmのIr80Hf4 16などの遷
移金属酸化物含有貴金属薄膜により形成された拡散防止
層34が設けられており、プラグ層15を構成している
物質(多結晶シリコン,タングステン)のキャパシタへ
の熱拡散を防止している。更に、拡散防止層34と下部
電極31との間には例えばチタン(Ti)により形成さ
れた接合層35が設けられている。
【0029】また、遷移金属酸化物含有貴金属薄膜を図
2に示したようにキャパシタ30の下部電極に用いるこ
ともできる。図2に示したキャパシタ30は、例えば膜
厚100nmのIr80Hf4 16により形成された下部
電極31aと、ビスマス(Bi)系層状構造のペロブス
カイト型強誘電体により形成された強誘電体層32と、
例えば白金(Pt)により形成された上部電極33とに
より構成されている。このキャパシタ30では、下部電
極31aとして加工性に優れた遷移金属酸化物含有貴金
属薄膜を用いているので、下部電極31aを容易に微細
加工できることに加えて、遷移金属酸化物含有貴金属薄
膜は拡散防止層の役割も果たすため、別に拡散防止層お
よび接合層を必要としない。
【0030】本実施の形態に係る電子薄膜材料のエッチ
ング方法によれば、ハロゲンガス(若しくはハロゲン化
ガス)と反応促進ガスとを組み合わせて遷移金属酸化物
含有貴金属薄膜のエッチングを行うようにしたので、エ
ッチング速度が速くなり微細加工が可能になる。そのた
め反応室の側壁への付着物も大幅に低減させることがで
きる。また、この方法を不揮発性メモリの拡散防止層や
誘電体キャパシタの下部電極を形成する際に適用するこ
とにより、高集積誘電体デバイスを作製することが可能
になる。
【0031】
【実施例】更に、本発明の具体的な実施例について説明
する。なお、以下の実施例においては、遷移金属酸化物
含有貴金属薄膜(Ir80Hf5 15)をエッチングする
場合について説明する。
【0032】(第1の実施例)本実施例では、まず、シ
リコン基板上にスパッタリング法によって遷移金属酸化
物含有貴金属薄膜(Ir80Hf5 15)を形成し、これ
を平行平板型リアクティブエッチング装置の基板ホルダ
上に用意した。
【0033】次いで、高周波電源の出力を75Wとし
て、反応促進ガスとしてアルゴン(Ar)、ハロゲンガ
スとして塩素(Cl2 )を導入した。このときのガスの
流量はそれぞれ50sccm,2.9sccmとし、エ
ッチング圧力を30mTorrとなるように調節して遷
移金属酸化物含有貴金属薄膜のエッチングを行った。
【0034】上述の方法で行ったエッチングにおいて
は、8.8nm/分というエッチング速度が得られた。
一方、比較例として、実施例1と同一の膜について、同
一の手法を用いてアルゴンガスのみを導入してエッチン
グを行ったところ、7.8nm/分のエッチング速度で
あった。
【0035】これらの結果より、塩素によりエッチング
が促進されていることが分かった。すなわち、アルゴン
をスパッタリングすることにより薄膜表面から励起状態
で脱離したハフニウム原子が塩素と反応して塩化ハフニ
ウム(HfCl4 )となり、この塩化ハフニウムが昇華
していることが分かった。
【0036】(第2の実施例)本実施例では、まず、ス
パッタリング法によってシリコン基板上に遷移金属酸化
物含有貴金属薄膜(Ir80Hf5 15)を形成した後、
この基板を平行平板型リアクティブエッチング装置の基
板ホルダ上に用意した。
【0037】次いで、高周波電源の出力を75Wとし
て、反応促進ガスとしてアルゴン(Ar)、ハロゲンガ
スとして塩素(Cl2 )を導入した。このときのガスの
流量はそれぞれ33sccm,20sccmとし、圧力
を30mTorrとなるように調節して、シリコン基板
を300℃に加熱した後、遷移金属酸化物含有貴金属薄
膜のエッチングを行った。
【0038】上述の方法で行ったエッチングにおいて
は、10.0nm/分というエッチング速度が得られ
た。一方、比較例として、実施例2と同一の膜につい
て、同一の放電条件およびガス流量で、基板を加熱しな
いでエッチングを行ったところ、4.9nm/分のエッ
チング速度であった。これは、基板を加熱した場合に
は、プラズマ照射に加えて基板加熱を施すことにより、
薄膜表面が塩化ハフニウム(HfCl4 )の昇華温度に
達することによりエッチングが促進されたためであると
考えられる。また、薄膜がイリジウム(Ir)膜の場合
には、基板加熱を行ってもエッチング促進効果は観測さ
れなかった。
【0039】以上の結果から、基板を加熱して塩化ハフ
ニウム(HfCl4 )の昇華温度に達すると、塩化ハフ
ニウム(HfCl4 )の昇華がより促進されることが分
かった。
【0040】(第3の実施例)本実施例では、まず、誘
電体キャパシタを用意した。すなわち、表面酸化膜を除
去したシリコン基板上に、膜厚20nmのチタン(T
i)膜をスパッタリング法で蒸着して接合層を形成した
のち、同じくスパッタリング法により拡散防止層として
の膜厚100nmのIr80Hf5 15(組成は原子%)
膜と下部電極としての膜厚20nmのイリジウム(I
r)膜を成膜した。次いで、このIr膜の上にSrBi
2 Ta2 9 膜をゾルーゲル法により成膜して、層状ペ
ロブスカイト型構造を有する強誘電体層を形成した。こ
の成膜は、SrBi2 Ta2 9 の原料溶液を回転塗布
して塗膜を成膜したのち、塗膜を乾燥させ、赤外線アニ
ール炉内で酸素雰囲気中において760℃の温度で30
分間加熱してRTA(Rapid Thermal Annealing)を行い
SrBi2 Ta2 9 を結晶化させる方法で行った。所
望の膜厚を得るために、上記の回転塗布、乾燥および加
熱の各工程をこの順序で2回繰り返して行い、更に、酸
素雰囲気中において800℃で1時間加熱してSrBi
2 Ta2 9 の結晶化を促進させ、膜厚120nmのS
rBi2 Ta2 9 膜を得た。続いて、スパッタリング
法により膜厚100nmのRu(ルテニウム)膜を上部
電極として成膜した。そののち、酸素雰囲気中において
500℃で30分間加熱して、上部電極と強誘電体膜と
の密着性を向上させた。その際、Ru膜は部分的に酸化
されて酸化ルテニウム(RuO)に変化した。
【0041】このようにして形成したキャパシタ構造上
にSOG(Spin On Glass )膜を1μm成膜し、さらに
その上にフォトレジストを1μm成膜した。次いで、フ
ォトレジスト膜のパターン形成を行ったのち、SOG膜
のエッチングを行い、フォトレジスト膜を除去してRu
O膜が部分的にSOG膜に被覆されるようにした。この
エッチングは、平行平板型リアクティブエッチング装置
を用いて、反応促進ガスとしてアルゴン(Ar)ガス
を、ハロゲン化ガスとして四フッ化メタン(CF4 )ガ
スをそれぞれ流量30sccmで導入して行った。な
お、投入電力は75W、エッチング圧力は30mTor
rとした。
【0042】続いて、このようにしてパターン形成を行
ったSOG膜をマスクとしてRuO膜のエッチングを行
った。このエッチングは、先のエッチングと同一の平行
平板型リアクティブエッチング装置を用いて同じ条件で
行った。但し、エッチングガスには酸素(O2 )と塩素
(Cl2 )とを用い、流量はそれぞれ50sccm,5
sccmとした。
【0043】更に、再度フォトレジストを2μm成膜し
てパターン形成したのち、同じ装置を用い、第1の実施
例と同一の条件でSrBi2 Ta2 9 膜のエッチング
を行った。すなわち、高周波電源の出力を75Wとし
て、反応促進ガスとしてアルゴン(Ar)、ハロゲンガ
スとして塩素(Cl2 )をそれぞれ流量50sccm,
2.9sccmで導入すると共に、エッチング圧力を3
0mTorrとなるように調節してエッチングを行っ
た。
【0044】そののち、同じ装置を用い、同じ条件でI
r膜,Ir80Hf5 15膜およびTi膜を順次エッチン
グした。最後にフォトレジスト膜を除去することにより
強誘電体キャパシタ構造を完成させた。
【0045】このようにして作製されたキャパシタ中の
貴金属Ir膜の厚さは、従来の貴金属のみからなる電極
を用いたキャパシタ中のIr膜の厚さの5分の1〜10
分の1程度であり非常に薄い。従って、エッチング過程
において懸念されるダストの発生は極めて少なくなり、
エッチング時の室内のクリーン度は格段に向上する。
【0046】なお、上記実施例においては、イリジウム
とハフニウムと酸素とからなる遷移金属酸化物含有貴金
属をエッチングした場合について説明したが、一般に、
第1の元素と第2の元素と酸素とからなる電子薄膜材料
膜(第1の元素は白金,イリジウム,ルテニウム,ロジ
ウムおよびパラジウムからなる群のうちの少なくとも1
種、第2の元素はハフニウム,ジルコニウムおよびチタ
ンからなる群のうちの少なくとも1種)についても上記
実施例と同様の結果を得ることができる。
【0047】
【発明の効果】以上説明したように本発明に係る電子材
料のエッチング方法によれば、遷移金属酸化物含有貴金
属をハロゲンガスまたはハロゲン化ガスと反応促進ガス
とを組み合わせて用いてエッチングを行うようにしたの
で、エッチング速度が高まりかつ容易に微細加工を行う
ことができ、よって貴金属のみからなる電極では困難で
あった高集積誘電体デバイスの製造が可能になるという
効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態に係るエッチング方法を
適用する強誘電体メモリの構成を表す断面図である。
【図2】図1の強誘電体メモリのキャパシタの他の構成
を表す断面図である。
【図3】従来の強誘電体メモリの構成を表す断面図であ
る。
【符号の説明】
10…p型シリコン基板、11…フィールド酸化膜、1
2…ゲート絶縁膜、13…層間絶縁膜、14,15…コ
ンタクトホール、16…プラグ層、21…n+型ソース
領域、22…n+ 型ドレイン領域、23…ゲート電極、
31…下部電極、32…強誘電体層、33…上部電極、
34…拡散防止層、35…接合層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 27/108 H01L 29/78 371 21/8242 21/8247 29/788 29/792

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 第1の元素と第2の元素と酸素(0)と
    を含むと共に、第1の元素は白金(Pt),イリジウム
    (Ir),ルテニウム(Ru),ロジウム(Rh)およ
    びパラジウム(Pd)からなる群のうちの少なくとも1
    種であり、かつ第2の元素はハフニウム(Hf),ジル
    コニウム(Zr)およびチタン(Ti)からなる群のう
    ちの少なくとも1種を含む電子薄膜材料をエッチングす
    る方法であって、 エッチングガスとして、ハロゲンガス若しくはハロゲン
    化ガスと反応促進ガスとを含むガスを用いることを特徴
    とする電子薄膜材料のエッチング方法。
  2. 【請求項2】 前記反応促進ガスとして、ヘリウム(H
    e),ネオン(Ne),アルゴン(Ar)およびクリプ
    トン(Kr),酸素(O2 )および窒素(N2 )からな
    る群のうちの少なくとも1種を用いることを特徴とする
    請求項1記載の電子薄膜材料のエッチング方法。
  3. 【請求項3】 前記ハロゲンガス若しくはハロゲン化ガ
    スとして、フッ素(F2 ),塩素(Cl2 ),臭素(B
    2 ),臭化水素(HBr),トリフルオロブロモメタ
    ン(CBrF3 ),クロロフルオロカーボン(CH
    3 ,CF4 ,C2 6 ,C3 8 ,C4 10,CH3
    Cl,CHCl3 ,CCl4 ,CCl2 2 ,CCl3
    F,C2 Cl2 4 ,C2 Cl2 3 ),六フッ化硫黄
    (SF6 ),三フッ化窒素(NF3 ),三塩化ホウ素
    (BCl3 )および四塩化ケイ素(SiCl4 )からな
    る群のうちの少なくとも1種を用いることを特徴とする
    請求項1記載の電子薄膜材料のエッチング方法。
  4. 【請求項4】 前記電子薄膜材料として、第1の元素を
    A,第2の元素をBとし、かつa,b,cをそれぞれ原
    子%で表した組成比としたとき、組成式がAaBbOc
    (但し,90≧a≧60,15≧b≧2,4≦c,a+
    b+c=100)であるものを用いることを特徴とする
    請求項1記載の電子薄膜材料のエッチング方法。
  5. 【請求項5】 前記電子薄膜材料が誘電体キャパシタに
    おける下部電極として形成されるものであることを特徴
    とする請求項4記載の電子薄膜材料のエッチング方法。
  6. 【請求項6】 前記電子薄膜材料が不揮発性メモリにお
    けるトランジスタの不純物層上に形成されるシリコン
    (Si)またはタングステン(W)により形成されたプ
    ラグ層とキャパシタの下部電極との間に形成される反応
    防止層として形成されるものであることを特徴とする請
    求項4記載の電子薄膜材料のエッチング方法。
  7. 【請求項7】 薄膜が形成された基板を反応ガスを含有
    する雰囲気中で加熱することを特徴とする請求項1記載
    の電子薄膜材料のエッチング方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000049650A1 (en) * 1999-02-17 2000-08-24 Applied Materials, Inc. Iridium etching methods for anisotrophic profile
JP2001358133A (ja) * 2000-05-30 2001-12-26 Sharp Corp 非クロロフルオロカーボンであるフッ素化学物質を用いて異方性プラズマエッチングを行う方法
US6465321B1 (en) 1999-12-22 2002-10-15 Hyundai Electronics Industries Co., Ltd. Method of forming a storage node in a semiconductor device
WO2003012850A1 (en) * 2001-07-26 2003-02-13 Motorola, Inc. Selective metal oxide removal
US6541380B2 (en) 2001-07-24 2003-04-01 Applied Materials Inc. Plasma etching process for metals and metal oxides, including metals and metal oxides inert to oxidation
KR100495913B1 (ko) * 2000-12-30 2005-06-17 주식회사 하이닉스반도체 반도체소자 제조 방법
JP2006294845A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd ドライエッチング方法およびその装置
KR100880109B1 (ko) * 2001-08-08 2009-01-21 애질런트 테크놀로지스, 인크. 내장된 강유전성 소자의 제조공정을 위한 오염 제어법
KR100898897B1 (ko) 2007-02-16 2009-05-27 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
WO2012140887A1 (ja) * 2011-04-14 2012-10-18 パナソニック株式会社 不揮発性記憶素子およびその製造方法
US9171854B2 (en) 2012-11-16 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor devices including variable width floating gates

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541385B2 (en) * 2001-05-14 2003-04-01 Sharp Laboratories Of America, Inc. Method for plasma etching of Ir-Ta-O electrode and for post-etch cleaning
JP5297615B2 (ja) * 2007-09-07 2013-09-25 株式会社日立ハイテクノロジーズ ドライエッチング方法

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6265318B1 (en) 1998-01-13 2001-07-24 Applied Materials, Inc. Iridium etchant methods for anisotropic profile
WO2000049650A1 (en) * 1999-02-17 2000-08-24 Applied Materials, Inc. Iridium etching methods for anisotrophic profile
US6465321B1 (en) 1999-12-22 2002-10-15 Hyundai Electronics Industries Co., Ltd. Method of forming a storage node in a semiconductor device
JP2001358133A (ja) * 2000-05-30 2001-12-26 Sharp Corp 非クロロフルオロカーボンであるフッ素化学物質を用いて異方性プラズマエッチングを行う方法
KR100495913B1 (ko) * 2000-12-30 2005-06-17 주식회사 하이닉스반도체 반도체소자 제조 방법
US6541380B2 (en) 2001-07-24 2003-04-01 Applied Materials Inc. Plasma etching process for metals and metal oxides, including metals and metal oxides inert to oxidation
CN1305117C (zh) * 2001-07-26 2007-03-14 飞思卡尔半导体公司 金属氧化物的选择去除
WO2003012850A1 (en) * 2001-07-26 2003-02-13 Motorola, Inc. Selective metal oxide removal
US6818493B2 (en) 2001-07-26 2004-11-16 Motorola, Inc. Selective metal oxide removal performed in a reaction chamber in the absence of RF activation
KR100880109B1 (ko) * 2001-08-08 2009-01-21 애질런트 테크놀로지스, 인크. 내장된 강유전성 소자의 제조공정을 위한 오염 제어법
JP2006294845A (ja) * 2005-04-11 2006-10-26 Matsushita Electric Ind Co Ltd ドライエッチング方法およびその装置
KR100898897B1 (ko) 2007-02-16 2009-05-27 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
US8614125B2 (en) 2007-02-16 2013-12-24 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming the same
US9159914B2 (en) 2007-02-16 2015-10-13 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming the same
WO2012140887A1 (ja) * 2011-04-14 2012-10-18 パナソニック株式会社 不揮発性記憶素子およびその製造方法
CN103460383A (zh) * 2011-04-14 2013-12-18 松下电器产业株式会社 非易失性存储元件及其制造方法
US20140024197A1 (en) * 2011-04-14 2014-01-23 Yoshio Kawashima Nonvolatile storage element and method of manufacturing thereof
JPWO2012140887A1 (ja) * 2011-04-14 2014-07-28 パナソニック株式会社 不揮発性記憶素子およびその製造方法
JP5636092B2 (ja) * 2011-04-14 2014-12-03 パナソニック株式会社 不揮発性記憶素子およびその製造方法
US8921200B2 (en) 2011-04-14 2014-12-30 Panasonic Corporation Nonvolatile storage element and method of manufacturing thereof
US9171854B2 (en) 2012-11-16 2015-10-27 Samsung Electronics Co., Ltd. Semiconductor devices including variable width floating gates
US9373513B2 (en) 2012-11-16 2016-06-21 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices including variable width floating gates

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