KR20020067787A - 비휘발성 메모리 소자의 제조방법 - Google Patents

비휘발성 메모리 소자의 제조방법 Download PDF

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Abstract

"U"자형 부유게이트를 가지는 비휘발성 메모리 소자의 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정한다. 활성영역들을 덮고 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성한후, 갭영역을 채우고 부유게이트 패턴의 상부면보다 높은 돌출부를 갖되, 돌출부의 폭이 갭 영역의 상부폭보다 넓은 절연물질 패턴을 형성한다. 이어서, 절연물질 패턴을 식각 마스크로 사용하여 부유게이트 패턴을 식각하여 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성한다. 따라서, 비휘발성 메모리 소자의 커플링비를 높일 수 있다.

Description

비휘발성 메모리 소자의 제조방법{METHOD OF FABRICATING NON-VOLATILE MEMORY DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 더 구체적으로 부유게이트를 가지는 비휘발성 메모리 소자의 제조방법에 관한 것이다.
비휘발성 메모리 소자(Non-Volatile memory device)는 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자이다. 이러한 비휘발성 메모리 소자에는 전기적으로 기입(program)할 수 있고, 자외선을 쬐어 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 기입 및 소거를 할 수 있는 이이피롬(EEPROM)이 있고, 이이피롬(EEPROM)중에서 칩크기(CHIP SIZE)가 작고, 기입 및 소거특성이 우수한 플래시 메모리(FLASH MEMORY) 등이 있다.
비휘발성 메모리 소자의 구조는 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 부유게이트(Floating gate)를 포함하고 있다. 반도체 기판상에 터널산화막이라고 불리는 얇은 게이트 산화막을 개재하여 부유게이트가 형성되어 있고, 상기 부유게이트 상부에 게이트 층간 유전막을 개재하여 제어게이트 전극이 형성되어 있다. 따라서, 상기 부유게이트는 상기 터널산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 제어게이트 전극과 전기적으로 절연이 되어 있다.
상술한 비휘발성 메모리 소자의 데이타 기입(program) 방법은 FN 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. FN 터널링(Fowler-Nordheimtunneling)을 이용하는 방법은 비휘발성 메모리의 제어게이트 전극에 고전압을 인가함으로써 터널산화막에 고전계가 인가되고, 상기 고전계에 의해 반도체 기판의 전자가 상기 터널산화막을 통과하여 부유게이트에 주입된다. 열전자 주입(Hot Electron Injection)방법은 비휘발성 메모리의 제어게이트 전극과 드레인 영역에 고전압을 인가하여 드레인 영역 부근에서 발생한 열전자(Hot Electron)를 터널산화막을 통하여 부유게이트로 주입한다. 따라서, FN 터널링 및 열전자 주입방법은 두 방법 모두 터널산화막에 고전계가 인가되어야 한다. 이 때, 터널산화막에 고전계를 인가하기 위해서 높은 커플링 비율(Coupling Ratio)이 필요하다. 상기 커플링 비율(CR)은 다음과 같은 수학식으로 표현된다.
여기서, Cono는 제어게이트 전극 및 부유게이트 사이의 정전용량을 나타내고, Ctun은 부유게이트 및 반도체 기판 사이에 개재된 터널산화막에 기인하는 정전용량을 나타낸다. 따라서, 커플링 비율(CR)을 증가시키기 위해서는 제어게이트 전극과 중첩되는 부유게이트의 표면적을 증가시켜야 한다. 그러나, 부유게이트의 표면적을 증가시키는 경우에, 비휘발성 메모리 소자의 집적도를 증가시키기가 어렵다.
본 발명의 목적은 상술한 비휘발성 메모리 소자의 문제점을 극복하기 위하여, 소자의 집적도를 증가시키고, 게이트 층간유전체막의 높은 정전용량을 얻을 수 있는 부유게이트의 구조를 가지는 비휘발성 메모리 소자의 제조방법을 제공하는데 있다.
도 1은 일반적인 비휘발성 메모리 소자를 설명하기 위한 개략적인 단면도이다.
도 2 내지 도 10은 도 1의 I-I'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 11 및 도 12는 도 1의 I-I'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 13 내지 도 18은 도 1의 I-I'를 따라 취해진 본 발명의 제3 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
※ 도면의 주요 부분에 따른 부호의 설명 ※
100,300: 반도체 기판101, 301: 터널산화막
102, 302: 하부 부유게이트 패턴105, 305: 상부 부유게이트 패턴
F1, F3: 부유게이트 패턴109, 311: 게이트 층간유전체막
110, 312: 제어게이트 전극층
상기 목적을 달성하기 위하여 본발명은 셀면적의 증가 없이, "U"자형 단면을 가지는 부유게이트를 형성하여 부유게이트와 제어 게이트전극사이의 게이트 층간유전체막의 면적을 넓힌 비휘발성 메모리 소자의 제조방법을 제공한다.
이 비휘발성 메모리 소자의 제조방법은 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정하는 단계를 포함한다. 상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성한다. 상기 갭 영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 갖되, 상기 돌출부의 폭이 상기 갭 영역의 상부폭보다 넓은 절연물질 패턴을 형성한다. 상기 절연물질 패턴을 식각 마스크로 사용하여 상기 부유게이트 패턴을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성한다. 상기 절연물질 패턴을 제거하고, 상기 절연물질 패턴이 제거된 결과물 전면에 게이트 층간유전체막 및 제어게이트 전극층을 차례로 형성한다.
상기 부유게이트 패턴은 상기 소자분리막을 형성함과 동시에 활성영역들 상에 터널산화막을 개재하여 형성되는 하부 부유게이트 패턴과 상기 하부 부유게이트 패턴의 상부에 적층되는 상부 부유게이트 패턴으로 구성되는 것이 바람직하다.
구체적으로, 상기 부유게이트 패턴을 형성하는 방법은 반도체 기판상에 터널산화막, 하부 부유게이트막 및 연마저지막을 형성하는 것을 포함한다. 상기 연마저지막, 하부 부유게이트막, 터널산화막 및 반도체 기판을 차례로 패터닝하여 트랜치영역을 형성함과 동시에 적어도 하나의 활성영역을 한정한다. 그리고, 상기 트랜치 영역을 채우는 소자분리막을 형성한 후, 상기 연마저지막을 제거하여 상기 트랜치 영역을 채우는 소자분리막 및 상기 활성영역들 상에 터널산화막이 개재된 하부 부유게이트 패턴을 형성한다. 이어서, 상기 부유게이트 패턴이 형성된 결과물 전면에 상부 부유게이트막 및 희생절연막을 차례로 형성한다. 상기 희생절연막 및 상기 부유게이트막을 패터닝하여 상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭영역을 가지며 차례로 적층된 상부 부유게이트 패턴 및 희생절연막 패턴을 형성한다. 결과적으로, 상기 활성영역들 상에 상기 하부 부유게이트 패턴 및 상기 상부 부유게이트 패턴으로 구성되는 부유게이트 패턴이 형성된다.
상기 절연물질 패턴은 상기 부유게이트 패턴 사이의 갭영역을 채우는 감광막을 플로우시켜 상기 갭 영역보다 넓은 돌출부를 형성하거나 상기 감광막의 측벽 및 상부에 형성되는 폴리머 물질막을 형성하여 상기 갭 영역의 폭보다 넓은 돌출부를 형성하는 것이 바람직하다. 또한, 상기 절연물질 패턴은 스페이서를 가지는 산화막으로 형성하는 것이 바람직하다.
구체적으로 상기 절연물질 패턴을 형성하는 방법은, 상기 부유게이트 패턴 및 상기 희생절연막 패턴이 형성된 결과물 전면에 상기 갭 영역을 채우는 감광막을 형성하는 단계를 포함한다. 상기 감광막의 상부를 제거하여 상기 희생절연막 패턴의 상부를 노출시킴과 동시에 상기 갭 영역 내에 감광막 패턴을 형성한다. 상기 희생절연막 패턴을 제거하여 상기 활성영역들 상에 상기 부유게이트 패턴을 노출시키고, 상기 소자분리막 상에 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 감광막 패턴을 형성한다. 마지막으로, 상기 감광막 패턴을 플로우시켜 상기 부유게이트 패턴의 가장자리를 덮는 변형된 감광막 패턴을 형성한다. 다른 방법으로, 상기 감광막 패턴의 돌출부의 상부 및 측벽에 폴리머 물질막을 형성하여 상기 부유게이트 패턴의 가장자리를 덮는 변형된 감광막 패턴을 형성할 수도 있다.
상기 절연물질 패턴을 형성하는 또 다른 방법은, 상기 부유게이트 패턴 및 상기 희생절연막 패턴이 형성된 결과물 전면에 상기 갭 영역을 채우는 산화막을 형성하는 단계를 포함한다. 상기 산화막을 전면식각방법을 사용하여 식각하여 상기 희생절연막 패턴의 상부를 노출시킴과 동시에 상기 갭 영역 내에 산화막 패턴을 형성한다. 상기 희생절연막 패턴을 제거하여 상기 활성영역상에 부유게이트 패턴을 노출시킴과 동시에 상기 소자분리막 상에 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 산화막 패턴을 형성한다. 그런다음, 상기 산화막 패턴의 측벽에 스페이서를 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 일반적인 비휘발성 메모리 소자의 일부분을 간략하게 설명하기 위한 평면도이다.
도 1을 참조하면, 반도체 기판에 소자분리막(104,304)이 형성되고, 상기 소자분리막(104,304)에 의해 적어도 하나의 활성영역(10)을 한정한다. 상기 활성영역(10) 상부에 부유게이트(F)를 개재하여 제어게이트 전극(9)이 상기 활성영역(10)을 가로질러 형성된다. 상기 부유게이트(F) 및 상기 제어게이트 전극(9) 사이에 게이트 층간유전체막(도시안함)이 개재되고, 상기 부유게이트(F) 및 상기 활성영역(10) 사이에 터널산화막(도시안함)이 개재된다.
도 2 내지 도 10은 도 1의 I-I'에 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 개략적인 공정단면도들이다.
도 2를 참조하면, 반도체기판(100) 상에 터널산화막(101), 하부 부유게이트막(102) 및 연마저지막(103)을 차례로 형성한다. 상기 터널산화막은 열산화막으로 40Å ~ 100Å의 두께로 형성하는 것이 바람직하다. 상기 연마저지막(103)은 실리콘질화막으로 형성하는 것이 바람직하다. 상기 하부 부유게이트막(102)은 도핑된 폴리실리콘막 또는 도핑되지 않은 폴리실리콘막으로 형성하는 것이 바람직하다.
상기 연마저지막(103), 상기 하부 부유게이트막(102), 상기 터널산화막(101)및 상기 반도체기판(100)을 연속적으로 패터닝하여 트랜치 영역을 형성함과 동시에 적어도 하나의 활성영역을 한정한다. 상기 트랜치 영역이 형성된 결과물 전면에 상기 트랜치 영역을 채우는 절연물질층을 형성한다. 상기 절연물질층을 평탄화 식각하여 상기 활성영역들 상의 연마저지막(103)을 노출시킴과 동시에 상기 트랜치 영역 내에 소자분리막(104)을 형성한다. 상기 절연물질층은 화학기계적 연마공정(CMP)을 사용하여 평탄화 식각하는 것이 바람직하다.
결과적으로, 상기 트랜치 영역내에 절연물질층이 채워진 소자분리막(104)이 형성되고, 상기 활성영역상에 차례로 적층된 터널산화막(101), 하부 부유게이트 패턴(102) 및 연마저지막 패턴(103)이 형성된다. 상기 절연물질층은 CVD산화막으로 형성하고, 상기 CVD산화막을 형성하기 전에 상기 트랜치 영역의 측벽 및 바닥에 열산화막을 형성하여 트랜치 영역을 형성하는 과정에서 생긴 반도체기판(100)의 손상을 회복시켜주는 것이 바람직하다.
도 3 및 도 4를 참조하면, 상기 연마저지막 패턴(103)을 제거하여 상기 하부 부유게이트 패턴(102)을 노출시킨다. 이에 더하여 도시하지는 않았지만 이후 공정에서 형성되는 부유게이트 패턴의 측벽 면적의 증가를 얻기 위해서, 상기 소자분리막(104)를 리세스시켜 상기 하부 부유게이트 패턴(102)의 측벽을 노출시키는 것을 더 포함할 수도 있다. 상기 연마저지막 패턴(103)을 실리콘질화막을 사용하여 형성하는 경우, 상기 연마저지막 패턴(103)은 등방성 식각방법으로 제거하는 것이 바람직하다.
상기 연마저지막 패턴(103)이 제거된 결과물 전면에 상부 부유게이트막(105)및 희생절연막(106)을 차례로 형성한다. 상기 상부 부유게이트막(105)은 도전물질로서, 예컨대 도핑된 폴리실리콘막으로 형성하는 것이 바람직하다. 상기 희생절연막(106)은 상기 상부 부유게이트막(105)에 대해 식각선택비를 가지는 막으로 예를들면, CVD산화막 또는 실리콘질화막으로 형성하는 것이 바람직하다. 또한, 상기 희생절연막(106)은 2000Å 에서 3000Å 사이의 두께로 형성하는 것이 바람직하다. 상기 하부 부유게이트 패턴(102)이 도핑되지 않은 폴리실리콘막으로 형성되었을 경우, 상기 상부 부유게이트막(105)를 형성하는 과정에서 불순물이 상기 하부 부유게이트 패턴(102)으로 확산되어 상기 하부 부유게이트 패턴(102) 또한 도전성을 띠게 된다.
이어서, 상기 희생절연막(106) 상부에 상기 활성영역을 덮는 포토레지스트 패턴(107)을 형성한다.
도 5를 참조하면, 상기 포토레지스트 패턴(107)을 식각마스크로 사용하여 상기 희생절연막(106)을 식각한다. 계속해서, 상기 포토레지스트 패턴(107)을 식각마스크로 사용하여 상기 상부 부유게이트막(105)을 식각하여 상기 소자분리막(104)을 노출시킴과 동시에 상기 활성영역들 상에 상부 부유게이트 패턴(105a) 및 희생절연막 패턴(106a)을 형성한다. 상기 상부 부유게이트막(105)은 염소계열(chlorine-based)의 식각가스를 사용하여 식각한다. 이 때, 식각시 산소를 유입시킴으로써 포토레지스트의 탄소성분과 반응하여 발생한 폴리머에 의해 상기 상부 부유게이트막(105)이 식각되는 폭이 점진적으로 줄어들어 상기 상부 부유게이트 패턴(105a)의 측벽은 경사지게 형성된다. 상기 경사지게 형성된 상부 부유게이트 패턴(105a)은 이후 공정에서 게이트 전극을 패터닝할 때, 게이트 층간유전체막의 식각부담을 줄일 수 있다.
이어서, 상기 포토레지스트 패턴(107)을 제거한다. 결과적으로, 상기 반도체기판 상에 차례로 적층되어, 상기 활성영역을 덮고 상기 활성영역들 사이의 소자분리막 상부에 갭영역(G1)을 가지는 부유게이트 패턴(F1) 및 희생절연막 패턴(106a)이 형성된다.
다른 방법으로, 상기 포토레지스트 패턴(107)을 식각마스크로 사용하여 상기 희생절연막(106)을 식각하여 희생절연막 패턴(106a)를 형성한 후. 상기 포토레지스트 패턴(107)을 제거하고, 상기 희생절연막 패턴(106a)을 식각마스크로 사용하여 상기 상부 부유게이트막(105)를 식각하여 상기 소자분리막(104)를 노출시킴과 동시에 상기 활성영역들 상에 상부 부유게이트 패턴(105a)를 형성할 수도 있다. 이 경우 상기 활성영역상에 형성된 상부 부유게이트 패턴(105a)의 측벽은 수직하게 형성된다.
도 6을 참조하면, 상기 부유게이트 패턴(F1) 및 상기 희생절연막 패턴(106a)이 형성된 결과물 전면에 상기 갭 영역(G1)을 채우는 감광막을 형성한다. 상기 감광막의 상부를 제거하여, 상기 희생절연막 패턴(106a)의 상부면을 노출시킴과 동시에 상기 갭 영역(G1) 내에 잔존하는 감광막 패턴(108)을 형성한다. 여기서 상기 감광막의 상부는 상기 감광막을 형성한 후, 노광단계를 거치지 않고 베이크 공정의 온도를 조절함으로써 선택적으로 제거할 수 있다. 즉, 상기 감광막의 상부를 현상액에 용해되기 쉽게하여 현상함으로써 제거할 수 있다. 이는 열에 의해 발생한 산이 감광막의 상부부터 감광막을 형성하는 수지(resin)의 결합을 끊기 때문에 베이크 온도를 조절함으로써 원하는 두께의 감광막을 제거할 수 있다.
도 7을 참조하면, 상기 희생절연막 패턴(106a)를 제거하여 상기 활성영역 상에 부유게이트 패턴(F1)의 상부면을 노출시킴과 동시에, 상기 소자분리막(104) 상에 상기 부유게이트 패턴(F1)의 상부면보다 높은 돌출부(108a)를 가지도록 상기 감광막 패턴(108)의 상부측벽(upper sidewall)을 노출시킨다. 상기 희생절연막 패턴(106a)은 등방성식각방법을 사용하여 제거하는 것이 바람직하다.
도 8을 참조하면, 상기 돌출부(108a)를 플로우시켜 상기 부유게이트 패턴(F1)의 가장자리를 덮는 변형된 감광막 패턴(108b)를 형성한다. 상기 변형된 감광막 패턴(108b)를 식각 마스크로 사용하여 상기 부유게이트 패턴(F1)을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴(F1')을 형성한다. 상기 감광막은 130 ℃ ~ 150 ℃ 사이의 온도에서 50초 내지 200초 동안 베이크(bake)공정을 사용하여 플로우시키는 것이 바람직하다. 또한, 상기 부유게이트 패턴(107)의 식각량을 조절함으로써 커플링비를 조절할 수 있다.
도 9를 참조하면, 상기 변형된 감광막 패턴(108b)을 제거하여 상기 "U"자형 부유게이트 패턴(F1')의 상부측벽(upper sidewall) 및 상기 소자분리막(104)을 노출시킨다. 상기 변형된 부유게이트 패턴(F1') 및 상기 소자분리막(104)이 노출된 결과물 전면에 게이트 층간유전체막(109)를 형성한다. 상기 게이트 층간유전체막(109)은 유전율이 높은 물질로서, 예를 들면, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 또한, 저압화학기상증착(LPCVD)방법을 사용하여 100Å 내지 200Å 사이의 두께로 균일하게 형성하는 것이 바람직하다.
도 10을 참조하면, 상기 게이트 층간유전체막(109)이 형성된 결과물 전면에 제어게이트 전극층(110)을 형성한다. 상기 제어게이트 전극층(110)은 도핑된 폴리실리콘막 또는 금속 폴리사이트막으로 형성하는 것이 바람직하다. 또한, 상기 제어게이트 전극층(110) 상부에 캐핑절연막을 더 형성할 수 있다.
이에 더하여 도시하지는 않았지만, 상기 제어게이트 전극층(110), 상기 게이트 층간유전체막(109) 및 상기 변형된 부유게이트 패턴(F1')을 차례로 패터닝하여, 상기 활성영역을 가로지르는 제어게이트 전극(도 1의 9) 및 상기 제어게이트 전극(도 1의 9)과 상기 활성영역사이에 부유게이트(도 1의 F)를 형성한다.
도 11 및 도 12는 본발명의 제2 실시예를 설명하기 위한 공정단면도들 이다. 여기서, 반도체 기판상에 돌출부를 가지는 감광막 패턴을 형성하는 단계까지는 상술한 본 발명의 제1 실시예에서 설명된 도 2 내지 도 7의 과정과 동일하다.
도 11을 참조하면, 도 7에서 돌출부(108a)를 가지는 감광막 패턴(108)이 형성된 결과물 전면에 폴리머막(P)를 형성한다. 상기 폴리머막(P)은 후속의 현상 단계에서 사용되는 탈이온수(deionized water)에 의해서 용해될 될 수 있는 물질막이어야 한다. 예를 들면, 폴리비닐알콜(polyvinyl alcohol), 다이프로페놀산 호모폴리머(2-prophenolic acid homopolymer), 불소계(fluor-based) 수용성 폴리머(watersoluble polymer), 불화알킬암모늄염(fluoroalkyl amonium salt)을 포함하는 수용성 폴리머(watersoluble polymer) 또는, 요소계(urea-based) 수용성 폴리머등을 사용하는 것이 바람직하다.
도 12를 참조하면, 상기 폴리머막(P)이 형성된 반도체 기판(100)을 110∼150℃의 온도로 30∼150초 동안 베이크를 실시한 후, 탈이온수(deionized water)를 사용하여 잔류한 폴리머막(P)를 제거하여 상기 감광막 패턴(108)의 돌출부(108a)의 측벽 및 상부에 폴리머 물질막(108b)을 형성한다. 이는 베이크를 실시할 때, 상기 감광막 패턴(108)과 상기 폴리머막(P)이 접한 부분에서는 가교(crosslinking) 반응이 발생하고, 상기 폴리머막(P)과 상기 부유게이트 패턴(F1)이 접한 부분에서는 가교반응이 발생하지 않는다. 결과적으로 상기 감광막 패턴(108)의 돌출부(108a)의 상부 및 측벽만 탈이온수에 용해되지 않는 폴리머 물질막(108b)이 형성된다.
상기 폴리머 물질막(108b) 및 상기 감광막 패턴(108)을 식각마스크로 사용하여, 상기 부유게이트 패턴(F1)을 식각하여 상기 활성영역상에 "U"자형의 단면을 가지는 변형된 부유게이트 패턴(F1')을 형성한다. 그런 다음, 본 발명의 제1 실시예와 동일한 방법을 사용하여 제어게이트 전극 및 부유게이트를 형성한다.
도 13 내지 도 17은 본발명의 제3 실시예를 설명하기위한 공정단면도들이다.
도 13을 참조하면, 상술한 제1 실시예와 동일한 방법으로 반도체 기판(300)에 소자분리막(304), 터널산화막(301), 하부 부유게이트 패턴(302), 상부 부유게이트막(305) 및 하드마스크막(306)을 형성한다. 상기 하드마스크막(306)은 상기 상부 부유게이트막(305)에 대해 식각선택비를 가지는 물질막으로서, 예를들면 실리콘질화막을 사용하는 것이 바람직하다. 또한, 상기 실리콘질화막은 1000 ~ 2000Å 사이의 두께로 형성하는 것이 바람직하다. 이어서, 상기 활성영역 상의 상기 하드마스크막(306)의 상부에 포토레지스트 패턴(307)을 형성한다.
도 14를 참조하면, 상기 포토레지스트 패턴(307)을 식각마스크로 사용하여 상기 하드마스크막(306) 및 상기 상부 부유게이트막(305)를 연속적으로 패터닝하여 상기 활성영역들 상에 차례로 적층된 상부 부유게이트 패턴(305a) 및 하드 마스크 패턴(306a)을 형성한다. 결과적으로, 상기 반도체기판 상에 차례로 적층되어, 상기 활성영역을 덮고 상기 활성영역들 사이의 소자분리막 상부에 갭영역(G2)을 가지는 부유게이트 패턴(F3) 및 하드마스크 패턴(306a)이 형성된다.
상기 포토레지스트 패턴(307)을 제거한 후, 상기 하드마스크 패턴(306a) 및 상기 부유게이트 패턴(F3)이 형성된 결과물 전면에 식각저지막(308)을 콘포말하게 형성한다. 상기 식각저지막(308)은 상기 소자분리막(304)에 대한 식각선택비를 가지는 물질막으로써, 예를들면 실리콘질화막을 사용하는 것이 바람직하다.
도 15를 참조하면, 상기 식각저지막(308)이 형성된 결과물 전면에 상기 갭영역(G2)을 채우는 산화막을 형성한다. 상기 산화막은 CVD산화막으로 형성하는 것이 바람직하다. 상기 산화막을 전면식각방법을 이용하여 평탄화식각하여, 상기 하드마스크 패턴(306a)을 노출시킴과 동시에 상기 상기 갭영역(G2)내에 상기 산화막의 일부를 남겨 산화막 패턴(309)를 형성한다. 이 때, 상기 산화막이 상기 하드마스크 패턴(306a)의 상부에 남는 것을 방지하기 위해 상기 하드마스크 패턴(306a)의 상부면이 100 ~ 200Å정도 식각될 정도로 평탄화 식각한다.
도 16을 참조하면, 상기 하드마스크 패턴(306a)을 제거하여 상기 부유게이트 패턴(F3)의 상부면을 노출시킨다. 이에따라, 상기 산화막 패턴(309)는 상기 부유게이트 패턴(F3)의 상부면보다 높은 돌출부(309a)를 갖는다. 상기 하드마스크패턴(306a)은 등방성식각방법을 사용하여 제거하는 것이 바람직하다.
상기 하드마스크 패턴(306a)을 제거한 결과물 전면에 절연물질을 형성한다. 상기 절연물질을 이방성식각하여 상기 산화막 패턴(309)의 돌출부(309a)의 측벽에 상기 부유게이트 패턴(F3) 상부면의 가장자리를 덮는 스페이서(310)를 형성한다. 상기 절연물질은 상기 부유게이트 패턴(F3)에 대해 식각선택비를 가지는 물질막으로서, 예컨대, CVD산화막 또는 실리콘질화막을 사용하여 형성하는 것이 바람직하다.
도 17을 참조하면, 상기 산화막 패턴(309) 및 상기 스페이서(310)를 식각마스크로 사용하여, 상기 부유게이트 패턴(F3)을 식각하여 상기 활성영역상에 "U"자형의 단면을 가지는 변형된 부유게이트 패턴(F3')을 형성한다. 상기 산화막 패턴(309), 상기 스페이서(310) 및 상기 식각저지막(308)을 제거하여, 상기 변형된 부유게이트 패턴(F3')의 상부와 측벽 및 상기 소자분리막(304)을 노출시킨다.
상기 스페이서(310)을 CVD산화막으로 형성하는 경우, 상기 스페이서(310) 및 상기 산화막 패턴(309)을 동시에 제거할 수 있고, 상기 스페이서(310)를 실리콘 질화막으로 형성하는 경우, 상기 스페이서(310)는 상기 식각저지막(308)을 제거하는 과정에서 함께 제거할 수 있다. 상기 식각저지막(308)은 상기 산화막 패턴(309)을 제거할 때, 상기 소자분리막(304)가 과식각되는 것을 방지한다.
도 18을 참조하면, 상기 변형된 부유게이트 패턴(F3') 및 상기 소자분리막(304)이 노출된 결과물 전면에 게이트 층간유전체막(311)을 형성한다. 상기 게이트 층간유전체막(311)은 유전율이 높은 물질로서, 예를 들면, ONO(oxide-nitride-oxide)막으로 형성하는 것이 바람직하다. 또한, 저압화학기상증착(LPCVD)방법을 사용하여 100Å 내지 200Å 사이의 두께로 균일하게 형성하는 것이 바람직하다.
상기 게이트 층간유전체막(311)이 형성된 결과물 전면에 제어게이트 전극층(312)을 형성한다.
이에 더하여 도시하지는 않았지만, 본 발명의 제1 실시예와 동일한 방법을 사용하여, 상기 제어게이트 전극층(312), 상기 게이트 층간유전체막(311) 및 상기 변형된 부유게이트 패턴(F3')을 차례로 패터닝하여, 상기 활성영역을 가로지르는 제어게이트 전극(도 1의 9) 및 상기 제어게이트 전극과 상기 활성영역사이에 부유게이트(도 1의 F)를 형성한다.
상술한 바와 같이 본 발명에 따르면, 셀면적의 증가없이 "U"자형의 부유게이트를 형성함으로써 부유게이트와 제어게이트전극이 중첩되는 면적을 극대화시킬 수 있다. 결과적으로, 커플링비를 높여, 낮은 동작전압 및 빠른 동작특성을 가지는 비휘발성 메모리 소자를 제조할 수 있다.

Claims (35)

  1. 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정하는 단계;
    상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성하는 단계;
    상기 갭영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 갖되, 상기 돌출부의 폭이 상기 갭 영역의 상부폭보다 넓은 절연물질 패턴을 형성하는 단계;
    상기 절연물질 패턴을 식각 마스크로 사용하여 상기 부유게이트 패턴을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성하는 단계;
    상기 절연물질 패턴을 제거하는 단계; 및
    상기 절연물질 패턴이 제거된 결과물 전면에 게이트 층간유전체막 및 제어게이트 전극층을 차례로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  2. 제1 항에 있어서,
    상기 절연물질 패턴을 형성하는 단계는,
    상기 갭 영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를가지는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 플로우 시켜 상기 부유게이트 패턴의 가장자리를 덮는 변형된 감광막 패턴을 형성하는 단계를 포함하는 비활성 메모리 소자의 제조방법.
  3. 제2 항에 있어서,
    상기 변형된 감광막 패턴은 상기 감광막 패턴을 130 ℃ ~ 150 ℃에서 50 ~ 200초 동안 베이크하여 플로우 시킴으로써 형성하는 것을 특징으로 하는 비활성 메모리 소자의 제조방법.
  4. 제1 항에 있어서,
    상기 절연물질 패턴을 형성하는 단계는,
    상기 갭 영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 감광막 패턴을 형성하는 단계; 및
    상기 돌출부의 상부 및 측벽에만 폴리머 물질막을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  5. 제4 항에 있어서,
    상기 폴리머 물질막을 형성하는 단계는,
    상기 감광막 패턴이 형성된 결과물 전면에 수용성 폴리머막을 형성하는 단계;
    상기 수용성 폴리머막이 형성된 반도체 기판을 베이크하여 상기 수용성 폴리머와 상기 감광막 패턴의 접촉부위를 가교반응 시키는 단계;및
    상기 가교반응된 결과물을 탈이온수에 담구어 상기 베이크 공정을 실시하는 동안 가교반응되지 않은(un-crosslinked) 수용성 폴리머막을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  6. 제5 항에 있어서,
    상기 수용성 폴리머막은 폴리비닐알콜(polyvinyl alcohol), 다이프로페놀산 중합체(2-prophenolic acid homopolymer), 불소계(fluor-based) 수용성 폴리머, 불화알킬암모늄염(fluoro-alkyl amonium salt)을 포함하는 수용성 폴리머 또는 요소계(urea-based) 수용성 폴리머인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  7. 제5 항에 있어서,
    상기 베이크는 110∼150℃의 온도에서 30∼150초 동안 시행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제1 항에 있어서,
    상기 절연물질 패턴을 형성하는 단계는,
    상기 갭 영역에 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는산화막 패턴을 형성하는 단계; 및
    상기 돌출부의 측벽에 스페이서를 형성하는 단계를 포함하는 비활성 메모리 소자의 제조방법.
  9. 제8 항에 있어서,
    상기 산화막 패턴을 형성하기 전에 상기 갭영역의 측벽 및 바닥상에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비활성 메모리 소자의 제조방법.
  10. 제8 항에 있어서,
    상기 스페이서는 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 비활성 메모리 소자의 제조방법.
  11. 제1 항에 있어서,
    상기 제어게이트 전극층, 상기 게이트 층간유전체막 및 상기 변형된 부유게이트 패턴을 차례로 패터닝하여 적층게이트 패턴을 형성하는 단계를 더 포함하되, 상기 적층게이트 패턴은 상기 활성영역 상부를 가로지르는 제어게이트 전극, 상기 활성영역과 상기 제어게이트 전극 사이에 차례로 적층된 터널산화막, 부유게이트 및 게이트 층간유전체막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정하는 단계;
    상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성하는 단계;
    상기 갭 영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 플로우 시켜 상기 부유게이트 패턴의 가장자리를 덮는 변형된 감광막 패턴을 형성하는 단계;
    상기 변형된 감광막 패턴을 식각 마스크로 사용하여 상기 부유게이트 패턴을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성하는 단계;
    상기 변형된 감광막 패턴을 제거하는 단계; 및
    상기 변형된 감광막 패턴이 제거된 결과물 전면에 게이트 층간유전체막 및 제어게이트 전극층을 차례로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  13. 제12 항에 있어서,
    상기 부유게이트 패턴 및 상기 돌출된 감광막 패턴을 형성하는 단계는,
    반도체기판에 소자분리막을 형성함과 동시에 상기 소자분리막으로 한정되는활성영역들 상에 터널산화막 및 하부 부유게이트 패턴을 형성하는 단계;
    상기 하부 부유게이트 패턴이 형성된 결과물 전면에 상부 부유게이트막 및 희생절연막을 차례로 형성하는 단계;
    상기 상부 부유게이트막 및 상기 희생절연막을 패터닝하여, 상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 가지며, 차례로 적층된 부유게이트 패턴 및 희생절연막 패턴을 형성하는 단계;
    상기 부유게이트 패턴 및 상기 희생절연막 패턴이 형성된 결과물 전면에 감광막을 형성하는 단계;
    상기 감광막의 상부를 제거하여 상기 희생절연막 패턴의 상부면을 노출시킴과 동시에 상기 갭 영역 내에 감광막 패턴을 형성하는 단계; 및
    상기 희생절연막 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  14. 제13 항에 있어서,
    상기 하부 부유게이트 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  15. 제13 항에 있어서,
    상기 상부 부유게이트막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제13 항에 있어서,
    상기 희생절연막은 산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제12 항에 있어서,
    상기 변형된 감광막 패턴은 상기 감광막 패턴을 130 ℃ ~ 150 ℃에서 50 ~ 200초 동안 베이크하여 플로우 시킴으로써 형성하는 것을 특징으로 하는 비활성 메모리 소자의 제조방법.
  18. 제12 항에 있어서,
    상기 제어게이트 전극층, 상기 게이트 층간유전체막 및 상기 변형된 부유게이트 패턴을 차례로 패터닝하여 적층게이트 패턴을 형성하는 단계를 더 포함하되, 상기 적층게이트 패턴은 상기 활성영역 상부를 가로지르는 제어게이트 전극, 상기 제어게이트 전극 및 상기 활성영역 사이에 차례로 적층된 터널산화막, 부유게이트 및 게이트 층간유전체막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  19. 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정하는 단계;
    상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성하는 단계;
    상기 갭 영역을 채우고 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 감광막 패턴을 형성하는 단계;
    상기 돌출부의 상부 및 측벽에 폴리머 물질막을 형성하는 단계;
    상기 폴리머 물질막을 식각 마스크로 사용하여 상기 부유게이트 패턴을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성하는 단계;
    상기 폴리머 물질막 및 상기 감광막 패턴을 제거하는 단계; 및
    상기 폴리머 물질막 및 상기 감광막 패턴이 제거된 결과물 전면에 게이트 층간유전체막 및 제어게이트 전극층을 차례로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  20. 제19 항에 있어서,
    상기 부유게이트 패턴 및 상기 돌출된 감광막 패턴을 형성하는 단계는,
    반도체기판에 소자분리막을 형성함과 동시에 상기 소자분리막으로 한정되는 활성영역상에 터널산화막 및 하부 부유게이트 패턴을 형성하는 단계;
    상기 하부 부유게이트 패턴이 형성된 결과물 전면에 상부 부유게이트막 및 희생절연막을 차례로 형성하는 단계;
    상기 상부 부유게이트막 및 상기 희생절연막을 패터닝하여, 상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 가지며 차례로 적층된 부유게이트 패턴 및 희생절연막 패턴을 형성하는 단계;
    상기 부유게이트 패턴 및 상기 희생절연막 패턴이 형성된 결과물 전면에 감광막을 형성하는 단계;
    상기 감광막의 상부를 제거하여 상기 희생절연막 패턴의 상부면을 노출시킴과 동시에 상기 갭 영역 내에 감광막 패턴을 형성하는 단계;및
    상기 희생절연막 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  21. 제20 항에 있어서,
    상기 하부 부유게이트 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  22. 제20 항에 있어서,
    상기 상부 부유게이트막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  23. 제20 항에 있어서,
    상기 희생절연막은 산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  24. 제19 항에 있어서,
    상기 폴리머 물질막을 형성하는 단계는,
    상기 감광막 패턴이 형성된 결과물 전면에 수용성 폴리머막을 형성하는 단계;
    상기 수용성 폴리머막이 형성된 반도체 기판을 베이크하여 상기 수용성 폴리머와 상기 감광막 패턴의 접촉부위를 가교반응 시키는 단계;및
    상기 가교반응된 결과물을 탈이온수에 담구어 상기 베이크공정을 실시하는 동안 가교반응 되지않은 수용성 폴리머(un-crosslinked watersoluble polymer)를 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  25. 제24 항에 있어서,
    상기 수용성 폴리머막은 폴리비닐알콜(polyvinyl alcohol), 다이프로페놀산 중합체(2-prophenolic acid homopolymer), 불소계 수용성 폴리머(fluor-based watersoluble polymer), 불화알킬암모늄염(fluoro-akyl amonium salt)을 포함하는 수용성 폴리머 또는 요소계(urea-based) 수용성 폴리머인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  26. 제24 항에 있어서,
    상기 베이크는 110∼150℃의 온도에서 30∼150초 동안 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제19 항에 있어서,
    상기 제어게이트 전극층, 상기 게이트 층간유전체막, 상기 변형된 부유게이트 패턴을 차례로 패터닝하여 적층게이트 패턴을 형성하는 단계를 더 포함하되, 상기 적층게이트 패턴은 상기 활성영역 상부를 가로지르는 제어게이트 전극, 상기 활성영역과 상기 제어게이트 전극 사이에 차례로 적층된 터널산화막, 부유게이트 게이트 층간유전체막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  28. 반도체기판의 소정영역에 소자분리막을 형성하여 적어도 하나의 활성영역을 한정하는 단계;
    상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 갖는 부유게이트 패턴을 형성하는 단계;
    상기 갭 영역에 상기 부유게이트 패턴의 상부면보다 높은 돌출부를 가지는 산화막 패턴을 형성하는 단계;
    상기 돌출부의 측벽에 스페이서를 형성하는 단계;
    상기 산화막 패턴 및 상기 스페이서를 식각 마스크로 사용하여 상기 부유게이트 패턴을 식각하여 상기 활성영역 상에 "U"자형의 단면을 보이는 변형된 부유게이트 패턴을 형성하는 단계;
    상기 산화막 패턴 및 상기 스페이서를 제거하는 단계; 및
    상기 절연물질 패턴이 제거된 결과물 전면에 게이트 층간유전체막 및 제어게이트 전극층을 차례로 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  29. 제28 항에 있어서,
    상기 부유게이트 패턴 및 상기 산화막 패턴을 형성하는 단계는,
    반도체기판 상에 소자분리막을 형성함과 동시에 상기 소자분리막으로 한정되는 활성영역상에 터널산화막 및 하부 부유게이트 패턴을 형성하는 단계;
    상기 하부 부유게이트 패턴이 형성된 결과물 전면에 상부 부유게이트막 및 희생절연막을 차례로 형성하는 단계;
    상기 상부 부유게이트막 및 상기 희생절연막을 패터닝하여, 상기 활성영역들을 덮고 상기 활성영역들 사이의 소자분리막을 노출시키는 갭 영역을 가지며 차례로 적층된 부유게이트 패턴 및 희생절연막 패턴을 형성하는 단계;
    상기 부유게이트 패턴 및 상기 희생절연막 패턴이 형성된 결과물 전면에 상기 갭 영역을 채우는 산화막을 형성하는 단계;
    상기 산화막을 전면식각방법을 사용하여 식각하여 상기 희생절연막 패턴의 상부면을 노출시킴과 동시에 상기 갭 영역 내에 산화막 패턴을 형성하는 단계; 및
    상기 희생절연막 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 소자의 제조방법.
  30. 제29 항에 있어서,
    상기 하부 부유게이트 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  31. 제29 항에 있어서,
    상기 상부 부유게이트막은 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  32. 제29 항에 있어서,
    상기 희생절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  33. 제29 항에 있어서,
    상기 산화막을 형성하기 전에 상기 갭영역의 측벽 및 바닥상에 식각저지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  34. 제28 항에 있어서,
    상기 스페이서는 산화막 또는 실리콘질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  35. 제28 항에 있어서,
    상기 제어게이트 전극층, 상기 게이트 층간유전체막, 상기 변형된 부유게이트 패턴을 차례로 패터닝하여 적층게이트 패턴을 형성하는 단계를 더 포함하되, 상기 적층게이트 패턴은 상기 활성영역 상부를 가로지르는 제어게이트 전극, 상기 활성영역과 상기 제어게이트 전극 사이에 차례로 적층된 터널산화막, 부유게이트 및 게이트 층간유전체막을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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