WO2002065518A2 - Verfahren zur herstellung ferroelektrischer kondensatoren und integrierter halbleiterspeicherbausteine - Google Patents

Verfahren zur herstellung ferroelektrischer kondensatoren und integrierter halbleiterspeicherbausteine Download PDF

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Definitions

  • the invention relates to a method for producing ferroelectric capacitors in integrated semiconductor memory chips, according to the preamble of claim 1.
  • Such a production method is known from DE 199 26 501 AI.
  • a ferroelectric material for example SrBi 2 (Ta, Nb) 2 0 9 (abbreviated SBT or SBTN), Pb (Zr, Ti) 0 3 (abbreviated PZT) or Bi 4 Ti 3 0 ⁇ 2 (abbreviated BTO) used as a dielectric between the electrodes of a capacitor
  • the capacitor electrode material is a noble metal or noble metal oxide that withstands high temperatures in 0 2.
  • the materials used here are Pt, Pd, Ir, Rh, Ru, RuOx , IrO x , RhO x , SrRu0 3 , SaSrCoO x (LSCO for short), HT superconductor (YBa 2 Cu 3 0 7 ) and others.
  • capacitor construction either follows the technologically more sophisticated stack principle or uses a much larger chip area Offset cell principle (see "Integrated Ferroelectrics", 1999, 26, 197 by W. Hartner et al.).
  • the DE 199 26 501 AI cited above for the preamble of claim 1 describes that an oxygen barrier is required in order to oxidize the conductive plug made of polysilicon or tungsten, which connects the lower capacitor electrode to a semiconductor electrode or to a metallization path, in the case of the Prevent stack structure built ferroelectric capacitor.
  • the z. B. consists of Ir / IrOx, and the plug is formed an adhesive layer that requires lent to keep the contact resistance between the plug and the oxygen barrier low and to prevent possible silicidation of Ir.
  • Adhesive layer for the tungsten or polysilicon plug can be used, for example, Ti, TiN, TaSiN, Ta or TaN. Since this adhesive layer must be conductive, it is necessary to structure it, since it would otherwise short-circuit all capacitor modules electrically.
  • No. 5,811,181 describes a method for producing a ferroelectric capacitor in which an adhesive layer containing tantalum is deposited.
  • the invention is based on the knowledge that during the ferroanneal or tempering process in oxygen, which is carried out after the ferroelectric of the ferroelectric capacitor module has been separated, the adhesive layer oxidizes. It has been shown experimentally that the longer the annealing process takes and the higher the temperature during annealing, the faster the adhesive layer oxidizes. Such experimental studies have also shown that the lateral oxidation under the oxygen barrier takes place more slowly.
  • the adhesive layer does not need to be structured, since in the area between the capacitor modules, where it first creates a short circuit, it first oxidizes when the ferroelectric is tempered and thus has an electrically insulating effect.
  • this layer can even serve to "getter” oxygen.
  • the unstructured adhesive layer also hinders further oxygen diffusion under the oxygen barrier.
  • tantalum can be used as the end point signal, for example, when structuring the ferroelectric capacitor module by reactive ion etching of the oxygen barrier / lower capacitor electrode.
  • etching can also be carried out selectively, so that the material of the adhesive layer serves as an etching stop. This avoids an additional increase in the topography due to overetching in the intermediate oxide.
  • FIG. 1 shows a schematic cross section through a section of an integrated semiconductor memory, the structures of ferroelectric capacitor modules constructed in the stack principle with an unstructured continuous adhesive layer;
  • FIG. 2 also shows a schematic cross section through a section of a semiconductor memory to illustrate a tempering step carried out after the deposition of the ferroelectric, in which the exposed areas of the adhesive layer are oxidized and
  • FIG. 3 shows a detailed view of a section of a ferroelectric capacitor module shown in a circle III in FIG. 2.
  • FIG. 1 shows oxygen barriers 4a, 4b and lower electrode sections 5a, 5b above two ferroelectric capacitor modules 10 and 11.
  • the adhesive layer 3 thus lies between the oxygen barriers 4a, 4b, which are intended to prevent oxidation of the polysilicon or tungsten plug la, lb when the ferroelectric capacitors are stacked, and the plugs la, lb and over the entire surface of an intermediate oxide layer 2, which covers the intermediate sections between the conductive ones Plugs la, lb fills.
  • the adhesive layer 3 is required to ensure the contact resistance between the plugs la, lb and the associated keep oxygen barrier 4a, 4b low and to prevent possible silicidation of Ir.
  • the adhesive layer 3 remains riert unstruc-, that is, it is not selectively where it is exposed from • the oxygen barrier 4a, 4b are removed.
  • the adhesive layer 3 as shown in FIG. 2 is oxidized, specifically by oxygen 0 2 (see the hatched arrows in FIG. 2), as it is released for the ferroelectric layer 6a, 6b in an annealing process which is taking place anyway .
  • the lower capacitor electrodes 5a, 5b consist of a noble metal or metal oxide that withstands high temperatures in 0 2 .
  • they can be used
  • the detailed view III shown in FIG. 3 clearly shows that the oxidation process of the adhesive layer 3 continues to below the oxygen barriers 4a, 4b, so that the edges of the oxygen barriers 4a, 4b overlap somewhat with the areas that have been oxidized.
  • the manufacturing method according to the invention achieves a ferroelectric semiconductor memory with ferroelectric capacitors constructed according to the stack principle, the structuring of the adhesive layer 3 being spared on the one hand and this layer even being able to getter oxygen on the other hand.
  • the Tured adhesive layer 3 the oxygen diffusion under the oxygen barriers 4a, 4b through the adhesive layer.
  • the adhesive layer 3 consists of TaSiN or TaN.
  • the unstructured material of the adhesive layer 3 can serve as an etching stop. An additional increase in the topography due to overetching into the intermediate oxide 2, which is difficult to avoid, is thereby avoided.

Abstract

Bei einem Verfahren zur Herstellung von im Stackprinzip aufgebauten ferroelektrischen Kondensatoren zur Anwendung in integrierten, Halbleiterspeicherbausteinen weisen die einzelnen Kondensatormodule (10, 11) eine Sauerstoffbarriere (4a, 4b) zwischen einer unteren Kondensatorelektrode (5a, 5b) und einem elektrisch leitenden Plug (1a, 1b) auf. Eine unstrukturierte Hafschicht (3) wird dort wo sie nicht von der jeweiligen Sauerstoffbarriere (4a, 4b) bedeckt ist, von dem Sauerstoff, der beim Temperungsvorgang des Ferroelektrikums (6a, 6b) entsteht, aufoxidiert und bildet dort isolierende Abschnitte, so dass die unteren Kondensatorelektroden (5a, 5b9 der ferroelektrischen Kondensatoren (10, 11) elektrisch voneinander isoliert sind. Dadurch entfällt der Strukturierungsschritt für die Haftschicht (3) und ausserdem kann diese Schicht (3) zum Gettern von Sauerstoff und zur Hemmung von Sauerstoffdiffusion zum Plug dienen.

Description

Beschreibung
Verfahren zur Herstellung ferroelektrischer Kondensatoren und integrierter Halbleiterspeicherbausteine
Die Erfindung betrifft ein Verfahren zur Herstellung ferroelektrischer Kondensatoren in integrierten Halbleiterspeicherchips, gemäß dem Oberbegriff des Patentanspruchs 1. ein derartiges Herstellungsverfahren ist aus DE 199 26 501 AI bekannt.
Zur Herstellung von ferroelektrischen Kondensatoren zur Anwendung in Halbleiterspeichern hoher Integrationsdichte wird ein ferroelektrisches Material (zum Beispiel SrBi2 (Ta, Nb) 209 (abgekürzt SBT oder SBTN) , Pb(Zr,Ti)03 (abgekürzt PZT) oder Bi4Ti30ι2 (abgekürzt BTO) als Dielektrikum zwischen den Elektroden eines Kondensators eingesetzt. Das Kondensatorelektrodenmaterial ist ein Edelmetall oder Edelmetalloxid, das hohen Temperaturen in 02 widersteht. Als Materialien hierfür kommen in Frage Pt, Pd, Ir, Rh, Ru, RuOx, IrOx, RhOx, SrRu03, SaSrCoOx (abgekürzt LSCO) , HT-Supraleiter (YBa2Cu307) und andere. Im allgemeinen wird beim Kondensatoraufbau entweder das technologisch anspruchsvollere Stackprinzip verfolgt oder nach dem eine viel größere Chipfläche beanspruchenden Offsetzellenprinzip vorgegangen (siehe "Integrated Ferroe- lectrics", 1999, 26, 197 von W. Hartner et al . ) .
Die oben zum Oberbegriff des Patentanspruchs 1 zitierte DE 199 26 501 AI beschreibt, dass eine Sauerstoffbarriere benö- tigt wird, um eine Oxidation des aus Polysilizium oder Wolfram bestehenden, die untere Kondensatorelektrode mit einer Halbleiterelektrode oder mit einer Metallisierungsbahn verbindenden leitenden Plugs bei dem nach dem Stackprinzip aufgebauten ferroelektrischen Kondensator zu verhindern. Zwi- sehen der Sauerstoffbarriere, die z. B. aus Ir/IrOx besteht, und dem Plug wird eine HaftSchicht gebildet, die erforder- lieh ist, um den Übergangswiderstand zwischen dem Plug und der Sauerstoffbarriere gering zu halten und um eine mögliche Silizidierung von Ir zu verhindern. Bisherige Versuche haben gezeigt, dass bei einer stufenweisen Strukturierung des Kon- densatormoduls (d.h. einer getrennt erfolgenden Strukturierung von Sauerstoffbarriere, unterer Elektrode, Ferroelek- trikum und oberer Elektrode des Kondensators) diese Haftschicht von der Seite her beim Tempern in einer Sauerstoffatmosphäre aufoxidiert wird und damit der Anschluss der un- teren Kondensatorelektrode durch den Plug unterbrochen wird. Die Sauerstoffbarriere kann die Haftschicht und den Plug nur vor einer Sauerstoffdiffusion in vertikaler Richtung nicht jedoch in horizontaler Richtung schützen.
Es hat sich ebenfalls gezeigt, dass der Überlapp der unteren Kondensatorelektrode über die darunterliegende Sauerstoffbarriere von großer Bedeutung ist. Je größer dieser Überlapp ist, desto geringer ist die Sauerstoffdiffusion von der Seite her, so dass um so mehr Kondensatoren funktionieren. Dies liegt daran, dass die horizontale Oxidation von Haftschicht und Plug nur langsam fortschreitet. Da die Haftschicht aus einem leitfähigen Material bestehen muss, ist es erforderlich, diese zu strukturieren, da sonst die Haftschicht einen Kurzschluss zwischen allen ferroelektrischen Kondensatoren des Chips erzeugen würde.
Alle zur Zeit kommerziell erhältlichen Produkte mit ferroelektrischen Schichten sind nach dem Offsetzellenprinzip aufgebaut und haben eine Integrationsdichte von nur wenigen Ki- lobyte bis hin zu einem Megabyte. Beim Offsetzellenprinzip benötigt man keine Sauerstoffbarriere. Beim Stackprinzip wird üblicherweise das Kondensatormodul stufenweise mit Chlorätzungen strukturiert. Das heißt die Sauerstoffbarriere, die untere Kondensatorelektrode, das Ferroelektrikum und die obere Kondensatorelektrode werden getrennt durch Chlorätzung strukturiert. Bei dem nach dem Stackprinzip aufgebauten ferroelektrischen Kondensator ist, wie erwähnt, eine leitfähige Sauerstoffbarriere erforderlich. Als Material für die Sauerstoffbarriere wird typischerweise Ir/IrOx verwendet. Für die leitende
Haftschicht zum Wolfram- oder Polysiliziumplug kann zum Beispiel Ti, TiN, TaSiN, Ta oder TaN verwendet werden. Da diese Haftschicht leitfähig sein muss, ist es erforderlich, sie zu strukturieren, da sie sonst sämtliche Kondensatormodule elektrisch kurzschließen würde.
US 5,811,181 beschreibt ein Verfahren zur Herstellung eines ferroelektrischen Kondensators, bei dem eine Tantal enthaltende Haftschicht abgeschieden ist.
Es ist Aufgabe der Erfindung, das eingangs erwähnte Herstellungsverfahren für ferroelektrische Kondensatoren in integrierten Halbleiterspeicherbausteinen so auszubilden, dass auf die Strukturierung der Haftschicht verzichtet und gleichzeitig ihre vorzeitige Oxidation verlangsamt werden kann.
Die Erfindung geht von der Erkenntnis aus, dass bei dem Fer- roanneal bzw. Temperungsvorgang in Sauerstoff, der nach Ab- Scheidung des Ferroelektrikums des ferroelektrischen Kondensatormoduls durchgeführt wird, die Haftschicht aufoxidiert. Dabei hat sich experimentell gezeigt, dass die Haftschicht um so schneller oxidiert, je länger der Temperungsvorgang dauert und je höher die Temperatur beim Tempern ist. Bei solchen experimentellen Untersuchungen hat sich auch gezeigt, dass die laterale Oxidation unter die Sauerstoffbarriere langsamer stattfindet.
Die oben angegebene Aufgabe wird anspruchsgemäß gelöst. Erfindungsgemäß braucht die Haftschicht nicht strukturiert zu werden, da sie im Bereich zwischen den Kondensatormodulen, wo sie zunächst einen Kurzschluss erzeugt, als erstes beim Tempern des Ferroelektrikums aufoxidiert und dadurch elektrisch isolierend wirkt.
Dadurch erspart man sich zum einen die Strukturierung dieser Haftschicht und zum anderen kann diese Schicht sogar zum "Gettern" von Sauerstoff dienen. Die unstrukturierte Haft- schicht behindert außerdem die weitere Sauerstoffdiffusion unter die Sauerstoffbarriere.
Wenn, wie bevorzugt, als Material für die Haftschicht TaSiN oder TaN verwendet wird, kann bei einer Strukturierung des ferroelektrischen Kondensatormoduls durch reaktives Ionenätzen von Sauerstoffbarriere/unterer Kondensatorelektrode Tantal als Endpunktsignal zum Beispiel verwendet werden.
Alternativ kann auch selektiv geätzt werden, so dass das Ma- terial der Haftschicht als Ätzstopp dient. Dadurch wird eine zusätzliche Erhöhung der Topographie durch Überätzung in das Zwischenoxid vermieden.
Nachstehend wird ein derzeit bevorzugtes Ausführungsbeispiel des erfindungsgemäßen Herstellungsverfahrens bezogen auf die Zeichnung näher erläutert.
Die Figuren der Zeichnung zeigen im einzelnen:
Fig. 1 einen schematischen Querschnitt durch einen Abschnitt eines integrierten Halbleiterspeichers, der Strukturen von im Stackprinzip aufgebauten ferroelektrischen Kondensatormodulen mit einer unstrukturierten durchgehenden Haftschicht veranschaulicht;
Fig. 2 ebenfalls einen schematischen Querschnitt durch einen Abschnitt eines Halbleiterspeichers zur Veranschaulichung eines nach der Abscheidung des Ferroelektrikums ausgeführten Temperungsschritts, bei dem die freiliegenden Bereiche der Haftschicht aufoxidiert werden und
Fig. 3 eine Detailansicht eines in einem Kreis III in Fig. 2 gezeigten Abschnitts eines ferroelektri- sehen Kondensatormoduls.
Die Querschnittsdarstellung in Fig. 1 zeigt jeweils Sauerstoffbarrieren 4a, 4b und darüber untere Elektrodenabschnitte 5a, 5b zweier ferroelektrischer Kondensatormodule 10 und 11. Zwischen den Sauerstoffbarrieren 4a, 4b und leitenden Plugs la, lb, die aus Wolfram oder Polysilizium bestehen können, ist durchgängig, das heißt über dem gesamten ferroe- lektrische Kondensatoren aufweisenden Bereich eines integrierten Halbleiterspeicherbausteins, eine unstrukturierte Haftschicht 3 gebildet, die zum Beispiel aus TaSiN, TaN, Ta, TiN, Ti besteht. Die Haftschicht 3 liegt somit zwischen den Sauerstoffbarrieren 4a, 4b, die eine Oxidation des Polysilizium- oder Wolframplugs la, lb beim Stackaufbau der ferroelektrischen Kondensatoren verhindern sollen, und den Plugs la, lb und ganzflächig über einer Zwischenoxidschicht 2, die die Zwischenabschnitte zwischen den leitenden Plugs la, lb füllt.
Es ist zu erwähnen, dass die Haftschicht 3, abgesehen von ihrer Funktion als Haftvermittler, erforderlich ist, um den Übergangswiderstand zwischen den Plugs la, lb und der zuge- hörigen Sauerstoffbarriere 4a, 4b gering zu halten und um eine mögliche Silizidierung von Ir zu verhindern.
Erfindungsgemäß bleibt somit die Haftschicht 3 unstruktu- riert, das heißt, sie wird nicht selektiv dort, wo sie von • den Sauerstoffbarrieren 4a, 4b freiliegt, entfernt.
Statt dessen wird die Haftschicht 3, wie Fig. 2 zeigt, auf- oxidiert und zwar durch Sauerstoff 02 (siehe die stark schraffierten Pfeile in Fig. 2) , wie er bei einem ohnehin stattfindenden Temperungsvorgang für die ferroelektrische Schicht 6a, 6b freigesetzt wird. Es ist hier zu erwähnen, dass die unteren Kondensatorelektroden 5a, 5b aus einem Edelmetall oder Metalloxid bestehen, das hohen Temperaturen in 02 widersteht. Dafür kommen zum Beispiel in Frage die
Stoffe: Pt, Pd, Ir, Rh, Ru, RuOx, IrOx, RhOx, SrRu03, LaSrCoOx (kurz LSCO) , HAT-Supraleiter wie YBa2Cu307 und andere geeignete Materialien. Durch die Aufoxidierung wird die Haftschicht 3 dort, wo sie von den Sauerstoffbarrieren 4a, 4b nicht bedeckt ist, in eine Oxidschicht 13 umgewandelt, die elektrisch isolierende Eigenschaft hat, so dass die unteren Kondensatorelektroden elektrisch voneinander isoliert sind.
Die in Fig. 3 dargestellte Detailansicht III zeigt deutlich, dass sich der Oxidationsvorgang der Haftschicht 3 bis unter die Sauerstoffbarrieren 4a, 4b fortsetzt, so dass die Ränder der Sauerstoffbarrieren 4a, 4b etwas mit den aufoxidierten Bereichen überlappen.
Durch das erfindungsgemäße Herstellungsverfahren wird ein ferroelektrischer Halbleiterspeicher mit nach dem Stackprinzip aufgebauten ferroelektrischen Kondensatoren erreicht, wobei man sich einerseits die Strukturierung der Haftschicht 3 erspart und andererseits diese Schicht sogar zum Gettern von Sauerstoff dienen kann. Außerdem behindert die unstruk- turierte Haftschicht 3 die Sauerstoffdiffusion unter die Sauerstoffbarrieren 4a, 4b durch die Haftschicht.
Bei der Strukturierung durch reaktives Ionenätzen der Sauer- stoffbarrieren 4a, 4b und/oder der unteren Kondensatorelektroden 5a, 5b kann als Endpunktsignal zum Beispiel Tantal verwendet werden, wenn die Haftschicht 3 aus TaSiN oder TaN besteht.
Bei einer selektiven Ätzung der Sauerstoffbarrieren 4a, 4b und/oder der unteren Kondensatorelektroden 5a, 5b kann das unstrukturierte Material der Haftschicht 3 als Ätzstopp dienen. Dadurch wird eine zusätzliche Erhöhung der Topographie durch schwer vermeidbare Überätzung in das Zwischenoxid 2 vermieden.
Bezugszeichenliste
la, lb leitende Plugs
2 Zwischenoxide
3 Haftschicht
4a, 4b Sauerstoffbarriere
5a, 5b untere Kondensatorelektrode
6a, 6b ferroelektrische Schicht
10, 11 ferroelektrischer Kondensator
13 isolierende aufoxidierte Haftschicht
02 Sauerstoff

Claims

Patentansprüche
1. Verfahren zur Herstellung ferroelektrischer Kondensatoren in integrierten Halbleiterspeicherchips, wobei die ferroe- lektrischen Kondensatoren nach dem Stack-Prinzip aufgebaut werden, zwischen einer metallischen unteren Kondensatorelektrode (5a, 5b) des ferroelektrischen Kondensators (10, 11) und einem diese untere Kondensatorelektrode (5a, 5b) mit einer unterhalb des ferroelektrischen Kondensators (10, 11) liegenden Halbleiterelektrode oder einer Metallisierungsbahn verbindenden leitenden Plug (la, lb) eine Sauerstoffbarriere (4a, 4b) und zwischen dem Plug (la, lb) und der Sauerstoffbarriere (4a, 4b) eine Haftschicht (3) aus leitendem Material gebildet werden, d a d u r c h g e k e n n z e i c h n e t , dass die Haftschicht (3) unstrukturiert in einem die ferroelektrischen Kondensatoren (10, 11) aufweisenden Bereich gebildet wird und dass die Haftschicht (3) in Abschnitten, wo sie von der Sauerstoffbarriere (4a, 4b) freiliegt durch ei- nen Temperungsschritt aufoxidiert und dadurch in eine Isolierschicht (13) umgewandelt wird.
2. Herstellungsverfahren nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , dass der Temperungsschritt der für ein abgeschiedenes Ferro- elektrikum (6a, 6b) der ferroelektrischen Kondensatoren (10, 11) ausgeführte Temperungsschritt ist.
3. Herstellungsverfahren nach Anspruch 1 oder 2, d a d u r c h g e k e n n z e i c h n e t , dass die Haftschicht (3) Ta enthält.
4. Herstellungsverfahren nach einem der Ansprüche 1 bis 3, d a d u r c h g e k e n n z e i c h n e t , dass der leitende Plug aus Polysilizium oder Wolfram besteht .
5. Herstellungsverfahren nach einem der Ansprüche 1 bis 4, d a d u r c h g e k e n n z e i c h n e t , dass die aufoxidierten Abschnitte (13) der Haftschicht (3) etwas unter die Randbereiche der Sauerstoffbarriere (4a, 4b) reichen.
6. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 5 zur Herstellung eines integrierten Halbleiterspeicherbau- steins.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10334124A1 (de) * 2003-07-25 2005-02-17 Infineon Technologies Ag Haftung von Strukturen aus schlecht haftenden Materialien
US20050087788A1 (en) * 2003-10-22 2005-04-28 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for fabricating the same
WO2008072827A1 (en) * 2006-12-15 2008-06-19 University Of Seoul Foundation Of Industry-Academic Cooperation Ferroelectric material and method of forming ferroelectric layer using the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0911871A2 (de) * 1997-10-24 1999-04-28 Sharp Kabushiki Kaisha Halbleiter-Speicherbauteil mit ferroelektrischem Dünnfilm
EP0920054A1 (de) * 1996-07-09 1999-06-02 Hitachi, Ltd. Halbleiterspeicher und deren herstellungsverfahren
US5930659A (en) * 1997-12-05 1999-07-27 Advanced Microdevices, Inc. Forming minimal size spaces in integrated circuit conductive lines
DE19926501A1 (de) * 1999-06-10 2000-12-21 Siemens Ag Verfahren zur Herstellung eines Halbleiterspeicherbauelements
US6168991B1 (en) * 1999-06-25 2001-01-02 Lucent Technologies Inc. DRAM capacitor including Cu plug and Ta barrier and method of forming

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3476932B2 (ja) * 1994-12-06 2003-12-10 シャープ株式会社 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法
US6313539B1 (en) * 1997-12-24 2001-11-06 Sharp Kabushiki Kaisha Semiconductor memory device and production method of the same
US6455424B1 (en) * 2000-08-07 2002-09-24 Micron Technology, Inc. Selective cap layers over recessed polysilicon plugs
JP2002076298A (ja) * 2000-08-23 2002-03-15 Matsushita Electric Ind Co Ltd 半導体記憶装置およびその製造方法
KR100391987B1 (ko) * 2000-09-18 2003-07-22 삼성전자주식회사 강유전체 캐퍼시터를 갖는 반도체 장치 및 그 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0920054A1 (de) * 1996-07-09 1999-06-02 Hitachi, Ltd. Halbleiterspeicher und deren herstellungsverfahren
EP0911871A2 (de) * 1997-10-24 1999-04-28 Sharp Kabushiki Kaisha Halbleiter-Speicherbauteil mit ferroelektrischem Dünnfilm
US5930659A (en) * 1997-12-05 1999-07-27 Advanced Microdevices, Inc. Forming minimal size spaces in integrated circuit conductive lines
DE19926501A1 (de) * 1999-06-10 2000-12-21 Siemens Ag Verfahren zur Herstellung eines Halbleiterspeicherbauelements
US6168991B1 (en) * 1999-06-25 2001-01-02 Lucent Technologies Inc. DRAM capacitor including Cu plug and Ta barrier and method of forming

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