KR20030078074A - 강유전 커패시터의 제조 방법 및 집적 반도체 메모리 칩 - Google Patents
강유전 커패시터의 제조 방법 및 집적 반도체 메모리 칩 Download PDFInfo
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Abstract
본 발명은 집적 반도체 메모리 칩에 사용되는, 스택 원리에 따라 구성된 강유전 커패시터의 제조 방법에 관한 것이다. 개별 커패시터 모듈(10, 11)은 하부 커패시터 전극(5a, 5b)과 도전 플러그(1a, 1b) 사이에 산소 배리어(4a, 4b)를 갖는다. 패터닝되지 않은 접착층(3)은 산소 배리어(4a, 4b)에 의해 커버되지 않은 곳에서 강유전체(6a, 6b)의 가열처리 공정 동안 발생한 산소에 의해 산화되고, 강유전 커패시터(10, 11)의 하부 커패시터 전극(5a, 5b)이 서로 전기 절연되도록 거기에 절연 섹션들을 형성한다. 이로 인해, 접착층(3)의 패터닝 단계가 생략될 수 있다. 또한, 상기 층(3)이 산소 게터링의 역할을 하고 플러그에 대한 산소 확산을 방지한다.
Description
고집적 반도체 메모리에 사용하기 위한 강유전 커패시터를 제조하기 위해, 강유전 재료(예컨대, SrBi2(Ta, Nb)2O9(약어 SBT 또는 SBTN), Pb(Zr, Ti)O3(약어 PZT) 또는 Bi4Ti3O12(약어 BTO))가 커패시터의 전극들 사이에 유전체로서 사용된다. 상기 커패시터 전극 재료는 O2중에서 고온을 견디는 귀금속 또는 귀금속 산화물이다. 이것의 적절한 재료로는 Pt, Pd, Ir, Rh, Ru, RuOx, IrOx, RhOx, SrRuO3, SaSrCoOx(약어 LSCO), HT 초전도체(YBa2Cu3O7) 등이 있다. 일반적으로, 커패시터 구성은 기술적으로 까다로운 스택 원리를 따르거나 또는 큰 칩 표면을 필요로 하는 오프셋 셀 원리를 따른다(참고: "Integrated Ferroelectrics", 1999, 26, 197, W. Hartner 등 저).
청구항 제 1항의 전제부에 인용된 상기 DE 199 26 501 A1에는 스택 원리에 따라 강유전 커패시터를 구성할 때, 폴리실리콘 또는 텅스텐으로 이루어지며 하부 커패시터 전극을 반도체 전극에 접속시키는 또는 금속화 트랙에 접속시키는 도전 플러그의 산화를 방지하기 위해, 산소 배리어가 필요하다는 것이 개시되어 있다. 예컨대, Ir/IrOx로 이루어진 산소 배리어와 플러그 사이에, 접착층이 형성된다. 상기 접착층은 플러그와 산소 배리어 사이의 접촉 저항을 적게 유지하고, Ir의 가능한 규화를 방지하기 위해 필요하다. 지금까지의 실험 결과, 커패시터 모듈의 단계적인 패터닝 시에(즉, 산소 배리어, 커패시터의 하부 전극, 강유전체 및 상부 전극의 분리된 패터닝 시에), 상기 접착층은 산소 분위기 중에서 가열처리동안 측면으로부터 산화됨으로써, 하부 커패시터 전극의 접속부가 플러그에 의해 차단된다. 산소 배리어는 접착층 및 플러그를 산소 확산으로부터 수직 방향으로만 보호할 수 있고, 수평 방향으로는 접착층 및 플러그를 보호할 수 없다.
하부 커패시터 전극을 그 아래 놓인 산소 배리어와 오버랩시키는 것도 매우 중요한 것으로 나타났다. 상기 오버랩이 크면 클수록, 측면으로부터의 산소 확산이 작아지므로, 그만큼 더 많은 커패시터가 동작하게 된다. 이로 인해, 접착층 및 플러그의 수평 산화가 서서히만 진전된다. 상기 접착층이 도전 물질로 이루어져야 하기 때문에, 이것을 패터닝시킬 필요가 있다. 그렇지 않으면, 접착층은 칩의 모든 강유전 커패시터들 사이의 단락을 발생시킬 것이다.
현재 시판되는, 강유전 층을 가진 모든 제품은 오프셋 셀 원리에 따라 구성되고 수 킬로바이트로부터 1메가바이트까지의 집적 밀도를 갖는다. 오프셋 셀 원리에서는 산소 배리어가 필요 없다. 스택 원리에서는 통상적으로 커패시터 모듈이 염소 에칭에 의해 단계적으로 패터닝된다. 즉, 산소 배리어, 하부 커패시터 전극, 강유전체 및 상부 커패시터 전극이 염소 에칭에 의해 별도로 패터닝된다.
스택 원리에 따라 구성된 강유전 커패시터에서는, 전술한 바와 같이, 도전성 산소 배리어가 필요하다. 산소 배리어에 대한 재료로는 전형적으로 Ir/IrOx가 사용된다. 텅스텐 또는 폴리실리콘 플러그에 대한 도전 접착층에는 예컨대 Ti, TiN, TaSiN, Ta 또는 TaN이 사용될 수 있다. 상기 접착층은 도전성이어야 하기 때문에, 패터닝되어야 한다. 그렇지 않으면, 그것이 모든 커패시터 모듈을 단락 시킬 것이다.
미국 특허 제 5,811,181호에는 탄탈을 함유하는 접착층이 디포짓되는 강유전 커패시터의 제조 방법이 개시되어 있다.
본 발명은 청구항 제 1항의 전제부에 따른, 집적 반도체 메모리 칩에 강유전 커패시터를 제조하는 방법에 관한 것이다. 이러한 타입의 제조방법은 DE 199 26 501 A1에 개시되어 있다.
도 1은 패터닝되지 않은 연속하는 접착층을 가진, 스택 원리에 따라 구성된강유전 커패시터 모듈의 구조를 나타낸, 집적 반도체 메모리 섹션의 개략적인 횡단면도.
도 2는 접착층의 커버되지 않은 영역이 산화되는, 강유전체의 디포짓 후에 실시되는 가열처리 단계를 나타내기 위한 반도체 메모리 섹션의 개략적인 횡단면도.
도 3은 도 2의 원 Ⅲ에 도시된, 강유전 커패시터 모듈의 섹션의 세부도.
* 도면의 참조 부호 목록 *
1a, 1b도전 플러그
2중간 산화물
3접착층
4a, 4b산소 배리어
5a, 5b하부 커패시터 전극
6a, 6b강유전 층
10, 11강유전 커패시터
13절연 산화 접착층
O2산소
본 발명의 목적은 접착층의 패터닝이 생략되는 동시에, 그 조기 산화가 늦춰질 수 있는, 집적 반도체 메모리 칩에 강유전 커패시터를 제조하는 방법을 제공하는 것이다.
본 발명은 강유전 커패시터 모듈의 강유전체를 디포짓한 후에 실행하는 산소 중에서의 페로어닐(ferroanneal) 또는 가열처리 공정 동안 접착층이 산화된다는 사실을 기초로 한다. 실험적으로, 가열처리 공정이 길게 지속될수록 그리고 가열처리 동안 온도가 높아질수록 상기 접착층은 더 빨리 산화되는 것으로 나타났다. 이러한 실험적 연구에서, 산소 배리어 하에서 래터럴(lateral) 산화는 보다 느리게 일어나는 것으로 나타났다.
상기 목적은 독립 청구항의 특징에 의해 달성된다.
본 발명에 따라 접착층은 패터닝될 필요가 없는데, 그 이유는 접착층이 처음으로 단락을 발생시키는 커패시터 모듈들 사이의 영역에서 강유전체의 가열처리 동안 최초로 산화됨으로써 전기 절연 작용을 하기 때문이다.
이로 인해, 한편으로는 상기 접착층의 패터닝이 필요 없게 되고, 다른 한편으로는 상기 층이 산소의 "게터링(gettering)" 역할을 할 수도 있다. 또한, 패터닝되지 않은 접착층은 산소 배리어 하에서 부가의 산소 확산을 방지한다.
접착층의 재료로서 TaSiN 또는 TaN이 사용되면, 산소 배리어/하부 커패시터 전극의 반응성 이온 에칭에 의해 강유전 커패시터 모듈의 패터닝 시에, 탄탈이 예컨대 종료점(end point) 신호로서 사용될 수 있다.
대안으로서, 선택적으로 에칭됨으로써, 상기 접착층의 재료가 에칭 스톱의 역할을 할 수도 있다. 이로 인해, 중간 산화물 내로의 오버에칭에 의해 토포그래피(topography)가 부가적으로 증가되는 것이 피해진다.
이하에서, 본 발명에 따른 제조 방법의 바람직한 실시예가 도면을 참고로 구체적으로 설명된다.
도 1의 횡단면도는 산소 배리어(4a, 4b) 및 그 위에 2개의 강유전 커패시터 모듈(10, 11)의 하부 전극 섹션(5a, 5b)들을 도시한다. 산소 배리어(4a, 4b)와 텅스텐 또는 폴리실리콘으로 이루어질 수 있는 도전 플러그(1a, 1b) 사이에 연속해서, 즉 강유전 커패시터를 가진 집적 반도체 메모리 칩의 전체 영역 위에 예컨대 TaSiN, TaN, Ta, TiN, Ti로 이루어진 패터닝되지 않은 접착층(3)이 형성된다. 따라서, 상기 접착층(3)은 강유전 커패시터의 스택 구성 시에 폴리실리콘 또는 텅스텐 플러그(1a, 1b)의 산화를 방지하는 산소 배리어(4a, 4b)와 플러그(1a, 1b) 사이에 그리고 도전 플러그(1a, 1b) 사이의 중간 섹션들을 충전하는 중간 산화물 층(2)의 전체 영역 위에 놓인다.
접착층(3)은 접착촉진제로서의 그 기능을 도외시하면, 플러그(1a, 1b)와 관련 산소 배리어(4a, 4b) 사이의 콘택 저항을 적게 유지하고 Ir의 가능한 규화를 막기 위해 필요하다.
본 발명에 따라 접착층(3)은 패터닝되지 않는다. 즉, 접착층(3)은 산소 배리어(4a, 4b)에 의해 커버되지 않는 곳에서 선택적으로 제거되지 않는다.
그 대신, 접착층(3)은 도 2에 도시된 바와 같이 산화된다. 특히, 강유전 층(6a, 6b)의 가열처리 공정 동안 방출된 산소 O2(도 2에 크게 도시된 화살표 참고)에 의해 산화된다. 하부 커패시터 전극(5a, 5b)은 O2중에서 높은 온도를 견디는 귀금속 또는 금속 산화물로 이루어진다. 이것의 적절한 예로는 다음 물질이 있다: Pt, Pd, Ir, Rh, Ru, RuOx, IrOx, RhOx, SrRuO3, LaSrCoOx(약자로 LSCO), YBa2Cu3O7과 같은 HAT 초전도체 및 여타의 적합한 재료. 산화에 의하여, 접착층(3)은 산소 배리어(4a, 4b)에 의해 커버되지 않는 곳에서 산화물 층(13)으로 변환된다. 상기 산화물 층(13)은 전기 절연 특성을 가지므로, 하부 커패시터 전극들이 서로 전기 절연된다.
도 3에 도시된 세부도(Ⅲ)에 명확히 나타나는 바와 같이, 접착층(3)의 산화 공정이 산소 배리어(4a, 4b) 하부까지 계속되므로, 산소 배리어(4a, 4b)의 에지가 산화된 영역과 다소 오버랩된다.
본 발명에 따른 제조 방법에 의해, 스택 원리에 따라 구성된 강유전 커패시터를 가진 강유전 반도체 메모리가 얻어지며, 한편으로는 접착층(3)의 패터닝이 생략되고, 다른 한편으로는 상기 층이 산소 게터링 역할을 할 수도 있다. 또한, 패터닝되지 않은 접착층(3)은 접착층에 의해 산소 배리어(4a, 4b) 아래에서 산소 확산을 막는다.
산소 배리어(4a, 4b) 및/또는 하부 커패시터 전극(5a, 5b)의 반응성 이온 에칭에 의한 패터닝 시에, 접착층(3)이 TaSiN 또는 TaN으로 이루어지면, 종료점 신호로서 예컨대 탄탈이 사용될 수 있다.
산소 배리어(4a, 4b) 및/또는 하부 커패시터 전극(5a, 5b)의 선택적 에칭 시에, 접착층(3)의 패터닝되지 않은 재료가 에칭 스톱으로서 사용될 수 있다. 이로 인해, 중간 산화물(2)내로의 불가피한 오버에칭에 의한 토포그래피의 부가 증가를 피할 수 있다.
Claims (6)
- 집적 반도체 메모리 칩에 강유전 커패시터를 제조하는 방법에 있어서,상기 강유전 커패시터는 스택 원리에 따라 구성되고, 강유전 커패시터(10, 11)의 금속 하부 커패시터 전극(5a, 5b)과, 상기 하부 커패시터 전극(5a, 5b)을 상기 강유전 커패시터(10, 11)의 하부에 놓인 반도체 전극 또는 금속화 트랙에 접속시키는 도전 플러그(1a, 1b) 사이에, 산소 배리어(4a, 4b)가 형성되며, 도전 재료로 이루어진 접착층(3)이 상기 플러그(1a, 1b)와 상기 산소 배리어(4a, 4b) 사이에 형성되어,상기 접착층(3)은 패터닝되지 않은 채로 강유전 커패시터(10, 11)를 가진 영역에 형성되고, 상기 산소 배리어(4a, 4b)에 의해 커버되지 않은 상기 접착층(3)의 섹션들이 가열처리 단계에 의해 산화됨으로써 절연층(13)으로 변환되는 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 제 1항에 있어서,상기 가열처리 단계가 강유전 커패시터(10, 11)의 디포짓된 강유전체(6a, 6b)에 대해 수행되는 가열처리 단계인 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 제 1항 또는 제 2항에 있어서,상기 접착층(3)이 Ta를 포함하는 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 제 1항 내지 제 3항 중 어느 한 항에 있어서,상기 도전 플러그가 폴리실리콘 또는 텅스텐으로 이루어지는 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,상기 접착층(3)의 산화된 섹션(13)들은 거의 산소 배리어(4a, 4b)의 에지 영역 하부에 이르는 것을 특징으로 하는 강유전 커패시터의 제조 방법.
- 집적 반도체 메모리 칩의 제조를 위한 제 1항 내지 제 5항 중 어느 한 항에 따른 방법의 용도.
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