KR19990018185A - 캐패시터 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 강유전체막 형성시 발생되는 금속 배리어막의 산화를 최소화하는 캐패시터 및 그의 제조 방법에 관한 것으로, 반도체 기판 상에 형성된 층간절연막과, 상기 층간절연막을 뚫고 상기 반도체 기판과 전기적으로 접속되도록 형성되어 있되, 그 표면이 상기 층간절연막의 상부 표면과 나란한 도전막층과, 상기 도전막층 상에 형성된 캐패시터 하부전극과, 상기 도전막층과 캐패시터 하부전극 사이에 삽입된 금속 배리어막과, 상기 금속 배리어막의 양측벽에 형성된 얇은 절연막과, 상기 캐패시터 하부전극을 포함하여 상기 층간절연막 상에 형성된 캐패시터 유전체막과, 상기 캐패시터 유전체막 상에 형성된 캐패시터 상부전극을 포함한다. 이때, 상기 캐패시터 하부전극은, 상기 금속 배리어막 상에 형성된 제1 금속막과, 상기 제1 금속막의 상부 및 양측벽에 형성된 얇은 금속 실시사이드막과, 상기 얇은 금속 실리사이드막 상에 형성되어 있되, 상기 금속 배리어막의 양측벽을 덮도록 형성된 제2 금속막을 포함한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 금속 배리어막의 노출 부위에 내산화성막을 선택적으로 형성하여 산화 및 박리 현상을 최소화할 수 있고, 따라서 캐패시터의 전기적 특성을 향상시킬 수 있다.

Description

캐패시터 및 그의 제조 방법

본 발명은 캐패시터 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 강유전체막(ferroelectric layer) 형성시 발생되는 금속 배리어막(barrier layer)의 산화 및 박리(peeling) 현상을 최소화하여 캐패시터의 전기적 특성을 향상시키는 캐패시터 및 그의 제조 방법에 관한 것이다.

반도체 소자가 초고집적화가 됨에 따라 정보를 저장하는 단위인 셀 면적이 점차 축소되고 있고, 따라서 전하의 형태로 정보를 저장하는 캐패시터의 면적이 제한되고 있다.

이를 극복하기 위해, 상기 캐패시터를 3차원화 하여 그 유효 면적을 증가시키는 방법이 제시되고 있다.

그러나, 상기 캐패시터의 구조가 복잡해짐에 따라 생산 공정에서 발생되는 수율(yield) 저하 및 종래 캐패시터 유전체막의 박막화의 한계에 따라, 높은 유전상수를 갖는 강유전체의 도입이 필수적으로 요구되고 있다.

상기 강유전체로, BST(Ba_1-xSrTiO₃), PZT(PbZr_1-xTiO₃), PLZT(PbLa_1-xZr_xTiO₃), S_rT_iO₃, 그리고 S_rB_i2T_a2O₉등이 연구되고 있다.

한편, 상기 강유전체를 사용하는 캐패시터를 구동시키기 위해서는 종래 사용되었던 폴리실리콘막 전극이 아닌 금속막 전극을 사용해야 되는데, 상기 전극 재료로는 플라티늄(Pt)과 도전성 산화막인 RuO₂(또는 IrO₂) 등이 연구되고 있다.

이때, 플라티늄 전극은 누설 전류 특성은 좋으나, 300℃ 이상의 온도가 되면 접촉되는 부위의 실리콘과 반응하여 플라티늄 실리사이드를 형성한다. 그리고, 상기 플라티늄 전극 상에 형성되는 강유전체막이 산소 분위기에서 형성되므로, 상하부간의 물질 확산을 방지하기 위해서 상기 플라티늄막 하부에 확산 방지막을 형성해야 캐패시터의 특성 열화를 방지할 수 있다.

그러나, 현재까지 일반적으로 사용되어 온 확산 방지막인 TiN 및 TaN, 그리고 WN_1-x와 같은 다결정 질화막의 경우, 강유전체막 증착시 상부에서 확산되어 유입되는 산소에 의해 질소(N)가 치환되어 방출됨에 따라, 상기 금속 배리어막의 들뜨는 박리 현상이 발생되거나 산소가 존재하는 후속 결정화 공정 동안에 산화되어 전기적 특성 불량이 발생된다.

이와 같은 문제점을 극복하기 위해, TiN 금속 배리어막 상부에 도전성 산화막 전극인 RuO₂(IrO₂로 대체 가능)을 사용하였다.

도1은 종래의 캐패시터 구조를 보여주는 단면도이다.

도1을 참조하면, 종래의 캐패시터 구조는 반도체 기판(10) 상에 층간절연막(12)이 형성되어 있고, 상기 층간절연막(12)을 뚫고 도전막층(14)이 형성되어 있다.

이때, 상기 도전막층(14)은, 폴리실리콘막(14a)과 TiSi_x금속 실리사이드막(14b)이 적층된 다층막으로 형성된다.

그리고, 상기 도전막층(14)상에 TiN 금속 배리어막(16)이 형성되어 있고, 상기 TiN 금속 배리어막(16) 상에 캐패시터 하부전극(18) 및 캐패시터 유전체막(20), 그리고 캐패시터 상부전극(22)이 순차적으로 형성되어 있다.

이때, 상기 캐패시터 하부전극(18)은, Ru(Ir으로 대체 가능) 금속막(18a)과 RuO₂도전성 산화막(18b)이 순차적으로 적층된 다층막 구조로 형성된다.

이와 같이 다층막 구조로 캐패시터 하부전극(18)을 형성하는 이유는, 상기 RuO₂도전성 산화막 전극(18b) 상에 상기 캐패시터 유전체막(20)으로 BST 등의 강유전체막을 형성할 때, 반응성이 강한 산소 플라즈마 분위기에서의 노출 및 고온 열처리로 인해 상기 TiN 금속 배리어막(16)이 산화되기 때문이다. 따라서, 상기 RuO₂도전성 산화막(18b) 하부에 Ru 금속박(18a)을 형성시켜 상기 TiN 금속 배리어막(16)의 산화를 방지하게 된다.

그러나, 상기 다층막 구조는 상기 BST 강유전체막에 대해 누설 전류가 상기 플라티늄 전극보다 1 오더(order) 이상 높게 알려져 있어, 상기 RuO₂및 Ru의 두께를 최소화시켜야 한다. 이때, 산소 확산에 대한 확산 방지막 기능을 위해 최소한의 두께가 필요하기 때문에 상기 두께 최소화에 한계가 있게 된다.

이것은 상기 RuO₂도전성 산화막 전극(18b)과 BST 강유전체막(20)의 계면에서 작용하는 장벽 높이가 상기 플라티늄 전극에 비해 낮은 것이 주요 원인으로 작용하기 때문이다.

또한, 상기 TiN 금속 배리어막(16)의 양측벽에 대한 산화는 방지하지 못하는 문제점이 발생된다.

한편, 구리(Cu) 금속 배선에 대한 금속 배리어막으로 많이 연구되고 있는 비정질 금속으로 TaSiN, TiSiN, WBN, WSiN, TialN 등의 3상 금속 화합물이 있으며, 이러한 금속 화합물의 장점은 800℃ 이상의 고온에서도 비정질을 유지하는 것이다. 그러나, 상기 3상 금속 화합물에 대한 내산화성에 한계가 있어 필요한 캐패시터의 용량을 만족시키지 못하는 문제점이 발생된다.

이것은 산소 분위기에 노출되는 금속 배리어막의 면적에 기인하는 것으로, 노출 부위에 절연막 스페이서를 형성하는 방법을 고려할 수 있으나, 동일 반도체 기판 상에서도 위치에 따른 노출 부위의 카버링(covering) 차이와 재현성 부족에 따른 구조적 및 전기적 특성 불량이 발생된다.

본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 산화가 발생되는 금속 배리어막의 노출 부위에 내산화성막을 선택적으로 형성하여 금속 배리어막의 산화 및 박리 현상을 방지할 수 있고, 이로써 캐패시터의 전기적 특성을 향상시킬 수 있는 캐패시터 및 캐패시터의 제조 방법을 제공함에 그 목적이 있다.

도1은 종래의 캐패시터 구조를 보여주는 단면도;

도2는 본 발명의 실시예에 따른 캐패시터 구조를 보여주는 단면도;

도3a 내지 도3e는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 순차적으로 보여주는 단면도.

도면의 주요부분에 대한 부호의 설명

10, 100 : 반도체 기판 12, 102 : 층간절연막

14, 104 : 도전막층 16, 106 : 금속 배리어막

18, 114 : 캐패시터 하부전극 20, 116 : 캐패시터 유전체막

22, 118 : 캐패시터 상부전극 108 : 제1 금속막

109 : 얇은 절연막 110 : 얇은 금속 실시사이드막

112, 112a : 제2 금속막

(구성)

상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터는, 반도체 기판상에 형성된 층간절연막과; 상기 층간절연막을 뚫고 상기 반도체 기판과 전기적으로 접속되도록 형성되어 있되, 그 표면이 상기 층간절연막의 상부 표면과 나란한 도전막층과; 상기 도전막층 상에 형성된 캐패시터 하부전극과; 상기 도전막층과 캐패시터 하부전극 사이에 삽입된 금속 배리어막과; 상기 금속 배리어막의 양측벽에 형성된 얇은 절연막과; 상기 캐패시터 하부전극을 포함하여 상기 층간절연막 상에 형성된 캐패시터 유전체막과; 상기 캐패시터 유전체막 상에 형성된 캐패시터 상부전극을 포함한다. 이때, 상기 캐패시터 하부전극은, 상기 금속 배리어막 상에 형성된 제1 금속막과, 상기 제1 금속막의 상부 및 양측벽에 형성된 얇은 금속 실리사이드막과, 상기 얇은 금속 실리사이드막 상에 형성되어 있되, 상기 금속 배리어막의 양측벽을 덮도록 형성된 제2 금속막을 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 도전막층은, 상기 반도체 기판상에 형성된 폴리실리콘막과; 상기 폴리실리콘막 상에 형성된 금속 실리사이드막을 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 금속 배리어막은, TiB₂, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 중 어느 하나이다.

이 장치의 바람직한 실시예에 있어서, 상기 얇은 절연막은, 산화막 및 질화막 중 어느 하나이다.

이 장치의 바람직한 실시예에 있어서, 상기 제1 및 제2 금속막은, 플라티늄막이다.

상술한 목적을 달성하기 위한 본 발명에 의하면, 캐패시터의 제조 방법은 반도체 기판 상에 층간절연막을 형성하는 단계와; 상기 층간절연막을 뚫고 상기 반도체 기판과 전기적으로 접속되도록 형성하되, 상기 층간절연막의 상부 표면과 나란한 표면을 갖는 도전막층을 형성하는 단계와; 상기 도전막층을 포함하여 상기 층간절연막의 일부 표면상에 금속 배리어막을 형성하는 단계와; 상기 금속 배리어막상에 캐패시터 하부전극을 형성하는 단계와; 상기 캐패시터 하부전극을 포함하여 상기 층간절연막 상에 캐패시터 유전체막을 형성하는 단계와; 상기 캐패시터 유전체막 상에 캐패시터 상부전극을 형성하는 단계를 포함한다. 이때, 상기 캐패시터 하부전극을 형성하는 단계는, 상기 금속 배리어막 상에 제1 금속막을 형성하는 단계와; 상기 금속 배리어막의 얇은 실리콘막을 형성하되, 동시에 상기 제1 금속막의 표면 및 양측벽에 얇은 금속 실리사이드막을 형성하는 단계와; 상기 얇은 실리콘막을 산화막 또는 질화막으로 변환시키는 단계와; 상기 금속 실리사이드막을 포함하여 상기 금속 배리어막의 양측벽을 덮도록 제2 금속막을 형성하는 단계를 포함한다.

이 방법의 바람직한 실시예에 있어서, 상기 도전막층은, 상기 반도체 기판상에 폴리실리콘막과 금속 실리사이드막이 순차적으로 적층된 다층막이다.

이 방법의 바람직한 실시예에 있어서, 상기 금속 배리어막은, TiB₂, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 중 어느 하나이다.

이 방법의 바람직한 실시예에 있어서, 상기 제1 및 제2 금속막은, 플리티늄막이다.

이 방법의 바람직한 실시예에 있어서, 상기 제1 금속막은, 500Å 범위 내로 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 얇은 실리콘막 및 상기 얇은 금속 실리사이드막은, 상기 금속 배리어막 및 상기 제1 금속막을 적어도 400℃에서 30초 동안 실리콘 가스에 노출시킴으로써 형성된다.

이 방법의 바람직한 실시예에 있어서, 상기 실리콘 가스는, SiH₄이다.

이 방법의 바람직한 실시예에 있어서, 상기 얇은 실리콘막을 산화막 또는 질화막으로 변환하는 단계는, 상기 얇은 실리콘막을 산소 분위기 및 질소 분위기 중 어느 하나에 노출시킴으로써 수행된다.

이 방법의 바람직한 실시예에 있어서, 상기 질화막은, NH₃및 N₂분위기 중 어느 하나에서 적어도 700℃ 이상에서 형성된다.

(작용)

본 발명에 의한 캐패시터 및 그의 제조 방법은, 강유전체막 형성시 그 하부의 금속 배리어막의 산화 내지 박리 현상을 최소화하여 캐패시터의 전기적 특성을 향상시킨다.

(실시예)

이하, 도2 내지 도3을 참조하여 본 발명의 실시예를 상세히 설명한다.

도2는 본 발명의 실시예에 따른 캐패시터 구조를 보여주는 단면도이다.

도2를 참조하면, 본 발명의 실시예에 따른 캐패시터는 반도체 기판(100) 상에 층간절연막(102)이 형성되어 있다. 그리고, 상기 층간절연막(102)을 뚫고, 상기 반도체 기판(100)과 전기적으로 접속되도록 도전막층(104)이 형성되어 있다.

이때, 상기 도전막층(104)의 상부 표면은 상기 층간절연막(102)의 상부 표면과 나란하도록 형성되어 있다.

그리고, 상기 도전막층(104)은, 상기 반도체 기판(100)과 직접 접속되도록 형성된 폴리실리콘막(104a)과, 상기 폴리실리콘막(104a) 상에 형성된 금속 실리사이드막(104b)을 포함한다.

상기 금속 실리사이드막(104b)상에 상기 금속 실리사이드막(104b)의 양측의 층간절연막(102)과 어느 정도 오버랩(overlap) 되도록 금속 배리어막(106)이 형성되어 있고, 상기 금속 실리사이드막(104b)의 양측벽에 얇은 절연막(109)이 형성되어 있다.

이때, 상기 금속 배리어막(106)은, 상기 도전막층(104)과 상기 도전막층(104)상에 형성되는 물질 사이의 상호 확산을 반지하기 위해 사용된다.

그리고, 상기 금속 배리어막(106)은, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 등과 같이 내열 금속(refractory metal)을 포함하는 3상 물질 또는 TiB₂와 같은 2상 물질 등으로 형성된다.

상기 얇은 절연막(109)은, 산화막 또는 질화막으로 형성된다.

상기 금속 배리어막(106) 상에 플라티늄 등의 일 금속막(108)이 형성되어 있고, 상기 일 금속막(108) 상부 및 양측벽에 얇은 금속 실리사이드막(110)이 형성되어 있다.

그리고, 상기 얇은 금속 실리사이드막(110) 상에 상기 금속 배리어막(106)의 양측벽을 덮도록 플라티늄 등의 다른 금속막(112a)이 형성되어 있다.

이때, 상기 일 금속막(108) 및 상기 얇은 금속 실리사이드막(110), 그리고 상기 다른 금속막(112a)이 캐패시터 하부전극(114)으로 작용한다.

상기 일 금속막(108)은, 500Å 이하로 얇게 형성되고, 상기 다른 금속막(112a)은 최대 0.1㎛로 두껍게 형성된다.

상기 캐패시터 하부전극(114)을 포함하여 상기 층간절연막(102) 상에 캐패시터 유전체막(114)이 형성되어 있고, 상기 캐패시터 유전체막(114) 상에 캐패시터 상부전극(118)이 형성되어 있다.

이때, 상기 캐패시터 유전체막(116)은 강유전체막으로서, BST(Ba_1-xSrTiO₃), PZT(PbZr_1-xTiO₃), PLZT(PbLa_1-xZr_xTiO₃), Ta₂O₅, 그리고 HSG 중 어느 하나로 형성된다.

또한, 상기 캐패시터 상부전극(118)은, 상기 캐패시터 하부전극(114)과 마찬가지로 플라티늄 등의 금속막으로 형성된다.

상술한 바와 같은 캐패시터의 제조 방법은 다음과 같다.

도3a를 참조하면, 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 그리고, 상기 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 도전막층(104)을 형성한다.

이때, 상기 도전막층(104)은, 상기 반도체 기판(100)과 직접 접하도록 형성된 폴리실리콘막(104a)과, 상기 폴리실리콘막(104a) 상에 형성된 금속 실리사이드막(104b)을 포함한다.

상기 금속 실리사이드막(104b)은, 접촉 저항 개선을 위해 사용되며, 이미 불순물을 주입하여 도전성인 상기 폴리실리콘막(104a)과 해당 금속막을 반응시킴으로써 형성된다.

상기 도전막층(104) 상에 통상의 증착(deposition) 및 사진식각(photolithography) 공정을 통해 금속 배리어막(106) 및 일 금속막(108)을 형성한다.

상기 금속 배리어막(106)은, 상기 도전막층(104)과 상기 도전막층(104) 상에 형성되는 물질의 상호 확산을 방지하기 위해 형성된다. 이때, 상기 일 금속막(108)은, 플라티늄 등으로 형성되고, 500Å 이하로 얇게 형성된다.

그리고, 상기 금속 배리어막(106)은, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 등과 같이 내열 금속(refractory metal) 을 포함하는 3상 물질 또는 TiB₂와 같은 2상 물질 등으로 형성된다.

다음, 도3b에 있어서, 상기 반도체 기판(100)을 SiH₄분위기(ambient)에서 400℃, 30초 이상 노출시켜서 상기 금속 배리어막(106)의 양측벽에 수 십 Å의 얇은 실리콘막을 형성한다. 이때, 상기 일 금속막(108)의 상부 및 양측벽에 금속 실리사이드막(110)이 동시에 형성된다.

이어서, 상기 반도체 기판(100)을 플라즈마(plasma) 공정 또는 RTP(Rapid Thermal Process) 고온 열처리 공정을 수행하여, 상기 얇은 실리콘막이 선택적으로 내산화성이 큰 산화막 또는 질화막(109)으로 변환되도록 한다.

이때, 상기 반도체 기판(100)을 NH₃또는 N₂분위기에서 700℃ 이상의 고온 열처리 공정을 수행하면, 상기 얇은 실리콘막은 상기 질화막(109)으로 변환된다.

도3c를 참조하면, 상기 누설 전류 특성 안정화를 위해 상기 금속 실리사이드막(110)을 포함하여 반도체 기판(100) 상에 플라티늄 등으로 다른 금속막(112)을 더 형성한다.

이와 같이, 상기 다른 금속막(112)을 더 형성하는 것은 상기 일 금속막(108) 상에 형성된 금속 실리사이드막(110)으로 인해 캐패시터 하부전극(114)과 캐패시터 유전체막(116) 사이의 장벽 높이가 낮아 누설 전류(leakage current) 특성이 불량하게 나타날 수 있기 때문이다.

이때, 상기 다른 금속막(112)은, 최대 0.1㎛ 정도로 두껍게 형성된다.

그리고, 도3d에 있어서, 상기 다른 금속막(112)을 통상의 사진식각공정을 사용하여 상기 다른 금속막(112)을 식각하면, 일 금속막(108) 및 금속 실리사이드막(110), 그리고 다른 금속막(112a)으로 형성되는 캐패시터 하부전극(114)이 형성된다.

이때, 상기 다른 금속막(112a)은, 상기 일 금속막(108)의 양측벽 및 상기 금속 배리어막(106)의 양측벽을 덮도록 형성된다.

마지막으로, 상기 캐패시터 하부전극(114)을 포함하여 상기 층간절연막(102) 상에 캐패시터 유전체막(116) 및 캐패시터 상부전극(118)을 형성하면 도3e에 도시된 바와 같이, 캐패시터가 형성된다.

이때, 상기 캐패시터 유전체막(116)은 강유전체막으로서, BST(Ba_1-xSrTiO₃), PZT(PbZr_1-xTiO₃), PLZT(PbLa_1-xZr_xTiO₃), 그리고 S_rT_iO₃, S_rB_i2T_a2O₉중 어느 하나로 형성된다.

또한, 상기 캐패시터 상부전극(118)은, 상기 캐패시터 하부전극(114)과 마찬가지로 플라티늄 등의 금속막으로 형성된다.

본 발명은 캐패시터 하부전극의 하부에 형성되는 금속 배리어막의 노출 부위에 내산화성막을 선택적으로 형성하여, 상기 금속 배리어막의 산화 및 박리 현상을 최소화할 수 있고, 따라서 캐패시터의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (14)

1. 반도체 기판(100) 상에 형성된 층간절연막(102)과; 상기 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 형성되어 있되, 그 표면이 상기 층간절연막(102)의 상부 표면과 나란한 도전막층(104)과; 상기 도전막층(104) 상에 형성된 캐패시터 하부전극(114)과; 상기 도전막층(104)과 캐패시터 하부전극(114) 사이에 삽입된 금속 배리어막(106)과; 상기 금속 배리어막(106)의 양측벽에 형성된 얇은 절연막(109)과; 상기 캐패시터 하부전극(114)을 포함하여 상기 층간절연막(102)상에 형성된 캐패시터 유전체막(116)과; 상기 캐패시터 유전체막(116) 상에 형성된 캐패시터 상부전극(118)을 포함하고; 상기 캐패시터 하부전극(114)은, 상기 금속 배리어막(106)상에 형성된 제1 금속막(108)과, 상기 제1 금속막(108)의 상부 및 양측벽에 형성된 얇은 금속 실리사이드막(110)과, 상기 얇은 금속 실리사이드막(110) 상에 형성되어 있되, 상기 금속 배리어막(106)의 양측벽을 덮도록 형성된 제2 금속막(112a)을 포함하는 캐패시터.
2. 제1항에 있어서, 상기 도전막층(104)은, 상기 반도체 기판(100)상에 형성된 폴리실리콘막(104a)과; 상기 폴리실리콘막(104a) 상에 형성된 금속 실리사이드막(104b)을 포함하는 캐패시터.
3. 제1항에 있어서, 상기 금속 배리어막(106)은, TiB₂, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 중 어느 하나인 캐패시터.
4. 제1항에 있어서, 상기 얇은 절연막(109)은, 산화막 및 질화막 중 어느 하나인 캐패시터.
5. 제1항에 있어서, 상기 제1 및 제2 금속막(108, 112a)은, 플라티늄막인 캐패시터.
6. 반도체 기판(100)상에 층간절연막(102)을 형성하는 단계와; 상기 층간절연막(102)을 뚫고 상기 반도체 기판(100)과 전기적으로 접속되도록 형성하되, 상기 층간절연막(102)의 상부 표면과 나란한 표면을 갖는 도전막층(104)을 형성하는 단계와; 상기 도전막층(104)을 포함하여 상기 층간절연막(102)의 일부 표면상에 금속 배리어막(106)을 형성하는 단계와; 상기 금속 배리어막(106) 상에 캐패시터 하부전극(114)을 형성하는 단계와; 상기 캐패시터 하부전극(114)을 포함하여 상기 층간절연막(102) 상에 캐패시터 유전체막(116)을 형성하는 단계와; 상기 캐패시터 유전체막(116) 상에 캐패시터 상부전극(118)을 형성하는 단계를 포함하고, 상기 캐패시터 하부전극(114)을 형성하는 단계는, 상기 금속 배리어막(106) 상에 제1 금속막(108)을 형성하는 단계와; 상기 금속 배리어막(106)의 양측벽에 얇은 실리콘막을 형성하되, 동시에 상기 제1 금속막(108)의 표면 및 양측벽에 얇은 금속 실리사이드막(110)을 형성하는 단계와; 상기 얇은 실리콘막을 산화막 또는 질화막(109)으로 변환시키는 단계와; 상기 금속 실리사이드막(110)을 포함하여 상기 금속 배리어막(106)의 양측벽을 덮도록 제2 금속막(112a)을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
7. 제6항에 있어서, 상기 도전막층(104)은, 상기 반도체 기판(100)상에 폴리실리콘막(104a)과 금속 실리사이드막(104b)이 순차적으로 적층된 다층막인 캐패시터의 제조 방법.
8. 제6항에 있어서, 상기 금속 배리어막(106)은, TiB₂, TaSiN, WBN, WSiN, TiAlN, 그리고 TiSiN 중 어느 하나인 캐패시터의 제조 방법.
9. 제6항에 있어서, 상기 제1 및 제2 금속막(108, 112a)은, 플라티늄막인 캐패시터의 제조 방법.
10. 제 6항에 있어서, 상기 제1 금속막(108)은, 500Å 범위 내로 형성되는 캐패시터의 제조 방법.
11. 제6항에 있어서, 상기 얇은 실리콘막 및 상기 얇은 금속 실리사이드막(110)은, 상기 금속 배리어막(106) 및 상기 제1 금속막(108)을 적어도 400℃에서 30초 동안 실리콘 가스에 노출시킴으로써 형성되는 캐패시터의 제조 방법.
12. 제11항에 있어서, 상기 실리콘 가스는, SiH₄인 캐패시터의 제조 방법.
13. 제6항에 있어서, 상기 얇은 실리콘막을 산화막 또는 질화막(109)으로 변환시키는 단계는, 상기 얇은 실리콘막을 산소 분위기 및 질소 분위기 중 어느 하나에 노출시킴으로써 수행되는 캐패시터의 제조 방법.
14. 제13항에 있어서, 상기 질화막은, NH₃및 N₂분위기 중 어느 하나에서 적어도 700℃ 이상에서 형성되는 캐패시터의 제조 방법.