CN101313401A - 半导体器件及其制造方法 - Google Patents
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Abstract
一种半导体器件的制造方法，该半导体器件具有：形成有有源元件的半导体衬底，以覆盖上述有源元件的方式形成在上述半导体衬底上的防氧化膜，形成在上述防氧化膜上，并具有依次层叠下部电极、铁电膜以及上部电极的结构的铁电电容器，以覆盖上述铁电电容器的方式形成在上述防氧化膜上的层间绝缘膜；上述半导体器件的制造方法包括：在上述层间绝缘膜中，形成分别使上述上部电极以及下部电极露出的第一以及第二接触孔的工序；在上述层间绝缘膜中，形成使上述防氧化膜露出的开口部的工序；在上述层间绝缘膜中形成有上述第一以及第二接触孔和上述开口部的状态下，在氧化环境中对上述层间绝缘膜进行热处理的工序。
Description
技术领域
本发明涉及一种半导体器件，尤其是涉及一种具有铁电电容器的半导体器件及其制造方法。
背景技术
铁电存储器是一种电压驱动的非易失性半导体存储元件，具有如下优异的特性：高速工作；消耗电力小；而且，即使断开电源，所保持的信息也不会消失。铁电存储器已使用于IC卡或便携式电子设备上。
发明内容
发明要解决的问题
图1示出了利用本发明相关技术的铁电存储器10的制造工序。其中，图1只示出了上述铁电存储器10中的铁电电容器附近。
如图1所示，在形成有通孔插塞11P的层间绝缘膜11的表面上，形成有由SiON构成的防氧化膜12，而且，在上述SiON膜12上，夹着层间绝缘膜13以及Al2O3氢阻挡膜14而形成有铁电电容器C，该铁电电容器C是依次层叠下部电极15、铁电膜16、由IrO2(IrOX)构成的上部电极下层部17、同样由IrO2(IrOX)构成的上部电极上层部18、由Pt构成的上部电极保护层19的电容器。而且，形成于上述层间绝缘膜11中的导体插塞11P与下层的晶体管等接触。
进而，上述铁电电容器C被其他的Al2O3氢阻挡膜20覆盖，并埋设于通过等离子体CVD法形成的层间绝缘膜21中。在上述层间绝缘膜21上还形成有其他的Al2O3氢阻挡膜22，并在上述氢阻挡膜22上还形成有另外的层间绝缘膜23。
进而，在图1的状态中，在上述层间绝缘膜21形成有接触孔21A和接触孔21B，其中，该接触孔21A贯通上述层间绝缘膜23、氢阻挡膜22以及氢阻挡膜20，以使上述铁电电容器C的上部电极保护层19露出，该接触孔21B贯通上述层间绝缘膜23、氢阻挡膜22以及氢阻挡膜20，以使上述铁电电容器C的下部电极15露出。
针对利用本发明相关技术的铁电存储器，进而在图2的工序中，如图2所示，用接触插塞填充上述接触孔21A以及21B，以此实现了与上述铁电电容器C的电连接，但在进入图2的工序之前，在图1的状态下，在氧气环境中进行热处理，以此除去上述层间绝缘膜21以及23中的水分以及氢气，同时对铁电膜16进行氧缺陷(oxygen defect)补偿。上述层间绝缘膜13、21、23由通过等离子体CVD法形成的所谓的等离子体TEOS膜形成，所以必然会包含水分或氢气。这种水分或氢气尤其容易滞留于上表面被氢阻挡膜22覆盖的层间绝缘膜21中，所以在后续的多层布线结构形成工序中，发生将铁电电容器C中的导体膜16还原等问题。
在图1的状态下，接触孔21A、21B在进行这种脱水以及脱氢处理时成为水分以及氢气的逃逸路径，而且在进行氧气热处理时成为氧气的侵入路径，因此很有用。
为了有效的脱水以及脱氢处理，最好是尽可能设置多个这种水分或氢气的逃逸路径，但其中，使上述铁电电容器C的上部电极保护层19露出的接触孔21A的高宽比小，所以露出的层间绝缘膜21侧壁面的面积小，因此脱气效果受到限制。
为了进行有效的脱气，最好是在层间绝缘膜21中形成多个深的、高宽比大的接触孔，但为此，有必要与这种多个接触孔对应而使铁电电容器C的下部电极15的面积增大，从而会导致使单元(cell)面积增大的问题。
专利文献1：JP特开2002-217381号公报
专利文献2：JP特开2002-324839号公报
用于解决问题的手段
本发明从一方面提供一种半导体器件，具有：半导体衬底，形成有有源元件；防氧化膜，以覆盖上述有源元件的方式形成在上述半导体衬底上；铁电电容器，形成在上述防氧化膜上，具有依次层叠下部电极、铁电膜以及上部电极的结构；层间绝缘膜，以覆盖上述铁电电容器的方式形成在上述防氧化膜上，上述半导体器件的特征在于，在上述层间绝缘膜中，第一通孔插塞形成于使上述上部电极露出的第一接触孔中，第二通孔插塞形成于使上述下部电极露出的第二接触孔中，进而，在上述层间绝缘膜中，其他的导电插塞形成于使上述防氧化膜露出的开口部中。
本发明从另一方面提供一种半导体器件的制造方法，该半导体器件具有：半导体衬底，形成有有源元件；防氧化膜，以覆盖上述有源元件的方式形成在上述半导体衬底上；铁电电容器，形成在上述防氧化膜上，具有依次层叠下部电极、铁电膜以及上部电极的结构；层间绝缘膜，以覆盖上述铁电电容器的方式形成在上述防氧化膜上，上述半导体器件的制造方法的特征在于，包括：在上述层间绝缘膜中，形成分别使上述上部电极以及下部电极露出的第一以及第二接触孔的工序；在上述层间绝缘膜中，形成使上述防氧化膜露出的开口部的工序；在上述层间绝缘膜中形成有上述第一以及第二接触孔和上述开口部的状态下，在氧化环境中对上述层间绝缘膜进行热处理的工序。
发明效果
若根据本发明，则能够在覆盖上述铁电电容器的层间绝缘膜中形成了更多的深的开口部的状态下，对铁电电容器执行氧气环境中的热处理工序，从而在对铁电电容器能够更加有效地进行氧缺陷补偿的同时，能够更加有效地进行从上述层间绝缘膜除去水分或氢气的处理。
附图说明
图1是示出了利用本发明相关技术的半导体器件的制造工序的图(之一)。
图2是示出了利用本发明相关技术的半导体器件的制造工序的图(之二)。
图3是示出了利用本发明第一实施方式的半导体器件的制造工序的图(之一)。
图4是示出了利用本发明第一实施方式的半导体器件的制造工序的图(之二)。
图5是示出了利用本发明第一实施方式的半导体器件的制造工序的图(之三)。
图6(A)～(C)示出了利用本发明第一实施方式的铁电存储器件的存储单元阵列的图。
图7是示出了利用比较对照例的铁电存储器件的结构的图。
图8是示出了利用本发明第二实施方式的半导体器件的制造工序的图(之一)。
图9是示出了利用本发明第二实施方式的半导体器件的制造工序的图(之二)。
图10是示出了利用本发明第三实施方式的铁电存储器件的结构的图。
图11A是示出了图10的铁电存储器件的制造工序的图(之一)。
图11B是示出了图10的铁电存储器件的制造工序的图(之二)。
图11C是示出了图10的铁电存储器件的制造工序的图(之三)。
图11D是示出了图10的铁电存储器件的制造工序的图(之四)。
图11E是示出了图10的铁电存储器件的制造工序的图(之五)。
图11F是示出了图10的铁电存储器件的制造工序的图(之六)。
图11G是示出了图10的铁电存储器件的制造工序的图(之七)。
图11H是示出了图10的铁电存储器件的制造工序的图(之八)。
图12是示出了本发明第三实施方式的一个变型例的图。
图13是示出了本发明第三实施方式的另一个变型例的图。
附图标记的说明
10、30、50半导体器件
11、31、51半导体衬底
11P、31P导体插塞
12、32、55、57防氧化膜
13、21、23、21、23、33、41、43、56、58、65、67层间绝缘膜
14、34、59 Al2O3膜
15、35、60A、60C下部电极
16、36、61A、61C铁电膜
17、18、37、38、62A、62C上部电极
19、39、63A、63C上部电极保护层
20、22、40、42、64、66氢阻挡膜
21A、21B、41A、41B接触孔
22A、22B、42A～42C通孔插塞
41C、64A、64C、64D～64G开口部
44布线图案
51A元件区域
51I元件分离区域
51a～51h扩散区域
铁电电容器C、C1、C2
具体实施方式
[第一实施方式]
图3～6示出了利用本发明第一实施方式的半导体器件的制造工序，其中，该半导体器件具有铁电电容器。
如图3所示，在形成有通孔插塞31P的层间绝缘膜31的表面上，形成有厚度为100nm的SiON防氧化膜32，在上述SiON膜32上，以约130nm的膜厚形成有由等离子体TEOS膜构成的层间绝缘膜33。此外，虽省略图示，但在上述层间绝缘膜31下，设置有担载着MOS晶体管等有源元件的硅衬底，而且上述通孔插塞31P与该MOS晶体管的扩散区域接触而形成。
在上述层间绝缘膜33上，为了改善结晶性而形成有厚度为20nm的Al2O3膜34，在上述Al2O3膜34上形成有铁电电容器C，该铁电电容器C是依次层叠了由Pt构成且厚度为150nm的下部电极35、由PZT构成且厚度为150nm的铁电膜36、具有富有氧的组分且由IrO2(IrOX)构成且厚度为50nm的上部电极下层部37、由具有更加接近金属Ir的组分的IrO2(IrOX)构成且膜厚为200nm的上部电极上层部38、由Pt构成且厚度为100nm的上部电极保护层39而成的电容器。
进而，上述铁电电容器C被由Al2O3构成且厚度为70nm的氢阻挡膜40覆盖，并埋设于由厚度为1270nm的等离子体TEOS膜构成的层间绝缘膜41中。进而，在上述层间绝缘膜41上还形成有厚度为50nm的其他的Al2O3氢阻挡膜42，并在上述氢阻挡膜42上还形成有由等离子体TEOS膜构成且厚度为200nm的另外的层间绝缘膜43。
进而，在图3的状态中，在上述层间绝缘膜41形成有接触孔41A和接触孔41B，其中，该接触孔41A贯通上述层间绝缘膜43、氢阻挡膜42以及氢阻挡膜40，以使上述铁电电容器C的上部电极保护层39露出，该接触孔41B贯通上述层间绝缘膜43、氢阻挡膜42以及氢阻挡膜40，以使上述铁电电容器C的下部电极35露出。上述接触孔41A具有从Al2O3氢阻挡膜42开始测量的400nm的深度。
在本实施例中，进而在上述层间绝缘膜41中形成有深的开口部41C，该开口部41C与上述通孔插塞31P对应而形成，并使上述SiON膜32露出。在图示的例子中，上述开口部41C具有从上述Al2O3氢阻挡膜42开始测量的1270nm的深度。上述开口部41C具有比上述接触孔41A、41B中的任一个更大的高宽比。
在本实施例中，在500～600℃温度的氧气环境中，对图3的结构进行60分钟的热处理，由此对上述PZT膜36进行氧缺陷补偿。在该缺陷恢复热处理中，环境中的氧气从上述接触孔41A、41B侵入，从而对上述铁电电容器C中的PZT膜36进行氧缺陷补偿。
同时，上述层间绝缘膜41中的水分或氢气经由上述接触孔41A、41B向外部排出。此时，由于在本实施例中还形成有其他的开口部41C，而且上述开口部41C从上述层间绝缘膜41的上端连续形成至下端且侧壁面的表面积大，所以能够大幅度提高上述脱水处理以及脱氢处理的效率。
进而，在进行图3的热处理时，环境中的氧气通过上述开口部41C侵入，但在上述开口部41C的底部形成有SiON防氧化膜32，因此其下方的导体插塞31P不会氧化。另外，在上述接触孔41A、41B的底部分别露出有抗氧化的Pt电极39、35，所以这些电极不会被该氧化处理氧化。
除了氧气环境以外，在包含1％以上的氧气或臭氧的环境中也能够进行图3的热处理。另外，在图示的例子中，在大气压中进行了上述热处理，但若在减压环境中进行上述热处理，则更加能够提高脱水以及脱氢的效率。
另外，针对图3的热处理，也可以最初在不包含氧气的环境中进行，然后在将环境切换为包含1％以上的上述氧气或臭氧的环境后进行。
进而，在图3的工序之后，也可对于上述接触孔41A、41B以及开口部41C的表面进行例如采用N2O气体的等离子体处理，从而使其表面氮化。通过进行上述处理，能够抑制水分以及氢气重新吸附在上述表面上。
接着，在上述图3的工序之后，在图4的工序中进行回蚀，使上述导体插塞31P在上述开口部41C的底部露出。
进而，在图5的工序中，在由溅射TiN膜覆盖了上述接触孔41A、41B以及开口部41C之后，再用W膜进行填充，并对其进行CMP处理，从而如图5所示，分别在上述接触孔41A、41B以及开口部41C，隔着TiN阻挡金属膜42a、42b、42c形成W通孔插塞42A、42B、42C。
若采用这种结构，则能够对覆盖上述铁电电容器C的层间绝缘膜41有效地进行脱水处理以及脱氢处理，而且即使在图5的结构上进而进行形成多层布线结构的工艺，也能够回避铁电电容器C的特性被层间绝缘膜41中的水分或氢气劣化的问题。
图6(A)～(C)分别是示出了排列图4的铁电电容器C来形成的铁电存储器的存储单元区域的俯视图、沿着图6(A)中的A-A’线以及B-B’线的剖面照片。
参照图6(A)，在上述存储单元区域，以沿着纵向延伸的图案形状重复形成有下部电极35以及PZT膜36，并在各自的PZT膜36上形成多个上部电极38，以此形成铁电电容器C的阵列。
进而，在各自的铁电电容器C中，上述通孔插塞42A和通孔插塞42C通过如图6(B)、(C)那样形成在层间绝缘膜43上的布线图案44连接在一起。另外，在图6(A)的俯视图上，图示有形成于上述存储单元区域中的位线接触件42E。
与此相对，例如在通过图1的工序所制造的图2的结构中，若在不增加上述下部电极15的面积的情况下要充分进行对上述层间绝缘膜21的脱水处理以及脱氢处理，则如图7所示，需要另外设置虚设电容器，但这种虚设电容器占有与通常的电容器相同程度的面积，所以若设置多个虚设电容器，则会使铁电存储器的集成密度降低。此外，为了便于比较，在图7中对于本应该标注图1、2的参照附图标记的部位，标注了与图6相同的参照附图标记。
[第二实施方式]
图8、9示出了利用本发明第二实施方式的半导体器件的制造工序，其中，该半导体器件具有铁电电容器。在附图中，对于与前面所说明的部分对应的部分标注了相同的参照附图标记，并省略其说明。
如图8所示，在本实施例中，上述层间绝缘膜31中的开口部41C不与层间绝缘膜31中的导体插塞31P对应，因此在上述开口部41C的正下方不存在导体插塞。
因此，在本实施例中，当进行图9的通孔插塞形成工序时，在不对上述开口部41C底部的SiON膜32进行蚀刻的情况下形成通孔插塞42A、42B以及42C，因此通孔插塞42C成为虚设通孔插塞。
在图8的工序中，在已形成上述接触孔41A、41B以及开口部41C的状态下执行氧气环境中热处理，因此即使在这种情况下，也能够对上述层间绝缘膜41执行有效的脱水处理以及脱氢处理。
[第三实施方式]
图10是示出了本发明第三实施方式的铁电存储器件50的结构的图。
参照图10，铁电存储器件50是一种所谓的1T1C型器件，在元件区域51A中两个存储单元晶体管共享位线(BL)所形成，其中，该元件区域51A是在硅衬底51上被元件分离区域51I划分构成的。
更加具体地讲，在上述硅衬底51中形成有n型阱作为上述元件区域51A，而且，具有多晶硅栅电极53A的第一MOS晶体管和具有多晶硅栅电极53B的第二MOS晶体管，分别隔着栅绝缘膜52A以及52B形成在上述元件区域51A上。
进而，在上述硅衬底51中，以与上述栅电极53A的两侧壁面对应的方式形成有p-型的LDD区域51a、51b，而且，以与上述栅电极53B的两侧壁面对应的方式形成有p-型的LDD区域51c、51d。在此，由于上述第一以及第二MOS晶体管相同地形成在上述元件区域51A中，因此共享同一个p-型扩散区域作为LDD区域51b和LDD区域51c。
在上述多晶硅栅电极53A上形成有硅化物层54A，而且在上述多晶硅栅电极53B上形成有硅化物层54B，进而，在上述多晶硅栅电极53A的两侧壁面以及上述多晶硅栅电极53B的两侧壁面上，分别形成有侧壁绝缘膜。
进而，在上述硅衬底51中，在上述栅电极53A各自的侧壁绝缘膜的外侧形成有p+型的扩散区域51e以及51f，而且在上述栅电极53B各自的侧壁绝缘膜的外侧形成有p+型的扩散区域51g以及51h。其中，上述扩散区域51f以及51g由同一个p+型扩散区域构成。
进而，在上述硅衬底51上，以覆盖上述硅化物层54A、侧壁绝缘膜以及上述栅电极53A，且覆盖上述硅化物层54B、侧壁绝缘膜以及上述栅电极53B的方式，形成有厚度为100nm的SiON膜55作为防氧化膜，在上述SiON膜55上形成有层间绝缘膜56。也可以以如下方式形成上述层间绝缘膜56：例如通过等离子体CVD法形成厚度为20nm的SiO2膜，并在其上通过等离子体CVD法形成厚度为80nm的SiN膜，进而在其上通过等离子体CVD法形成厚度为1000nm的等离子体TEOS膜，然后通过CMP(化学机械研磨)进行研磨，使得总膜厚成为700nm。
进而，在上述层间绝缘膜56中以使上述扩散区域51e、51f(从而扩散区域51g)、51h分别露出的方式形成有接触孔，而且在上述接触孔中，隔着贴紧层56a、56b、56c，通过CVD法以及紧接着该CVD法的CMP工序分别形成直径为0.25μm且由W(钨)构成的通孔插塞56A、56B、56C。
上述层间绝缘膜56被厚度为130nm的SiON防氧化膜57覆盖，并在上述SiON膜57上，隔着厚度为130nm的等离子体层间绝缘膜58以及Al2O3膜59而形成有铁电电容器C1和铁电电容器C2，其中，上述Al2O3膜59是为了改善结晶性而设置的膜，上述铁电电容器C1是层叠了由Pt构成且厚度为150nm的下部电极60A、由PZT构成且厚度为150nm的铁电膜61A、由IrO2(IrOX)构成且厚度为250nm的上部电极62A、由Pt构成且厚度为50nm的上部电极保护层63A的电容器，上述铁电电容器C2是层叠了同样的下部电极60C、铁电膜61C、上部电极62C以及上部电极保护层63C的电容器。
上述铁电电容器C1、C2被Al2O3氢阻挡膜64覆盖，进而埋设在通过等离子体CVD法形成且厚度为1500nm的层间绝缘膜65中，而且，通过CMP法，将上述层间绝缘膜65的厚度减至1000nm为止。
这样所形成的层间绝缘膜65随着上述CMP处理变为平坦，进而在上述层间绝缘膜65被厚度为50nm的其他Al2O3氢阻挡膜66覆盖，在上述氢阻挡膜66上，隔着由厚度为300nm的等离子体TEOS膜构成的其他层间绝缘膜67，伴随着Ti/TiN结构的阻挡膜而形成有由Al等构成的布线图案68A、68B、68C、68D。
进而，在图10的结构中，在上述层间绝缘膜65中与上述Al布线图案68A的正下方对应的部分形成有接触孔，该接触孔贯通上述层间绝缘膜67以及Al2O3氢阻挡膜66，以使上述铁电电容器C1的上部电极保护层63A露出，而且在上述接触孔中，隔着阻挡金属膜67a填充有由Al或W等构成的导体插塞67A。
同样地，在上述层间绝缘膜65中与上述Al布线图案68C的正下方对应的部分形成有接触孔，该接触孔贯通上述层间绝缘膜67以及Al2O3氢阻挡膜66，以使上述铁电电容器C2的上部电极保护层63C露出，而且在上述接触孔中，隔着阻挡金属膜67c填充有由Al或W等构成的导体插塞67C。
进而，在上述层间绝缘膜65中与上述Al布线图案68D的正下方对应的部分形成有接触孔，该接触孔使上述铁电电容器C2的下部电极64露出，而且在上述接触孔中，隔着阻挡金属膜67d填充有由Al或W等构成的导体插塞67D。虽没有图示，但同样的导体插塞也形成于上述铁电电容器C1的下部电极60A。
进而，在上述层间绝缘膜65中的上述布线图案68B正下方形成有接触孔，该接触孔贯通上述层间绝缘膜67、Al2O3氢阻挡膜66、Al2O3膜59以及层间绝缘膜58，以使上述通孔插塞56B露出，而且在上述接触孔中，隔着阻挡金属膜65b填充有导体插塞65B。在此，上述布线图案68B构成铁电存储器的位线(BL)，布线图案68D构成板线(PL)。
接着，参照图11A～图11H说明图10的铁电存储器件50的制造工序。
如图11A所示，在硅衬底51上形成有具有栅电极53A的第一MOS晶体管以及具有栅电极53B的第二MOS晶体管，上述第一以及第二MOS晶体管隔着上述SiON膜55而被上述层间绝缘膜56覆盖。如前所说明，上述层间绝缘膜56通过如下方式形成：层叠厚度为20nm的等离子体SiO2膜、厚度为80nm的SiN膜以及厚度为1000nm的等离子体TEOS膜，进而对最上层的等离子体TEOS膜进行CMP处理，以使上述层间绝缘膜56整体的膜厚成为700nm。
进而，在图11A的状态下，导体插塞56A、56B、56C、56D分别隔着阻挡金属膜56e、56f、56g以及56h形成在上述层间绝缘膜56中，并与构成上述第一以及第二MOS晶体管的各自的源极区域以及漏极区域的扩散区域51l、51f、51g以及51h接触，进而在上述层间绝缘膜56上，以覆盖上述导体插塞56A～56C的方式形成厚度为130nm的SiON防氧化膜57和由厚度为130nm的等离子体TEOS膜构成的层间绝缘膜58。
接着，在图11B的工序中，在上述层间绝缘膜58上形成上述Al2O3膜59，进而在上述Al2O3膜59上，依次层叠厚度为150nm的Pt膜60、厚度为150nm的PZT膜61、厚度为250nm的IrO2(IrOX)膜62以及厚度为50nm的Pt膜63，以此形成对应于铁电电热器C1、C2的层叠结构。
接着，在图11C的工序中，对上述膜60～63进行图案成形，以分别形成层叠Pt膜60A、PZT膜61A、IrO2(IrOX)膜62A、Pt膜63A构成的铁电电容器C1和层叠Pt膜60C、PZT膜61C、IrO2(IrOX)膜62C、Pt膜63C构成的铁电电容器C2。进而，在图11C的工序中，以覆盖上述铁电电容器C1、C2的方式形成Al2O3膜64而作为氢阻挡膜。
接着，在图11D的工序中，在上述图11C的结构上，以覆盖铁电电容器C1、C2的方式，以1500nm的膜厚沉积等离子体TEOS膜65，进而通过CMP法研磨至1000nm的膜厚以实现平坦化。
进而，在图11E的工序中，在图11D的结构上依次形成厚度为50nm的Al2O3膜66和厚度为300nm的等离子体TEOS膜67，并在图11F的工序中，将抗蚀剂图案R1作为掩模实施RIE工艺，从而形成开口部64A、64C、64D、64E、64F以及64G，这些开口部在上述铁电电容器C1、C2的形成区域贯通上述层间绝缘膜67、Al2O3膜66、层间绝缘膜65以及Al2O3膜64，而在上述铁电电容器C1、C2的非形成区域进一步贯通上述Al2O3膜59、层间绝缘膜58以及SiON膜57，以分别使上述铁电电容器C1的上部电极保护层63A、上述铁电电容器C2的上部电极保护层64C、上述铁电电容器C2的下部电极层60C、上述导体插塞56A、上述导体插塞56B以及上述导体插塞56C露出。在图11F的工序中，虽没有进一步图示，但同样地形成使上述铁电电容器C1的下部电极60A露出的开口部。
接着，在图11G的工序中，除去上述抗蚀剂图案R1，并在氧气环境中，以500℃的温度对形成有上述开口部64A、64C～64G的结构进行60分钟的热处理，进行对上述PZT膜61A、61C的氧缺陷补偿，同时除去上述层间绝缘膜65中的水分或氢气。此时，在本实施例中形成有多个上述开口部，尤其是形成有多个到达SiON膜57的深的开口部，所以能够有效地除去水分或氢气。进而，此时在上述开口部64E～64G之下的导体插塞56A～56C被上述SiON防氧化膜57覆盖，因此上述导体插塞56A～56C不会氧化。
接着，在图11H的工序中，对上述图11G的结构进行回蚀，以使上述开口部64E、64F、64F之下的导体插塞56A、56B、56C分别露出于上述开口部64E、64F、64F。
进而，在上述开口部64A、64C～64G中，隔着阻挡膜67a、67c、67d以及65a～65c分别形成W插塞67A、67C、67D、65A、65B、65C，从而得到前面所说明的图10的结构。上述阻挡膜67a、67c、67d以及65a～65c例如可以采用厚度为100nm的溅射TiN膜。另外，通过CVD法用W膜填充上述开口部，进而实施CMP法，以此能够形成上述W插塞65A～65C以及67A、67C、67D。
在本实施例的铁电存储器50中，对于用于埋设上述铁电电容器C1、C2的层间绝缘膜65实施了有效的脱水处理以及脱氢处理，因此即使在图10的结构上还形成多层布线结构等，铁电电容器C1、C2中的PZT膜61A或61C也不会劣化。
此外，在本实施方式中，如图12所示那样，也可以采用如下方法：首先形成开口部64A、64C、64D，然后将抗蚀剂图案R3作为掩模，形成上述开口部64E～64G。另外，此时，也可以使形成上述开口部64A、64C、64D的工序和形成开口部64E～64G的工序的顺序相反。
进而，如图13所示，在上述图12的工序中，也可在形成了上述开口部64A、64C、64D之后，以覆盖上述开口部64A、64C、64D的方式形成TiN膜69，并利用抗蚀剂图案R3对上述TiN膜69进行图案成形，然后将上述TiN膜69作为硬掩模，对上述膜67、66以及65进行图案成形。通过形成这种TiN膜69，在曝光上述抗蚀剂图案R2时，能够抑制来自基底的反射，并能够以高精度控制所形成接触孔的形状。另外，通过采用这种硬掩模图案，能够以高精度形成深的开口部64E～64G。另外，在图13的状态下，上述开口部64E～64G没有贯通上述SiON防氧化膜57，所以即使在形成了上述开口部64E～64G之后通过湿处理等除去了上述TiN硬掩模图案69的情况下，也不会存在形成于其下的导体插塞56A～56C的TiN阻挡金属膜同时被除去的可能性。
此外，在本实施例中，也可以在上述图11G的工序之后，进行N2O等离子体处理，以此对开口部64A、64C、64D以及64E～64G的侧壁面实施氮化处理。
以上对本发明的理想的实施例进行了说明，但本发明并不仅限定于这些特定的实施例，在后述的技术方案所记载的要旨内能够进行各种各样的变形及变更。
Claims (13)
1.一种半导体器件，具有：
半导体衬底，形成有有源元件，
防氧化膜，以覆盖上述有源元件的方式形成在上述半导体衬底上，
铁电电容器，形成在上述防氧化膜上，具有依次层叠下部电极、铁电膜以及上部电极的结构，
层间绝缘膜，以覆盖上述铁电电容器的方式形成在上述防氧化膜上；
上述半导体器件的特征在于，
在上述层间绝缘膜中，第一通孔插塞形成于使上述上部电极露出的第一接触孔中，第二通孔插塞形成于使上述下部电极露出的第二接触孔中，
进而在上述层间绝缘膜中，其他的导电插塞形成于使上述防氧化膜露出的开口部中。
2.如权利要求1所述的半导体器件，其特征在于，在上述层间绝缘膜上形成有氢阻挡膜，上述第一接触孔、上述第二接触孔以及上述开口部均都以贯通上述氢阻挡膜的方式形成。
3.如权利要求1或2所述的半导体器件，其特征在于，在上述开口部形成有虚设接触插塞。
4.一种半导体器件的制造方法，该半导体器件具有：
半导体衬底，形成有有源元件，
防氧化膜，以覆盖上述有源元件的方式形成在上述半导体衬底上，
铁电电容器，形成在上述防氧化膜上，具有依次层叠下部电极、铁电膜以及上部电极的结构，
层间绝缘膜，以覆盖上述铁电电容器的方式形成在上述防氧化膜上；
上述半导体器件的制造方法的特征在于，包括：
在上述层间绝缘膜中，形成分别使上述上部电极以及下部电极露出的第一以及第二接触孔的工序，
在上述层间绝缘膜中，形成使上述防氧化膜露出的开口部的工序，
在上述层间绝缘膜中形成有上述第一以及第二接触孔和上述开口部的状态下，在氧化环境中对上述层间绝缘膜进行热处理的工序。
5.如权利要求4所述的半导体器件的制造方法，其特征在于，同时执行形成上述第一以及第二接触孔的工序和形成上述开口部的工序。
6.如权利要求4所述的半导体器件的制造方法，其特征在于，在形成上述第一以及第二接触孔的工序之后，形成上述开口部。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，将形成于上述层间绝缘膜上的硬掩模图案作为掩模，形成上述开口部。
8.如权利要求4～6中任一项所述的半导体器件的制造方法，其特征在于，上述第一以及第二接触孔和上述开口部贯通形成于上述层间绝缘膜上的氢阻挡膜并延伸。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，上述氢阻挡膜由Al2O3或AlN膜构成。
10.如权利要求4～9中任一项所述的半导体器件的制造方法，其特征在于，
以与上述防氧化膜之下的导电部对应的方式形成上述开口部，
上述半导体器件的制造方法包括：
在形成上述开口部的工序之后，除去露出于上述开口部的防氧化膜，以使上述导电部露出的工序，
用导电插塞填充上述开口部的工序。
11.如权利要求4～9中任一项所述的半导体器件的制造方法，其特征在于，还包括用导电插塞填充上述开口部的工序。
12.如权利要求1～11中任一项所述的半导体器件的制造方法，其特征在于，紧接着热处理工序，包括对上述第一接触孔、上述第二接触孔以及上述开口部的侧壁面进行等离子体氮化处理的工序。
13.如权利要求1～11中任一项所述的半导体器件的制造方法，其特征在于，上述氧化环境包含1％以上的氧气以及臭氧。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| PB01 | Publication | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20081107 Address after: Tokyo, Japan, Japan Applicant after: Fujitsu Microelectronics Ltd. Address before: Kanagawa Applicant before: Fujitsu Ltd. |
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20120509 Termination date: 20201125 |
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| CF01 | Termination of patent right due to non-payment of annual fee |