JP3439222B2 - 強誘電性メモリの操作方法 - Google Patents

強誘電性メモリの操作方法

Info

Publication number
JP3439222B2
JP3439222B2 JP53851898A JP53851898A JP3439222B2 JP 3439222 B2 JP3439222 B2 JP 3439222B2 JP 53851898 A JP53851898 A JP 53851898A JP 53851898 A JP53851898 A JP 53851898A JP 3439222 B2 JP3439222 B2 JP 3439222B2
Authority
JP
Japan
Prior art keywords
ferroelectric
thin film
polarization
bismuth
strontium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP53851898A
Other languages
English (en)
Other versions
JP2000510651A (ja
Inventor
クチャロ，ジョーゼフ・ディー
ソラヤッパン，ナラヤン
パス・デ・アラウジョ，カルロス・エイ
マクミラン，ラリー・ディー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Panasonic Holdings Corp
Symetrix Corp
Original Assignee
Panasonic Corp
Matsushita Electric Industrial Co Ltd
Symetrix Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp, Matsushita Electric Industrial Co Ltd, Symetrix Corp filed Critical Panasonic Corp
Publication of JP2000510651A publication Critical patent/JP2000510651A/ja
Application granted granted Critical
Publication of JP3439222B2 publication Critical patent/JP3439222B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5657—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using ferroelectric storage elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S428/00—Stock material or miscellaneous articles
    • Y10S428/901—Printed circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】 発明の背景 1.発明の分野 本発明は、集積回路に用いるための薄膜材料に関し、
より詳しくは、集積記憶回路に用いるための強誘電性材
料に関する。さらに、詳しくは、薄膜強誘電性材料は、
一方向電圧パルスの長期間の反復後にも分極インプリン
トを本質的に含まないニオブタンタル酸・ストロンチウ
ム・ビスマス（strontium bismuth niobiumtantalate）
材料である。
2.問題の提示 薄膜強誘電性材料が多様な不揮発性ランダム・アクセ
スメモリデバイスに使用可能であることは周知である。
例えば、Koikeに発行された米国特許第5,600,587号は、
強誘電性コンデンサーとスイッチング・トランジスタと
から成るメモリセルを用いる強誘電性不揮発性ランダム
・アクセス・メモリを教示する。Omuraに発行された米
国特許第5,495,438号は、並行に接続された強誘電性コ
ンデンサーから形成される強誘電性メモリを教示する。
これらのコンデンサーは異なる保磁電界値の強誘電性材
料を有するので、多重値データを用いる又は記憶するこ
とができる。Nishimura等に発行された米国特許第5,59
2,409号は、２つのゲート間の印加電圧によって分極さ
れる強誘電性層を含めた不揮発性メモリを教示する。分
極又はメモリストレージ状態は強誘電性層を横切る高電
流又は低電流として読み取られ、非破壊的読み取りを可
能にする。Takeuchi等に発行された米国特許第5,539,27
9号は、ダイナミック・ランダム・アクセスメモリ（“D
RAM"）モードと強誘電性ランダム・アクセスメモリ
（“FERAM"）モードとを包含する２つの作用モード間で
スイッチするワン・トランジスター・ワン−コンデンサ
ー強誘電性メモリを教示する。
図１は強誘電性薄膜に関する理想的な分極ヒステリシ
ス曲線100を示す。曲線100の側102は、供給電場Ｅを正
の値から負の値に変えながら、強誘電性コンデンサー上
の電荷を測定することによって作製される。曲線100の
側104は、供給電場Ｅを負の値から正の値に変えなが
ら、強誘電性コンデンサー上の電荷を測定することによ
って作製される。−EC点とEC点とは、分極Ｐを零にする
ために必要である保磁電界と慣用的に呼ばれる。同様
に、残留分極Pr又は−Prは零電界値の強誘電性材料中の
分極である。Prと−Pr値は理想的には同じ大きさを有す
るが、これらの値は実際には非常にしばしば異なる。し
たがって、2Prとして測定される分極は、実際のPrと−P
r値が大きさにおいて異なることができるとしても、実
際のPrと−Pr値の絶対値を加えることによって算出され
る。自発分極値Psと−Psはヒステリシス・ループ、例え
ば106、の線状遠位末端を分極軸と交差するまで補外す
ることによって測定される。理想的な強誘電体では、Ps
はPrに等しいが、これらの値は実際の強誘電体中では線
形誘電性挙動と非線形強誘電性挙動のために異なる。大
きな箱型の実質的に方形の中央領域108は、曲線102と10
4との間のその幅広い分離によって、保磁電界と分極と
の両方に関してメモリとして用いるための適合性を示
す。
現在入手可能な強誘電性材料は図１に示した理想的な
ヒステリシスから逸脱する。研究者は1970年代から集積
強誘電性デバイスに用いるための材料を研究している
が、これらの研究はそれらが理想的なヒステリシスから
逸脱しているためにまだ商業的に成功していない。例え
ば、Rohrerに発行された米国特許第3,939,292号は、Pha
se III硝酸カリウムに関して行われた強誘電性メモリに
用いるための強誘電性材料の初期研究を報告している。
実際に、硝酸カリウム材料は非常に低い分極可能性を有
し、疲労とインプリントとによって非常に悩まされるの
で、これらの材料はマイクロエレクトロニック・メモリ
に実際には役に立たない。
商業的な必要条件を満たす強誘電体を見出すことは、
殆ど不可能である。集積強誘電性デバイスのための最適
の材料は、慣用的な集積回路操作電圧、即ち３〜5volt
から得られることが出きる保磁電界を用いてスイッチさ
れる。これらの材料は、充分な密度を有するメモリの構
成を可能にするために、例えば、2Prとして測定して12
〜15μC/cm2を超えるような、非常に高い分極を有する
べきである。分極疲労は非常に低いか又は存在すべきで
はない。さらに、強誘電性材料はインプリントすべきで
はない、即ち、ヒステリシス曲線は正又は負の保磁電界
に有利であるようにシフトすべきではない。
図２は曲線200に隣接するヒステリシス曲線100を示
す。曲線200は曲線100に対する疲労効果を示す。疲労は
中央領域108を画定する、曲線102と104との分離を減ず
る。中央領域108は疲労が加わるにつれて徐々に小さく
なる。分離のこの変化は、分極スイッチングの結果とし
ての強誘電性材料中に生成する点電荷欠陥の発生と、供
給電場に対する欠陥の関連スクリーニング効果とによる
ものである。したがって、疲労は反復分極スイッチング
のために強誘電性材料を経時的に磨耗させる。
Araujo等に発行された米国特許第5,519,234号は、曲
線200の疲労の問題は、例えば、Smolenskii等の“強誘
電体と関連材料",Gordon and Breach（1984）に記載
の“層状ペロブスカイト類似”材料のような層状超格子
材料の使用によって実質的に克服されることを教示す
る。層状超格子材料は、分極状態が30％未満の疲労度
で、少なくとも109回までスイッチされることができる
薄膜強誘電性材料を提供することができる。この疲労耐
久度レベルは、例えば鉛ジルコニウムチタネート（“PZ
T"）又は鉛ランタンジルコニウムチタネート（“PLZ
T"）のような，他の強誘電体の疲労耐久度よりも少なく
とも一桁大きく良好であるので、当該技術分野における
著しい進歩を提供する。
Smolenskii本のセクション15.3によると、層状ペロブ
スカイト類似材料又は層状超格子材料は３種類の一般的
なクラスを有する： （Ａ）式Am-1Bi2MmO3m+3［式中、Ａ＝Bi3+,Ba2+,Sr2+,C
a2+,Pb2+,K+,Na+及び匹敵するサイズの他のイオン；及
びＭ＝Ti4+、Nb5+,Ta5+,Mo6+,W6+,Fe3+及び酸素八面体
を占める他のイオン］を有する化合物； （Ｂ）例えば、チタン酸ストロンチウム、Sr2TiO4,Sr3T
i2O7及びSr4Ti3O10のような化合物を含めた、式Am+1MmO
3m+1を有する化合物；及び （Ｃ）例えば、Sr2Nb2O7,La2Ti2O7,Sr5TiNb4O17及びSr6
Ti2Nb4O20のような化合物を含めた、式AmMmO3m+2を有す
る化合物。
Smolenskiiは、ペロブスカイト類似層がｍの値に依存
して種々な厚さを有しうること、及びペロブスカイトAM
O3が原則として、ｍ＝無限大である任意の種類の層状ペ
ロブスカイト類似構造の限定的例であることを指摘し
た。Smolenskiiはまた、最小厚さを有する層（ｍ＝１）
をＰによって表示し、ビスマス−酸素層をＢによって表
示するならば、Ｉ型化合物を...BPmBPm...として表すこ
とができることに注目した。さらに、Smolenskiiは、ｍ
が分数であるならば、格子は種々な厚さのペロブスカイ
ト類似層を含み、全ての既知Ｉ型化合物が強誘電体であ
ることに注目した。
層状超格子材料に帰することができる低疲労強誘電体
の非常に多くの改良にも拘わらず、図２の曲線202によ
って代表されるようなインプリント問題が依然として存
在する。曲線202は、曲線100が右又は左にインプリント
されるか又はシフトされうることを示す。このインプリ
ンティングは，強誘電性材料が反復一方向電圧パルスに
さらされるときに、発生する。強誘電性材料は、供給電
場に関して正又は負の方向に側102と104をシフトさせる
残留分極又はバイアスを保持する。したがって、曲線20
2は強誘電性コンデンサーの反復負パルスによって正方
向204にシフトされている。反対方向へのシフトも、負
電圧による反復パルスによって、生じうる。この種類の
パルスは、例えば、FERAMsにおけるセンス操作のような
反復一方向電圧サイクリングの結果として、強誘電性材
料に何が生じたかを示す。強誘電性材料が論理的１又は
０値に相当する二元分極状態をもはや有することができ
ないほど、インプリントが非常に重度であることも起こ
りうる。
Verhaegheに発行された米国特許第5,592,410号は、
“補償”としての強誘電性インプリント現象に関する。
この第5,592,410号特許は，曲線202に比べて、図の非イ
ンプリント位置100方向にヒステリシス・ループを戻す
ために書き込みサイクル中に電圧をパルスすることによ
って、インプリント現象が反転されうることを教示す
る。従って、インプリントの問題は、パルス電圧がスイ
ッチング電圧と反対である特定の書き込み操作によって
解消する。それにもかかわらず、薦められている電圧パ
ルスは、インプリント現象が部分的に不可逆的な現象で
あるので、問題全体に対処していない。観察されたイン
プリンティングは、強誘電性結晶の微細構造の対応変
化、例えば、分極結晶ドメインのトラッピングを付随す
る点電荷欠陥の発生を反映する。微細結晶中のこれらの
変化は必ずしも可逆的ではない。
実質的にインプリント問題を含まない強誘電性材料薄
膜の必要性が依然として存在する。
解決策 本発明は、正常な集積回路操作条件下で、即ち、＋／
−３〜5volt以下の範囲である電圧及び０℃〜200℃の範
囲である温度において用いる場合に、本質的にインプリ
ントを含まないままである強誘電性薄膜を提供すること
によって、前記考察に挙げた問題を克服する。強誘電性
薄膜は集積回路メモリにおいて有用であり、箱型ヒステ
リシス特徴によって非常に高い分極を生じる。本発明に
よる薄膜強誘電性材料は、少なくとも1010一方向電圧パ
ルスまでに耐えながら、約10％未満のインプリントを有
するに過ぎない。
本発明による薄膜強誘電性材料を有する電子デバイス
は本質的にインプリントを含まない。この改良は、薄膜
強誘電性材料としてニオブタンタル酸・ストロンチウム
・ビスマスの使用に起因する。ニオブタンタル酸・スト
ロンチウム・ビスマスは次の実験式を有する： （１） SrBi2+E（NbXTa2-X）Ｏ９＋3E/2 式中、Ｅは０〜２の範囲であるビスマスの化学量論的過
剰量を表す数であり、Ｘは0.01〜0.9の範囲であるニオ
ブ量を表す数である。Ｘはより好ましくは0.4〜0.8の範
囲であり、最も好ましくは0.56である。Ｅは０〜２の範
囲であることができ、最も好ましくは0.18である。式
（１）はクラスＡのSmolenskii式に対応し、このSmolen
skii式においてＡ位置金属はストロンチウムであり、Ｂ
位置金属はニオブとタンタルであり、ｍ＝２である、但
し、式（１）は予想されるビスマス欠陥の解決（soluti
on）を補償するためにビスマスの付加的量Ｅを有する。
薄膜強誘電性材料は約6000Å未満の厚さであることが好
ましく、より好ましくは約4000Å未満の厚さであり、最
も好ましい厚さは約2000Åである。ショーティング問題
（shorting problem）はデバイス収率を減ずるので、約
500Å〜600Å未満の厚さを有するフィルムを製造するこ
とは困難である。これらのショーティング問題は電極表
面上の表面不規則性と、高温アニール条件下での粒度制
約とを必然的に付随する。
ニオブタンタル酸・ストロンチウム・ビスマス・フィ
ルムは，集積回路内の予定使用環境下で優れた耐インプ
リント性を示す。例えば、好ましいデバイスは125℃に
おいて、それぞれ３〜5voltの範囲の大きさを有する10
10を超える一方向電圧パルス・サイクルに、Psn−Psuと
して測定されるインプリント20％未満で、耐えることが
できる。同様に、好ましいデバイスは125℃において、
それぞれ３〜5voltの範囲の大きさを有する109を超える
一方向電圧パルス・サイクルに、Psn−Psuとして測定さ
れるインプリント５％未満で、耐えることができる。
他の特徴、目的及び利益は以下の詳細な説明を添付図
面と組み合わせて読むならば、当業者に明らかになるで
あろう。
図面の簡単な説明 図１は、曲線の特徴を表すために用いられる慣用的な
名称を参照しながら、理想化した慣用的な強誘電性分極
ヒステリシス曲線を示す； 図２は、分極疲労と分極インプリント問題とを実証す
る他の曲線に隣接した、理想化した図１曲線を示す； 図３は、本発明によるニオブタンタル酸・ストロンチ
ウム・ビスマス薄膜強誘電性材料の好ましい用途である
集積回路メモリの回路図を示す； 図４は、図３のメモリに使用可能である、本発明によ
るニオブタンタル酸・ストロンチウム・ビスマス薄膜強
誘電性材料を用いた、個々の集積回路不揮発性メモリセ
ルの回路図を示す； 図５は、図３と図４に対応する集積回路メモリに個々
のメモリセルがどのように実現されることができるかを
示す層状構造を示す； 図６は、図５の層状構造に対応するメモリセルの製造
に用いるための概略工程図を示す； 図７は、PUND測定の特徴を表すために用いられる標準
名称を参照した慣用的なPUND測定の概略図を示す； 図８は、本発明による薄膜のストロンチウム・ビスマ
ス・ニオブタンタレート材料から得られたPUNDスイッチ
ング結果を示す； 図９は、図８の結果と比較した、薄膜のストロンチウ
ム・ビスマスタンタレート材料から得られた室温PUNDス
イッチング結果を示す； 図10は、本発明による薄膜のニオブタンタル酸・スト
ロンチウム・ビスマス材料から得られた高温（125℃）P
UNDスイッチング結果を示す； 図11は、本発明による薄膜のニオブタンタル酸・スト
ロンチウム・ビスマス材料のほぼバージンPUND測定値の
温度に対する感受性を示す；及び 図12は、図11の結果と比較した、薄膜のストロンチウ
ム・ビスマスタンタレート材料のほぼバージンPUND測定
値の温度に対する感受性を示す。
好ましい実施態様の詳細な説明 図３は、本発明の材料によって製造された強誘電性ス
イッチング・コンデンサー又は高比誘電率コンデンサー
が用いられる、典型的な集積回路メモリ300を説明する
ブロック図である。簡潔さのために，示した実施態様は
16K Ｘ 1DRAM用であるが、この材料は非常に多様なサ
イズと種類の、揮発性と不揮発性の両方のメモリに使用
可能である。示した16K実施態様には、ロウ・アドレス
・レジスタ304とカラム・アドレス・レジスタ306とに接
続する７つのアドレス・インプットライン302が存在す
る。ロウ・アドレス・レジスタ304は７つのライン310を
介してロウ・デコーダ308に接続し、カラム・アドレス
・レジスタ306は７つのライン314を介してカラム・デコ
ーダ／データ・インプットアウトプット・マルチプレク
サ312に接続する。ロウ・デコーダ308は128のライン318
を介して128x128メモリセル・アレイ316に接続し、カラ
ム・デコーダ／データ・インプットアウトプット・マル
チプレクサ312は128のライン322を介してセンス増幅器3
20とメモリセル・アレイ316とに接続する。RAS＊シグナ
ルライン324は、ロウ・アドレス・レジスタ304と、ロウ
・デコーダ308と、カラム・デコーダ／データ・インプ
ットアウトプット・マルチプレクサ312とに接続し、CAS
＊シグナルライン326はカラム・アドレス・レジスタ306
と、カラム・デコーダ／データ・インプットアウトプッ
ト・マルチプレクサ312とに接続する（本明細書の考察
では、＊はシグナルの逆（inverse of a signal）を意
味する）。インプット／アウトプット・データライン32
8はカラム・デコーダ／データ・インプットアウト・マ
ルチプレクサ312に接続する。メモリセル・アレイ316は
128x128＝16,384メモリセルを含有し、慣用的に16Kと呼
ばれる。これらのセルは本発明による強誘電性スイッチ
ング・コンデンサーに基づくセルである。
図４は強誘電性コンデンサーに基づくスイッチング・
セル400を示す。セル400は電気的に相互連結した２つの
電気的デバイス，即ち、トランジスター402と強誘電性
スイッチング・コンデンサー404とを包含する。トラン
ジスター402のゲート406は，一般に“ワードライン”と
呼ばれるライン318の１つである（図３を参照）ライン3
18Aに接続する。トランジスター402のソース／ドレン40
8は、一般に“ビットライン”と呼ばれるライン322の１
つであるライン322Aに接続する。トランジスター402の
他方のソース／ドレン410は、スイッチング・コンデン
サー404の電極412に接続する。スイッチング・コンデン
サー404の他方の電極414は基準電圧Vrefに接続するライ
ン416に接続する。
セル400は図５に示すように集積回路として作製する
ことができる。図４に関連して直前に述べた個々のエレ
メントは図４と同じ数字で標識される。図５に示すよう
に、メモリセル400は前記式（１）による実験式を有す
るニオブタンタル酸・ストロンチウム・ビスマスの薄膜
強誘電性層500を包含する。ウェファ502はルビー、サフ
ァイア、石英又はヒ化ガリウムを含めた任意のウェファ
であることができるが、最も好ましくは厚い酸化物分離
層504を有する商業的に入手可能なシリコンウェファで
ある。ウェファ502をドープして、ソース／ドレン領域4
08と410を形成する。層506は好ましくはスピン・オン・
グラス（spin−on glass）から製造される分離層であ
る。電極412は好ましくはスパッター付着した白金とチ
タン，即ち厚さ2000Å/200ÅのPt/Tiから製造される
が、任意の適当な導体が使用可能である。電極414は好
ましくは2000Å厚さの白金から製造される。ビットライ
ン322Aは好ましくは白金から製造される。
図３〜５におけるメモリの操作は次の通りである：ラ
イン302上に配置された、ロウ・アドレスシグナルA0〜A
6（図３参照）とカラム・アドレスシグナルA7〜A13と
は、アドレスレジスタ324と326によって、RAS＊シグナ
ルとCAS＊シグナルを用いて多重送信されて、それぞ
れ、ロウ・デコーダ308とカラム・デコーダ／データ・
インプットアウト・マルチプレクサ312とに達する。ロ
ウ・デコーダ308は、アドレス決定される（addresse
d）、ワードライン318の１つに高シグナルを配置する。
カラム・デコーダ／データ・インプットアウト・マルチ
プレクサ318は、機能が書き込み機能であるか，読み取
り機能であるかに依存して、ライン328のインプットで
あるデータシグナルをカラムアドレスに対応するビット
ライン322の１つに配置するか，又はカラムアドレスに
対応するビットライン322の１つ上のシグナルをデータ
ライン328上にアウトプットする。当該技術分野で公知
であるように、読み取り機能はRAS＊シグナルがCAS＊シ
グナルに先行する場合に誘発され、書き込み機能はCAS
＊シグナルがRAS＊シグナルに先行する場合に誘発され
る。各セル400中のトランジスター402は高ターンオン
（high turn on）であるワードラインに接続して、読み
取り機能又は書き込み機能のいずれが実施されるかに依
存して、ビットライン322A上のデータシグナルをコンデ
ンサー404に読み取らせるか、又はコンデンサー404上の
シグナルをビットライン322A上にアウトプットさせる。
当該技術分野で周知であるように、ライン上のシグナル
を増幅するためにライン322に沿ってセンス増幅器320が
配置される。前記で略述された機能並びに他の既知メモ
リ機能を実施するために必要な又は有用な他の論理（lo
gic）もメモリ300に包含されるが、本発明に直接適用さ
れないので、本明細書には示さないか又は考察しない。
前記で略述したように、RAS＊とCAS＊ライン324と32
6;レジスタ304と306;デコーダ308と310;及びトランジス
ター402は、データライン328上のメモリへの情報インプ
ットに依存して、第１メモリ状態又は第２メモリ状態に
メモリセル400を入れるための情報書き込み手段418（図
４参照）を含む。第１メモリセル状態は第１分極状態に
ある強誘電性材料の層500に対応し、第２メモリセル状
態は第２分極状態にある強誘電性材料の層500に対応す
る。センス増幅器320に加えて、これらの要素はメモリ
セル400の状態を感知して、この状態に応じた電気的シ
グナルを与えるための情報読み取り手段420を含む。薄
膜強誘電性層500が分極状態を感知する必要性のため
に、情報読み取り手段が薄膜強誘電性層500を反復一方
向電圧パルスにさらす。
薄膜強誘電性層500は好ましくは、例えば米国特許第
5,423,285号に記載された方法のような液体付着方法を
用いて形成され、この特許は本明細書に完全に開示され
ているかのごとく本明細書に援用される。
図６は、本発明のメモリセル400を作製するためのプ
ロセスP600の概略工程図を示す。工程P602では、薄膜強
誘電性層500を受容するためのウェファ502は慣用的手段
によって容易に製造される。したがって、シリコンウェ
ファ502を酸素拡散炉中で加熱して、酸化物層504を成長
させる。イオンエッチング又は他の方法によって酸化物
層504を通して，接触孔507を形成して、ウェファ502を
露出させ、次に、慣用的な手段によってウェファ502を
ｎ又はｐ−ドープして、ソース／ドレン領域408と410を
形成する。ゲート406を慣用的手段によって形成する。
分離層506をスピン・オン・グラス又は他の慣用的材料
として付着させることができる。電極412を慣用的手段
によって、適所にスパッターしてニールする。プロセス
P600は薄膜強誘電性層500を形成する点で慣用的方法と
は異なる。
工程P604は液体先駆体の調製を包含する。下記反応に
よって調製される金属アルコキシカルボキシレート先駆
体を用いることが好ましい： （２）アルコキシド−M+n＋nR−OH→Ｍ（−Ｏ−Ｒ）ｎ
＋n/2H2; （３）カルボキシレート−M+n＋ｎ（Ｒ−COOH）→Ｍ
（−OOC−Ｒ）ｎ＋n/2H2;及び （４）アルコキシカルボキシレート−Ｍ（−Ｏ−R'）ｎ
＋bR−COOH＋熱→（R'−Ｏ−）n-bM（−OOC−Ｒ）ｂ＋b
HOR; （５）（Ｒ−COO−）xM（−Ｏ−Ｃ−R'）ａ＋M'（−Ｏ
−Ｃ−R"）ｂ→（Ｒ−COO−）xM（−Ｏ−M'（−Ｏ−Ｃ
−R"）b-1）ａ＋aR'−Ｃ−Ｏ−Ｃ−R";及び （６）（Ｒ−COO−）xM（−Ｏ−Ｃ−R'）ａ＋xM'（−Ｏ
−Ｃ−R"）ｂ→（R'−Ｃ−Ｏ−）aM（−Ｏ−M'（−Ｏ−
Ｃ−R"）b-1）ｘ＋xR−COO−Ｃ−R" 前記式中、Ｍはｎの電荷を有する金属カチオンであり;b
は０〜ｎの範囲内のカルボン酸モル数であり;R'は好ま
しくは炭素数４〜15のアルキル基であり;Rは炭素数３〜
９のアルキル基であり;R"は好ましくは炭素数約０〜16
のアルキル基であり;a、ｂ及びｘはＭとM'のそれぞれの
原子価状態を満たす対応置換基の相対的量を表示する整
数である。ＭとM'とは好ましくは、ストロンチウム、ビ
スマス、ニオブ及びタンタルから成る群から選択され
る。前記反応プロセスの反応プロセスの例示的な考察は
一般化されており、したがって、限定されない。発生す
る特異的な反応は、用いる金属、アルコール及びカルボ
ン酸並びに加える熱量に依存する。工程P604の詳細な例
を実施例１として以下に提供する。
アルコール、カルボン酸及び金属を包含する反応混合
物を、反応を促進するために、約70℃〜200℃の範囲内
の温度において１〜２日間還流させる。次に、反応混合
物を100℃を越える温度において蒸留して、溶液から水
と短鎖エステルとを除去する。アルコールは好ましくは
２−メトキシエタノール又は２−メトキシプロパノール
である。カルボン酸は好ましくは２−エチルヘキサン酸
である。反応はキシレン又はｎ−オクタン溶媒中で実施
することが好ましい。反応生成物を溶液１リットルにつ
き0.1〜0.3モルの目的ニオブタンタル酸・ストロンチウ
ム・ビスマス材料（図１参照）を生じるようなモル濃度
に希釈する。
プロセスP600から得られるニオブタンタル酸・ストロ
ンチウム・ビスマス材料は，工程P604の液体先駆体溶液
を式（１）のＥに相当するビスマス過剰量を含むように
混合するならば、それらの予定の使用環境において良好
に作用する。アニール工程P612とP616中に若干のビスマ
ス揮発損失が生じる。過剰なビスマスの他の利点には、
格子欠陥の補償がある。薄膜強誘電性材料500は100％以
上の過剰量のビスマスを含むように製造されている。過
剰なビスマスは、前記に示したSmolenskiiのクラスＡ式
を満たすために必要であるビスマス量の５％〜10％の範
囲である量で加えることが好ましい。
工程P606では、工程P604からの先駆体溶液を、薄膜強
誘電性層500を受容するための電極412の最上面を呈示す
る、工程P602からの基板に塗布する。液体先駆体の塗布
は、周囲温度及び圧力において電極412の最上面に液体
先駆体の１〜２滴を滴下し、次に約2000RPMまでにおい
てウェファを約30秒間回転させて，過剰な溶液を除去し
て、薄膜液体残渣を残すことによって、好ましく行われ
る。最も好ましい回転速度は1500RPMである。或いは、
ミスト化付着方法又は化学蒸着方法によって、液体先駆
体を塗布することができる。
工程P608とP610では、先駆体を熱処理して、混合層状
超格子構造を有する固体金属酸化物、即ち，電極110上
の層112を形成する。この処理工程は、工程P606から生
じた液体先駆体フィルムを乾燥させ、アニールすること
によって行われる。工程608では、先駆体を乾燥空気雰
囲気中のホットプレート上で，約200℃〜500℃の温度に
おいて液体薄膜から有機物質の実質的に全てを除去し
て、乾燥金属酸化物残渣を残すために充分な時間乾燥さ
せる。この時間は好ましくは約１分間から約30分間まで
である。空気中で約２〜10分間の400℃乾燥温度が最も
好ましい。この高温乾燥工程は、プロセスP600から得ら
れる最終ニオブタンタル酸・ストロンチウム・ビスマス
材料結晶質組成物の予測可能な又は反復可能な電気的特
性を得るために重要である。
工程P610では、工程P608から得られる乾燥先駆体残渣
が所望の厚さでない場合には、所望の厚さが得られるま
で、工程P606とP608を繰り返す。約1800Åの厚さは典型
的に、本明細書に開示したパラメータ下での0.130M溶液
の２回塗りを必要とする。
工程P612では、乾燥した先駆体残渣をアニールして、
ニオブタンタル酸・ストロンチウム・ビスマス薄膜強誘
電性層500を形成する（図５参照）。このアニーリング
工程は後のアニーリング工程と区別するために第１アニ
ールと呼ばれる。第１アニールは好ましくは酸素中で、
500℃〜1000℃の温度において30分間〜２時間の時間行
われる。工程P612はより好ましくは、750℃〜850℃にお
いて80分間行われ、最も好ましいアニール温度は約800
℃である。工程P612の第１アニールは最も好ましくは酸
素雰囲気中で、炉中への“プッシュ”のための５分間
と、炉からの“プル”のための５分間とを含めた80分間
プッシュ／プル・プロセスを用いて行われる。指定アニ
ール時間は，炉中への及び炉からのサーマル・ランプを
生じるために用いられる時間を包含する。
工程P614では、第２電極414をスパッターリングによ
って被覆する。このデバイスを次に，当業者によって理
解されるようにフォトレジスト塗布と，その後のイオン
エッチングとを含む、慣用的なフォトエッチングによっ
てパターン化する。このパターン化は第２アニーリング
工程P616の前に行われることが、第２アニールがメモリ
セル400からパターン化応力を除去して、パターン化操
作から生じる欠陥を修正するので、好ましい。
第２アニーリング工程P616は、第１アニーリング温度
（例えば、800℃）に関して約50℃〜100℃の小さい温度
範囲により大きい程度にアニーリング温度を変動させな
いように注意しながら、工程P612の第１アニールと同様
な方法で行うことが好ましい。第２アニール時間は好ま
しくは持続して約20分間〜90分間であり、約30分間の持
続時間が最も好ましい。
最後に、工程P618において、デバイスを完成して，評
価する。当業者によって理解されるように、完成は付加
的な層の付着，接触孔のイオンエッチング、及び他の慣
用的な操作を必要とする。ウェファ502を個別のユニッ
トに切断して、その上に同時に製造されている複数個の
集積回路デバイスを分離することができる。
下記の非限定的な実施例は、本発明を実施するための
好ましい材料と方法とを述べる。
実施例１ SrBi2.18（Nb0.56Ta1.44）Ｏ9.27を生成するように設計
された0.14M金属アルコキシカルボキシレート溶液の製
造 図６の工程P604による先駆体溶液の製造に用いるため
に表１に記載するように，溶液成分を測定した。これら
の成分を用いて、酸素中での乾燥溶液残渣のアニーリン
グ時に平均式;SrBi2.18（Nb0.56Ta1.44）Ｏ9.27を有す
るペロブスカイト類似層状超格子材料を形成することが
できる液体先駆体溶液を製造した。この実施例の操作は
Symetrix Corporation（コロラド州、コロラドスプリ
ングス）の実験室において大気圧で行った。
表１では、“FW"は式重量を意味し、“g"はグラムを
意味し、“mmole"はミリモルを意味し、“Equiv."は実
験式SrBi2.18（Nb0.56Ta1.44）Ｏ9.27に対応する当量式
モル濃度を意味する。図６のアニール工程P612とP616に
おいて予想されるビスマス揮発損失を補償するためにビ
スマスの９％（又は0.18モル）過剰量が加えられている
ことが注目される。したがって、最終的ニオブタンタル
酸・ストロンチウム・ビスマス材料は実験式SrBi2（Nb
0.56Ta1.44）O9を有すると考えられたが、先駆体溶液自
体は揮発の不存在下でSrBi2.18（Nb0.56Ta1.44）Ｏ9.27
を生成することができる。アニール工程の酸素雰囲気は
また，先駆体溶液が供給しない実験式中酸素の全ての部
分を供給する。したがって、金属Sr、Bi、Nb及びTaを、
溶液のアニーリング時に実験式SrBi2（Nb0.56Ta1.44）O
9を有する固体金属酸化物を生成するように予定される
割合で混合する。
還流冷却管を備えたErlenmeyerフラスコを用いて、反
応のためのストロンチウム（1.752g）を大過剰量（40m
l）の１−メトキシ−２−プロパノールと混合して、反
応混合物を形成した。タンタル（Ｖ）エトキシド（11.7
0g）とニオブ（Ｖ）エトキシド（3.564g）とをこの反応
混合物と一緒にする。反応混合物を120℃において電磁
気攪拌しながら３時間還流させ、ストロンチウム金属を
溶解させて、ストロンチウム金属と１−メトキシ−２−
プロパノールとを反応させる。熱反応混合物に２−エチ
ルヘキサン酸（30.0g）を加えて、この反応混合物を再
び130℃においてさらに３時間還流させた。この第２還
流は各金属のアルコキシド配位子の２−エチルヘキサノ
エート配位子との発熱性置換を容易にした。この置換は
金属アルコキシカルボキシレートを生成した。反応混合
物を50℃〜120℃の範囲内の温度において吸引真空下で
蒸発させて、約20mlの溶媒を除去した。この溶液を室温
冷却するため放置した。溶液濃度を１リットルにつき0.
14mmolのSrBi2.18（Nb0.56Ta1.44）OXに調節するために
充分なキシレンと共に、ビスマス−２−エチルヘキサノ
エート（41.41g）を加えた。
実施例２ 室温におけるニオブタンタル酸・ストロンチウム・ビス
マス強誘電性コンデンサーの一方向パルス試験 厚い酸化物層504、Pt/Ti電極412及びPtトップ電極414
を有するシリコンウェファ502上に、図５に示した種類
の複数個の強誘電性コンデンサー404を形成した。薄膜
強誘電性材料500は、図６プロセスのために最も好まし
いプロセス条件を用いて，実施例１に従って調製した液
体先駆体から製造した。従って，薄膜強誘電性材料500
は、揮発損失に依存して、実験式SrBi2.18（Nb0.56Ta
1.44）Ｏ9.27又はSrBi2（Nb0.56Ta1.44）O9を有した。
各コンデンサーは7854μ２の表面積と，厚さ約1800Åを
有した。
Hewlit Packard8115Aデュアル・チャンネル・パルス
発生器とHewlit Packard54502Aデジタイジング・オシ
ロスコープとを11.1nf負荷抵抗器に接続した。PUNDスイ
ッチング測定を行うために、プローブをシリコンウェフ
ァとトップ電極414とに接触するように配置した。PUND
スイッチング曲線を秒対電流（amps/cm2）に関して測定
した。
図７に示すように、PUND曲線は周知の方法で、最初に
負方向の２パルスによってサンプルを初期化し、次に測
定値にその名称を与える４電圧パルスの系列（正（Ｐ）
パルス、第２正アップ（Ｕ）パルス、負（Ｎ）パルス，
他の負ダウン（Ｄ）パルス）に関して負荷コンデンサー
を横切る電荷を測定することによって得られる。全ての
パルスは同じ絶対振幅を有する。線形誘電パターンか
ら、バージン強誘電性材料中のドメインが供給電場に配
向される、非線形強誘電性パターンへのスイッチングに
よって、最初の負パルスは材料が負分極を有して出発す
ることを確実にする。それ故、最初の正“Psp"又は“P"
パルスは材料を曲線100の側104に沿って正分極に切り替
える（図１参照）。サンプルは残留強誘電性電荷＋Prに
よって既に正に分極しているので、第２パルス“Psu"又
は“U"は残留分極Prと正方向の自発分極Psとの間の線形
誘電損失からの変化を測定する。同様に、“Psn"又は
“N"パルスは、残留分極−Prと負方向の自発分極−Psと
の間の線形誘電損失からの変化を測定する。インプリン
ティングの影響の１つは、Psp及びPsu曲線を0A/cm2方向
へ又は0A/cm2から離れてシフトさせることによって、メ
モリ読み出しを損なうことである。他の影響は、１より
多い状態にデータを記憶する能力の損失である、この理
由はPsd又はPsu曲線が0A/cm2値に達したならば、強誘電
性材料が２つのメモリ分極状態を保持することがもはや
できないからである。
メモリセルの標準アーキテクチャーに関して（全ての
アーキテクチャーに関してではない）、PUND曲線は不揮
発性強誘電性スイッチングメモリ用途への材料の適合性
を意味する。一般に、“P"と“N"曲線がそれぞれ“U"と
“D"曲線から充分に分離していて，標準アーキテクチャ
ーにおいて大きいシグナルを生じることが望ましい。全
ての曲線が飽和時間Ts後に低い値に迅速に低下すること
も望ましい。迅速に低下する曲線は，材料が迅速に電流
を完成して、シグナルを迅速に生じることを意味する。
即ち、これは“迅速スイッチング”物質である。一般
に、本明細書における試験では、スイッチング時間は最
大振幅の10％の値に低下する時間であると解釈される、
この理由は、この10％レベルが一般に典型的な集積回路
のノイズレベルの範囲内であるからである。
PUND測定は、3voltのスイッチングパルス振幅を30ナ
ノ秒の上昇時間及び30ナノ秒の降下時間と、パルス間の
75ナノ秒のパルス遅延と共に用いて実施した。PUND測定
は、コロラド州、コロラドスプリングスの実験室で、25
℃の温度及び周囲大気圧において実施した。図１による
ヒステリシスにおける初期正方向移動は、図７に関する
Psp−Psd又はＰ−Ｄによって測定された21.2μC/cm2の
分極値を示した。その後に負方向スイッチングは−20.3
8μC/cm2のPsn−Psu又はＵ−Ｄ分極値を示した。これら
の初期値は、例えば21.2に係数100/21.2を乗ずることに
よって、100に正規化した。したがって、これらの同じ
係数を乗じた，その後の測定値は初期測定値の％として
のインプリントに基づく変化を表す。
バージンPUND測定後に、PUND測定装置を用いて、強誘
電性コンデンサー404に108一方向方形波電圧パルスを与
えた。これらのパルスは各々3voltの振幅を有し、負極
性による1MHZサイクルにおいて、負に切り替えられた強
誘電性コンデンサーに与えられた。PUNDスイッチング測
定を108サイクル後に行い、22.25のPsp−Psd値と、−2
0.71のPsn−Psu値とを生じた、これらの値はそれぞれ10
9.18と−97.69とに正規化された。強誘電性コンデンサ
ーを付加的な一方向電圧パルスにさらし、付加的なPUND
測定を109累積サイクル後に以前と同様に行った。この
プロセスを1010累積サイクルにおける測定のために繰り
返した。
図８は、SrBi2.18（Nb0.56Ta1.44）Ｏ9.27材料のPUND
スイッチング結果を対数目盛り上の正規化分極対一方向
パルスサイクル数として示す。正規化Psn−Psuインプリ
ント値は−97.69〜−95.66の範囲であるか，又はバージ
ン分極の５％未満である。正規化Psp−Psdインプリント
値は109.18〜110.06の範囲であり、実際に、109サイク
ル時の110.06から1010サイクル時の108.00に改良され
た、即ち、これらの値はバージン分極値の約10％以内に
留まった。図８の結果はインプリントに対する予想外に
良好な抵抗を示す。SrBi2.18（Nb0.56Ta1.44）Ｏ9.27材
料ほど良好にインプリントに耐える他の薄膜材料は知ら
れていない。
比較例２ 室温におけるタンタル酸・ストロンチウム・ビスマス強
誘電性コンデンサーの一方向パルス試験 先駆体溶液を実施例１に関すると同様な方法で、但
し、ニオブの代わりに等モル量のタンタルを用いて，製
造した。したがって、この溶液は図６のプロセスにおい
てSrBi2.18Ta2O9.27を生成するように設計された。この
溶液を用いて、コンデンサーがSrBi2.18Ta2O9.27から製
造されること以外は、実施例２に関すると同様な方法で
ウェファ上に複数個の強誘電性コンデンサーを製造し
た。典型的な強誘電性コンデンサーを実施例２のPUND測
定に関すると同じPUND測定にさらした。
図９は、SrBi2.18Ta2O9.27材料のPUNDスイッチング結
果を対数目盛り上の正規化分極対サイクル数として示
す。正規化Psn−Psuインプリント値は−88.97〜−54.87
の範囲であるか，又はバージン分極の約45％ある。正規
化Psp−Psdインプリント値は122.05〜144.58の範囲であ
り、わずかに、109サイクル時の144.58から1010サイク
ル時の143.74に改良された、即ち、これらの値はバージ
ン分極値の約45％以内に留まった。図９のインプリント
結果はまだ非常に良好であるが、図８の結果に比べると
比較的不良である。
実施例３ 高温におけるニオブタンタル酸・ストロンチウム・ビス
マス強誘電性コンデンサーの一方向パルス試験 実施例２のPUND測定を同じ強誘電性コンデンサーに対
して同じ方法で、但し、測定を25℃ではなく、125℃に
おいて行って繰り返した。予定使用環境、即ち、集積メ
モリ回路における状態をより現実的に評価するために、
試験温度を変化させた。
図10は、PUND測定結果を対数目盛り上の正規化分極対
サイクル数として示す。正規化分極は、125℃における
バージン材料上で行われた測定に関して算出した。正規
化Psn−Psuインプリント値は−100.00〜−87.77の範囲
であるか，又はバージン分極の約13％未満である。正規
化Psp−Psdインプリント値は109.43〜113.13の範囲であ
り、実際に、109サイクル時の113.13から1010サイクル
時の112.12に改良された、即ち、これらの値はバージン
分極値の約17％以内に留まった。図10の結果は、高温で
はインプリントが顕著であるという事実にも拘わらず、
高温においてインプリントに対して予想外に良好な耐性
を示す。
実施例４ ニオブタンタル酸・ストロンチウム・ビスマスのPUND測
定に対する高温の影響 実施例１のPUND測定に関すると同じ方法で、SrBi2.18
（Nb0.56Ta1.44）Ｏ9.27から製造された複数個の強誘電
性コンデンサーに対して連続PUND測定を行った。各コン
デンサーを一定温度に維持し，負3V一方向パルスを109
回サイクルして，各コンデンサー中のSrBi2.18（Nb0.56
Ta1.44）Ｏ9.27材料を試験した。個々のコンデンサーを
25℃、50℃、75℃、100℃、125℃及び150℃において試
験した。図11は各コンデンサーに対応する正規化分極対
温度としてPUND測定結果を示す。正規化分極は25℃の材
料に対して行った測定に関して算出した。正規化Psn−P
su値は−100.00〜−89.48であり、温度に関して大きさ
が減少した。図11は125℃を超える高温がインプリント
を促進することを示す。
比較例４ タンタル酸・ストロンチウム・ビスマスのPUND測定に対
する高温の影響 比較例２によって製造されたSrBi2.18Ta2O9.27強誘電
性コンデンサーに対して実施例４のPUND測定を繰り返し
た。図12は、図11と比較するためにPUND結果を示す。図
12の結果は総合的に非常に良好である。図12のPsp−Psd
結果は図11の対応する結果よりも良好であるが、図12の
Psn−Psu結果は図11における匹敵する結果ほど良好では
ない。Psn−Psu測定は反対状態又はメモリ保持状態を表
すので、その結果、インプリンティング効果に最も敏感
である。図12のPsn−Psu測定は、100℃を超える温度に
おいては図11結果よりも迅速に零方向に進行する。この
促進は、SrBi2.18Ta2O9.27材料がSrBi2.18（Nb0.56Ta
1.44）Ｏ9.27材料よりも高温操作に比較的適していない
ことを示す。
当業者は，前記好ましい実施態様が本発明の真の範囲
及び精神から逸脱せずに明白な改変を受けることができ
ることを理解するであろう。従って，本発明者は，本発
明におけるこれらの完全な権利を保護するために，均等
論の原則に基づく意図を明言する。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 クチャロ，ジョーゼフ・ディー アメリカ合衆国コロラド州80919，コロ ラド・スプリングス，ロスメアー・スト リート 2545 (72)発明者 ソラヤッパン，ナラヤン アメリカ合衆国コロラド州80917，コロ ラド・スプリングス，ヴィレッジ・ロー ド・サウス 3833―シー (72)発明者 パス・デ・アラウジョ，カルロス・エイ アメリカ合衆国コロラド州80919，コロ ラド・スプリングス，ウエスト・サンバ ード・クリッフス・レイン 317 (72)発明者 マクミラン，ラリー・ディー アメリカ合衆国コロラド州80909，コロ ラド・スプリングス，ロック・ロマン ド・レイン 4255 (56)参考文献 国際公開96／030938（ＷＯ，Ａ１) Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃ ｓ，1995年 ９月，Ｖｏｌ．34，Ｐａｒ ｔ １，Ｎｏ．９Ｂ，ｐｐ．5240−5244 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/105

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】強誘電性メモリ（300）を操作する方法で
    あって、 強誘電性メモリセル内の薄膜強誘電性材料（500）の分
    極状態を切り替えることにより、第１分極状態を提供す
    る工程であって、前記薄膜強誘電性材料が実験式:SrBi
    2+E（NbxTa2-x）Ｏ９＋3E/2で示されるニオブタンタル
    酸・ストロンチウム・ビスマスであり、Ｅは２までの範
    囲にあるビスマスの化学量論的過剰量を表す数であり、
    Ｘは0.4〜0.8の範囲にあるニオブ量を表す数であり、前
    記薄膜強誘電性材料が6000Å未満の厚さを有する、工程
    と、 前記第１分極状態の前記薄膜強誘電性材料を複数の一方
    向電圧パルスにさらす工程と、その後に 前記複数の一方向電圧パルスからのインプリントが20％
    未満である第２分極状態に前記強誘電性材料を切り替え
    る工程と を特徴とする、方法。
  2. 【請求項２】前記薄膜強誘電性材料を複数の一方向電圧
    パルスにさらす工程は、３〜５ボルトの大きさの範囲に
    ある少なくとも109電圧パルスを含むことを特徴とす
    る、請求項１に記載の方法。
  3. 【請求項３】前記第２分極状態は、５％未満のインプリ
    ントを有することを特徴とする、請求項２に記載の方
    法。
JP53851898A 1997-03-03 1998-02-04 強誘電性メモリの操作方法 Expired - Fee Related JP3439222B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/810,190 US5784310A (en) 1997-03-03 1997-03-03 Low imprint ferroelectric material for long retention memory and method of making the same
US08/810,190 1997-03-03
PCT/US1998/002008 WO1998039800A1 (en) 1997-03-03 1998-02-04 Strontium bismuth niobate tantalate ferroelectric thin film

Publications (2)

Publication Number Publication Date
JP2000510651A JP2000510651A (ja) 2000-08-15
JP3439222B2 true JP3439222B2 (ja) 2003-08-25

Family

ID=25203232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP53851898A Expired - Fee Related JP3439222B2 (ja) 1997-03-03 1998-02-04 強誘電性メモリの操作方法

Country Status (8)

Country Link
US (2) US5784310A (ja)
EP (1) EP0970516A1 (ja)
JP (1) JP3439222B2 (ja)
KR (1) KR20000076056A (ja)
CN (1) CN1249849A (ja)
CA (1) CA2281763A1 (ja)
TW (1) TW393639B (ja)
WO (1) WO1998039800A1 (ja)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6559469B1 (en) 1992-10-23 2003-05-06 Symetrix Corporation Ferroelectric and high dielectric constant transistors
JP3585674B2 (ja) * 1996-11-21 2004-11-04 ローム株式会社 半導体記憶装置
JP3549715B2 (ja) 1997-10-15 2004-08-04 日本電気株式会社 Ｂｉ層状強誘電体薄膜の製造方法
JP3770717B2 (ja) * 1997-11-26 2006-04-26 ローム株式会社 強誘電体記憶装置および強誘電体記憶素子のくせ付け矯正方法
US6350643B1 (en) * 1997-12-18 2002-02-26 Advanced Technology Materials, Inc. Reduced degradation of metal oxide ceramic due to diffusion of a mobile specie therefrom
US6207465B1 (en) 1998-04-17 2001-03-27 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using dry and wet etching
US6225156B1 (en) 1998-04-17 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit having low sensitivity to hydrogen exposure and method for fabricating same
US6130103A (en) * 1998-04-17 2000-10-10 Symetrix Corporation Method for fabricating ferroelectric integrated circuits
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
US6281534B1 (en) 1998-10-13 2001-08-28 Symetrix Corporation Low imprint ferroelectric material for long retention memory and method of making the same
US6225656B1 (en) 1998-12-01 2001-05-01 Symetrix Corporation Ferroelectric integrated circuit with protective layer incorporating oxygen and method for fabricating same
KR100321699B1 (ko) * 1998-12-30 2002-03-08 박종섭 니오비움-탄탈륨합금접착막을이용한강유전체캐패시터형성방법
US6541806B2 (en) 1999-01-14 2003-04-01 Symetrix Corporation Ferroelectric device with capping layer and method of making same
US6255122B1 (en) 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
US6303804B1 (en) 1999-05-07 2001-10-16 Raytheon Company Environmentally benign bismuth-containing spin-on precursor materials
US6388285B1 (en) 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
JP4149647B2 (ja) * 2000-09-28 2008-09-10 株式会社東芝 半導体記憶装置及びその製造方法
US6437380B1 (en) 2001-03-28 2002-08-20 Symetrix Corporation Ferroelectric device with bismuth tantalate capping layer and method of making same
US6489645B1 (en) 2001-07-03 2002-12-03 Matsushita Electric Industrial Co., Ltd. Integrated circuit device including a layered superlattice material with an interface buffer layer
US6869855B1 (en) 2001-09-02 2005-03-22 Borealis Technical Limited Method for making electrode pairs
TW200306664A (en) * 2002-02-12 2003-11-16 Matsushita Electric Ind Co Ltd Ferroelectric capacitor device
US20040061990A1 (en) 2002-09-26 2004-04-01 Dougherty T. Kirk Temperature-compensated ferroelectric capacitor device, and its fabrication
KR101551853B1 (ko) 2008-04-03 2015-09-08 사켐,인코포레이티드 오늄 디카르복실레이트를 사용하여 세라믹 분말을 제조하는 방법
US9087689B1 (en) * 2014-07-11 2015-07-21 Inoso, Llc Method of forming a stacked low temperature transistor and related devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3939292A (en) * 1970-09-28 1976-02-17 Technovation, Inc. Process for stable phase III potassium nitrate and articles prepared therefrom
US5519234A (en) * 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
US6072207A (en) * 1991-02-25 2000-06-06 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
JPH07122661A (ja) * 1993-10-27 1995-05-12 Olympus Optical Co Ltd 強誘電体メモリ装置
US5539279A (en) * 1993-06-23 1996-07-23 Hitachi, Ltd. Ferroelectric memory
JP3570692B2 (ja) * 1994-01-18 2004-09-29 ローム株式会社 不揮発性メモリ
US5478610A (en) * 1994-09-02 1995-12-26 Ceram Incorporated Metalorganic chemical vapor deposition of layered structure oxides
US5527567A (en) * 1994-09-02 1996-06-18 Ceram Incorporated Metalorganic chemical vapor deposition of layered structure oxides
JPH08203266A (ja) * 1995-01-27 1996-08-09 Nec Corp 強誘電体メモリ装置
US5592410A (en) * 1995-04-10 1997-01-07 Ramtron International Corporation Circuit and method for reducing a compensation of a ferroelectric capacitor by multiple pulsing of the plate line following a write operation
US5708302A (en) * 1995-04-26 1998-01-13 Symetrix Corporation Bottom electrode structure for dielectric capacitors
US5792592A (en) * 1996-05-24 1998-08-11 Symetrix Corporation Photosensitive liquid precursor solutions and use thereof in making thin films
JP3258899B2 (ja) * 1996-03-19 2002-02-18 シャープ株式会社 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，１９９５年 ９月，Ｖｏｌ．３４，Ｐａｒｔ １，Ｎｏ．９Ｂ，ｐｐ．５２４０−５２４４

Also Published As

Publication number Publication date
CN1249849A (zh) 2000-04-05
US5784310A (en) 1998-07-21
TW393639B (en) 2000-06-11
US5883828A (en) 1999-03-16
CA2281763A1 (en) 1998-09-11
EP0970516A1 (en) 2000-01-12
JP2000510651A (ja) 2000-08-15
KR20000076056A (ko) 2000-12-26
WO1998039800A1 (en) 1998-09-11

Similar Documents

Publication Publication Date Title
JP3439222B2 (ja) 強誘電性メモリの操作方法
JP3974626B2 (ja) 実質的に平滑な下部電極構造の使用により改良された記憶保持を有する薄膜強誘電体コンデンサ
US5519234A (en) Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
KR100419683B1 (ko) 평활 전극 및 향상된 메모리 유지 특성을 가지는 박막 강유전성 커패시터를 제작하는 ｄｃ 스퍼터링 공정
JP3590353B2 (ja) 長いリテンションメモリのための低インプリント強誘電体材料およびそれを製造する方法
JP3258899B2 (ja) 強誘電体薄膜素子、それを用いた半導体装置、及び強誘電体薄膜素子の製造方法
EP0616726B1 (en) Layered superlattice material applications
US6072207A (en) Process for fabricating layered superlattice materials and making electronic devices including same
JP3292795B2 (ja) 半導体メモリ素子の製造方法
Lee et al. The problems originating from the grain boundaries in dielectric storage capacitors
USRE38565E1 (en) Thin film ferroelectric capacitors having improved memory retention through the use of essentially smooth bottom electrode structures
Lee et al. Single-grained PZT thin films for high level FRAM integration—fabrication and characterization
JPH10270646A (ja) 強誘電体薄膜素子の製造方法及び半導体装置
JP2002289811A (ja) 強誘電体メモリ及びそのデータ書き込み方法
JP2001332549A (ja) 結晶性酸化物膜の形成方法および半導体装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees