JP2021523555A - トランジスタ、トランジスタのアレイ、コンデンサと高さ方向に延伸するトランジスタと個別に含むメモリセルのアレイ、及びトランジスタのアレイを形成する方法 - Google Patents

トランジスタ、トランジスタのアレイ、コンデンサと高さ方向に延伸するトランジスタと個別に含むメモリセルのアレイ、及びトランジスタのアレイを形成する方法 Download PDF

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Abstract

トランジスタは、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、ステムの底部の上方のステムの側壁から水平方向に延伸するベースとを有する半導体材料を含む。ステムの半導体材料は、上部ソース／ドレイン領域とその下のチャネル領域とを含む。トランジスタは、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）：ステムの半導体材料は、チャネル領域の下方に下部ソース／ドレイン領域を含み、（ｂ）：ベースの半導体材料は、下部ソース／ドレイン領域を含む。ゲートは、ステムのチャネル領域に動作可能に横方向に隣接する。コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイを含む他の実施形態が開示される。方法が開示される。

Description

本明細書に開示される実施形態は、トランジスタ、トランジスタのアレイ、及びコンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイに関する。
メモリは、集積回路の一種であり、データを蓄積するためにコンピュータシステム内で使用される。メモリは、個別のメモリセルの１つ以上のアレイ内で製作され得る。メモリセルは、デジット線（ビット線、データ線、センス線、又はデータ／センス線とも称され得る）とワード線（アクセス線とも称され得る）とを使用して書き込まれ得、又は読み出され得る。デジット線は、アレイの列に沿ったメモリセルに導電的に相互接続し得、ワード線は、アレイの行に沿ったメモリセルに導電的に相互接続し得る。各メモリセルは、デジット線及びワード線の組み合わせを通じてユニークにアドレス指定され得る。
メモリセルは、揮発性又は不揮発性であり得る。不揮発性メモリセルは、コンピュータがオフになる場合を含めて長時間の間、データを蓄積し得る。揮発性メモリは、消散し、それ故、多くの実例では、毎秒複数回、リフレッシュ／再書き込みされることが必要である。それにも関係なく、メモリセルは、少なくとも２つの異なる選択可能な状態でメモリを保持又は蓄積するように構成される。二進システムでは、該状態は、“０”又は“１”の何れかとみなされる。他のシステムでは、少なくとも幾つかの個別のメモリセルは、情報の２つよりも多くのレベル又は状態を蓄積するように構成される。
コンデンサは、メモリセル内で使用され得る電子コンポーネントの一種である。コンデンサは、電気的絶縁材料により分離された２つの電気伝導体を有する。電界としてのエネルギーは、こうした材料内に静電気的に蓄積され得る。絶縁体材料の組成に依存して、その蓄積される界は揮発性又は不揮発性であろう。例えば、ＳｉＯ２のみを含むコンデンサ絶縁体材料は揮発性であろう。不揮発性コンデンサの一種は、絶縁材料の少なくとも一部として強誘電体材料を有する強誘電体コンデンサである。強誘電体材料は、２つの安定的に分極した状態を有することによって特徴付けられ得、それによって、コンデンサ及び／又はメモリセルのプログラム可能な材料を含み得る。強誘電体材料の分極状態は、適切なプログラミング電圧の印加によって変更され得、（少なくとも一時的な）プログラミング電圧の除去後に維持される。各分極状態は、相互に異なる電荷蓄積の静電容量を有し、それは、反転することが望まれるまで分極状態を反転することなく、メモリ状態を書き込む（すなわち、蓄積する）ために、及び読み出すために使用され得る。望ましくはないが、強誘電体コンデンサを有する幾つかのメモリでは、メモリ状態を読み出す行為は、分極を反転し得る。したがって、分極状態を判定すると、その判定直後にメモリセルを先に読み出した状態にするために、メモリセルの再書き込みが行われる。それにも関係なく、強誘電体コンデンサを理想的に組み込むメモリセルは、コンデンサの一部を形成する強誘電体材料の双安定な特徴に起因して不揮発性である。コンデンサを不揮発性にするために、その他のプログラム可能な材料がコンデンサ絶縁体として使用され得る。
電界効果トランジスタは、メモリセル内で使用され得る電子コンポーネントの別の種類である。これらのトランジスタは、半導電性チャネル領域をそれらの間に有する導電性ソース／ドレイン領域の対を含む。導電性ゲートは、チャネル領域に隣接し、薄膜ゲート絶縁体によってそれから分離される。ゲートへの適切な電圧の印加は、チャネル領域を通じてソース／ドレイン領域の内の一方から他方へ電流を流すことを可能にする。ゲートから電圧が除去された場合、電流がチャネル領域に流れることが殆ど妨げられる。電界効果トランジスタは、付加的な構造体、例えば、ゲート絶縁体と導電性ゲートとの間にゲート構築物の一部として反転的にプログラム可能な電荷蓄積領域をも含み得る。それにも関係なく、ゲート絶縁体は、プログラム可能であり得、例えば、強誘電性である。
発明の実施形態に従ったメモリセルのアレイを含む基板構築物の概略的透視図である。 図１の構築物の概略的前方立面図であり、図１の線２−２を通過する。 図１の構築物の一部の断面図であり、図１の線３−３を通過する。 発明の実施形態に従ったメモリセルのアレイを含む基板構築物の概略的前方立面図である。 発明の実施形態に従ったメモリセルのアレイを含む基板構築物の概略的前方立面図である。 発明の実施形態に従ったプロセスにおいて図２の基板構築物に先行する基板構築物の一部分の概略的前方立面図である。 図６の構築物の透視図である。 図６に示される処理ステップに後続する処理ステップにおける図６の構築物の図である。 図８に示される処理ステップに後続する処理ステップにおける図８の構築物の図である。 図９に示される処理ステップに後続する処理ステップにおける図９の構築物の図である。 図１０に示される処理ステップに後続する処理ステップにおける図１０の構築物の図である。 図１１の構築物の透視図である。 図１２に示される処理ステップに後続する処理ステップにおける図１２の構築物の図である。 発明の実施形態に従ったプロセスにおいて図２の基板構築物に先行する基板構築物の一部分の概略的前方立面図である。 図１４に示される処理ステップに後続する処理ステップにおける図１４の構築物の図である。 図１５に示される処理ステップに後続する処理ステップにおける図１５の構築物の図である。 図１６に示される処理ステップに後続する処理ステップにおける図１６の構築物の図である。 図１７に示される処理ステップに後続する処理ステップにおける図１７の構築物の図である。 図１８に示される処理ステップに後続する処理ステップにおける図１８の構築物の図である。
発明の実施形態は、トランジスタ、トランジスタのアレイ、コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイ、及びトランジスタのアレイを形成する方法を包含する。第１の例示的な実施形態は、ベース基板１１に関連して製作されているアレイ又はアレイ領域１０を含む基板構築物８の例示的な断片を示す図１〜図３を参照しながら初めに説明される。基板１１は、導電性／導電体／導電の（すなわち、本明細書では電気的な）、半導性／半導体／半導の、及び絶縁性／絶縁体／絶縁の（すなわち、本明細書では電気的に）材料を含み得る。ベース基板１１の上方には様々な材料がある。材料は、図１〜図３に描写された材料の脇、高さ方向に内側、又は高さ方向に外側にあり得る。例えば、基板１１の上方、基板１１付近、又は基板１１内の何処かには、集積回路のその他の部分的に又は全体的に製作されたコンポーネントが提供され得る。メモリアレイ内のコンポーネントを動作するための制御及び／又はその他の周辺回路も製作され得、メモリアレイ又はサブアレイ内に全体的に又は部分的にあってもよく、なくてもよい。更に、複数のサブアレイも製作され得、独立して、協力して、さもなければ相互に関連して製作及び動作され得る。この文書で使用されるとき、“サブアレイ”もアレイとしてみなされ得る。幾つかの動作可能なコンポーネントをより明確にするために、図１はベース基板１１を示さず、図１及び図３は周囲の誘電性絶縁材料を示さない。アレイ１０は、コンデンサ７５と高さ方向に延伸するトランジスタ２５とを個別に含むメモリセル８５を含む。一実施形態では、トランジスタ２５は、垂直であり、又は垂直から１０度以内である。
一実施形態において図示されるように、トランジスタ２５は、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型である半導体材料１２（例えば、様々にドープされたシリコン）、例えば、図２に示したそれを個別に含む。こうした一実施形態において図示されるように、トランジスタ２５は、横方向に真隣のトランジスタの個別の対として配列されるものとみなされ得、例えば、図２では、左の２つのトランジスタ２５が１つの対であり、右の２つのトランジスタ２５が別の対である。横方向に真隣のトランジスタの各対内の半導体材料１２の内の個別の１つ（例えば、その塊）、例えば、各対内で左に説明されるトランジスタ２５は、少なくとも１つの直線の垂直断面内で略Ｌ型である。横方向に真隣のトランジスタ２５の各対内の別の個別の半導体材料１２、例えば、各対内で右に説明されるトランジスタ２５の各々は、少なくとも１つの直線の垂直断面内で略反射Ｌ型である。一実施形態において図示されるように、横方向に真隣のトランジスタ２５の対は、横方向に真隣のトランジスタの各対内に個別のトランジスタ２５があるよりも、相互に更に横方向に離れてある。例えば、単なる一例として、こうしたトランジスタの各対内のトランジスタ２５は、横方向に１４Ｕ離れてあるものとして示され、トランジスタ２５の左の対は、１８Ｕだけトランジスタ２５の右の対から横方向に離れてあるものとして示されている。“Ｕ”は、長さの単一の“単位”を指すのに便宜上使用され、その前に付ける数字は、描写される例示的な垂直方向及び水平方向内のこうした単位の数量を指し示す。図面は、関係“Ｕ”と一定の縮尺にある。例示的な単位“Ｕ”は１ナノメートルである。したがって、１４Ｕは、幾つかの実施形態では１４ナノメートルであり得、１８Ｕは１８ナノメートルであり得る。
略Ｌ型又は略反射Ｌ型の半導体材料１２は、側面１５及び底部１６を有する高さ方向に延伸するステム１４を有する。半導体材料１２は、ステム底部１６の上方に、ステム側面１５から水平方向に延伸するベース１７をも有する。ステム１４の半導体材料１２は、上部ソース／ドレイン領域１８と、その下方のチャネル領域２０とを含む。トランジスタ２５は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）：ステムの半導体材料は、チャネル領域の下方に下部ソース／ドレイン領域を含み、（ｂ）：ベースの半導体材料は、下部ソース／ドレイン領域を含む。図１及び図２は、（ａ）を含む例示的な実施形態を示し、図示されるようなこうした一実施形態は、（ａ）及び（ｂ）の内の（ａ）のみを含み、具体的には、ステム１４の半導体材料１２は、チャネル領域２０の下方に下部ソース／ドレイン領域２２を含む。
図４には、トランジスタ２５ａを含む代替的な例示的実施形態の構築物８ａが示されている。上で説明した実施形態と同様の数字が必要に応じて使用され、構築物の幾つかの違いは、添え字“ａ”を用いて指し示されている。トランジスタ２５ａは（ｂ）を含み、図示されるようなこうした一実施形態は、（ａ）及び（ｂ）の内の（ｂ）のみを含み、具体的には、ベース１７の半導体材料１２は、下部ソース／ドレイン領域２２ａとチャネル領域２０ａとを含む。図５は、トランジスタ２５ｂの別の代替的な例示的構築物８ｂを示す。上で説明した実施形態と同様の数字が必要に応じて使用され、構築物の幾つかの違いは、添え字“ｂ”を用いて指し示されている。図５は、例示的実施形態を示し、下部ソース／ドレイン領域２２ｂは、（ａ）及び（ｂ）の両方を含み、具体的には、ステム１４及びベース１７の半導体材料１２は、下部ソース／ドレイン領域２２ｂを含む。
ゲート２４（例えば、金属材料及び／又は導電的にドープされた半導体材料）は、ステム１４の動作可能に横方向に隣接するチャネル領域２０であり、例えば、チャネル領域２０／２０ａとゲート２４との間に、（例えば、二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料を含み、二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料から本質的に成り、又は二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料から成る）ゲート絶縁体２６を有する。
上部及び下部ソース／ドレイン領域は、明確にするために、点刻を用いて図に示されている。ソース／ドレイン領域１８／２２／２２ａ／２２ｂの各々は、例えば、こうした部分を導電的にするために、個別のソース／ドレイン領域内にこうした導電性向上のドーパントの最大濃度のものである（例えば、少なくとも１０１９ａｔｍ／ｃｍ３の最大ドーパント濃度を有する）、導電性向上のドーパントを有する少なくともその一部をその中に含む。したがって、各ソース／ドレイン領域の内の全て又は一部のみが、導電性向上のドーパントのこうした最大濃度を有し得る。ソース／ドレイン領域１８及び／又は２２／２２ａ／２２ｂは、その他のドープされた領域（図示せず）、例えば、ハロー（halo）領域、ＬＤＤ領域等を含み得る。チャネル領域２０／２０ａは、ソース／ドレイン領域内のドーパントの反対の導電型の可能性がある導電性向上のドーパントを用いて適切にドープされ得、例えば、それは、チャネル領域内で１０１６ａｔｍ／ｃｍ３以下の最大濃度である。ゲート２４に適切な電圧が印加された場合、上部と下部のソース／ドレイン領域の間に電流が流れ得るように、導電性チャネルがチャネル領域２０／２０ａ内に形成され得る。
アレイ１０は、ワード線３０の行２８（例えば、金属材料及び／又は導電的にドープされた半導体材料）とデジット線３４の列３２（例えば、金属材料及び／又は導電的にドープされた半導体材料）とを含む。本明細書における“行”及び“列”の使用は、夫々、一連のワード線及び一連のデジットに関し、アレイ１０内で個別のメモリセル８５が受け入れられる長手方向にある。行は、列もそうであり得るように、直線であり得、及び／若しくは湾曲し得、並びに／又は相互に平行であり得、及び／若しくは非平行であり得る。更に、行及び列は、９０度で、又は一つ以上のその他の角度で相互に交差し得る。個別のゲート２４は、個別のワード線３０の個別の部分である。一実施形態では、横方向に真隣のワード線の対（例えば、一方の対である２つの左に説明されるワード線３０、別の対である２つの右に説明されるワード線３０）は、横方向に真隣のワード線３０の各対内に個別のワード線３０がある（例えば、１４Ｕ）よりも、相互に更に横方向に離れて（例えば、３０Ｕ）ある。
個別の列３２のデジット線３４は、アレイ１０内の個別のメモリセル８５のトランジスタ２５／２５ａ／２５ｂのチャネル領域２０／２０ａの下にあり、一実施形態では直接下にあり、当該列３２内のトランジスタ２５／２５ａ／２５ｂを相互接続する。チャネル領域２０／２０ａは、対向する側面３６の対を個別に有するものとみなされ得る。ワード線３０は、個別の行２８内においてデジット線３４の上方にある。ワード線３０は、トランジスタのチャネル領域２０／２０ａの横方向の対向する面３６の対の内の一方を横方向に越えて、該一方に動作可能に横方向に隣接して延伸し、当該行内のトランジスタ２５／２５ａ／２５ｂを相互接続する。一実施形態において図示されるように、当該行２８内のトランジスタのチャネル領域２０／２０ａの横方向の対向する面３６の対の内の他方は、当該行２８内のワード線３０に動作可能に横方向に隣接せず、何れのその他のワード線３０とも動作可能に横方向に隣接しない。
アレイ１０内の個別のメモリセル８５のコンデンサ７５は、トランジスタ２５／２５ａ／２５ｂの内の１つの上部ソース／ドレイン領域１８に電気的に結合され、一実施形態では、直接電気的に結合され、該上部ソース／ドレイン領域１８から高さ方向に上向きに向かって延伸する第１のコンデンサ電極４０（例えば、金属材料及び／又は導電的にドープされた半導体材料）を個別に含む。第１のコンデンサ電極４０は、横方向に対向する面３５を有する。一実施形態において図示されるように、第１のコンデンサ電極４０は、上部ソース／ドレイン領域１８の最上部面４２に直接接し、こうした一実施形態では、上部ソース／ドレイン領域の最上部面４２の内の全てには直接接さず、図示されるような一実施形態では、上部ソース／ドレイン領域の最上部面４２の内の半分未満に直接接する。一実施形態では、第１のコンデンサ電極４０の最下部面４３の内の半分よりも多くが上部ソース／ドレイン領域の最上部面４２に直接接する。
コンデンサ７５は、横方向に対向する面４７、４９の対を含む、（例えば、二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料を含む、二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料から本質的に成る、又は二酸化ケイ素、窒化ケイ素、及び／又は強誘電体材料から成る）高さ方向に延伸するコンデンサ絶縁体４６を個別に含む。横方向に対向する面４７、４９の内の一方は、第１のコンデンサ電極４０の側面３５に動作可能に隣接し、一実施形態では直接接する。こうした一例では、相互に直接接する最上部から底部までの、コンデンサ絶縁体の横方向に対向する一方の面と、第１のコンデンサ電極４０の側面３５との少なくとも大部分（一実施形態では、全て）は、（例えば、図１で明らかなように）水平方向の断面において各々線形的に直線である（例えば、且つ垂直である）。
コンデンサ７５は、横方向に対向する面５１、５３の対を含む高さ方向に延伸する第２のコンデンサ電極５０を個別に含む。第２のコンデンサ電極５０の横方向に対向する面５１、５３の内の一方は、コンデンサ絶縁体４６の横方向に対向する他方の面４７又は４９に動作可能に隣接し、一実施形態では、直接接する。一実施形態において図示されるように、アレイ１０内の第２のコンデンサ電極５０は、コンデンサ７５の線５５に水平方向に沿って延伸する、間隔をあけて長手方向に伸長する線５２であり、個別の第２のコンデンサ電極の線５２は、コンデンサ７５の当該線５５に長手方向に沿ってコンデンサ７５により共有される。例示的な誘電性材料７７（図２；例えば、二酸化ケイ素及び／又は窒化ケイ素）は、例えば、図示されるように、他のコンポーネントを取り囲む。誘電性材料７７は、他の材料及びコンポーネントをより良く明確にするために、図１及び図３には示されていない。
一実施形態では、第２のコンデンサ電極の線５２は、個別のワード線３０よりも個別に幅広であり、こうした一実施形態では、幅が２倍を個別に上回り、こうした一実施形態では、幅が少なくとも５倍であり、こうした一実施形態では、個別のワード線３０の幅の５倍未満である（例えば、５倍は、２０Ｕ対４Ｕとして示される）。一実施形態では、第２のコンデンサ電極の線５２は、個別のデジット線３４よりも個別に幅広であり、こうした一実施形態では、個別のデジット線３４の幅の個別に２倍未満（例えば、２０Ｕ対１２Ｕ）である。
一実施形態では、ワード線３０は相互に平行であり、第２のコンデンサ電極の線５２は、相互に及び関連するワード線３０に平行である。一実施形態では、デジット線３４は相互に平行であり、第２のコンデンサ電極の線５２は、相互に平行であり、関連するデジット線３４には平行ではない。一実施形態では、第１のコンデンサ電極４０は、コンデンサ７５の当該線５５に沿った長手方向に真隣の第１のコンデンサ電極４０の間の間隔の水平方向の距離（例えば、８Ｕ）よりも水平方向に大きな距離（例えば、２４Ｕ）で、それらの個別の第２のコンデンサ電極の線５２に長手方向に沿って個別に延伸する。一実施形態では、横方向に真隣のワード線３０の個別の対は、個別の第２のコンデンサ電極の線５２の直接下にある、それらの内の少なくとも一部分を有する。
一実施形態において図示されるように、メモリセルのティア内のメモリセル８５は、並進対称性を有し、個別のメモリセル８５は、１Ｔ−１Ｃであり（すなわち、唯一のトランジスタと唯一のコンデンサを有し、その他の／付加的な動作可能な電子コンポーネントを有しない（例えば、その他の選択デバイス等を有しない）メモリセル）、約１．０６６７Ｆ２の水平方向の面積を占め、“Ｆ”は、個別の第２のコンデンサ電極の線５２、コンデンサ絶縁体４６、及び第１のコンデンサ電極４０を通じて水平方向、横方向、及び直交方向に取られるメモリセルのピッチである。こうした一実施形態では、水平方向の面積は、１Ｆ×１．０６６７Ｆの矩形９５（図２）により境界付けられる。例えば、単なる例として、こうした矩形は、図示されるように３０Ｕ×３２Ｕであり得る。更に、単なる例として、半導体材料１２、ゲート絶縁体２６、ワード線３０、ワード３０間の間隔、及びこうしたワード線の対とトランジスタ２５／２５ａ／２５ｂとの間の間隔の例示的な垂直方向及び水平方向の寸法は図２、図４、及び図５に示されている。更に、単なる例として、一実施形態では、例示的なデジット線の幅（例えば、１２Ｕ）とそれらの間の間隔（例えば、２０Ｕ）とが図１に示されている。代替的な寸法及び間隔は当然使用され得、一理想的な実施形態では、個別のメモリセルは、約１．０６６７Ｆ２の水平方向の面積を占める。
発明の実施形態は、トランジスタのアレイを形成する方法を含み、それは、図１〜図３に示したような構築物に先行する構築物に関する処理を示す図６〜図１３を参照しながら次に説明される。
図６及び図７を参照すると、横方向に間隔が空き、高さ方向に突出し、長手方向に延伸するテンプレート線６０が基板１１の上方に形成されている。テンプレート線６０は、部分的又は全体的に犠牲的であり得、又は非犠牲的であり得る。非犠牲的である場合、テンプレート６０は、絶縁体材料（例えば、二酸化ケイ素）を理想的には含む。構築物８は、横方向に真隣のテンプレート線６０の横方向に間にある空隙６１を含むものとみなされ得る。
図８を参照すると、半導体材料１２は、空隙６１を充填しないように、テンプレート線６０の側壁に沿って、テンプレート線６０の横方向に間にある基板１１の上方に形成されている。半導体材料１２は、垂直方向の面と比較して水平方向の面の上方のその厚さを減少させるために、その堆積後にエッチング又はポリッシュバックされ得る。それにも関係なく、半導体材料１２を形成した後に、絶縁体材料２６は、横方向に真隣のテンプレート線６０の横方向に間にある空隙６１の残りの体積を充填しないように、半導体材料１２の側壁に沿って、テンプレート線６０の横方向に間にある半導体材料１２の上方に形成されている。
図９を参照すると、絶縁体材料２６を形成した後に、絶縁体材料２６の側壁に沿って、及び空隙６１内のテンプレート線６０横方向に間にある基板１１の上方に導電性材料８７が形成されている。一実施形態では図示されるように、導電性材料８７は、絶縁体材料２６を形成した後に、テンプレート線６０の横方向に間にある空隙６１の残りの体積を充填しないように形成される。
図９及び図１０を参照すると、図９に示すような導電性材料８７の横方向の中央部分６５は、横方向に真隣のテンプレート線６０の間にある２つのワード線３０を形成するためにそこから除去されている。一理想的な実施形態では、導電性材料８７の横方向の中央部分６５は、マスクなしの（すなわち、少なくともアレイ１０内にマスクがない）異方性エッチングによって除去される。該処理中に、それに先行して前、及び／又は後続して、上部ソース／ドレイン領域１８、チャネル領域２０、及び下部ソース／ドレイン領域２２に対する例示的なドーピングがこの点に示されるように生じ得る。
図１１及び図１２は、後続の処理を示し、例えば、一実施形態では、ワード線３０は、絶縁体材料２６及び半導体材料１２を通じて異方性エッチングする間にマスクとして使用されている。
図１３を参照すると、半導体材料１２は、個別のワード線３０に沿って長手方向に間隔が空いた半導体材料の塊１２を形成するために、（例えば、フォトリソグラフィパターニング及びエッチングによって）パターニングされている。例示的な塊１２は、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステム１４（図２）と、ステム１４の底部１６の上方のステム１４の側面１５から水平方向に延伸するベース１７とを有する。ステム１４の半導体材料１２は、個別のトランジスタ２５の上部ソース／ドレイン領域１８とその下方のチャネル領域２０とを最終的に含む。こうしたトランジスタ２５は、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）：ステムの半導体材料は、個別のトランジスタのチャネル領域の下方に下部ソース／ドレイン領域を含み、（ｂ）：ベースの半導体材料は、個別のトランジスタの下部ソース／ドレイン領域（図１３には示されないが、図４及び図５に一例として示される）を含む。個別のワード線３０は、個別のトランジスタ２５のチャネル領域２０に動作可能に横方向に隣接し、当該個別のワード線３０に沿ったトランジスタ２５を相互接続する。
コンデンサ７５が形成され得る例示的な方法が図１４〜図１９を参照しながら示され、説明される。再度、上で説明した実施形態と同様の数表示が、先行する構築物及び材料に対して使用されている。
図１４を参照すると、基板１１（図１４に示さず）の上方に材料６６が形成されている。第２のコンデンサ電極の線５２の長手方向の輪郭及び形状に対応して、材料６６内にトレンチ６７が形成され、トレンチ６７は、線５２をそのように形成するために、図示されるように適切な導電性材料を用いて充填されている。こうしたことは、例えば、こうした導電性材料の堆積と、材料６６の高さ方向に最も外側の面に少なくとも対して平坦化バックをすることによって生じ得る。材料６６は、全体的に犠牲的であり、したがって、導電性材料、半導電性材料、及び絶縁体材料の内の何れかを含み得る。一例は、二酸化ケイ素である。第２のコンデンサ電極の線５２の導電性材料及び材料６６の下方の基板材料は、図示されていないが、例えば、図１３に示すように現れ得る。
図１５を参照すると、第２のコンデンサ電極の線５２の描写される導電性材料に対して選択的に材料６６（図示せず）が除去されている。
図１６を参照すると、コンデンサ絶縁体４６が堆積され、（例えば、少なくともアレイ１０内にマスクがない異方性エッチングによって）エッチングバックされる。
図１７を参照すると、コンデンサ絶縁体４６の側壁に沿って導電性材料８９が堆積されている。こうしたものは、例えば、アレイ領域１０内の材料４６の異方性スペーサ類似エッチングによって（例えば、少なくともアレイ領域１０内にマスクがない異方性エッチングによって）、主に水平方向の面の上方からこうしたものを除去するために、続いてエッチングバックされている。
図１８を参照すると、線７２中にマスク材料７１が堆積及びパターニングされている。
図１９を参照すると、例えば、図１に示すような構造体の上部部分を生み出すために、図示されるような第１のコンデンサ電極４０を形成するために導電性材料８９を異方性エッチングする間に線７２（図示せず）はマスクとして使用されている。線７２（図示せず）は、図１９では除去されている。
構造体の実施形態に関して本明細書で示され、及び／又は説明されるような属性若しくは態様は、方法の実施形態に使用され得、その逆も然りである。発明の方法の態様では、ピッチ増倍原理が使用され得る（例えば、機構は、別の機構がどのように形成されたかに関わらず、別の機構の横方向の厚さよりも薄い横方向の厚さを有するように、別の機構の側壁に沿って形成され得る）。
この文書においては、特に示されていない限り、“高さ方向に”、“より高い”、“上部”、“下部”、“最上部”、“の上”、“底部”、“上方”、“下方”、“の下”、“下に”、“アップ”及び“ダウン”は、一般に、垂直方向に関わる。“水平方向”は、主たる基板表面に沿った凡その方向（すなわち、１０度以内）を指し、製作中に基板が処理される方向に関連し得、垂直方向は、それに対して凡そ直交する方向である。“正確な水平方向”は、主たる基板表面に沿った方向（すなわち、それから何ら角度がない）であり、製作中に基板が処理される方向に関連し得る。更に、“垂直方向”及び“水平方向”は、本明細書において使用されるとき、三次元空間内の基板の向きとは無関係に相互に対して略直角である方向である。また、“高さ方向に延伸の”及び“高さ方向に延伸する”は、正確な水平方向から少なくとも４５度だけ離れた角度の方向を指す。更に、電界効果トランジスタに関する“高さ方向に延伸する”、“高さ方向に延伸の”、水平方向に延伸する、及び水平方向に延伸のは、ソース／ドレイン領域の間に動作中に電流が流れるトランジスタのチャネル長さの向きに関わる。バイポーラ接合トランジスタに対しては、“高さ方向に延伸する”、“高さ方向に延伸の”、水平方向に延伸する、及び水平方向に延伸のは、エミッタとコレクタとの間に動作中に電流が流れるベースの長さの向きに関わる。
更に、“直接上方”及び“直接下”は、言及される２つの領域／材料／コンポーネントの少なくとも幾らかの横方向の相互の重複を必要とする。また、“直接的に”が先行しない“上方”は、別のものの上方にある言及される領域／材料／コンポーネントの内の幾らかの部分が該別のものの高さ方向に外側にあること（すなわち、言及される２つの領域／材料／コンポーネントの何れかの横方向の重複があるか否かに無関係であること）のみを必要とする。同様に、“直接的に”が先行しない“下”の使用は、別のものの下にある言及される領域／材料／コンポーネントの内の幾らかの部分が該別のものの高さ方向に内側にあること（すなわち、言及される２つの領域／材料／コンポーネントの何れかの横方向の重複があるか否かに無関係であること）のみを必要とする。
本明細書において説明される材料、領域、及び構造の何れかは、均質であっても、不均質であってもよく、それには関係なく、上に横たわる任意の材料に対して連続的であっても、不連続であってもよい。更に、特に言及されない限り、各材料は、任意の適切な技術又は未開発の技術を使用して形成され得、原子層堆積、化学気相堆積、物理気相堆積、エピタキシャル成長、拡散ドーピング、及びイオン注入はその例である。
また、“厚さ”自体（先行する、方向を示す形容詞がない）は、異なる組成の真隣の材料の又は真隣の領域の最も近くの表面から、所与の材料又は領域を直角に通る平均直線距離として定義される。また、本明細書において説明される様々な材料又は領域は、実質的に一定の厚さのものであってもよく、又は可変厚さのものであってもよい。可変厚さである場合、厚さは、特に示されていない限り平均厚さを指し、このような材料又は領域は、厚さが可変であることに起因して、何らかの最小厚さ及び何らかの最大厚さを有するであろう。本明細書において使用されるとき、“異なる組成”は、言及される２つの材料又は領域の内、例えば、このような材料又は領域が均質ではない場合に、相互に直接接し得る部分が化学的及び／又は物理的に異なることのみを必要とする。言及される２つの材料又は領域が相互に直接接していない場合、“異なる組成”は、２つの言及される材料又は領域の内、このような材料又は領域が均質ではない場合に、相互に最も近い部分が化学的及び／又は物理的に異なることのみを必要とする。この文書においては、言及される材料、領域、又は構造の相互の少なくとも幾らかの物理的接触コンタクトが存在する場合、材料、領域又は構造は相互に“直接接して”いる。対照的に、“直接”が先行しない“上方”、“の上”、“隣接の”、“沿った”、及び“接して”は、“直接接して”と共に、言及される材料、領域又は構造の相互の物理的接触コンタクトを、介在する材料、領域、又は構造が何らもたらさない構築物を包含する。
本明細書において、領域−材料−コンポーネントは、通常動作中に電流が一方から他方へ連続的に流れ得、こうしたことが十分に生成されるときに亜原子の正及び／又は負の電荷の移動により主にそうなされる場合には、相互に“電気的に結合され”る。領域−材料−コンポーネントの間に、領域−材料−コンポーネントに電気的に結合して別の電子コンポーネントがあり得る。対照的に、領域−材料−コンポーネントが“電気的に直接結合”されるものとして称される場合、電気的に直接結合された領域−材料−コンポーネント間には、介在する電子コンポーネント（例えば、ダイオード、トランジスタ、抵抗器、変換器、スイッチ、ヒューズ等）は何らない。
また、“金属材料”は、元素金属、２つ以上の元素金属の混合物若しくは合金、及び任意の導電性金属化合物の内の何れか１つ又は組み合わせである。
［結論］
幾つかの実施形態では、コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含む該アレイは、アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内のトランジスタを相互接続するデジット線を含む個別の該列を含む。チャネル領域は、対向する側面の対を個別に含む。個々の行は、デジット線の上方にワード線を含む。ワード線は、トランジスタのチャネル領域の横方向に対向する面の対の内の一方を横方向に越えて、該一方に動作可能に横方向に隣接して延伸し、当該行内のトランジスタを相互接続する。当該行内のトランジスタのチャネル領域の横方向に対向する面の対の内の他方は、当該行内のワード線に動作可能に横方向に隣接せず、何れの他ワード線にも動作可能に横方向に隣接しない。アレイ内の個別のメモリセルのコンデンサは、トランジスタの内の１つの上部ソース／ドレイン領域に電気的に結合され、該上部ソース／ドレイン領域から高さ方向に上向きに延伸する第１のコンデンサ電極を個別に含む。高さ方向に延伸するコンデンサ絶縁体は、横方向に対向する面の対を含み、その内の１つは、第１のコンデンサ電極の側面に動作可能に隣接する。高さ方向に延伸する第２のコンデンサ電極は、横方向に対向する面の対を含み、その内の１つは、コンデンサ絶縁体の横方向に対向する他方の面に動作可能に隣接する。アレイ内の第２のコンデンサ電極は、コンデンサの線に水平方向に沿って延伸する、間隔を空けて長手方向に伸長する線である。個別の第２のコンデンサ電極の線は、コンデンサの当該線に長手方向に沿ってコンデンサにより共有される。
幾つかの実施形態では、コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含むアレイは、アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内のトランジスタを相互接続するデジット線を含む個別の該列を含む。チャネル領域は、対向する側面の対を個別に含む。個別の行は、デジット線の上方にワード線を含む。ワード線は、トランジスタのチャネル領域の横方向に対向する面の対の内の一方を横方向に越えて、該一方に動作可能に横方向に隣接して延伸し、当該行内のトランジスタを相互接続する。当該行内のトランジスタのチャネル領域の横方向に対向する面の対の内の他方は、当該行内のワード線に動作可能に横方向に隣接せず、他の何れのワード線とも動作可能に横方向に隣接しない。アレイ内の個別のメモリセルのコンデンサは、トランジスタの内の１つの上部ソース／ドレイン領域の最上部面に直接接し、該最上部面から高さ方向に上向きに延伸する第１のコンデンサ電極を含む。第１のコンデンサ電極は、上部ソース／ドレイン領域の最上部面の全てには直接接しない。高さ方向に延伸するコンデンサ絶縁体は、横方向に対向する面の対を含み、その内の一方は、第１のコンデンサ電極の側面に動作可能に隣接する。高さ方向に延伸する第２のコンデンサ電極は、横方向に対向する面の対を含み、その内の一方は、コンデンサ絶縁体の横方向に対向する他方の面に動作可能に隣接する。
幾つかの実施形態では、コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含む該アレイは、アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内のトランジスタを相互接続するデジット線を含む個別の該列を含む。個別の行は、デジット線の上方にワード線を含む。ワード線は、トランジスタのチャネル領域の側面を横方向に越えて、該側面に動作可能に横方向に隣接して延伸し、当該行内のトランジスタを相互接続する。アレイ内の個別のメモリセルのコンデンサは、トランジスタの内の１つの上部ソース／ドレイン領域に電気的に結合し、該上部ソース／ドレイン領域から高さ方向に上向きに延伸する第１のコンデンサ電極を含む。高さ方向に延伸するコンデンサ絶縁体は、横方向に対向する面の対を含み、その内の一方は、第１のコンデンサ電極の側面に動作可能に隣接する。高さ方向に延伸する第２のコンデンサ電極は、横方向に対向する面の対を含む。第２のコンデンサ電極の横方向に対向する面の内の一方は、コンデンサ絶縁体の横方向に対向する他方の面に動作可能に隣接する。アレイ内の第２のコンデンサ電極は、コンデンサの線に水平方向に沿って延伸する間隔が空いた長手方向に伸長する線である。個別の第２のコンデンサ電極の線は、コンデンサの当該線に長手方向に沿ってコンデンサにより共有される。横方向に真隣のワード線の個別の対は、個別の第２のコンデンサ電極の線の直接下にある、それらの内の少なくとも一部分を有する。
幾つかの実施形態では、トランジスタは、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、ステムの底部の上方のステムの側面から水平方向に延伸するベースとを有する半導体材料を含む。ステムの半導体材料は、上部ソース／ドレイン領域とその下方のチャネル領域とを含む。トランジスタは、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）：ステムの半導体材料は、チャネル領域の下方に下部ソース／ドレイン領域を含み、（ｂ）：ベースの半導体材料は、下部ソース／ドレイン領域を含む。ゲートは、ステムのチャンネル領域に動作可能に横方向に隣接する。
幾つかの実施形態では、トランジスタのアレイを形成する方法は、横方向に間隔が空き、高さ方向に突出し、長手方向に伸長したテンプレート線を基板の上方に形成することを含む。半導体材料は、横方向に真隣のテンプレート線の横方向に間にある空隙を充填しないように、テンプレート線の側壁に沿って、テンプレート線の横方向に間にある基板の上方に形成される。半導体材料を形成した後に、横方向に真隣のテンプレート線の横方向に間にある空隙の残りの体積を充填しないように、半導体材料の側壁に沿って、テンプレート線の横方向に間にある半導体材料の上方に絶縁体材料が形成される。絶縁体材料を形成した後に、横方向に真隣のテンプレート線の横方向に間にある空隙内に、絶縁体材料の側壁に沿って、テンプレート線の横方向に間にある絶縁体材料の上方に導電性材料が形成される。横方向に真隣のテンプレート線の間にある２つのワード線をそれから形成するために、導電性材料の横方向の中心部分が除去される。個別のワード線に沿って長手方向に間隔が空いた半導体材料の塊を形成するために、半導体材料がパターニングされる。該塊は、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、ステムの底部の上方のステムの側壁から水平方向に延伸するベースとを有する。ステムの半導体材料は、個別のトランジスタの上部ソース／ドレイン領域とその下のチャネル領域とを最終的に含む。トランジスタは、（ａ）及び（ｂ）の内の少なくとも１つを含み、（ａ）：ステムの半導体材料は、個別のトランジスタのチャネル領域の下方に下部ソース／ドレイン領域を含み、（ｂ）：ベースの半導体材料は、個別のトランジスタの下部ソース／ドレイン領域を含む。個別のワード線は、個別のトランジスタのチャネル領域に動作可能に横方向に隣接し、当該個別のワード線に沿ったトランジスタを相互接続する。

Claims (40)

  1. コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含む前記アレイであって、
    前記アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内の前記トランジスタを相互接続するデジット線を含む個別の前記列であって、前記チャネル領域は、対向する側面の対を個別に含む、前記列と、
    前記デジット線の上方のワード線であって、前記トランジスタのチャネル領域の横方向に対向する面の前記対の内の一方を横方向に越え、前記一方に動作可能に横方向に隣接して延伸し、当該行内の前記トランジスタを相互接続する前記ワード線を含む個別の前記行であって、当該行内の前記トランジスタのチャネル領域の横方向に対向する面の前記対の内の他方は、当該行内の前記ワード線に動作可能に横方向に隣接せず、何れの他のワード線とも動作可能に横方向に隣接しない、前記行と、
    前記アレイ内の前記個別のメモリセルのコンデンサであって、
    前記トランジスタの内の１つの上部ソース／ドレイン領域に電気的に結合され、前記上部ソース／ドレイン領域から高さ方向に上向きに延伸する第１のコンデンサ電極と、
    横方向に対向する面の対を含む高さ方向に延伸するコンデンサ絶縁体であって、前記コンデンサ絶縁体の前記横方向に対向する面の内の一方は、前記第１のコンデンサ電極の側面に動作可能に隣接する、前記コンデンサ絶縁体と、
    横方向に対向する面の対を含む高さ方向に延伸する第２のコンデンサ電極であって、前記第２のコンデンサ電極の前記横方向に対向する面の内の一方は、前記コンデンサ絶縁体の前記横方向に対向する面の他方に動作可能に隣接し、前記アレイ内の前記第２のコンデンサ電極は、前記コンデンサの線に水平方向に沿って延伸する間隔が空いた長手方向に伸長する線であり、個別の前記第２のコンデンサ電極の線は、コンデンサの当該線に長手方向に沿ってコンデンサにより共有される、前記第２のコンデンサ電極と
    を個別に含む、前記コンデンサと
    を含む、アレイ。
  2. 前記コンデンサ絶縁体の前記横方向に対向する一方の面は、前記第１のコンデンサ電極の前記側面に直接接し、相互に直接接する最上部から底部までの、前記コンデンサ絶縁体の前記横方向に対向する一方の面と、前記第１のコンデンサ電極の前記側面との少なくとも大部分は、水平方向の断面において各々線形的に直線である、請求項１に記載のアレイ。
  3. 相互に直接接する最上部から底部までの、前記コンデンサ絶縁体の前記横方向に対向する一方の面と、前記第１のコンデンサ電極の前記側面との全ては、水平方向の断面において端から端まで各々線形的に直線である、請求項２に記載のアレイ。
  4. 前記第１のコンデンサ電極は、前記上部ソース／ドレイン領域の最上部面に直接接し、前記第１のコンデンサ電極は、前記上部ソース／ドレイン領域の最上部面に全ては直接接しない、請求項１に記載のアレイ。
  5. 前記第１のコンデンサ電極は、コンデンサの当該線に沿った長手方向に真隣の前記第１のコンデンサ電極の間の間隔の水平方向の距離よりも大きい水平方向の距離で、それらの個別の第２のコンデンサ電極の線に長手方向に沿って個別に延伸する、請求項１に記載のアレイ。
  6. 前記ワード線は相互に平行であり、前記第２のコンデンサ電極の線は、相互に及び前記ワード線に平行である、請求項１に記載のアレイ。
  7. 前記デジット線は相互に平行であり、前記第２のコンデンサ電極の線は、相互に平行であり、前記デジット線に平行ではない、請求項１に記載のアレイ。
  8. 前記メモリセルのティア内の前記メモリセルは、並進対称性を有し、個別の前記メモリセルは、１Ｔ−１Ｃであり、約１．０６６７Ｆ２の水平方向の面積を占め、“Ｆ”は、個別の前記第２のコンデンサ電極の線、前記コンデンサ絶縁体、及び前記第１のコンデンサ電極を通じて水平方向、横方向、及び直交方向に取られるメモリセルのピッチである、請求項１に記載のアレイ。
  9. 前記水平方向の面積は、１Ｆ×１．０６６７Ｆの矩形により水平方向に境界付けられる、請求項８に記載のアレイ。
  10. 横方向に真隣の前記ワード線の個別の対は、前記個別の第２のコンデンサ電極の線の直接下にある、それらの内の少なくとも一部分を有する、請求項１に記載のアレイ。
  11. 前記横方向に真隣のワード線の前記対は、前記横方向に真隣のワード線の各対内に個別の前記ワード線があるよりも、相互に更に横方向に離れてある、請求項１０に記載のアレイ。
  12. 前記第２のコンデンサ電極の線は、前記個別のワード線よりも個別に幅広である、請求項１に記載のアレイ。
  13. 前記第２のコンデンサ電極の線は、前記個別のワード線の幅の個別に２倍を上回る、請求項１２に記載のアレイ。
  14. 前記第２のコンデンサ電極の線は、前記個別のワード線の幅の個別に少なくとも５倍であるである、請求項１３に記載のアレイ。
  15. 前記第２のコンデンサ電極は、前記個別のワード線の幅の個別に５倍未満である、請求項１３に記載のアレイ。
  16. 前記第２のコンデンサ電極の線は、前記個別のデジット線よりも個別に幅広である、請求項１に記載のアレイ。
  17. 前記第２のコンデンサ電極の線は、前記個別のデジット線の幅の個別に２倍未満である、請求項１６に記載のアレイ。
  18. 前記コンデンサ絶縁体は強誘電性である、請求項１に記載のアレイ。
  19. 前記トランジスタは、
    少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、前記ステムの底部の上方の前記ステムの側壁から水平方向に延伸するベースとを有する半導体材料であって、前記ステムの前記半導体材料は、個別の前記上部ソース／ドレイン領域と前記個別の上部ソース／ドレイン領域の下方の個別の前記チャネル領域とを含む、前記半導体材料と、
    （ａ）及び（ｂ）の内の少なくとも１つであって、
    （ａ）：前記ステムの前記半導体材料は、前記チャネル領域の下に下部ソース／ドレイン領域を含み、
    （ｂ）：前記ベースの前記半導体材料は、下部ソース／ドレイン領域を含む、
    前記少なくとも１つと、
    前記ステムの前記チャネル領域に動作可能に横方向に隣接するゲートであって、個別の前記ゲートは、個別の前記ワード線の個別の部分である、前記ゲートと
    を個別に含む、請求項１に記載のアレイ。
  20. 横方向に真隣のトランジスタの個別の対であって、前記横方向に真隣のトランジスタの各対内の前記半導体材料の内の個別の一方は、前記少なくとも１つの直線の垂直断面内で略Ｌ型であり、前記横方向に真隣のトランジスタの各対内の前記半導体材料の個別の他方は、前記少なくとも１つの直線の垂直断面内で略反射Ｌ型である、前記対を含む、請求項１９に記載のアレイ。
  21. 前記横方向に真隣のトランジスタの前記対は、前記横方向に真隣のトランジスタの各対内に個別の前記トランジスタがあるよりも、相互に更に横方向に離れてある、請求項２０に記載のアレイ。
  22. コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含む前記アレイであって、
    前記アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内の前記トランジスタを相互接続するデジット線を含む個別の前記列であって、前記チャネル領域は、対向する側面の対を個別に含む、前記列と、
    前記デジット線の上方のワード線であって、前記トランジスタのチャネル領域の横方向に対向する面の前記対の内の一方を横方向に越えて、前記一方に動作可能に横方向に隣接して延伸し、当該行内の前記トランジスタを相互接続する前記ワード線を含む個別の前記行であって、当該行内の前記トランジスタのチャネル領域の横方向に対向する面の前記対の内の他方は、当該行内の前記ワード線に動作可能に横方向に隣接せず、何れの他のワード線とも動作可能に横方向に隣接しない、前記行と、
    前記アレイ内の前記個別のメモリセルのコンデンサであって、
    前記トランジスタの内の１つの上部ソース／ドレイン領域の最上部面に直接接し、前記最上部面から高さ方向に上向きに延伸する第１のコンデンサ電極であって、前記上部ソース／ドレイン領域の前記最上部面の全てには直接接しない前記第１のコンデンサ電極と、
    横方向に対向する面の対を含む高さ方向に延伸するコンデンサ絶縁体であって、前記コンデンサ絶縁体の前記横方向に対向する面の内の一方は、前記第１のコンデンサ電極の側面に動作可能に隣接する、前記コンデンサ絶縁体と、
    横方向に対向する面の対を含む高さ方向に延伸する第２のコンデンサ電極であって、前記第２のコンデンサ電極の前記横方向に対向する面の内の一方は、前記コンデンサ絶縁体の前記横方向に対向する面の他方に動作可能に隣接する、前記第２のコンデンサ電極と
    を個別に含む、前記コンデンサと
    を含む、アレイ。
  23. 前記第１のコンデンサ電極は、前記上部ソース／ドレイン領域の最上部面の全ての内の半分未満に直接接する、請求項２２に記載のアレイ。
  24. 前記第１のコンデンサ電極の最下部面の半分よりも多くは、前記上部ソース／ドレイン領域の最上部面に直接接する、請求項２２に記載のアレイ。
  25. 前記メモリセルのティア内の前記メモリセルは、並進対称性を有し、個別の前記メモリセルは、１Ｔ−１Ｃであり、約１．０６６７Ｆ２の水平方向の面積を占め、“Ｆ”は、個別の前記第２のコンデンサ電極の線、前記コンデンサ絶縁体、及び前記第１のコンデンサ電極を通じて水平方向、横方向、及び直交方向に取られるメモリセルのピッチである、請求項２２に記載のアレイ。
  26. 前記水平方向の面積は、１Ｆ×１．０６６７Ｆの矩形により水平方向に境界付けられる、請求項２５に記載のアレイ。
  27. コンデンサと高さ方向に延伸するトランジスタとを個別に含むメモリセルのアレイであって、ワード線の行とデジット線の列とを含む前記アレイであって、
    前記アレイ内の個別のメモリセルの高さ方向に延伸するトランジスタのチャネル領域の下にあり、当該列内の前記トランジスタを相互接続するデジット線を含む個別の前記列と、
    前記デジット線の上方のワード線であって、前記トランジスタのチャネル領域の側面を横方向に越えて、前記側面に動作可能に横方向に隣接して延伸し、当該行内の前記トランジスタを相互接続する前記ワード線を含む個別の前記行と、
    前記アレイ内の前記個別のメモリセルのコンデンサであって、
    前記トランジスタの内の１つの上部ソース／ドレイン領域に電気的に結合し、前記上部ソース／ドレイン領域から高さ方向に上向きに延伸する第１のコンデンサ電極と、
    横方向に対向する面の対を含む高さ方向に延伸するコンデンサ絶縁体であって、前記コンデンサ絶縁体の前記横方向に対向する面の内の一方は、前記第１のコンデンサ電極の側面に動作可能に隣接する、前記コンデンサ絶縁体と、
    横方向に対向する面の対を含む高さ方向に延伸する第２のコンデンサ電極であって、前記第２のコンデンサ電極の前記横方向に対向する面の内の一方は、前記コンデンサ絶縁体の前記横方向に対向する面の他方に動作可能に隣接し、前記アレイ内の前記第２のコンデンサ電極は、前記コンデンサの線に水平方向に沿って延伸する間隔が空いた長手方向に伸長する線であり、個別の前記第２のコンデンサ電極の線は、コンデンサの当該線に長手方向に沿ってコンデンサにより共有される、前記第２のコンデンサ電極と
    を個別に含む、前記コンデンサと、
    前記個別の第２のコンデンサ電極の線の直接下にある、それらの内の少なくとも一部分を有する横方向に真隣の前記ワード線の個別の対と
    を含む、アレイ。
  28. 前記横方向に真隣のワード線の前記対は、前記横方向に真隣のワード線の各対内に個別の前記ワード線があるよりも、相互に更に横方向に離れてある、請求項２７に記載のアレイ。
  29. 前記メモリセルのティア内の前記メモリセルは、並進対称性を有し、個別の前記メモリセルは、１Ｔ−１Ｃであり、約１．０６６７Ｆ２の水平方向の面積を占め、“Ｆ”は、個別の前記第２のコンデンサ電極の線、前記コンデンサ絶縁体、及び前記第１のコンデンサ電極を通じて水平方向、横方向、及び直交方向に取られるメモリセルのピッチである、請求項２７に記載のアレイ。
  30. 前記水平方向の面積は、１Ｆ×１．０６６７Ｆの矩形により水平方向に境界付けられる、請求項２９に記載のアレイ。
  31. 少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、前記ステムの底部の上方の前記ステムの側壁から水平方向に延伸するベースとを有する半導体材料であって、前記ステムの前記半導体材料は、上部ソース／ドレイン領域とその下方のチャネル領域とを含む、前記半導体材料と、
    （ａ）及び（ｂ）の内の少なくとも１つであって、
    （ａ）：前記ステムの前記半導体材料は、前記チャネル領域の下方に下部ソース／ドレイン領域を含み、
    （ｂ）：前記ベースの前記半導体材料は、下部ソース／ドレイン領域を含む、
    前記少なくとも１つと、
    前記ステムの前記チャネル領域に動作可能に横方向に隣接するゲートと
    を含む、トランジスタ。
  32. （ａ）を含む、請求項３１に記載のトランジスタ。
  33. （ａ）及び（ｂ）の内の（ａ）のみを含む、請求項３２に記載のトランジスタ。
  34. （ｂ）を含む、請求項３１に記載のトランジスタ。
  35. （ａ）及び（ｂ）の内の（ｂ）のみを含む、請求項３４に記載のトランジスタ。
  36. （ａ）及び（ｂ）を含む、請求項３１に記載のトランジスタ。
  37. 個別の前記ゲートは、当該個別のワード線に沿った個別の前記トランジスタを相互接続する個別のワード線の個別の部分である、請求項３１の前記トランジスタのアレイ。
  38. 横方向に真隣のトランジスタの個別の対であって、前記横方向に真隣のトランジスタの各対内の前記半導体材料の内の個別の一方は、少なくとも１つの直線の垂直断面内で略Ｌ型であり、前記横方向に真隣のトランジスタの各対内の前記半導体材料の個別の他方は、前記少なくとも１つの直線の垂直断面内で略反射Ｌ型である、前記対を含む、請求項３７に記載のアレイ。
  39. 前記横方向に真隣のトランジスタの前記対は、前記横方向に真隣のトランジスタの各対内に個別の前記トランジスタがあるよりも、相互に更に横方向に離れてある、請求項３８に記載のアレイ。
  40. トランジスタのアレイを形成する方法であって、
    横方向に間隔が空き、高さ方向に突出し、長手方向に伸長するテンプレート線を基板の上方に形成することと、
    横方向に真隣の前記テンプレート線の横方向に間にある空隙を充填しないように、前記テンプレート線の側壁に沿い、前記テンプレート線の横方向に間にある前記基板の上方に半導体材料を形成することと、
    前記半導体材料を形成した後に、前記横方向に真隣のテンプレート線の横方向に間にある前記空隙の残りの体積を充填しないように、前記半導体材料の側壁に沿って、前記テンプレート線の横方向に間にある前記半導体材料の上方に絶縁材料を形成することと、
    前記絶縁体材料を形成した後に、前記横方向に真隣のテンプレート線の横方向に間にある前記空隙内に、前記絶縁材料の側壁に沿って、前記テンプレート線の横方向に間にある前記絶縁材料の上方に導電性材料を形成することと、
    前記横方向に真隣のテンプレート線の間にある２つのワード線を形成するためにそこから前記導電性材料の横方向の中央部分を除去することと、
    個別の前記ワード線に沿って長手方向に間隔が空いた半導体材料の塊を形成するために前記半導体材料をパターニングすることであって、前記塊は、少なくとも１つの直線の垂直断面内で略Ｌ型又は略反射Ｌ型であり、それによって、高さ方向に延伸するステムと、前記ステムの底部の上方の前記ステムの側壁から水平方向に延伸するベースとを有し、前記ステムの前記半導体材料は、個別のトランジスタの上部ソース／ドレイン領域とその下方のチャネル領域とを最終的に含むことと、
    （ａ）及び（ｂ）の内の少なくとも１つであって、
    （ａ）：前記ステムの前記半導体材料は、前記個別のトランジスタの前記チャネル領域の下方に下部ソース／ドレイン領域を含み、
    （ｂ）：前記ベースの前記半導体材料は、前記個別のトランジスタの下部ソース／ドレイン領域を含む、
    前記少なくとも１つと、
    前記個別のワード線は、前記個別のトランジスタの前記チャネル領域に動作可能に横方向に隣接し、当該個別のワード線に沿った前記トランジスタを相互接続することと
    を含む、方法。
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