KR20200138412A - 트랜지스터, 트랜지스터의 어레이, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이, 및 트랜지스터의 어레이를 형성하는 방법 - Google Patents

트랜지스터, 트랜지스터의 어레이, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이, 및 트랜지스터의 어레이를 형성하는 방법 Download PDF

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Abstract

트랜지스터는, 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고 이에 따라 고도방향으로 연장된 스템 및 스템의 최하부 위에서 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 갖는 반도체 재료를 포함한다. 스템의 반도체 재료는 상부 소스/드레인 영역 및 그 아래의 채널 영역을 포함한다. 트랜지스터는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 스템의 반도체 재료는 채널 영역 아래에 하부 소스/드레인 영역을 포함하고; (b): 베이스의 반도체 재료는 하부 소스/드레인 영역을 포함한다. 게이트는 스템의 채널 영역에 동작 가능하게 측방향으로 인접한다. 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이를 포함하는 다른 실시형태가 개시된다. 방법이 개시된다.

Description

트랜지스터, 트랜지스터의 어레이, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이, 및 트랜지스터의 어레이를 형성하는 방법
본 명세서에 개시된 실시형태는 트랜지스터, 트랜지스터의 어레이, 및 커패시터 및 고도방향으로 연장된 트랜지스터(elevationally-extending transistor)를 개별적으로 포함하는 메모리 셀의 어레이에 관한 것이다.
메모리는 집적 회로의 한 유형이며, 데이터를 저장하기 위해 컴퓨터 시스템에서 사용된다. 메모리는 개별 메모리 셀의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀은 디지트라인(비트 라인, 데이터 라인, 센스 라인, 또는 데이터/센스 라인이라고도 지칭될 수 있음) 및 워드라인(액세스 라인이라고도 지칭될 수 있음)을 사용하여, 그에 기록되거나 그로부터 판독될 수 있다. 디지트라인은 어레이의 열을 따라 메모리 셀을 전도성으로 상호 연결할 수 있고, 워드라인은 어레이의 행을 따라 메모리 셀을 전도성으로 상호 연결할 수 있다. 각 메모리 셀은 디지트라인과 워드라인의 조합을 통해 고유하게 어드레싱될 수 있다.
메모리 셀은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은 컴퓨터가 꺼진 경우를 포함하여 연장된 시간 기간 동안 데이터를 저장할 수 있다. 휘발성 메모리는 소산하므로, 많은 경우에 초당 다수회 리프레시/재기록될 필요가 있다. 그럼에도 불구하고, 메모리 셀은 적어도 2개의 다른 선택 가능한 상태로 메모리를 유지 또는 저장하도록 구성된다. 바이너리 시스템에서, 상태는 "0" 또는 "1"로서 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀은 2개 초과의 정보 레벨 또는 상태를 저장하도록 구성될 수 있다.
커패시터는 메모리 셀에 사용될 수 있는 전자 구성요소의 한 유형이다. 커패시터는 전기 절연 재료에 의해 분리된 2개의 전도체를 갖는다. 전기장으로서의 에너지는 이러한 재료 내에 정전기적으로 저장될 수 있다. 절연체 재료의 조성에 따라, 저장된 전기장은 휘발성 또는 비휘발성일 것이다. 예를 들어, SiO2만을 포함하는 커패시터 절연체 재료는 휘발성일 것이다. 비휘발성 커패시터의 한 유형은 절연 재료의 적어도 일부로서 강유전성 재료를 갖는 강유전성 커패시터이다. 강유전성 재료는 2개의 안정한 편극 상태를 갖는 것을 특징으로 하며, 이에 따라 커패시터 및/또는 메모리 셀의 프로그램 가능한 재료를 포함할 수 있다. 강유전성 재료의 편극 상태는 적절한 프로그래밍 전압의 인가에 의해 변경될 수 있으며, 프로그래밍 전압을 제거한 후에도(적어도 한 시간 동안) 유지된다. 각 편극 상태는 서로 다른 전하 저장 커패시턴스를 가지며, 이는 반전되기를 원할 때까지 편극 상태를 반전시키지 않고 메모리 상태를 기록(즉, 저장) 및 판독하는 데 이상적으로 사용될 수 있다. 덜 바람직하지만, 강유전성 커패시터를 갖는 일부 메모리에서 메모리 상태를 판독하는 동작은 편극을 반전시킬 수 있다. 따라서, 편극 상태를 결정할 때, 메모리 셀의 재기록이 수행되어 그의 결정 직후에 메모리 셀을 사전 판독(pre-read) 상태로 들어가게 한다. 그럼에도 불구하고, 이상적으로 강유전성 커패시터를 포함하는 메모리 셀은 커패시터의 일부를 구성하는 강유전성 재료의 쌍안정 특성으로 인해 비휘발성이다. 다른 프로그램 가능한 재료는 커패시터를 비휘발성으로 만들기 위해 커패시터 절연체로서 사용될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 다른 유형의 전자 구성요소이다. 이들 트랜지스터는 사이에 반도체 채널 영역을 갖는 한 쌍의 전도성 소스/드레인 영역을 포함한다. 전도성 게이트는 채널 영역에 인접하며 박형 게이트 절연체에 의해 그로부터 분리된다. 게이트로의 적절한 전압의 인가는 전류가 소스/드레인 영역 중 하나로부터 채널 영역을 통해 다른 하나로 흐를 수 있게 한다. 전압이 게이트로부터 제거될 때, 전류는 채널 영역을 통해 흐르는 것이 크게 방지된다. 전계 효과 트랜지스터는 또한 추가 구조, 예를 들어 게이트 절연체와 전도성 게이트 사이의 게이트 구성의 일부로서 가역적으로 프로그램 가능한 전하 저장 영역을 포함할 수 있다. 그럼에도 불구하고, 게이트 절연체는, 예를 들어 강유전성으로 프로그램 가능할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 메모리 셀의 어레이를 포함하는 기판 구성의 개략적인 사시도이다.
도 2는 도 1 구성의 개략적인 정면 입면도이고, 도 1의 2-2선을 통해 취해진다.
도 3은 도 1 구성의 일부의 단면도이고, 도 1의 3-3선을 통해 취해진다.
도 4는 본 발명의 일 실시형태에 따른 메모리 셀의 어레이를 포함하는 기판 구성의 개략적인 정면 입면도이다.
도 5는 본 발명의 일 실시형태에 따른 메모리 셀의 어레이를 포함하는 기판 구성의 개략적인 정면 입면도이다.
도 6은 본 발명의 일 실시형태에 따른 프로세스에서 도 2의 것에 대한 선행 기판 구성의 일부의 개략적인 정면 입면도이다.
도 7은 도 6 구성의 사시도이다.
도 8은 도 6에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 6 구성의 도면이다.
도 9는 도 8에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 8 구성의 도면이다.
도 10은 도 9에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 9 구성의 도면이다.
도 11은 도 10에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 10 구성의 도면이다.
도 12는 도 11 구성의 사시도이다.
도 13은 도 12에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 12 구성의 도면이다.
도 14는 본 발명의 일 실시형태에 따른 프로세스에서 도 2의 것에 대한 선행 기판 구성의 일부의 개략적인 정면 입면도이다.
도 15는 도 14에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 14 구성의 도면이다.
도 16은 도 15에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 15 구성의 도면이다.
도 17은 도 16에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 16 구성의 도면이다.
도 18은 도 17에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 17 구성의 도면이다.
도 19는 도 18에 의해 나타낸 것에 후속하는 프로세싱 단계에서의 도 18 구성의 도면이다.
본 발명의 실시형태는 트랜지스터, 트랜지스터의 어레이, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이, 및 트랜지스터의 어레이를 형성하는 방법을 포함한다. 베이스 기판(11)에 대해 제조된 어레이 또는 어레이 영역(10)을 포함하는 기판 구성(8)의 예시적인 단편을 나타내는 도 1 내지 도 3을 참조하여 제1 예시적인 실시형태가 처음에 설명된다. 기판(11)은 전도성/도체/전도성인(즉, 본 명세서에서는 전기적으로) 재료, 반전도성/반도체/반전도적인 재료, 및 절연성/절연체/절연적인(즉, 본 명세서에서는 전기적으로) 재료 중 임의의 하나 이상을 포함할 수 있다. 다양한 재료가 베이스 기판(11) 위에 있다. 재료는 도 1 내지 도 3에 도시된 재료의 옆쪽에, 고도방향으로 안쪽에, 고도방향으로 바깥쪽에 있을 수 있다. 예를 들어, 집적 회로의 다른 부분적으로 또는 전체적으로 제조된 구성요소는 베이스 기판(11) 위, 주위 또는 내부에 제공될 수 있다. 메모리 어레이 내의 구성요소를 동작시키기 위한 제어 및/또는 다른 주변 회로도 제조될 수 있으며, 메모리 어레이 또는 서브어레이 내에 전체적으로 또는 부분적으로 있을 수도 있고 없을 수도 있다. 또한, 다수의 서브어레이는 또한 서로에 대해 독립적으로, 나란히, 또는 다른 방식으로 제조 및 동작될 수 있다. 본 문서에서 사용되는 바와 같이, "서브어레이"는 어레이로서 간주될 수도 있다. 특정의 동작 구성요소의 더 나은 명확성을 위해, 도 1은 베이스 기판(11)을 나타내지 않고, 도 1 및 도 3은 주변의 유전성 절연 재료를 나타내지 않는다. 어레이(10)는 커패시터(75) 및 고도방향으로 연장된 트랜지스터(25)를 개별적으로 포함하는 메모리 셀(85)을 포함한다. 일 실시형태에서, 트랜지스터(25)는 수직이거나 수직의 10° 이내이다.
일 실시형태에서 그리고 나타낸 바와 같이, 트랜지스터(25)는 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형(generally mirror L-shaped)인 반도체 재료(12)(예를 들어, 다양하게 도핑된 실리콘), 예를 들어 도 2에 나타낸 것을 개별적으로 포함한다. 하나의 이러한 실시형태에서 그리고 나타낸 바와 같이, 트랜지스터(25)는 바로 측방향으로 인접한(immediately-laterally-adjacent) 트랜지스터의 개별 쌍, 예를 들어 도 2에서 좌측-2개의 트랜지스터(25)가 한 쌍이고 우측-2개의 트랜지스터(25)가 다른 쌍으로서 배열되는 것으로 간주될 수 있다. 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 하나의 개별 반도체 재료(12)(예를 들어, 그의 덩어리)는 적어도 하나의 직선 수직 단면, 예를 들어 각 쌍에서 좌측에 도시된 트랜지스터(25)에서 대체로 L자형이다. 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 다른 개별 반도체 재료(12)는 적어도 하나의 직선 수직 단면, 예를 들어 각 쌍에서 우측에 도시된 트랜지스터(25) 각각에서 대체로 미러 L자형이다. 일 실시형태에서 그리고 나타낸 바와 같이, 바로 측방향으로 인접한 트랜지스터(25)의 쌍은 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 개별 트랜지스터(25)보다 서로로부터 측방향으로 더 이격되어 있다. 예를 들어, 단지 예로서, 이러한 트랜지스터의 각 쌍 내의 트랜지스터(25)는 14U만큼 측방향으로 이격되어 있는 것으로 나타내고, 트랜지스터(25)의 좌측 쌍은 트랜지스터(25)의 우측 쌍으로부터 18U만큼 측방향으로 이격되어 있는 것으로 나타내고 있다. "U"는 편의상 길이의 단일 "단위"를 지정하는 데 사용되며, 그 앞의 숫자 접두어는 묘사된 예의 수직 및 수평 방향에서의 이러한 단위의 수량을 표시한다. 도면은 "U"에 대하여 일정한 비율로 하는 것이다. 예시적인 단위 "U"는 1 나노미터이다. 따라서, 일부 실시형태에서 14U는 14 나노미터일 수 있고 18U는 18 나노미터일 수 있다.
대체로 L자형 또는 대체로 미러 L자형 반도체 재료(12)는 측방향 측면(15) 및 최하부(16)를 갖는 고도방향으로 연장된 스템(14)을 갖는다. 반도체 재료(12)는 또한 스템 최하부(16) 위에서 스템 측방향 측면(15)으로부터 수평으로 연장되는 베이스(17)를 갖는다. 스템(14)의 반도체 재료(12)는 상부 소스/드레인 영역(18) 및 그 아래의 채널 영역(20)을 포함한다. 트랜지스터(25)는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 스템의 반도체 재료는 채널 영역 아래에 하부 소스/드레인 영역을 포함하고; (b): 베이스의 반도체 재료는 하부 소스/드레인 영역을 포함한다. 도 1 및 도 2는 (a)를 포함하는 예시적인 실시형태를 나타내며, 나타낸 하나의 이러한 실시형태에서는 (a) 및 (b) 중 (a)만을 포함하고, 특히 스템(14)의 반도체 재료(12)는 채널 영역(20) 아래에 하부 소스/드레인 영역(22)을 포함한다.
트랜지스터(25a)를 포함하는 대안의 예시적인 실시형태 구성(8a)이 도 4에 나타나 있다. 적절한 경우에 전술한 실시형태와 유사한 숫자가 사용되며, 일부 구성 차이는 접미사 "a"로 표시된다. 트랜지스터(25a)는 (b)를 포함하고, 나타낸 하나의 이러한 실시형태에서는 (a) 및 (b) 중 (b)만을 포함하고, 특히 베이스(17)의 반도체 재료(12)는 하부 소스/드레인 영역(22a) 및 채널 영역(20a)을 포함한다. 도 5는 트랜지스터(25b)의 다른 대안의 예시적인 구성(8b)을 나타낸다. 적절한 경우에 전술한 실시형태와 유사한 숫자가 사용되며, 일부 구성 차이는 접미사 "b"로 표시된다. 도 5는 하부 소스/드레인 영역(22b)이 (a) 및 (b)를 모두 포함하며, 특히 스템(14) 및 베이스(17)의 반도체 재료(12)가 하부 소스/드레인 영역(22b)을 포함하는 예시적인 실시형태를 나타낸다.
게이트(24)(예를 들어, 금속 재료 및/또는 전도성으로 도핑된 반도체 재료)는, 예를 들어 채널 영역(20/20a)과 게이트(24) 사이에 게이트 절연체(26)(예를 들어, 이산화규소, 질화규소, 및/또는 강유전성 재료를 포함하거나, 이들로 본질적으로 이루어지거나, 또는 이들로 이루어짐)를 갖는 스템(14)의 채널 영역(20)에 동작 가능하게 측방향으로 인접한다.
상부 및 하부 소스/드레인 영역은 명확성을 위해 도면에 점조각으로 나타나 있다. 소스/드레인 영역(18/22/22a/22b) 각각은 각각의 소스/드레인 영역 내에서 전도성 증가 도펀트(conductivity-increasing dopant)의 최대 농도인 이러한 전도성 증가 도펀트를 갖는 적어도 그의 일부를 포함하고 있어, 예를 들어 이러한 부분이 전도성이 되게 한다(예를 들어, 적어도 1019 원자/㎤의 최대 도펀트 농도를 가짐). 따라서, 각 소스/드레인 영역의 전부 또는 일부만이 전도성 증가 도펀트의 이러한 최대 농도를 가질 수 있다. 소스/드레인 영역(18 및/또는 22/22a/22b)은 다른 도핑 영역(미도시), 예를 들어 할로 영역, LDD 영역 등을 포함할 수 있다. 채널 영역(20/20a)은 소스/드레인 영역에서 반대의 전도성 유형의 도펀트일 가능성이 높고, 예를 들어 채널 영역에서 1016 원자/㎤ 이하의 최대 농도에 있는 전도성 증가 도펀트로 적절하게 도핑될 수 있다. 적절한 전압이 게이트(24)에 인가되면, 전도성 채널이 채널 영역(20/20a) 내에 형성되어 전류가 상부 및 하부 소스/드레인 영역 사이에서 흐를 수 있다.
어레이(10)는 워드라인(30)(예를 들어, 금속 재료 및/또는 전도성으로 도핑된 반도체 재료)의 행(28) 및 디지트라인(34)(예를 들어, 금속 재료 및/또는 전도성으로 도핑된 반도체 재료)의 열(32)을 포함한다. 본 명세서에서 "행" 및 "열"의 사용은 각각 일련의 워드라인 및 일련의 디지트라인에 관한 것이며, 이를 따라 길이방향으로 개별 메모리 셀(85)이 어레이(10) 내에 수용된다. 행은 열과 같이 서로에 대해 직선 및/또는 곡선 및/또는 평행 및/또는 비평행일 수 있다. 또한, 행과 열은 90° 또는 하나 이상의 다른 각도로 서로에 대해 교차할 수 있다. 개별 게이트(24)는 개별 워드라인(30)의 개별 부분이다. 일 실시형태에서, 바로 측방향으로 인접한 워드라인의 쌍(예를 들어, 2개의 좌측에 도시된 워드라인(30)이 한 쌍이고 2개의 우측에 도시된 워드라인(30)이 다른 쌍임)은 바로 측방향으로 인접한 워드라인(30)의 각 쌍 내에 있는 개별 워드라인(30)(예를 들어, 14U)보다 서로로부터 측방향으로 더욱 이격되어 있다(예를 들어, 30U).
개별 열(32)의 디지트라인(34)은 어레이(10) 내의 개별 메모리 셀(85)의 트랜지스터(25/25a/25b)의 채널 영역(20/20a) 아래에, 일 실시형태에서는 바로 아래에 있고, 해당 열(32) 내의 트랜지스터(25/25a/25b)를 상호 연결한다. 채널 영역(20/20a)은 한 쌍의 대향하는 측방향 측면(36)을 개별적으로 갖는 것으로 간주될 수 있다. 워드라인(30)은 개별 행(28) 내의 디지트라인(34) 위에 있다. 워드라인(30)은 트랜지스터 채널 영역(20/20a)의 한 쌍의 측방향으로 대향하는 측면(36) 중 하나의 측면을 가로질러 측방향으로 연장되고 그 측면에 동작 가능하게 측방향으로 인접하며, 해당 행 내의 트랜지스터(25/25a/25b)를 상호 연결한다. 일 실시형태에서 그리고 나타낸 바와 같이, 해당 행(28) 내의 트랜지스터 채널 영역(20/20a)의 한 쌍의 측방향으로 대향하는 측면(36) 중 다른 측면은 해당 행(28) 내의 워드라인(30)에 동작 가능하게 측방향으로 인접하지 않고 워드라인(30) 중 임의의 다른 워드라인에 동작 가능하게 측방향으로 인접하지 않는다.
어레이(10) 내의 개별 메모리 셀(85)의 커패시터(75)는 트랜지스터(25/25a/25b) 중 하나의 트랜지스터의 상부 소스/드레인 영역(18)에 전기적으로 결합되고, 일 실시형태에서는 그에 직접 전기적으로 결합되며, 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극(40)(예를 들어, 금속 재료 및/또는 전도성으로 도핑된 반도체 재료)을 개별적으로 포함한다. 제1 커패시터 전극(40)은 측방향으로 대향하는 측면(35)을 갖는다. 일 실시형태에서 그리고 나타낸 바와 같이, 제1 커패시터 전극(40)은 상부 소스/드레인 영역(18)의 최상면(42)에 직접 대향하고, 이러한 일 실시형태에서는 상부 소스/드레인 영역 최상면(42)의 전부보다 적은 부분에 직접 대향하며, 나타낸 일 실시형태에서는 상부 소스/드레인 영역 최상면(42)의 전부 중 절반 미만에 직접 대향한다. 일 실시형태에서, 제1 커패시터 전극(40)의 최하면(43)의 절반보다 많은 부분이 상부 소스/드레인 영역 최상면(42)에 직접 대향한다.
커패시터(75)는 개별적으로 한 쌍의 측방향으로 대향하는 측면(47, 49)을 포함하는 고도방향으로 연장된 커패시터 절연체(46)(예를 들어, 이산화규소, 질화규소, 및/또는 강유전성 재료를 포함하거나, 이들로 본질적으로 이루어지거나, 또는 이들로 이루어짐)를 포함한다. 측방향으로 대향하는 측면(47, 49) 중 하나의 측면은 제1 커패시터 전극(40)의 측방향 측면(35)에 동작 가능하게 인접하며, 일 실시형태에서는 그에 직접 대향한다. 하나의 이러한 실시예에서, 서로 직접 대향하는 최상부부터 최하부까지의 커패시터 절연체의 하나의 측방향으로 대향하는 측면 및 제1 커패시터 전극(40)의 측방향 측면(35)의 적어도 대부분(일 실시형태에서는 전부)은 각각 (예를 들어, 도 1에서 분명한 바와 같이) 수평 단면에서 일직선(예를 들어, 및 수직)이다.
커패시터(75)는 개별적으로 한 쌍의 측방향으로 대향하는 측면(51, 53)을 포함하는 고도방향으로 연장된 제2 커패시터 전극(50)을 포함한다. 제2 커패시터 전극(50)의 측방향으로 대향하는 측면(51, 53) 중 하나의 측면은 커패시터 절연체(46)의 다른 측방향으로 대향하는 측면(47 또는 49)에 동작 가능하게 인접하며, 일 실시형태에서는 그에 직접 대향한다. 일 실시형태에서 그리고 나타낸 바와 같이, 어레이(10) 내의 제2 커패시터 전극(50)은 커패시터(75)의 라인(55)을 따라 수평으로 연장되는 이격된 길이방향의 세장형 라인(spaced longitudinally-elongated line)(52)이며, 각각의 제2 커패시터 전극 라인(52)은 커패시터(75)의 해당 라인(55)을 따라 길이방향으로 커패시터(75)에 의해 공유된다. 예시적인 유전체 재료(77)(도 2; 예를 들어, 이산화규소 및/또는 질화규소)는, 예를 들어 나타낸 바와 같이 다른 구성요소를 둘러싼다. 유전체 재료(77)는 다른 재료 및 구성요소의 더 나은 명확성을 위해 도 1 및 도 3에 나타내지 않는다.
일 실시형태에서, 제2 커패시터 전극 라인(52)은 개별 워드라인(30)보다 개별적으로 더 넓고, 하나의 이러한 실시형태에서는 개별적으로 두 배보다 넓고, 하나의 이러한 실시형태에서는 적어도 5배 넓고, 하나의 이러한 실시형태에서는 개별 워드라인(30)보다 5배 이하로 넓다(예를 들어, 5배를 20U 대 4U로 나타냄). 일 실시형태에서, 제2 커패시터 전극 라인(52)은 개별 디지트라인(34)보다 개별적으로 더 넓고, 하나의 이러한 실시형태에서는 개별적으로 개별 디지트라인(34)보다 2배 미만으로 넓다(예를 들어, 20U 대 12U).
일 실시형태에서, 워드라인(30)은 서로에 대해 평행하고, 제2 커패시터 전극 라인(52)은 서로에 대해 그리고 워드라인(30)에 대해 평행하다. 일 실시형태에서, 디지트라인(34)은 서로에 대해 평행하고, 제2 커패시터 전극 라인(52)은 서로에 대해 평행하고 디지트라인(34)에 대해서는 평행하지 않다. 일 실시형태에서, 제1 커패시터 전극(40)은 개별적으로 커패시터(75)의 해당 라인(55)을 따라 바로 길이방향으로 인접한 제1 커패시터 전극(40) 사이의 공간의 수평 거리(예를 들어, 8U)보다 더 큰 수평 거리(예를 들어, 24U)만큼 그들 각각의 제2 커패시터 전극 라인(52)을 따라 길이방향으로 연장된다. 일 실시형태에서, 바로 측방향으로 인접한 워드라인(30)의 개별 쌍은 개별의 제2 커패시터 전극 라인(52) 바로 아래에 있는 그의 적어도 일부를 갖는다.
일 실시형태에서 그리고 나타낸 바와 같이, 메모리 셀의 티어(tier) 내의 메모리 셀(85)은, 개별의 메모리 셀(85)이 1T-1C이고(즉, 메모리 셀이 단 하나의 트랜지스터 및 단 하나의 커패시터를 갖고 다른/추가의 동작 가능한 전자 구성요소가 없음(예를 들어, 다른 선택 디바이스 등이 없음)) 약 1.0667F2의 수평 면적을 차지하는 병진 대칭(translational symmetry)을 가지며, 여기서 "F"는 개별의 제2 커패시터 전극 라인(52), 커패시터 절연체(46), 및 제1 커패시터 전극(40)을 통해 수평으로, 측방향으로, 그리고 직각으로 취해진 메모리 셀 피치이다. 하나의 이러한 실시형태에서, 수평 면적은 1F × 1.0667F 직사각형(95)으로 경계가 정해진다(도 2). 예를 들어, 단지 예로서, 이러한 직사각형은 나타낸 바와 같이 32U × 30U일 수 있다. 또한, 단지 예로서, 반도체 재료(12), 게이트 절연체(26), 워드라인(30), 워드라인(30) 사이의 공간, 및 이러한 워드라인과 트랜지스터(25/25a/25b) 쌍 사이의 공간의 예시적인 수직 및 수평 치수가 도 2, 도 4 및 도 5에 나타나 있다. 또한, 단지 예로서 그리고 일 실시형태에서, 예시적인 디지트라인 폭(예를 들어, 12U) 및 이들 사이의 공간(예를 들어, 20U)이 도 1에 나타나 있다. 물론, 대체 치수 및 간격(들)이 하나의 이상적인 실시형태에서 약 1.0667F2의 수평 면적을 차지하는 개별 메모리 셀과 함께 사용될 수 있다.
본 발명의 실시형태는 트랜지스터의 어레이를 형성하는 방법을 포함하며, 도 1-3에 나타낸 바와 같은 것의 선행 구성에 대한 프로세싱을 나타내는 도 6 내지 도 13을 참조하여 다음에 설명된다. 선행 구성 및 재료에는 동일한 숫자가 사용되어 있다.
도 6 및 도 7을 참조하면, 측방향으로 이격되고, 고도방향으로 돌출하며, 길이방향으로 세장형인 템플릿 라인(60)이 기판(11) 위에 형성되어 있다. 템플릿 라인(60)은 부분적으로 또는 전체적으로 희생적일 수 있거나, 비희생적일 수 있다. 비희생적인 경우, 템플릿 라인(60)은 이상적으로 절연체 재료(예를 들어, 이산화규소)를 포함한다. 구성(8)은 바로 측방향으로 인접한 템플릿 라인(60) 사이에 측방향으로 있는 보이드 공간(void space)(61)을 포함하는 것으로 간주될 수 있다.
도 8을 참조하면, 반도체 재료(12)는 템플릿 라인(60)의 측벽을 따라 그리고 충전 미만(less-than-fill)의 보이드 공간(61)까지 템플릿 라인(60) 사이에 측방향으로 있는 기판(11) 위에 형성된다. 반도체 재료(12)는 수직면에 비해 수평면에 걸쳐 두께를 감소시키기 위해 증착 후에 에칭 또는 연마될 수 있다. 그럼에도 불구하고, 절연체 재료(26)는 반도체 재료(12)의 측벽을 따라, 그리고 반도체 재료(12)의 형성 후 바로 측방향으로 인접한 템플릿 라인(60) 사이에 측방향으로 있는 보이드 공간(61)의 충전 미만의 나머지 체적까지 템플릿 라인(60) 사이에 측방향으로 있는 반도체 재료(12) 위에 형성되어 있다.
도 9를 참조하면, 전도성 재료(87)는 절연체 재료(26)의 측벽을 따라, 그리고 절연체 재료(26)의 형성 후 보이드 공간(61)에서 템플릿 라인(60) 사이에 측 방향으로 있는 기판(11) 위에 형성되어 있다. 일 실시형태에서 그리고 나타낸 바와 같이, 전도성 재료(87)는 절연체 재료(26)의 형성 후 템플릿 라인(60) 사이에 측방향으로 있는 보이드 공간(61)의 충전 미만의 나머지 체적까지 형성된다.
도 9 및 도 10을 참조하면, 도 9에 나타낸 전도성 재료(87)의 측방향 중간 부분(65)이 제거되어 그로부터 바로 측방향으로 인접한 템플릿 라인(60) 사이에 있는 2개의 워드라인(30)을 형성한다. 하나의 이상적인 실시형태에서, 전도성 재료(87)의 측방향 중간 부분(65)은 마스크리스 이방성 에칭(즉, 적어도 어레이(10) 내에 마스크가 없음)에 의해 제거된다. 상부 소스/드레인 영역(18), 채널 영역(20), 및 하부 소스/드레인 영역(22)에 대한 예시적인 도핑은 프로세싱의 이 시점에, 그 이전에, 및/또는 후속적으로 나타낸 바와 같이 발생할 수 있다.
도 11 및 도 12는, 예를 들어 일 실시형태에서 절연체 재료(26) 및 반도체 재료(12)를 통해 이방성 에칭하는 동안 워드라인(30)이 마스크로서 사용되는 후속 프로세싱을 나타낸다.
도 13을 참조하면, 반도체 재료(12)는 (예를 들어, 포토리소그래피 패터닝 및 에칭에 의해) 패터닝되어 개별 워드라인(30)을 따라 길이방향으로 이격된 반도체 재료 덩어리(12)를 형성한다. 예시적인 덩어리(12)는, 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고, 이에 따라 고도방향으로 연장된 스템(14)(도 2) 및 스템(14)의 최하부(16) 위에서 스템(14)의 측방향 측면(15)으로부터 수평으로 연장되는 베이스(17)를 갖는다. 스템(14)의 반도체 재료(12)는 궁극적으로 개별 트랜지스터(25)의 상부 소스/드레인 영역(18) 및 그 아래의 채널 영역(20)을 포함한다. 이러한 트랜지스터(25)는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 스템의 반도체 재료는 개별 트랜지스터의 채널 영역 아래에 하부 소스/드레인 영역을 포함하고; (b): 베이스의 반도체 재료는 개별 트랜지스터의 하부 소스/드레인 영역을 포함한다(도 13에는 나타내지 않지만, 도 4 및 도 5에는 예로서 나타냄). 개별 워드라인(30)은 개별 트랜지스터(25)의 채널 영역(20)과 동작 가능하게 측방향으로 인접하며 해당 개별 워드라인(30)을 따라 트랜지스터(25)를 상호 연결한다.
커패시터(75)가 형성될 수 있는 예시적인 방법이 도 14 내지 도 19를 참조하여 도시되고 설명된다. 재차, 전술한 실시형태에서와 같이 선행 구성 및 재료에 대해 동일한 숫자가 사용되어 있다.
도 14를 참조하면, 재료(66)가 기판(11)(도 14에 나타내지 않음) 위에 형성되어 있다. 트렌치(67)가 제2 커패시터 전극 라인(52)의 길이방향 윤곽 및 형상에 대응하는 재료(66)로 형성되고, 트렌치(67)는 이러한 형태의 라인(52)으로 나타낸 바와 같이 적절한 전도성 재료로 충전되어 있다. 이러한 것은, 예를 들어 이러한 전도성 재료의 증착 및 적어도 재료(66)의 고도방향의 최외면까지 이러한 것을 다시 평탄화하는 것에 의해 발생할 수 있다. 재료(66)는 전적으로 희생적일 수 있고, 따라서 전도성, 반전도성, 및 절연체 재료 중 임의의 것을 포함할 수 있다. 일례는 이산화규소이다. 제2 커패시터 전극 라인(52) 및 재료(66)의 전도성 재료 아래의 기판 재료는 나타나 있지 않지만, 예를 들어 도 13에 나타낸 바와 같이 보일 수 있다.
도 15를 참조하면, 재료(66)(미도시)는 제2 커패시터 전극 라인(52)의 도시된 전도성 재료에 대해 선택적으로 제거되어 있다.
도 16을 참조하면, 커패시터 절연체(46)가 증착되고 에치백되어 있다(예를 들어, 적어도 어레이 영역(10) 내에 마스크가 없는 이방성 에칭에 의해).
도 17을 참조하면, 전도성 재료(89)가 커패시터 절연체(46)의 측벽을 따라 증착되어 있다. 그 후, 이러한 것이, 예를 들어 어레이 영역(10) 내의 재료(46)의 이방성 스페이서형 에칭(anisotropic spacer-like etching)에 의해(예를 들어, 적어도 어레이 영역(10) 내에 마스크가 없는 이방성 에칭에 의해) 대부분 수평면 위에 있는 이러한 것을 제거하기 위해 에치백되어 있다.
도 18을 참조하면, 마스킹 재료(71)가 증착되고 라인(72)으로 패터닝되어 있다.
도 19를 참조하면, 나타낸 바와 같이 제1 커패시터 전극(40)을 형성하기 위해, 예를 들어 도 1에 나타낸 구조의 상부 부분을 생성하기 위해, 전도성 재료(89)를 이방성 에칭하는 동안에 라인(72)(미도시)이 마스크로서 사용된다. 라인(72)(미도시)은 도 19에서 제거되어 있다.
구조 실시형태와 관련하여 본 명세서에 도시 및/또는 설명된 임의의 속성(들) 또는 양태(들)는 방법 실시형태에서 사용될 수 있으며 그 반대도 마찬가지이다. 피치 멀티플리케이션 원리(pitch multiplication principle)가 본 발명의 방법 양태에서 사용될 수 있다(예를 들어, 특징부(feature)는 다른 특징부가 형성되는 방법에 상관없이 이러한 다른 특징부의 측방향 두께 미만인 측방향 두께를 갖도록 다른 특징부의 측벽을 따라 형성될 수 있다).
본 문서에서 달리 지시되지 않는 한, "고도방향", "높은", "상부", "하부", "최상부", "최상부의", "최하부", "위에", "아래에", "밑에", "옆에", "위쪽" 및 "아래쪽"은 일반적으로 수직 방향을 기준으로 한다. "수평"은 주 기판 표면을 따르는 일반적인 방향(즉, 10도 이내)을 지칭하며, 제조 동안 기판이 처리되는 것에 관련될 수 있고, 수직은 일반적으로 그에 직교하는 방향이다. "정확히 수평"에 대한 언급은 주 기판 표면을 따르는 방향(즉, 그로부터의 각도가 없음)이며, 제조 동안 기판이 처리되는 것에 관련될 수 있다. 또한, 본 명세서에 사용된 "수직" 및 "수평"은 일반적으로 서로에 대해 수직한 방향이며 3차원 공간에서 기판의 배향과 무관하다. 또한, "고도방향으로 연장된" 및 "고도방향으로 연장되다(되는)"는 정확히 수평으로부터 적어도 45°만큼 각도를 이루는 방향을 지칭한다. 또한, 전계 효과 트랜지스터와 관련하여 "고도방향으로 연장된", "고도방향으로 연장되다(되는)", 수평으로 연장되다(되는), 및 수평으로 연장된은 소스/드레인 영역 사이에서 동작시 전류가 흐르는 트랜지스터의 채널 길이의 배향을 기준으로 한다. 바이폴라 접합 트랜지스터의 경우, "고도방향으로 연장되다(되는)", "고도방향으로 연장된", 수평으로 연장되다(되는), 및 수평으로 연장된은 이미터와 컬렉터 사이에서 동작시 전류가 흐르는 베이스 길이의 배향을 기준으로 한다.
또한, "바로 위에" 및 "바로 아래에"는 언급된 2개의 영역/재료/구성요소의 서로에 대한 적어도 일부의 측방향 중첩(즉, 수평)을 필요로 한다. 또한, "바로"가 선행되지 않는 "위에"의 사용은 다른 것 위에 놓인 언급된 영역/재료/구성요소의 일부가 다른 것보다 고도방향의 외측으로 놓이는 것만을 필요로 한다(즉, 언급된 2개의 영역/재료/구성요소의 임의의 측방향 중첩이 있는지 여부에 관계없음). 유사하게, "바로"가 선행되지 않는 "아래에"의 사용은 다른 것 아래에 놓인 언급된 영역/재료/구성요소의 일부가 다른 것보다 고도방향의 내측으로 놓이는 것만을 필요로 한다(즉, 언급된 2개의 영역/재료/구성요소의 임의의 측방향 중첩이 있는지 여부에 관계없음).
본 명세서에 설명된 임의의 재료, 영역 및 구조는 균질하거나 비균질할 수 있으며, 그와 무관하게, 아래에 놓인 임의의 재료 위에서 연속적이거나 불연속적일 수 있다. 또한, 달리 언급되지 않는 한, 각각의 재료는 임의의 적절한 또는 아직 개발되지 않은 기술을 사용하여 형성될 수 있고, 원자 층 증착, 화학적 기상 증착, 물리적 기상 증착, 에피택셜 성장, 확산 도핑, 및 이온 주입이 그 예시이다.
또한, "두께" 자체(앞에 방향성 형용사 없음)는 상이한 조성의 바로 인접한 재료 또는 바로 인접한 영역의 가장 가까운 표면으로부터 수직으로 주어진 재료 또는 영역을 통한 평균 직선 거리로서 정의된다. 또한, 본 명세서에 설명된 다양한 재료 또는 영역은 실질적으로 일정한 두께 또는 가변 두께일 수 있다. 두께가 가변적인 경우, 두께는 달리 지시되지 않는 한 평균 두께를 지칭하며, 이러한 재료 또는 영역은 두께가 가변적이기 때문에 소정의 최소 두께 및 소정의 최대 두께를 가질 것이다. 본 명세서에 사용된 바와 같이, "상이한 조성"은, 예를 들어 이러한 재료 또는 영역이 균질하지 않은 경우, 서로 직접 대향할 수 있는 언급된 2개의 재료 또는 영역의 해당 부분이 화학적 및/또는 물리적으로 상이할 것만을 필요로 한다. 언급된 2개의 재료 또는 영역이 서로 직접 대향하지 않는 경우, "상이한 조성"은 서로에 가장 근접한 언급된 2개의 재료 또는 영역의 해당 부분이 이러한 재료 또는 영역이 균질하지 않은 경우에 화학적 및/또는 물리적으로 상이할 것만을 필요로 한다. 본 문서에서, 재료, 영역, 또는 구조는 언급된 재료, 영역, 또는 구조가 서로에 대해 적어도 물리적으로 접촉하는 경우 다른 것에 "직접 대향한다". 대조적으로, "바로"가 선행되지 않는 "위에", "상에", "인접한", "~를 따라" 및 "~에 대향하는"은 "직접 대향하는" 뿐만 아니라 개재하는 재료(들), 영역(들), 또는 구조(들)가 언급된 재료, 영역, 또는 구조가 서로에 대해 물리적으로 접촉하지 않는 구성도 포함한다.
본 명세서에서, 영역-재료-구성요소는 정상 동작시 전류가 서로간에 지속적으로 흐를 수 있는 경우에 서로에 대해 "전기적으로 결합"되어 있고, 이러한 것이 충분히 생성될 때에 아원자 양 및/또는 음전하의 이동에 의해 주로 결합이 이루어진다. 다른 전자 구성요소는 영역-재료-구성요소 사이에 놓여 전기적으로 결합될 수 있다. 대조적으로, 영역-재료-구성요소가 "직접 전기적으로 결합된" 것이라고 지칭될 때, 직접 전기적으로 결합된 영역-재료-구성요소 사이에 개재 전자 구성요소가 없다(예를 들어, 다이오드, 트랜지스터, 저항기, 변환기, 스위치, 퓨즈 등이 없다).
또한, "금속 재료"는 원소 금속, 둘 이상의 원소 금속의 혼합물 또는 합금, 및 임의의 전도성 금속 화합물 중 임의의 하나 또는 조합이다.
결론
일부 실시형태에서, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하며, 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 열을 포함한다. 채널 영역은 개별적으로 한 쌍의 대향하는 측방향 측면을 포함한다. 개별의 행은 디지트라인 위에 워드라인을 포함한다. 워드라인은 트랜지스터 채널 영역의 한 쌍의 측방향으로 대향하는 측면 중 하나의 측면을 가로질러 측방향으로 연장되고 그 측면에 동작 가능하게 측방향으로 인접하며, 해당 행 내의 트랜지스터를 상호 연결한다. 해당 행 내의 트랜지스터 채널 영역의 한 쌍의 측방향으로 대향하는 측면 중 다른 측면은 해당 행 내의 워드라인에 동작 가능하게 측방향으로 인접하지 않고 워드라인 중 임의의 다른 워드라인에 동작 가능하게 측방향으로 인접하지 않는다. 어레이 내의 개별 메모리 셀의 커패시터는, 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역에 전기적으로 결합되고 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극을 개별적으로 포함한다. 고도방향으로 연장된 커패시터 절연체는 한 쌍의 측방향으로 대향하는 측면을 포함하고, 그 중 하나는 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접한다. 고도방향으로 연장된 제2 커패시터 전극은 한 쌍의 측방향으로 대향하는 측면을 포함하고, 그 중 하나는 커패시터 절연체의 다른 측방향으로 대향하는 측면에 동작 가능하게 인접한다. 어레이 내의 제2 커패시터 전극은 커패시터의 라인을 따라 수평으로 연장되는 이격된 길이방향의 세장형 라인이다. 개별의 제2 커패시터 전극 라인은 커패시터의 해당 라인을 따라 길이방향으로 커패시터에 의해 공유된다.
일부 실시형태에서, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하고, 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 열을 포함한다. 채널 영역은 개별적으로 한 쌍의 대향하는 측방향 측면을 포함한다. 개별의 행은 디지트라인 위에 워드라인을 포함한다. 워드라인은 트랜지스터 채널 영역의 한 쌍의 측방향으로 대향하는 측면 중 하나의 측면을 가로질러 측방향으로 연장되고 그 측면에 동작 가능하게 측방향으로 인접하며, 해당 행 내의 트랜지스터를 상호 연결한다. 해당 행 내의 트랜지스터 채널 영역의 한 쌍의 측방향으로 대향하는 측면 중 다른 측면은 해당 행 내의 워드라인에 동작 가능하게 측방향으로 인접하지 않고 워드라인 중 임의의 다른 워드라인에 동작 가능하게 측방향으로 인접하지 않는다. 어레이 내의 개별 메모리 셀의 커패시터는, 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역의 최상면에 직접 대향하고 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극을 개별적으로 포함한다. 제1 커패시터 전극은 상부 소스/드레인 영역의 최상면의 전부 미만(less-than-all)에 직접 대향한다. 고도방향으로 연장된 커패시터 절연체는 한 쌍의 측방향으로 대향하는 측면을 포함하고, 그 중 하나는 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접한다. 고도방향으로 연장된 제2 커패시터 전극은 한 쌍의 측방향으로 대향하는 측면을 포함하고, 그 중 하나는 커패시터 절연체의 다른 측방향으로 대향하는 측면에 동작 가능하게 인접한다.
일부 실시형태에서, 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하고, 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 열을 포함한다. 개별의 행은 디지트라인 위에 워드라인을 포함한다. 워드라인은 트랜지스터 채널 영역의 측방향 측면을 가로질러 측방향으로 연장되고 그 측면에 동작 가능하게 측방향으로 인접하며, 해당 행 내의 트랜지스터를 상호 연결한다. 어레이 내의 개별 메모리 셀의 커패시터는, 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역에 전기적으로 결합되고 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극을 개별적으로 포함한다. 고도방향으로 연장된 커패시터 절연체는 한 쌍의 측방향으로 대향하는 측면을 포함하고, 그 중 하나는 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접한다. 고도방향으로 연장된 제2 커패시터 전극은 한 쌍의 측방향으로 대향하는 측면을 포함한다. 제2 커패시터 전극의 측방향으로 대향하는 측면 중 하나의 측면은 커패시터 절연체의 다른 측방향으로 대향하는 측면과 동작 가능하게 인접한다. 어레이 내의 제2 커패시터 전극은 커패시터의 라인을 따라 수평으로 연장되는 이격된 길이방향의 세장형 라인이다. 개별의 제2 커패시터 전극 라인은 커패시터의 해당 라인을 따라 길이방향으로 커패시터에 의해 공유된다. 바로 측방향으로 인접한 워드라인의 개별 쌍은 개별의 제2 커패시터 전극 라인 바로 아래에 있는 그의 적어도 일부를 갖는다.
일부 실시형태에서, 트랜지스터는, 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고 이에 따라 고도방향으로 연장된 스템 및 스템의 최하부 위에서 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 갖는 반도체 재료를 포함한다. 스템의 반도체 재료는 상부 소스/드레인 영역 및 그 아래의 채널 영역을 포함한다. 트랜지스터는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 스템의 반도체 재료는 채널 영역 아래에 하부 소스/드레인 영역을 포함하고; (b): 베이스의 반도체 재료는 하부 소스/드레인 영역을 포함한다. 게이트는 스템의 채널 영역에 동작 가능하게 측방향으로 인접한다.
일부 실시형태에서, 트랜지스터의 어레이를 형성하는 방법은 기판 위에 측방향으로 이격되고, 고도방향으로 돌출하며, 길이방향으로 세장형인 템플릿 라인을 형성하는 단계를 포함한다. 반도체 재료는 템플릿 라인의 측벽을 따라, 그리고 바로 측방향으로 인접한 템플릿 라인 사이에 측방향으로 있는 충전 미만의 보이드 공간까지 템플릿 라인 사이에 측방향으로 있는 기판 위에 형성된다. 절연체 재료는 반도체 재료의 측벽을 따라, 그리고 반도체 재료의 형성 후 바로 측방향으로 인접한 템플릿 라인 사이에 측방향으로 있는 보이드 공간의 충전 미만의 나머지 체적까지 템플릿 라인 사이에 측방향으로 있는 반도체 재료 위에 형성된다. 전도성 재료는 절연체 재료의 측벽을 따라, 그리고 절연체 재료의 형성 후 바로 측방향으로 인접한 템플릿 라인 사이에 측방향으로 있는 보이드 공간의 템플릿 라인 사이에 측방향으로 있는 절연체 재료 위에 형성된다. 전도성 재료의 측방향 중간 부분이 제거되어 그로부터 바로 측방향으로 인접한 템플릿 라인 사이에 있는 2개의 워드라인을 형성한다. 반도체 재료는 개별의 워드라인을 따라 길이방향으로 이격된 반도체 재료 덩어리를 형성하도록 패터닝된다. 덩어리는, 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고, 이에 따라 고도방향으로 연장된 스템 및 스템의 최하부 위에서 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 갖는다. 스템의 반도체 재료는 궁극적으로 개별 트랜지스터의 상부 소스/드레인 영역 및 그 아래의 채널 영역을 포함한다. 트랜지스터는 (a) 및 (b) 중 적어도 하나를 포함하고, 여기서 (a): 스템의 반도체 재료는 개별 트랜지스터의 채널 영역 아래에 하부 소스/드레인 영역을 포함하고; (b): 베이스의 반도체 재료는 개별 트랜지스터의 하부 소스/드레인 영역을 포함한다. 개별 워드라인은 개별 트랜지스터의 채널 영역에 동작 가능하게 측방향으로 인접하며 해당 개별 워드라인을 따라 트랜지스터를 상호 연결한다.

Claims (40)

  1. 커패시터 및 고도방향으로 연장된 트랜지스터(elevationally-extending transistor)를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하고, 상기 어레이는,
    상기 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 상기 열 - 상기 채널 영역은 한 쌍의 대향하는 측방향 측면을 개별적으로 포함함 -;
    상기 디지트라인 위에 워드라인을 포함하는 개별의 상기 행 - 상기 워드라인은 상기 트랜지스터 채널 영역의 상기 한 쌍의 측방향으로 대향하는 측면 중 하나의 측면을 가로질러 측방향으로 연장되고 그에 동작 가능하게 측방향으로 인접하며 해당 행 내의 트랜지스터를 상호 연결하고, 해당 행 내의 상기 트랜지스터 채널 영역의 상기 한 쌍의 측방향으로 대향하는 측면 중 다른 측면은 상기 워드라인 중 임의의 다른 워드라인에 동작 가능하게 측방향으로 인접하지 않음 -; 및
    상기 어레이 내의 상기 개별 메모리 셀의 커패시터를 포함하고, 상기 커패시터는 개별적으로,
    상기 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역에 전기적으로 결합되고 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극;
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 커패시터 - 상기 커패시터 절연체의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접함 -; 및
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 제2 커패시터 전극을 포함하며, 상기 제2 커패시터 전극의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 커패시터 절연체의 상기 다른 측방향으로 대향하는 측면에 동작 가능하게 인접하며, 상기 어레이 내의 상기 제2 커패시터 전극은 상기 커패시터의 라인을 따라 수평으로 연장되는 이격된 길이방향의 세장형 라인이며, 개별의 상기 제2 커패시터 전극 라인은 커패시터의 해당 라인을 따라 길이방향으로 커패시터에 의해 공유되는, 어레이.
  2. 제1항에 있어서, 상기 커패시터 절연체의 상기 하나의 측방향으로 대향하는 측면은 상기 제1 커패시터 전극의 상기 측방향 측면에 직접 대향하며, 서로 직접 대향하는 최상부부터 최하부까지의 상기 커패시터 절연체의 상기 하나의 측방향으로 대향하는 측면 및 상기 제1 커패시터 전극의 상기 측방향 측면의 적어도 대부분은 각각 수평 단면에서 일직선인, 어레이.
  3. 제2항에 있어서, 서로 직접 대향하는 최상부부터 최하부까지의 상기 커패시터 절연체의 상기 하나의 측방향으로 대향하는 측면 및 상기 제1 커패시터 전극의 상기 측방향 측면의 전부는 각각 수평 단면에서 옆으로(side-to-side) 일직선 형태인, 어레이.
  4. 제1항에 있어서, 상기 제1 커패시터 전극은 상기 상부 소스/드레인 영역의 최상면에 직접 대향하고, 상기 제1 커패시터 전극은 상기 상부 소스/드레인 영역 최상면의 전부 미만(less-than-all)에 직접 대향하는, 어레이.
  5. 제1항에 있어서, 상기 제1 커패시터 전극은 개별적으로 상기 커패시터의 해당 라인을 따라 바로 길이방향으로 인접한 상기 제1 커패시터 전극 사이의 공간의 수평 거리보다 더 큰 수평 거리만큼 그들 각각의 제2 커패시터 전극 라인을 따라 길이방향으로 연장되는, 어레이.
  6. 제1항에 있어서, 상기 워드라인은 서로에 대해 평행하고, 상기 제2 커패시터 전극 라인은 서로에 대해 그리고 상기 워드라인에 대해 평행한, 어레이.
  7. 제1항에 있어서, 상기 디지트라인은 서로에 대해 평행하고, 상기 제2 커패시터 전극 라인은 서로에 대해 평행하고 상기 디지트라인에 대해 평행하지 않은, 어레이.
  8. 제1항에 있어서, 상기 메모리 셀의 티어 내의 메모리 셀은 개별의 상기 메모리 셀이 1T-1C이고 약 1.0667F2의 수평 면적을 차지하는 병진 대칭(translational symmetry)을 가지며, 여기서 "F"는 개별의 상기 제2 커패시터 전극 라인, 상기 커패시터 절연체, 및 상기 제1 커패시터 전극을 통해 수평으로, 측방향으로, 그리고 직각으로 취해진 메모리 셀 피치인, 어레이.
  9. 제8항에 있어서, 상기 수평 면적은 1F × 1.0667F 직사각형에 의해 수평으로 경계가 정해지는, 어레이.
  10. 제1항에 있어서, 바로 측방향으로 인접한 상기 워드라인의 개별 쌍은 상기 개별의 제2 커패시터 전극 라인 바로 아래에 있는 그의 적어도 일부를 갖는, 어레이.
  11. 제10항에 있어서, 상기 바로 측방향으로 인접한 워드라인의 상기 쌍은 상기 바로 측방향으로 인접한 워드라인의 각 쌍 내의 개별의 상기 워드라인보다 서로로부터 측방향으로 더 이격되어 있는, 어레이.
  12. 제1항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 워드라인보다 더 넓은, 어레이.
  13. 제12항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 워드라인보다 2배를 초과하여 더 넓은, 어레이.
  14. 제13항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 워드라인보다 적어도 5배 더 넓은, 어레이.
  15. 제13항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 워드라인보다 적어도 5배 미만으로 더 넓은, 방법.
  16. 제1항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 디지트라인보다 더 넓은, 어레이.
  17. 제16항에 있어서, 상기 제2 커패시터 전극 라인은 개별적으로 상기 개별 디지트라인보다 2배 미만으로 더 넓은, 어레이.
  18. 제1항에 있어서, 상기 커패시터 절연체는 강유전성인, 어레이.
  19. 제1항에 있어서, 상기 트랜지스터는 개별적으로,
    적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고 이에 따라 고도방향으로 연장된 스템 및 상기 스템의 최하부 위에서 상기 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 갖는 반도체 재료 - 상기 스템의 상기 반도체 재료는 개별의 상기 상부 소스/드레인 영역 및 상기 개별의 상부 소스/드레인 영역 아래의 개별의 채널 영역을 포함함 -;
    (a) 및 (b) 중 적어도 하나 - 여기서
    (a): 상기 스템의 상기 반도체 재료는 상기 채널 영역 아래에 하부 소스/드레인 영역을 포함하고;
    (b): 상기 베이스의 상기 반도체 재료는 하부 소스/드레인 영역을 포함함 -; 및
    상기 스템의 상기 채널 영역에 동작 가능하게 측방향으로 인접한 게이트를 포함하고, 개별의 상기 게이트는 개별의 상기 워드라인의 개별 부분인, 어레이.
  20. 제19항에 있어서, 바로 측방향으로 인접한 트랜지스터의 개별 쌍을 포함하고, 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 하나의 개별 반도체 재료는 상기 적어도 하나의 직선 수직 단면에서 대체로 L자형이며, 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 다른 개별 반도체 재료는 상기 적어도 하나의 직선 수직 단면에서 대체로 미러 L자형인, 어레이.
  21. 제20항에 있어서, 상기 바로 측방향으로 인접한 트랜지스터의 상기 쌍은 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 개별의 상기 트랜지스터보다 서로로부터 측방향으로 더 이격되어 있는, 어레이.
  22. 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하고, 상기 어레이는,
    상기 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 상기 열 - 상기 채널 영역은 한 쌍의 대향하는 측방향 측면을 개별적으로 포함함 -;
    상기 디지트라인 위에 워드라인을 포함하는 개별의 상기 행 - 상기 워드라인은 상기 트랜지스터 채널 영역의 상기 한 쌍의 측방향으로 대향하는 측면 중 하나의 측면을 가로질러 측방향으로 연장되고 그에 동작 가능하게 측방향으로 인접하며 해당 행 내의 트랜지스터를 상호 연결하고, 해당 행 내의 상기 트랜지스터 채널 영역의 상기 한 쌍의 측방향으로 대향하는 측면 중 다른 측면은 상기 워드라인 중 임의의 다른 워드라인에 동작 가능하게 측방향으로 인접하지 않음 -; 및
    상기 어레이 내의 상기 개별 메모리 셀의 커패시터를 포함하고, 상기 커패시터는 개별적으로,
    상기 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역의 최상면에 직접 대향하고 그로부터 고도방향의 상방으로 연장되며, 상기 상부 소스/드레인 영역의 상기 최상면의 전부 미만에 직접 대향하는 제1 커패시터 전극;
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 커패시터 - 상기 커패시터 절연체의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접함 -; 및
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 제2 커패시터 전극을 포함하며, 상기 제2 커패시터 전극의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 커패시터 절연체의 상기 다른 측방향으로 대향하는 측면에 동작 가능하게 인접하는, 어레이.
  23. 제22항에 있어서, 상기 제1 커패시터 전극은 상기 상부 소스/드레인 영역 최상면의 전부 중 절반 미만에 직접 대향하는, 어레이.
  24. 제22항에 있어서, 상기 제1 커패시터 전극의 최하면의 절반보다 많은 부분이 상기 상부 소스/드레인 영역 최상면에 직접 대향하는, 어레이.
  25. 제22항에 있어서, 상기 메모리 셀의 티어 내의 메모리 셀은 개별의 상기 메모리 셀이 1T-1C이고 약 1.0667F2의 수평 면적을 차지하는 병진 대칭을 가지며, 여기서 "F"는 개별의 상기 제2 커패시터 전극 라인, 상기 커패시터 절연체, 및 상기 제1 커패시터 전극을 통해 수평으로, 측방향으로, 그리고 직각으로 취해진 메모리 셀 피치인, 어레이.
  26. 제25항에 있어서, 상기 수평 면적은 1F × 1.0667F 직사각형에 의해 수평으로 경계가 정해지는, 어레이.
  27. 커패시터 및 고도방향으로 연장된 트랜지스터를 개별적으로 포함하는 메모리 셀의 어레이로서, 상기 어레이는 워드라인의 행 및 디지트라인의 열을 포함하고, 상기 어레이는,
    상기 어레이 내의 개별 메모리 셀의 고도방향으로 연장된 트랜지스터의 채널 영역 아래에 디지트라인을 포함하고 해당 열 내의 트랜지스터를 상호 연결하는 개별의 상기 열;
    상기 디지트라인 위에 워드라인을 포함하는 개별의 상기 행 - 상기 워드라인은 상기 트랜지스터 채널 영역의 측방향 측면을 가로질러 측방향으로 연장되고 그 측면에 동작 가능하게 측방향으로 인접하며 해당 행 내의 트랜지스터를 상호 연결함 -;
    상기 어레이 내의 상기 개별 메모리 셀의 커패시터로서,
    상기 트랜지스터 중 하나의 트랜지스터의 상부 소스/드레인 영역에 전기적으로 결합되고 그로부터 고도방향의 상방으로 연장되는 제1 커패시터 전극;
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 커패시터 - 상기 커패시터 절연체의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 제1 커패시터 전극의 측방향 측면에 동작 가능하게 인접함 -; 및
    한 쌍의 측방향으로 대향하는 측면을 포함하는 고도방향으로 연장된 제2 커패시터 전극 - 상기 제2 커패시터 전극의 상기 측방향으로 대향하는 측면 중 하나의 측면은 상기 커패시터 절연체의 상기 다른 측방향으로 대향하는 측면에 동작 가능하게 인접하며, 상기 어레이 내의 상기 제2 커패시터 전극은 상기 커패시터의 라인을 따라 수평으로 연장되는 이격된 길이방향의 세장형 라인이며, 개별의 상기 제2 커패시터 전극 라인은 커패시터의 해당 라인을 따라 길이방향으로 커패시터에 의해 공유됨 -을 개별적으로 포함하는, 상기 커패시터; 및
    상기 개별의 제2 커패시터 전극 라인 바로 아래에 있는 그의 적어도 일부를 갖는 상기 워드라인의 바로 측방향으로 인접한 워드라인의 개별 쌍을 포함하는, 어레이.
  28. 제27항에 있어서, 상기 바로 측방향으로 인접한 워드라인의 상기 쌍은 상기 바로 측방향으로 인접한 워드라인의 각 쌍 내의 개별의 상기 워드라인보다 서로로부터 측방향으로 더 이격되어 있는, 어레이.
  29. 제27항에 있어서, 상기 메모리 셀의 티어 내의 메모리 셀은 개별의 상기 메모리 셀이 1T-1C이고 약 1.0667F2의 수평 면적을 차지하는 병진 대칭을 가지며, 여기서 "F"는 개별의 상기 제2 커패시터 전극 라인, 상기 커패시터 절연체, 및 상기 제1 커패시터 전극을 통해 수평으로, 측방향으로, 그리고 직각으로 취해진 메모리 셀 피치인, 어레이.
  30. 제29항에 있어서, 상기 수평 면적은 1F × 1.0667F 직사각형에 의해 수평으로 경계가 정해지는, 어레이.
  31. 트랜지스터로서,
    적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고 이에 따라 고도방향으로 연장된 스템 및 상기 스템의 최하부 위에서 상기 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 갖는 반도체 재료 - 상기 스템의 상기 반도체 재료는 상부 소스/드레인 영역 및 그 아래의 채널 영역을 포함함 -;
    (a) 및 (b) 중 적어도 하나 - 여기서
    (a): 상기 스템의 상기 반도체 재료는 상기 채널 영역 아래에 하부 소스/드레인 영역을 포함함; 및
    (b): 상기 베이스의 상기 반도체 재료는 하부 소스/드레인 영역을 포함함 -; 및
    상기 스템의 상기 채널 영역에 작동 가능하게 측 방향으로 인접한 게이트를 포함하는, 트랜지스터.
  32. 제31항에 있어서, (a)를 포함하는, 트랜지스터.
  33. 제32항에 있어서, (a) 및 (b) 중 (a)만을 포함하는, 트랜지스터.
  34. 제31항에 있어서, (b)를 포함하는, 트랜지스터.
  35. 제34항에 있어서, (a) 및 (b) 중 (b)만을 포함하는, 트랜지스터.
  36. 제31항에 있어서, (a) 및 (b)를 포함하는, 트랜지스터.
  37. 제31항의 상기 트랜지스터의 어레이로서, 개별의 상기 게이트는 해당하는 개별 워드라인을 따라 개별의 상기 트랜지스터를 상호 연결하는 개별 워드라인의 개별 부분인, 어레이.
  38. 제37항에 있어서, 바로 측방향으로 인접한 트랜지스터의 개별 쌍을 포함하고, 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 개별의 상기 반도체 재료 중 하나는 상기 적어도 하나의 직선 수직 단면에서 대체로 L자형이며, 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 다른 개별 반도체 재료는 상기 적어도 하나의 직선 수직 단면에서 대체로 미러 L자형인, 어레이.
  39. 제38항에 있어서, 상기 바로 측방향으로 인접한 트랜지스터의 상기 쌍은 상기 바로 측방향으로 인접한 트랜지스터의 각 쌍 내의 개별의 상기 트랜지스터보다 서로로부터 측방향으로 더 이격되어 있는, 어레이.
  40. 트랜지스터의 어레이를 형성하는 방법으로서,
    기판 위에 측방향으로 이격되고, 고도방향으로 돌출하며, 길이방향으로 세장형인 템플릿 라인을 형성하는 단계;
    상기 템플릿 라인의 측벽을 따라, 그리고 바로 측방향으로 인접한 상기 템플릿 라인 사이에 측방향으로 있는 충전 미만의 보이드 공간까지 상기 템플릿 라인 사이에 측방향으로 있는 상기 기판 위에 반도체 재료를 형성하는 단계;
    상기 반도체 재료의 측벽을 따라, 그리고 상기 반도체 재료의 형성 후 상기 바로 측방향으로 인접한 템플릿 라인 사이에 측방향으로 있는 상기 보이드 공간의 충전 미만의 나머지 체적까지 상기 템플릿 라인 사이에 측방향으로 있는 상기 반도체 재료 위에 절연체 재료를 형성하는 단계;
    상기 절연체 재료의 측벽을 따라, 그리고 상기 절연체 재료의 형성 후 상기 바로 측방향으로 인접한 템플릿 라인 사이에 측방향으로 있는 상기 보이드 공간의 상기 템플릿 라인 사이에 측방향으로 있는 상기 절연체 재료 위에 전도성 재료를 형성하는 단계;
    상기 전도성 재료의 측방향 중간 부분을 제거하여 그로부터 상기 바로 측방향으로 인접한 템플릿 라인 사이에 있는 2개의 워드라인을 형성하는 단계; 및
    상기 반도체 재료를 패터닝하여 개별의 상기 워드라인을 따라 길이방향으로 이격된 반도체 재료 덩어리를 형성하는 단계를 포함하고, 상기 덩어리는 적어도 하나의 직선 수직 단면에서 대체로 L자형 또는 대체로 미러 L자형이고 이에 따라 고도방향으로 연장된 스템 및 상기 스템의 최하부 위에서 상기 스템의 측방향 측면으로부터 수평으로 연장되는 베이스를 가지며, 상기 스템의 상기 반도체 재료는 궁극적으로 개별 트랜지스터의 상부 소스/드레인 영역 및 그 아래의 채널 영역을 포함하고;
    (a) 및 (b) 중 적어도 하나, 여기서
    (a): 상기 스템의 상기 반도체 재료는 상기 개별 트랜지스터의 상기 채널 영역 아래에 하부 소스/드레인 영역을 포함하고;
    (b): 상기 베이스의 상기 반도체 재료는 상기 개별 트랜지스터의 하부 소스/드레인 영역을 포함하며;
    상기 개별 워드라인은 상기 개별 트랜지스터의 상기 채널 영역에 동작 가능하게 측방향으로 인접하며 해당 개별 워드라인을 따라 상기 트랜지스터를 상호 연결하는, 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10431695B2 (en) 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) * 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
CN111863814A (zh) * 2019-04-24 2020-10-30 王振志 动态随机存取存储器元件及其制造方法
US11672128B2 (en) 2020-07-20 2023-06-06 Micron Technology, Inc. Methods of incorporating leaker devices into capacitor configurations to reduce cell disturb, and capacitor configurations incorporating leaker devices
KR20220043981A (ko) 2020-09-28 2022-04-06 삼성전자주식회사 반도체 메모리 장치
KR20220111772A (ko) * 2021-02-01 2022-08-10 삼성전자주식회사 반도체 메모리 장치
US11706927B2 (en) 2021-03-02 2023-07-18 Micron Technology, Inc. Memory devices and methods of forming memory devices
CN113506738A (zh) * 2021-04-20 2021-10-15 芯盟科技有限公司 T型双沟道晶体管及制造方法、半导体器件及制造方法
WO2022222310A1 (zh) * 2021-04-20 2022-10-27 芯盟科技有限公司 晶体管及其制造方法、半导体器件及其制造方法
CN113506736B (zh) * 2021-04-20 2024-03-19 芯盟科技有限公司 L型晶体管及其制造方法、半导体器件及其制造方法
CN113506737B (zh) * 2021-04-20 2023-07-14 芯盟科技有限公司 柱形晶体管及其制造方法、半导体器件及其制造方法
WO2022222060A1 (en) * 2021-04-21 2022-10-27 Wuxi Petabyte Technologies Co., Ltd. Ferroelectric memory device and method for forming same
US11695072B2 (en) 2021-07-09 2023-07-04 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
US20230014289A1 (en) * 2021-07-19 2023-01-19 Micron Technology, Inc. Integrated Assemblies and Methods of Forming Integrated Assemblies
US11917834B2 (en) 2021-07-20 2024-02-27 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
KR20230026602A (ko) * 2021-08-17 2023-02-27 삼성전자주식회사 반도체 메모리 장치
CN116981246A (zh) * 2022-04-15 2023-10-31 华为技术有限公司 存储阵列及存储阵列的制备方法
KR20230154692A (ko) * 2022-05-02 2023-11-09 삼성전자주식회사 반도체 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336917A (en) * 1991-12-06 1994-08-09 Kabushiki Kaisha Toshiba Dynamic memory cell using hollow post shape channel thin-film transistor
US5874757A (en) * 1996-08-16 1999-02-23 United Microelectronics Corporation Dual-packed capacitor DRAM cell structure
JP2011014909A (ja) * 2009-07-01 2011-01-20 Barbara Zanderighi 自己整列式縦ヒータと低抵抗率界面を備えた相変化メモリセル

Family Cites Families (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5266512A (en) 1991-10-23 1993-11-30 Motorola, Inc. Method for forming a nested surface capacitor
US5208172A (en) 1992-03-02 1993-05-04 Motorola, Inc. Method for forming a raised vertical transistor
US5256588A (en) 1992-03-23 1993-10-26 Motorola, Inc. Method for forming a transistor and a capacitor for use in a vertically stacked dynamic random access memory cell
JPH06125058A (ja) * 1992-10-12 1994-05-06 Olympus Optical Co Ltd 強誘電体膜を有する半導体メモリ装置
TW427012B (en) 1996-08-16 2001-03-21 United Microelectronics Corp The manufacturing method of double-combined capacitor DRAM cells
JPH10242410A (ja) 1996-12-26 1998-09-11 Sony Corp 半導体メモリセル及びその作製方法
US6297989B1 (en) * 1999-02-26 2001-10-02 Micron Technology, Inc. Applications for non-volatile memory cells
US6277687B1 (en) 1999-06-01 2001-08-21 Micron Technology, Inc. Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry
US6365453B1 (en) 1999-06-16 2002-04-02 Micron Technology, Inc. Method and structure for reducing contact aspect ratios
JP4083975B2 (ja) 2000-12-11 2008-04-30 株式会社ルネサステクノロジ 半導体装置
US6531727B2 (en) 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
US6437401B1 (en) 2001-04-03 2002-08-20 Infineon Technologies Ag Structure and method for improved isolation in trench storage cells
JP2002318598A (ja) 2001-04-20 2002-10-31 Toshiba Corp 情報再生装置、情報再生方法、情報記録媒体、情報記録装置、情報記録方法、および情報記録プログラム
US6503796B1 (en) * 2001-07-16 2003-01-07 Taiwan Semiconductor Manufacturing Company Method and structure for a top plate design for making capacitor-top-plate to bit-line-contact overlay margin
JP2003030999A (ja) 2001-07-18 2003-01-31 Mitsubishi Electric Corp 半導体記憶装置
US6737316B2 (en) 2001-10-30 2004-05-18 Promos Technologies Inc. Method of forming a deep trench DRAM cell
ITMI20020673A1 (it) 2002-03-29 2003-09-29 St Microelectronics Srl Metodo e relativo circuito di accesso a locazioni di una memoria ferroelettrica
US6710391B2 (en) 2002-06-26 2004-03-23 Texas Instruments Incorporated Integrated DRAM process/structure using contact pillars
US6853025B2 (en) 2003-02-20 2005-02-08 Infineon Technologies Aktiengesellschaft Trench capacitor with buried strap
US6893911B2 (en) 2003-03-16 2005-05-17 Infineon Technologies Aktiengesellschaft Process integration for integrated circuits
TW594935B (en) 2003-05-23 2004-06-21 Nanya Technology Corp Method for manufacturing a memory device with vertical transistors and deep trench capacitors to prevent merging of buried strap out-diffusion regions
US6777777B1 (en) 2003-05-28 2004-08-17 Newport Fab, Llc High density composite MIM capacitor with flexible routing in semiconductor dies
KR100818267B1 (ko) 2003-10-27 2008-03-31 삼성전자주식회사 커패시터, 이를 구비한 반도체 소자 및 그 제조 방법
US7372091B2 (en) 2004-01-27 2008-05-13 Micron Technology, Inc. Selective epitaxy vertical integrated circuit components
US7518182B2 (en) * 2004-07-20 2009-04-14 Micron Technology, Inc. DRAM layout with vertical FETs and method of formation
US7285812B2 (en) 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
DE102004043856A1 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzellenanordnung und Speicherzellenanordnung
US7442609B2 (en) 2004-09-10 2008-10-28 Infineon Technologies Ag Method of manufacturing a transistor and a method of forming a memory device with isolation trenches
US7763513B2 (en) 2005-09-09 2010-07-27 Qimonda Ag Integrated circuit device and method of manufacture
KR100833182B1 (ko) 2005-11-17 2008-05-28 삼성전자주식회사 수직채널 트랜지스터를 구비한 반도체 메모리장치 및 그제조 방법
US7772632B2 (en) 2006-08-21 2010-08-10 Micron Technology, Inc. Memory arrays and methods of fabricating memory arrays
US7956387B2 (en) 2006-09-08 2011-06-07 Qimonda Ag Transistor and memory cell array
US7859050B2 (en) 2007-01-22 2010-12-28 Micron Technology, Inc. Memory having a vertical access device
JP2008182083A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体記憶装置及びその製造方法
JP5613363B2 (ja) 2007-09-20 2014-10-22 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びその製造方法
US7851356B2 (en) * 2007-09-28 2010-12-14 Qimonda Ag Integrated circuit and methods of manufacturing the same
US7829410B2 (en) 2007-11-26 2010-11-09 Micron Technology, Inc. Methods of forming capacitors, and methods of forming DRAM arrays
WO2009096001A1 (ja) 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US8059471B2 (en) 2008-02-12 2011-11-15 Chip Memory Technology Inc. Method and apparatus of operating a non-volatile DRAM
US20100090263A1 (en) * 2008-10-10 2010-04-15 Qimonda Ag Memory devices including semiconductor pillars
KR20100062609A (ko) 2008-12-02 2010-06-10 삼성전자주식회사 전기적 기계적 소자, 이를 포함하는 메모리 소자 및 이의 제조 방법
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US9202921B2 (en) 2010-03-30 2015-12-01 Nanya Technology Corp. Semiconductor device and method of making the same
KR101057746B1 (ko) 2010-04-12 2011-08-19 매그나칩 반도체 유한회사 비휘발성 메모리 장치 및 그 제조방법
US8698306B2 (en) 2010-05-20 2014-04-15 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate contact opening
US8603890B2 (en) 2010-06-19 2013-12-10 Sandisk Technologies Inc. Air gap isolation in non-volatile memory
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
KR101154006B1 (ko) 2010-11-08 2012-06-07 에스케이하이닉스 주식회사 매몰 정션을 포함하는 수직형 트랜지스터 및 형성 방법
TWI415247B (zh) 2010-12-15 2013-11-11 Powerchip Technology Corp 具有垂直通道電晶體的動態隨機存取記憶胞及陣列
KR20120069258A (ko) 2010-12-20 2012-06-28 에스케이하이닉스 주식회사 반도체 소자의 수직형 메모리 셀
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
KR101883668B1 (ko) 2011-03-08 2018-08-01 삼성전자주식회사 금속성 스토리지 노드를 구비한 반도체 소자 제조방법.
US8933491B2 (en) 2011-03-29 2015-01-13 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of vertically stacked tiers of memory cells
US8530312B2 (en) 2011-08-08 2013-09-10 Micron Technology, Inc. Vertical devices and methods of forming
US9401363B2 (en) 2011-08-23 2016-07-26 Micron Technology, Inc. Vertical transistor devices, memory arrays, and methods of forming vertical transistor devices
US8633564B2 (en) 2011-12-02 2014-01-21 Micron Technology, Inc. Semicondutor isolation structure
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
KR20130103942A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 무접합 수직 게이트 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
TWI479608B (zh) * 2012-03-14 2015-04-01 Rexchip Electronics Corp Semiconductor element and method for manufacturing semiconductor element
KR20130106159A (ko) * 2012-03-19 2013-09-27 에스케이하이닉스 주식회사 매립비트라인을 구비한 반도체장치 및 제조 방법
JP6100071B2 (ja) 2012-04-30 2017-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI443779B (zh) * 2012-05-14 2014-07-01 Rexchip Electronics Corp 半導體元件及其製造方法
US9023723B2 (en) 2012-05-31 2015-05-05 Applied Materials, Inc. Method of fabricating a gate-all-around word line for a vertical channel DRAM
US9240548B2 (en) * 2012-05-31 2016-01-19 Micron Technology, Inc. Memory arrays and methods of forming an array of memory cells
US9006810B2 (en) 2012-06-07 2015-04-14 International Business Machines Corporation DRAM with a nanowire access transistor
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
US20140231914A1 (en) 2013-02-19 2014-08-21 Applied Materials, Inc. Fin field effect transistor fabricated with hollow replacement channel
US9337210B2 (en) 2013-08-12 2016-05-10 Micron Technology, Inc. Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors
KR102085523B1 (ko) 2013-10-02 2020-03-06 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9076686B1 (en) 2014-01-10 2015-07-07 Micron Technology, Inc. Field effect transistor constructions and memory arrays
KR102185547B1 (ko) 2014-01-22 2020-12-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
WO2015117222A1 (en) 2014-02-05 2015-08-13 Conversant Intellectual Property Management Inc. A dram memory device with manufacturable capacitor
US10128327B2 (en) 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
KR102193685B1 (ko) 2014-05-02 2020-12-21 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102254183B1 (ko) 2014-09-05 2021-05-24 삼성전자주식회사 디커플링 구조체 및 이를 구비하는 반도체 장치
US9397094B2 (en) * 2014-09-25 2016-07-19 International Business Machines Corporation Semiconductor structure with an L-shaped bottom plate
US9711524B2 (en) 2015-01-13 2017-07-18 Sandisk Technologies Llc Three-dimensional memory device containing plural select gate transistors having different characteristics and method of making thereof
KR102400184B1 (ko) 2015-03-17 2022-05-20 삼성전자주식회사 3차원 반도체 메모리 장치 및 이의 제조 방법
US9853211B2 (en) 2015-07-24 2017-12-26 Micron Technology, Inc. Array of cross point memory cells individually comprising a select device and a programmable device
WO2018044458A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory arrays
US10355002B2 (en) * 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
KR20180036879A (ko) 2016-09-30 2018-04-10 삼성전자주식회사 정렬 키를 포함하는 반도체 소자
US9761580B1 (en) 2016-11-01 2017-09-12 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10014305B2 (en) 2016-11-01 2018-07-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US10062745B2 (en) * 2017-01-09 2018-08-28 Micron Technology, Inc. Methods of forming an array of capacitors, methods of forming an array of memory cells individually comprising a capacitor and a transistor, arrays of capacitors, and arrays of memory cells individually comprising a capacitor and a transistor
US9935114B1 (en) 2017-01-10 2018-04-03 Micron Technology, Inc. Methods of forming an array comprising pairs of vertically opposed capacitors and arrays comprising pairs of vertically opposed capacitors
US9837420B1 (en) 2017-01-10 2017-12-05 Micron Technology, Inc. Arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, methods of forming a tier of an array of memory cells, and methods of forming an array of memory cells individually comprising a capacitor and an elevationally-extending transistor
US9842839B1 (en) 2017-01-12 2017-12-12 Micron Technology, Inc. Memory cell, an array of memory cells individually comprising a capacitor and a transistor with the array comprising rows of access lines and columns of digit lines, a 2T-1C memory cell, and methods of forming an array of capacitors and access transistors there-above
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5336917A (en) * 1991-12-06 1994-08-09 Kabushiki Kaisha Toshiba Dynamic memory cell using hollow post shape channel thin-film transistor
US5874757A (en) * 1996-08-16 1999-02-23 United Microelectronics Corporation Dual-packed capacitor DRAM cell structure
JP2011014909A (ja) * 2009-07-01 2011-01-20 Barbara Zanderighi 自己整列式縦ヒータと低抵抗率界面を備えた相変化メモリセル

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