JP2011014909A - 自己整列式縦ヒータと低抵抗率界面を備えた相変化メモリセル - Google Patents

Abstract

【課題】完全に自己整列式の縦ヒータ素子を備えた相変化メモリセルを製造するためのプロセスを提供する。
【解決手段】自己整列式縦ヒータ素子と選択デバイスの接点領域の間に低抵抗率界面材料が提供されている。相変化カルコゲナイド材料を、縦ヒータ素子の上に直接堆積させている。或る実施形態では、縦ヒータ素子は、ワード線方向に沿った曲線状の縦壁と横基部を有するＬ字形である。或る実施形態では、低抵抗率界面材料は、ＰＶＤ技法を使用して、負の輪郭を有するトレンチの中へ堆積させてゆく。低抵抗率界面材料の上側面は、先細の鳥のくちばし状伸張部を有していてもよい。
【選択図】図２

Description

本発明の実施形態は、完全に自己整列式の縦ヒータ素子を備えた相変化メモリセルを製造するためのプロセスに関する。

相変化メモリは、ビット線とワード線の交点で接続されていて、ぞれぞれにメモリ素子と選択素子を備えているメモリセルによって形成されている。メモリ素子は、相変化材料、即ち、完全アモルファス状態と完全結晶状態の間のスペクトラル全体に亘って概ねアモルファス状態と概ね結晶状態の間で電気的に切り替えられる材料、で作られている相変化領域を備えている。

メモリ素子の相変化領域に適した典型的な材料として、様々なカルコゲナイド素子が挙げられる。相変化材料の状態は、１５０℃を超える様な過度な温度が長時間に亘って印加されない限り、不揮発性である。メモリセルが、抵抗値を表す結晶状態、半結晶状態、アモルファス状態、又は半アモルファス状態の何れかに設定されたとき、当該値は、再プログラムされるまでは、たとえパワーが取り去られたとしても、留保される。

選択素子は、異なる技術に従って形成されていてもよい。例えば、それらは、ダイオード、金属酸化物半導体（ＭＯＳ）トランジスタ、又はバイポーラトランジスタによって実装することができる。カルコゲナイド素子に熱を提供するために、ヒータ素子が選択素子と接続されて提供されている。

本発明の実施形態は、完全自己整列式縦ヒータ素子を備えた相変化メモリセル、及び同メモリセルを製造するためのプロセスに関する。

ここに記載されている様々な実施形態は、図を参照して説明されている。しかしながら、或る特定の実施形態は、これらの特定の詳細事項無しに、或いは他の既知の方法及び構成と組み合わせて、実施されていてもよい。本明細書全体を通して「１つの実施形態」又は「或る実施形態」という言及は、当該実施形態に関連して記載されている特定の特徴、構成、組成、又は特性が、本発明の少なくとも１つの実施形態に含まれていることを意味する。よって、「１つの実施形態では」又は「或る実施形態」という句が本明細書全体を通して様々なところに登場するが、それらは必ずしも本発明の同じ実施形態を指しているとは限らない。更に、特定の特徴、構成、組成、又は特性は、１つ又はそれ以上の実施形態で如何なる適したやり方で組み合わされていてもよい。

本発明の実施形態は、選択素子のケイ化物接点領域上に低抵抗率界面層を直接堆積させ、その上に自己整列式縦ヒータ素子を直接堆積させた相変化メモリセルを開示している。縦ヒータ素子上には、相変化材料を直接堆積させている。低抵抗率界面層は、選択素子のケイ化物接点領域とヒータ素子の間の界面の抵抗を下げ、これにより、電圧要件を削減し、相変化材料を読み取り及び書き込む能力を向上させる。低抵抗率という用語がここで使用されている場合、それは、ヒータ素子を形成するのに使用されている材料の抵抗率より低い抵抗率を有するという意味である。

或る実施形態では、選択素子は、縦ｐｎｐバイポーラジャンクショントランジスタ（ＢＪＴ）であり、縦ヒータ素子は、ワード線方向に沿って伸張する曲線状の縦壁と当該曲線状の縦壁に直交する横基部を有するＬ字形である。自己整列式製作プロセスは、曲線状の縦壁の相変化セルのビット線方向に対する制御された整列を可能にすると共に、相変化材料とヒータ素子の間の制御された整列をも可能にする。曲線状の縦壁と横基部は同じ厚さを有していてもよい。

Ｌ字形縦ヒータ素子は、異方性エッチング工程を行って誘電層にトレンチを形成し、その後続けて等方性エッチング工程を行い、トレンチ側壁に負の輪郭を作成することによって形成される。異方的にエッチングされたトレンチ内に、低抵抗率界面層を、一方向堆積技法を用いて同層が負の輪郭上に堆積しないようにしながら堆積させる。或る実施形態では、低抵抗率界面層を異方的にエッチングされたトレンチ側壁に堆積させている場所で、堆積させた低抵抗率界面層は上側が先細になった鳥のくちばし状伸張部を含んでいる。次いで、当該構造を覆って共形導電層を堆積させ、その後、加工が行われて、曲線状の縦壁と横基部を有するＬ字形縦ヒータ素子が形成される。

１つの実施形態では、ｐｎｐ−ＢＪＴアレイは、ＦをリソグラフィノードとしてＦｘＦの幅と深さを有するエミッタピラーを含んでいる。例えば、１９３ｎｍの浸漬リソグラフィを利用した場合、エミッタピラーの幅と深さは大凡５０ｎｍである。その様な実施形態では、Ｌ字形縦ヒータ素子は、５−１０ｎｍの厚さと５０−１５０ｎｍの高さを有していてもよい。或る実施形態では、曲線状の縦壁部分は、幅を中点で測定して、高さ：幅が少なくとも５：１のアスペクト比を有している。

或る実施形態によるｐｎｐ−ＢＪＴアレイの等角図である。 図１のｐｎｐ−ＢＪＴアレイのｘ方向のエミッタピラーの行の上に配置されている縦ヒータ素子の等角図である。 図１のｐｎｐ−ＢＪＴアレイを覆って堆積させた誘電層ブランケットにエッチングされたトレンチのｘ方向（ワード線方向に平行）とｙ方向（ビット線方向に平行）に沿った断面図である。 図３のｐｎｐ−ＢＪＴアレイを覆って堆積させた低抵抗率界面層の断面図である。 図４のｐｎｐ−ＢＪＴアレイを覆って堆積させた共形導電層の断面図である。 図５の共形導電層を覆って堆積させた共形誘電層の断面図である。 異方的にエッチバックされた図６の共形誘電層と共形導電層と低抵抗率界面層の断面図である。 ｐｎｐ−ＢＪＴアレイを覆って且つ図７のトレンチ内に堆積させて平坦化した誘電層の断面図である。 図８の構造を覆って堆積させた相変化層及び金属系のキャップ層の断面図である。 ｙ方向の異方性エッチング線の説明図である。 或る実施形態による配線工程（ＢＥＯＬ：back end of the line）金属化の説明図である。 或る実施形態によるシステムの説明図である。

図１は、或る実施形態によるｐｎｐ−ＢＪＴアレイ１００の等角図である。図１に示されている様に、アレイは、１列の基部接点ピラー１８によって共用されている４列のエミッタピラー１６を含んでいる。エミッタ列１６の各セットは、より幅広の接点柱１８の列によって分離されている。ピラー同士を隔離するための領域全てを埋めている誘電体は図では透明である。半導体基板はｐ型ドーパントでドープされて、上側部分１４ａと下側部分１４ｂを含むｎ型ワード線１４を形成している浅い基部ドーパントの下方のｐ型コレクタ（共通）１２を形成している。

エミッターピラー１６の各行は、ｘ方向に隣り合う行から、浅いトレンチ隔離部２２によって分離されている。同様に、エミッタピラー１６の各列は、ｙ方向に隣り合うエミッタピラー１６から、浅いトレンチ隔離部２０によって分離されている。浅いトレンチ隔離部２２は、浅いトレンチ隔離部２０より浅くてもよい。より深いトレンチ隔離部２０は、遥かｐ型コレクタ１２の中まで伸張していてもよく、一方、浅いトレンチ隔離部２２は、ｎ型ワード線１４までしか伸張していなくてもよい。こうして、ｎ型ワード線１４は、浅いトレンチ隔離部２２より下方の下側部分１４ｂと、浅いトレンチ隔離部２０の底より上方の上側部分１４ａとから構成されている。

基部接点１８は、ｎ＋基部接点であり、エミッタ１６はｐ型、ワード線はｎ型である。ｐ＋エミッタ領域１７とｎ＋基部領域１９の上にはケイ化物接点領域２６が形成されている。ＢＪＴトランジスタは、エミッタＢＪＴ１６、基部接点１８、ワード線１４、及びコレクタ１２で形成されている。ワード線１４は、ｘ方向の各行に共通である。コレクタ１２は、トランジスタ全てに共通である。或る特定の実施形態では、トランジスタの極性は入れ換わっていてもよい。また、基部接点１８の間のエミッタ１６の列の数は、４列より多くても少なくてもよい。

或る実施形態では、それぞれのエミッタピラー１６は、ＦをリソグラフィノードとしてＦｘＦの幅と深さを有している。エミッタ１６は、ｘ方向には幅Ｆの浅いトレンチ隔離部２２によって、ｙ方向には幅Ｆの浅いトレンチ隔離部２０によって分離されている。一例として、ｐｎｐ−ＢＪＴアレイは、１９３ｎｍの浸漬リソグラフィを利用して製作されていてもよく、その場合、ピラーの幅と深さは大凡５０ｎｍ、ｘ方向に沿ったピラーの高さは大凡１００ｎｍ、そしてｙ方向に沿ったピラーの高さは大凡２５０ｎｍである。ケイ化物２６は、コバルトケイ化物を備えていてもよいが、他の金属ケイ化物類が使用されていてもよい。ｐｎｐ−ＢＪＴアレイの寸法がより大きい場合は、チタンケイ化物が好ましいかもしれない。ｐｎｐ−ＢＪＴアレイの寸法がより小さい場合は、ニッケルケイ化物が好ましいかもしれない。とはいえ、実施形態はリソグラフィノードＦで測られるその様な寸法に限定されない。

図２は、ｐｎｐ−ＢＪＴアレイのｘ方向のエミッタピラーの行の上に配置されているＬ字形ヒータ素子の等角図である。Ｌ字形ヒータ素子５０は、幅がワード線方向に沿って伸張している曲線状の縦壁５２と、ワード線方向に直交する横基部５４を有している。横基部５４は、低抵抗率界面層４４と直接接触しており、低抵抗率界面層４４はエミッタピラー１６上のケイ化物接点領域２６と直接接触している。カルコゲナイドの様な相変化材料６０が、Ｌ字形ヒータ素子５０の曲線状の縦壁５２と直接接触している。相変化材料６０上には金属系のキャップ６２が形成されている。図２に示され、また以降の図からより明らかになってゆく様に、相変化材料６０とＬ字形ヒータ素子５０は、相変化メモリセルのビット線方向と自己整列している。

図３は、図１のｐｎｐ−ＢＪＴアレイを覆って堆積させた誘電層ブランケットに形成されたトレンチのｘ方向（ワード線方向に平行）とｙ方向（ビット線方向に平行）に沿った断面図である。或る実施形態では、誘電層３０と３１は、ｐｎｐ−ＢＪＴアレイを覆って堆積させたブランケットであり、パターニングと異方性エッチングが施されてトレンチ３２が形成される。トレンチ３２は、次いで、等方的にエッチングされ、誘電層３０に負の輪郭を有する側壁３４が形成される。

誘電層３０と３１は、化学気相堆積法（ＣＶＤ）の様な従来の気相堆積技法を利用して、ヒータ素子の最終的な高さを上回る厚さまで堆積させてもよい、というのも、厚さの一部は次に続く平坦化作業で除去されることになるからである。或る実施形態では、誘電層３と３１は、化学機械研磨（ＣＭＰ）での終点決定のための差別的なエッチング選択性と屈折率を提供するために、２つの異なる材料で形成されている。或る実施形態では、誘電層３０は、５０ｎｍと２００ｎｍの間の厚さのシリコン窒化物の様な窒化物であり、誘電層３１は、２０ｎｍと１００ｎｍの間の厚さのシリコン酸化物の様な酸化物であるが、他の材料及び厚さが使用されてもよい。

トレンチ３２は、従来のリソグラフィ技法及び異方性エッチングを利用して形成されてもよい。この後に、等方性エッチング工程が続く。或る実施形態では、バッファ剤（ｅｘ．ＮＨ₄Ｆ）を有するフッ化エッチャント（ｅｘ．ＨＦ）又は溶媒を含め、既知の化学的性質を利用した湿式バッファ酸化エッチングが使用されている。或る実施形態では、等方性エッチャントは、誘電層３０と誘電層３１に対して少なくとも５：１又は１０：１のエッチング選択性を有している。

図３の拡大図は、等方性エッチング工程後の側壁３４の誇張図を示している。図示の様に、誘電層３０の側壁３４は、少なくとも中点区間から上に負の輪郭を有しており、その結果、誘電層３０は砂時計形状を有している。誘電層３０と３１に対するエッチング選択性が異なるせいで、層３１の縁が、図３に張出しとして表現されているように、各側壁３４の上に張り出している。或る実施形態では、層３１の底面の下に層３０がエッチングで完全に取り去られたリップが形成されるように、側壁３４全体がエッチングされているが、実施形態は必ずしもリップの形成を要するわけではない。或る実施形態では、リップは０ｎｍと２０ｎｍの間であり、張出しは少なくとも５ｎｍである。

以上に説明されている様に、本発明の実施形態は、層３０と３１を含み、異なるエッチング選択性を利用して、層３０に張出し及び／又はリップを作成し、一方、層３１は層３０の上面の物理的特性を維持し、これによって負の輪郭が作り出されるようにした２層誘電系を説明している。他にも、誘電層３０一層のみを利用して負の輪郭を作成する実施形態、又は３つ以上の誘電層を利用する実施形態も存在するものと理解されたい。

或る実施形態では、トレンチ３２は、ヒータ素子５０の曲線状の縦壁５２を、エミッタピラー１６の縦中心軸の真上に配置するのをやり易くするために、曲線状の側壁３４がエミッタピラー１６（及び図示されていない基部ピラー１８）の縦中心軸の大凡真上に載る格好に形成されている。その様な実施形態では、トレンチ３２は、その結果、幅が２Ｆ、又は１９３ｎｍの浸漬リソグラフィを利用した場合は大凡１００ｎｍである。とはいえ、本発明の実施形態による自己整列プロセスには、その様な整列は必須ではないものと理解されたい。以降の図からより明確になってゆく様に、トレンチ３２の幅は、ヒータ素子５０の曲線状の縦壁構成要素５２の、下層のエミッタピラー１６のケイ化物２６上への両様の配置を特別仕様化するために、より広くすることもできるし、より狭くすることもできる。トレンチ３２を広くすれば、横基部構成要素５４と低抵抗率界面層４４がより長くなったヒータ素子５０が得られ、トレンチ３２を狭くすれば、横基部構成要素５４と低抵抗率界面層４４がより短くなるか又は一切存在しないヒータ素子５０が得られる。

図４に示されている様に、次に、図３のｐｎｐ−ＢＪＴアレイを覆って低抵抗率界面層４４を堆積させる。低抵抗率界面層４４は、選択デバイスのケイ化物接点領域２６とその後に形成される加熱素子５０の間に低抵抗率界面を提供する。或る実施形態では、低抵抗率界面層４４は、金属系の層である。適した金属には、限定するわけではないが、コバルト、チタン、タンタル、及びタングステンが含まれる。或る実施形態では、低抵抗率界面層４４は、一層であってもよいし、代わりに多数の層を含んでいてもよい。低抵抗率界面層４４は、ケイ化物接点領域２６とその後に形成されるヒータ素子５０の間に導電性界面を提供するのに足る厚さでありさえすればよく、当技術で既知である機能的相互接続又はビアのサイズである必要はない。或る実施形態では、ケイ化物接点領域４４の大凡水平な面上に堆積させた低抵抗率界面層４４は、大凡５ｎｍ乃至１０ｎｍである。

低抵抗率界面層４４は、負の輪郭上へは堆積しない一方向堆積技法を利用して堆積させている。例えば、低抵抗率界面層は、スパッタリングの様な物理気相堆積法（ＰＶＣ）によって堆積させている。図４に示されている様に、低抵抗率界面層４４は、水平面上に均一な厚さで堆積させている。低抵抗率界面層４４は、更に、曲線状の側壁３４の露出している基部領域にも堆積させており、最上部分に先細の鳥のくちばし状伸張部を形成していてもよい。先細の鳥のくちばし状伸張部は、縦方向に最高でも誘電層３０の全高の中点まで立ち上がっていてもよい。ＰＶＤの様な一方向堆積技法は、負の輪郭へは堆積させず、そのため、先細の鳥のくちばし状伸張部は、誘電層３０の全高の中点より上までは立ち上がらない。従って、ＰＶＤ堆積技法は、低抵抗率界面層４４が僅かな量であっても側壁３４に在れば、その後に形成されるヒータ素子５０の抵抗を劇的に下げかねないことから、特に、低抵抗率界面層４４を側壁３４の根元又は露出している基部領域のみに堆積させるのに有用である。

共形導電層３６は、引き続き加工されてヒータ素子５０を形成する層であるが、次は、図５に示されている様にｐｎｐ−ＢＪＴアレイを覆ってこの層を堆積させる。所望される電気特性に応じて様々な導電性材料が利用可能である。或る実施形態では、導電性材料は、金属窒化物（例えば、ＷＮ、ＴｉＮ）又は金属窒化物複合材（例えば、ＷＣＮ、ＴｉＡｌＮ、ＴｉＳｉＮ）であってもよい。化学気相堆積法（ＣＶＤ）の様な様々な共形堆積技法を利用することができる。導電層３６の厚さも、所望される電気特性に依って異なる。或る実施形態では、金属窒化物又は金属窒化物複合材の共形導電層は、低抵抗率界面層４４の上及びトレンチ３２内の厚さが３ｎｍと１５ｎｍの間である。共形導電層は、トレンチ３２を完全に埋めているわけではない。ヒータ素子５０の曲線状の縦壁構成要素５２の配置は、共形導電層３６の厚さ並びにトレンチ３２の配置と幅の両方によって決まる。こうして、トレンチ３２に形成された導電層３６の曲線状の縦壁部分は、ヒータ素子５０の曲線状の縦壁構成要素５２になってゆく。或る実施形態では、曲線状の縦壁構成要素５２（即ち、導電層３６の曲線状の縦部分）は、下層のエミッタピラー１６の縦中心軸の真上になっている。この様な実施形態では、横基部構成要素５４は、下層のエミッタピラー１６の幅の大凡半分の長さを有することになろう。

次いで、図６に示されている様に、共形導電層３６を覆って共形誘電層３８を堆積させる。或る実施形態では、誘電層３８と誘電層３０は、その後のエッチング及び／又は平坦化工程で均一に除去されるように同一材料で形成されている。例えば、誘電層３８と誘電層３０は、その後の酸化を来す条件での平坦化工程又は堆積工程中に導電層３６を酸化から護るために、シリコン窒化物の様な窒化物で形成されている。実施形態は、誘電層３０と３８が必ずしも窒化物で形成されていない場合、及び／又は同一材料で形成されていない場合も構想している。トレンチ３２に形成された導電層３６の曲線状の縦部分が下層のエミッタピラーの縦中心軸の真上であるとき、共形誘電層３８の厚さは、エミッタピラー１６の幅の大凡半分であり、又は大凡１／２Ｆでもある。

共形誘電層３８、共形導電層３６、及び低抵抗率界面層４４は、異方的にエッチバックされて、図７の構造が提供される。図示されている様に、共形誘電層３８、共形導電層３６、及び低抵抗率界面層４４は、誘電層３１の上面及びトレンチ２０を埋めている誘電性材料２１の上面から完全に除去されて、スペーサ４２とヒータ素子５０が形成される。或る実施形態では、スペーサ４２の厚さ（即ち、誘電層３８の縦部分）は、異方性エッチング工程中に実質的にエッチングされず、スペーサ４２の縁は、下層のエミッタピラー１６及び基部ピラー１８の側壁と実質的に縦方向に整列した状態に保たれている。実質的にエッチングされないとは、誘電層３８の縦部分の厚さが大凡１／２Ｆであることを意味する。しかしながら、図７の拡大部分に示されている様に、誘電層３８（スペーサ４２）の最上部分は、実地では、多少丸められていてもよい。

次いで、図８に示されている様に、ｐｎｐ−ＢＪＴアレイを覆って且つトレンチ３２内に誘電層５６をブランケット堆積させ、平坦化する。誘電層５６は、トレンチ３２を埋めるには数百ｎｍの厚さになるかもしれない。或る実施形態では、誘電層５６はシリコン酸化物の様な酸化物である。或る実施形態では、平坦化は、化学機械研磨（ＣＭＰ）で行われている。図示の様に、ヒータ素子５０及び周囲の誘電性材料３０、４２、５６の高さは、この工程で削られてもよい。誘電層３１も除去されている。或る実施形態では、ヒータ素子５０の平坦化後の高さは、５０ｎｍと１５０ｎｍの間である。或る実施形態では、誘電層５６は、多数の誘電層を備えていてもよい。

図８に示されている様に、隣り合うＬ字形ヒータ素子５０同士が、本発明の実施形態に特有の反復式ブックエンド構成を形成している。図示の様に、１番目のＬ字形ヒータ素子５０は、当該１番目のＬ字形ヒータ素子の横部分にスペーサ４２が載った状態で、第１の方向を向いているとしよう。１番目のＬ字形ヒータ素子に隣り合う２番目のＬ字形ヒータ素子は、当該２番目のヒータ素子の横部分にスペーサ４２が載った状態で、第１の方向とは逆の第２の方向を向いている。Ｌ字形ヒータ素子が向いている方向とは、ここで使用される場合、横基部５４と対応する曲線状の縦壁５２の関係によって決まり、方向は、横基部５４の対応する曲線状の縦壁５２に直交する面内である。１番目と２番目のＬ字形ヒータ素子５０の曲線状の縦壁５２が、パターニングされた誘電層３０の互いに反対側に在り、且つ１番目と２番目の横基部５４が互いに反対の方向を向いている場合、１番目と２番目のＬ字形ヒータ要素５０は、１番目と２番目の曲線状の縦壁５２の間にパターニングされた誘電層３０を両脇から挟んでいる。図８に示されている実施形態は、曲線状の縦壁５２が下層のエミッタピラー１６の縦中心軸の真上にあり、スペーサ４２の厚さが大凡１／２Ｆで、スペーサ４２が下層のエミッタピラー１６の側壁と整列していることを示しているが、その様な整列は、本発明の実施形態による自己整列プロセスには必須でない。

次いで、図９に示されている様に、ｐｎｐ−ＢＪＴアレイを覆って、カルコゲナイドの様な相変化層６０、及び金属系のキャップ層６２をブラケット堆積させる。或る実施形態では、相変化層６０は、ヒータ素子５０上に直接堆積させており、そうすることで、相変化材料をパターニングされたトレンチの中に堆積させている他の構造に見られる整列許容差の問題を回避している。相変化材料の選択は、特定のデバイス要件と要求される層に依るであろう。或る実施形態では、カルコゲナイド層６０はＧＳＴ（Ｇｅ２Ｓｂ２Ｔｅ５）であり、そうすると対応するキャップ層６２はＴｉＮである。例えば、ＧＳＴカルコゲナイド層６０をＰＶＤスパッタリングによって堆積させてもよく、キャップ層６２は同じ堆積技法を用いて堆積させてもよい。総電気抵抗を小さくするために、キャップ層６２の上に追加の金属系の層を堆積させることができる。金属系キャップ層６２、相変化層６０、及び誘電層３０は、次いで、図１０に示されている様に、ｙ方向に平行に且つエミッタピラー１６の行と整列して走り、トレンチ２２の誘電性材料２３及び基部ピラー１８のケイ化物２６の上面に達する線（又はトレンチ）としてエッチングされる。図１０には明示的に示されていないが、説明図からは、ヒータ素子５０を形成している導電層３６、低抵抗率界面層４４、誘電層５４、及びスペーサ４２も図１０でエッチングされていることが明らかである。こうして、図１０に示されているエッチング工程は、ビット線方向にはメモリセル毎にヒータ素子５０と相変化材料６０を自己整列させ、且つワード線方向には隣り合うヒータ素子５０と相変化材料６０を分離させる。

図１１に示されている様に、ｙ方向に平行な金属ビット線７０、ｘ方向に平行な金属ワード線７２、及び全ての必要な誘電層及び金属化層を形成するべく、最終的な配線工程（ＢＥＯＬ）プロセスが次に追加されている。例えば、プラグ７４が、金属ビット線７０をキャップ層６２に接続し、プラグ７６が金属ワード線７２を基部接点１８のケイ化物２６に接続するようにしてもよい。

図１２に移ると、本発明の或る実施形態によるシステム１２００の一部分が説明されている。システム１２００は、例えば、携帯情報端末（ＰＤＡ）、無線機能を備えたラップトップ型又はポータブル型のコンピュータ、ウェブタブレット、無線電話、ページャ、インスタントメッセージ機器、デジタル音楽プレーヤー、デジタルカメラ、又は情報を無線で送信及び／又は受信するように適合させることができる他の機器の様な、無線機器で使用することができる。システム１２００は、以下のシステム、即ち、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、携帯電話ネットワーク、の何れで使用されてもよいが、本発明の範囲はこの点において限定されない。

システム１２００には、コントローラ１２１０、入力／出力（Ｉ／Ｏ）デバイス１２２０（例えば、キーパッド、ディスプレイ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）１２６０、メモリ１２３０、及び無線インターフェース１２４０が、互いにバス１２５０を介して連結されて含まれていてもよい。実施形態によっては、バッテリ１２８０が使用されてもよい。本発明の範囲は、これらの構成要素の何れか又は全てを有する実施形態に限定されないことに留意されたい。

コントローラ１２１０は、例えば、１つ又はそれ以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロコントローラ、又は類似物を備えていてもよい。メモリ１２３０は、システム１２００に送信されたメッセージ又はシステム１２００によって送信されたメッセージを保存するのに使用されてもよい。メモリ１２３０は、随意的に、システム１２００のオペレーション中にコントローラ１２１０によって実行される命令を保存するのに使用されてもよく、ユーザデータを保存するのに使用されてもよい。メモリ１２３０は、１つ又はそれ以上の異なるメモリ型式によって提供されていてもよい。例えば、メモリ１２３０は、ランダムアクセスメモリ、揮発性メモリ、フラッシュメモリの様な不揮発性メモリ、及び／又はここで論じられているメモリ、の何れの型式を備えていてもよい。

Ｉ／Ｏデバイス１２２０は、ユーザーによってメッセージを生成するのに使用されてもよい。システム１２００は、無線通信ネットワークに対して無線周波数（ＲＦ）信号を用いてメッセージを送信及び受信するのに無線インターフェース１２４０を使用してもよい。無線インターフェース１２４０の例としては、アンテナ又は無線トランシーバが挙げられるが、本発明の範囲はこの点において限定されない。

以上の明細書では、本発明の様々な実施形態を説明してきた。しかしながら、付随の特許請求の範囲に記載されている本発明のより広い精神及び範囲から逸脱すること無く、様々な修正及び変更が加えられてもよいことは明らかである。提案されているセルアーキテクチャは、ヒータ素子の下又はカルコゲナイド層の上に配置されているシリコン二酸化物、ＭＯＳＦＥＴセレクタ、ＯＴＳ材料、ＺｎＯを主材とするダイオード、バイナリ酸化物ダイオード類の様な、他の何らかの型式の選択素子と共に活用することもできる。選定されたセレクタの型式によっては、多層積み重ねアレイも実施可能である。従って、明細書及び図面は、制限を課すという意味ではなく説明目的の意味で捉えられるべきである。付随の特許請求の範囲は、全てのその様な修正及び変型を、本発明の真の精神及び範囲に包含されるものとして網羅するものとする。

１００ ｐｎｐ−ＢＪＴアレイ
１２ ｐ型コレクタ（共通）
１４ ｎ型ワード線
１４ａ １４の上側部分
１４ｂ １４の下側部分
１６ エミッタピラー
１７ ｐ＋エミッタ領域
１８ 基部接点
１９ ｎ＋基部領域
２０、２２ トレンチ隔離部
２１、２３ 誘電性材料
２６ ケイ化物接点領域
３０、３１、３８、５６ 誘電層
３２ トレンチ
３４ 側壁
３６ 導電層
４２ スペーサ
４４ 低抵抗率界面層
５０ Ｌ字形ヒータ素子
５２ 曲線状の縦壁
５４ 横基部
６０ 相変化材料
６２ キャップ層
７０ ビット線
７２ ワード線
７４、７６ プラグ
１２００ システム
１２１０ コントローラ
１２２０ 入力／出力（Ｉ／Ｏ）デバイス
１２３０ メモリ
１２４０ 無線インターフェース
１２５０ バス
１２６０ スタティックランダムアクセスメモリ（ＳＲＡＭ）
１２８０ バッテリ

Claims (20)

1. 相変化メモリセルにおいて、
   選択デバイスと、
   前記選択デバイス上の接点領域と、
   前記接点領域と直接接触している界面層と、
   前記界面層と直接接触している縦ヒータ素子と、
   前記縦ヒータ素子と直接接触している相変化材料と、を備えている相変化メモリセル。
2. 前記接点領域はケイ化物であり、前記選択デバイスはｐｎｐ−ＢＪＴである、請求項１に記載の相変化メモリ。
3. 前記縦ヒータ素子はＬ字形である、請求項１に記載の相変化メモリ。
4. 前記Ｌ字形ヒータ素子は、曲線状の縦壁と横基部を有している、請求項３に記載の相変化メモリ。
5. 前記相変化材料はカルコゲナイドを備えている、請求項１に記載の相変化メモリ。
6. 前記縦ヒータ素子は金属窒化物を備えている、請求項１に記載の相変化メモリ。
7. 前記界面層は金属系の層である、請求項１に記載の相変化メモリ。
8. 前記金属系の層は、コバルト、チタン、タンタル、及びタングステンから成る群から選択された金属を備えている、請求項７に記載の相変化メモリ。
9. 前記金属系の層は、大凡５ｎｍ乃至１０ｎｍの厚さを有している、請求項７に記載の相変化メモリ。
10. 前記界面層の最上部分は、先細の鳥のくちばし状伸張部を備えている、請求項１に記載の相変化メモリ。
11. 前記横基部上に配置されているスペーサを更に備えている、請求項４に記載の相変化メモリ。
12. 相変化メモリアレイにおいて、
    複数の選択デバイスと、
    前記複数の選択デバイスの各デバイス上のケイ化物接点領域と、
    前記ケイ化物接点領域の各領域上に当該領域と直接接触して形成されている界面材料と、
    前記相変化メモリアレイのワード線方向に沿って前記複数の界面材料と直接接触して伸張している複数のＬ字形ヒータ素子と、
    前記複数のＬ字形ヒータ素子と直接接触している相変化材料と、を備えており、
    前記複数のＬ字形ヒータ素子は、前記相変化メモリアレイのビット線方向に沿って伸張している前記相変化材料と自己整列している、相変化メモリアレイ。
13. 前記Ｌ字形ヒータ素子は、それぞれ、曲線状の縦壁を備えている、請求項１２に記載の相変化メモリアレイ。
14. 前記界面材料の最上部分は、先細の鳥のくちばし状伸張部を備えている、請求項１２に記載の相変化メモリアレイ。
15. 相変化メモリセルを形成する方法において、
    選択デバイスの接点領域を覆って第１の誘電層を堆積させる段階と、
    前記第１の誘電層にトレンチを形成して、前記トレンチの底に前記接点領域を露出する段階と、
    前記第１の誘電層をエッチングして、負の輪郭を有するトレンチ側壁を形成する段階と、
    前記トレンチに界面層を堆積させる段階、及び
    前記界面層の上と前記トレンチの中に共形導電層を堆積させる段階と、
    前記導電層の上と前記トレンチの中に第２の共形誘電層を堆積させる段階であって、このとき前記導電層と前記第２の共形誘電層は前記トレンチを完全に埋めない、前記堆積させる段階と、
    前記界面層、導電層、及び前記第２の誘電層を異方的にエッチングバックする段階と、
    前記導電層の上面と直接接触して相変化材料を堆積させる段階と、から成る方法。
16. 前記第１の誘電層にトレンチを形成して、前記トレンチの底に前記接点領域を露出する段階は、
    前記第１の誘電層を覆って第３の誘電層を堆積させる段階と、
    前記第１と前記第２の誘電層をエッチングして、前記第１の誘電層に前記トレンチを形成する段階と、を含んでいる、請求項１５に記載の方法。
17. 前記相変化材料上に金属系のキャップを堆積させる段階を更に含んでいる、請求項１５に記載の方法。
18. 前記接点領域はケイ化物であり、前記選択デバイスはｐｎｐ−ＢＪＴである、請求項１５に記載の方法。
19. 界面層は金属系の層である、請求項１５に記載の方法。
20. 前記金属系の層の最上部分は、先細の鳥のくちばし状伸張部を備えている、請求項１９に記載の方法。

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