CN102800696B - 半导体元件及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体元件及其制造方法。该半导体元件包括具有第一导电型的阱区、具有第二导电型的多个第一掺杂区、具有第二导电型的多个栅极、具有第一导电型的多个第二掺杂区以及多个隔离结构。阱区配置于基底中。第一掺杂区配置于阱区中，第一掺杂区沿着第一方向延伸且互相平行排列。栅极配置于基底上，栅极沿着不同于第一方向的第二方向延伸且互相平行排列，其中一个第一掺杂区电性连接至一个栅极。各第二掺杂区分别配置于相邻两栅极之间的第一掺杂区中。各隔离结构分别配置于相邻两第一掺杂区之间的基底中。本发明能在较小的布局设计中具有高驱动能力。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种半导体元件及其制造方法，且特别涉及一种包括双极结型晶体管(bipolarjunction transistor，BJT)的半导体元件及其制造方法。

背景技术

一般而言，利用金属氧化物半导体场效晶体管(MOSFET)来驱动需要较大电流的存储器时，MOSFET通常需要较大尺寸才有足够高的驱动能力，因而造成布局面积的增加。在要求元件积集度愈来愈高的情况下，尺寸随之缩小的MOSFET已无法提供存储器大电流，造成元件的操作速度及效能受影响。

发明内容

有鉴于此，本发明的目的在于提供一种半导体元件及其制造方法，而能在较小的布局设计中具有高驱动能力。

本发明提出一种半导体元件，包括具有第一导电型的阱区、第二导电型的多个第一掺杂区、第二导电型的多个栅极、第一导电型的多个第二掺杂区以及多个隔离结构。阱区配置于基底中。第一掺杂区配置于阱区中，第一掺杂区沿着第一方向延伸且互相平行排列。栅极配置于基底上，栅极沿着不同于第一方向的第二方向延伸且互相平行排列，其中一个第一掺杂区电性连接至一个栅极。各第二掺杂区分别配置于相邻两栅极之间的第一掺杂区中。各隔离结构分别配置于相邻两第一掺杂区之间的基底中。

本发明另提出一种半导体元件的制造方法，其包括下列步骤。于基底中形成多个隔离结构，隔离结构沿着第一方向延伸且互相平行排列。于基底中形成具有第一导电型的阱区。于阱区中形成具有第二导电型的多个第一掺杂区，各第一掺杂区分别形成于相邻两隔离结构之间。于基底上形成具有第二导电型的多个栅极，栅极沿着不同于第一方向的第二方向延伸且互相平行排列，其中一个第一掺杂区电性连接至一个栅极。于阱区中形成具有第一导电型的多个第二掺杂区，各第二掺杂区分别形成于相邻两栅极之间的第一掺杂区中。

本发明的有益效果在于，基于上述，本发明的半导体元件及其制造方法利用现有的MOS工艺，在基底中配置垂直式双极结型晶体管(BJT)，而能够缩小元件尺寸。另外，通过将记忆胞整合在双极结型晶体管(BJT)的上方，可以在不增加元件尺寸的同时，通过高驱动能力的双极结型晶体管(BJT)提供大电流给记忆胞，因此可有效提升元件积集度效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是依照本发明的一实施例的半导体元件布局的俯视示意图。

图2A是沿着图1中A-A’线段的剖面示意图。

图2B是沿着图1中B-B’线段的剖面示意图。

图2C是沿着图1中C-C’线段的剖面示意图。

图2D是沿着图1中D-D’线段的剖面示意图。

图2E是沿着图1中E-E’线段的剖面示意图。

图3是依照本发明的另一实施例半导体元件布局的俯视示意图。

图4是沿着图3中A-A’线段的剖面示意图。

图5A、图6A、图7A和图8A是依照本发明的一实施例的一种半导体元件的制造方法的剖面示意图。

图5B、图6B、图7B和图8B是依照本发明的一实施例的半导体元件的制造方法的剖面示意图。

图9至图10是依照本发明的另一实施例的半导体元件的制造方法的剖面示意图。

其中，附图标记说明如下：

100、300：半导体元件

102、502：基底

104、504：阱区

106、506：隔离结构

108、508：第一掺杂区

110、510：栅极

111a、511a：间隙壁

111b、511b：顶盖层

112、512：第二掺杂区

114、514：介电层

114a、114b、514a、514b：开口

302、902：记忆胞

302a、902a：下电极

302b、902b：可变电阻层

302c、902c：上电极

304、904：导电插塞

306、906：位元线

D1：第一方向

D2：第二方向

具体实施方式

图1是依照本发明的一实施例的一种半导体元件布局的俯视示意图。为简化图示以清楚说明，图1是绘示掺杂区、栅极与隔离结构的布局。图2A是沿着图1中A-A’线段的剖面示意图。图2B是沿着图1中B-B’线段的剖面示意图。图2C是沿着图1中C-C’线段的剖面示意图。图2D是沿着图1中D-D’线段的剖面示意图。图2E是沿着图1中E-E’线段的剖面示意图。

请同时参照图1及图2A至图2E，半导体元件100例如是双极结型晶体管(BJT)。半导体元件100包括具有第一导电型的阱区104、多个隔离结构106、具有第二导电型的多个第一掺杂区108、具有第二导电型的多个栅极110以及具有第一导电型的多个第二掺杂区112。

阱区104例如是P型阱区，其配置于基底102中。基底102例如是P型基底或N型基底，其可为硅基底或其他半导体基底。在一实施例中，阱区104中的掺杂浓度约为10¹⁵/cm²至10¹⁷/cm²之间。

隔离结构106配置于基底102中。隔离结构106沿着第一方向D1延伸且互相平行排列，因而定义出多个有源区。隔离结构106例如是浅沟渠隔离(STI)结构。

第一掺杂区108例如是N型掺杂区，其配置于阱区104中。第一掺杂区108沿着第一方向D1延伸且互相平行排列。各第一掺杂区108分别配置于相邻两个隔离结构106之间的阱区104中，换言之，隔离结构106与第一掺杂区108是以交替排列的方式而配置于基底102中。此外，隔离结构106的深度例如是会深于第一掺杂区108的深度，以使得相邻两个第一掺杂区108彼此能够确实地被隔离结构106分离。在一实施例中，第一掺杂区108中的掺杂浓度约为10¹⁶/cm²至10¹⁸/cm²之间。

栅极110例如是N+栅极，其配置于基底102上。栅极110沿着第二方向D2延伸且互相平行排列，其中第二方向D2不同于第一方向D1。如此一来，栅极110例如是与第一掺杂区108交错排列，且具有多个重叠处。特别说明的是，一个第一掺杂区108仅对应电性连接至一个栅极110，且每个第一掺杂区108会分别电性连接至不同的栅极110。栅极110的材料例如是掺杂多晶硅或金属硅化物。虽然栅极110与第一掺杂区108具有相同的导电型态，但栅极110中的掺杂浓度会大于第一掺杂区108的掺杂浓度。在一实施例中，栅极110中的掺杂浓度约为10¹⁹/cm²至10²¹/cm²之间。

此外，栅极110的周围还可选择性地配置间隙壁111a以及顶盖层111b以保护栅极110，其中间隙壁111a配置于栅极110的两侧壁上，而顶盖层111b配置于栅极110上。间隙壁111a的材料例如是氧化硅或氮化硅，顶盖层111b的材料例如是氧化硅或氮化硅。

第二掺杂区112例如是P+掺杂区，其分别配置于相邻两个栅极110之间的第一掺杂区108中。具体而言，第二掺杂区112例如是沿着第一掺杂区108的布局而配置在第一掺杂区108与栅极110重叠处以外的基底102中。在一实施例中，第二掺杂区112中的掺杂浓度约为10¹⁸/cm²至10²⁰/cm²之间。

在一实施例中，半导体元件100还包括介电层114，配置于基底102上。介电层114例如是具有多个开口114a，且开口114a对应配置于第一掺杂区108与栅极110的电性连接处。开口114a例如是分布在彼此电性连接的第一掺杂区108与栅极110的重叠处，使得第一掺杂区108能够与相对应的栅极110直接接触而达到电性连接的效果。介电层114的材料例如是氧化硅、氮化硅或高介电质材料。

在此说明的是，半导体元件100中的P型阱区104例如是作为共集电极(common collector)，N型第一掺杂区108例如是作为共基极(common base)，P+型第二掺杂区112例如是作为发射极(emitter)，因而构成垂直式PNP型的双极结型晶体管(BJT)。由于第一掺杂区108与栅极110具有相同的导电型态，且每个第一掺杂区108可以分别通过介电层114的开口114a与不同的栅极110直接接触而电性连接，因此位于开口114a处的第一掺杂区108与栅极110的交界即可作为基极接触窗(base contact)。而外部电路能够通过栅极110来施加偏压至相对应的第一掺杂区108。

此外，本发明的半导体元件除了上述实施方式以外，还包括上述双极结型晶体管(BJT)的应用。图3是本发明的另一实施例的一种半导体元件布局的俯视示意图。图4是沿着图3中A-A’线段的剖面示意图。为简化图示以清楚说明，图3中主要是绘示掺杂区、栅极、记忆胞与位元线的布局，在图3及图4中，和图1及图2A相同的构件则使用相同的标号并省略其说明。

请参照图3及图4，在此实施例中，半导体元件300例如是结合双极结型晶体管(BJT)与存储器的结构。除了如图1所示的半导体元件100外，半导体元件300还包括多个记忆胞302、多个导电插塞304以及多条位元线306。

记忆胞302配置于基底102上，因此其例如是位于双极结型晶体管(BJT)的上方。记忆胞302分别耦接至第二掺杂区112。记忆胞302例如是电阻式记忆胞(RRAM)、相变化记忆胞(PCM)、磁性存储器(MRAM)或其他两端点存储器(two-terminal memory)。详言之，在一实施例中，记忆胞302包括下电极302a、可变电阻层302b以及上电极302c。下电极302a及上电极302c的材料分别例如是金属或硅。位于下电极302a与上电极302c之间的可变电阻层302b例如是会在不同的温度下进行相变化，或是会在不同的状态条件下改变其电阻率，而形成如金属/绝缘层/金属(MIM)的堆叠结构。可变电阻层302b的材料可以选用金属氧化物如NiO_x、TiO_x、Nb₂O₅、A1₂O₃、Ta₂O₅、CuO_x、WO_x、CoO，掺杂铬的钙钛矿(Cr doped perovskite oxide)如SrZrO₃、(Ba，Sr)TiO₃、SrTiO₃，掺杂铜的MoO_x、A1₂O₃、ZrO₂，掺杂铝的ZnO，或Pr_0.7Ca_0.3MnO₃(PCMO)等。

导电插塞304则配置于记忆胞302与第二掺杂区112之间。在一实施例中，介电层114还具有多个开口114b，对应配置于第二掺杂区112的上方，以使导电插塞304能够与相对应的第二掺杂区112直接接触而达到电性连接的效果。换言之，记忆胞302的下电极302a可借此通过导电插塞304而与第二掺杂区112电性连接，而能够使双极结型晶体管(BJT)提供的电流通过第二掺杂区112及导电插塞304而到达记忆胞302。导电插塞304的材料例如是钨。

位元线306例如是沿着第二方向D2延伸且互相平行排列，且各位元线306分别配置于相邻两栅极110之间的记忆胞302上。位元线306例如是与其下方的记忆胞302的上电极302c电性连接，且每一条位元线306可以串接其下方沿着第二方向D2上的多个记忆胞302，因而可以通过位元线306来控制记忆胞302。位元线306的材料例如是铝。此外，在此实施例中，第一掺杂区108除了可作为双极结型晶体管(BJT)的基极之外，其还可作为控制记忆胞302的字元线。

值得一提的是，通过将能够提供较大驱动电流的双极结型晶体管(BJT)整合在记忆胞302的下方，而能够在不增加元件尺寸的情况下同时维持元件的特性表现，可助于缩小半导体元件的布局面积。

接下来利用沿着图1的线段A-A’、B-B’的剖面示意图来说明形成图1、图2A至图2E所示的半导体元件的制造流程。以下所述的半导体元件的制造流程主要是以利用金属氧化物半导体(MOS)工艺来形成本发明的半导体元件，以使所属技术领域的技术人员能够据以实施，并非用以限定本发明的范围。至于其他构件的形成方式及顺序，均可依所属技术领域的技术人员所知的技术制作，而不限于下述实施例所述。

图5A、图6A、图7A和图8A及图5B、图6B、图7B和图8B是依照本发明的一实施例的一种半导体元件的制造方法的剖面示意图。其中，图5A、图6A、图7A和图8A所绘示的是沿着图1的线段A-A’的剖面，而图5B、图6B、图7B和图8B所绘示的是沿着图1的线段B-B’的剖面。

请参照图5A及图5B，提供具有第一导电型的基底502，其例如是P型基底或是N型基底。于基底502中形成多个隔离结构506，隔离结构506沿着第一方向D1延伸且互相平行排列。隔离结构106例如是浅沟渠隔离(STI)结构。接着，于基底502中形成具有第一导电型的阱区504。阱区504例如是P型阱区。在一实施例中，形成阱区504所使用的掺质为硼，植入能量约为120KeV至300KeV之间，且其掺杂浓度约为10¹²/cm²至10¹³/cm²之间。

之后，于阱区504中形成具有第二导电型的多个第一掺杂区508。第一掺杂区508例如是N型掺杂区。第一掺杂区508分别形成于相邻两个隔离结构506之间，且沿着第一方向D1延伸且互相平行排列。第一掺杂区508的形成方法例如是以隔离结构506为掩模，对基底502进行离子植入工艺，以于隔离结构506所暴露出的基底502中形成自我对准的(self-aligned)第一掺杂区508。在一实施例中，形成第一掺杂区508所使用的掺质为磷，植入能量约为50KeV至180KeV之间，且其掺杂浓度约为10¹³/cm²至10¹⁴/cm²之间。此外，第一掺杂区508的掺杂深度会比隔离结构506的深度还要浅。

请参照图6A及图6B，于基底502上形成介电层514。接着，对介电层514进行图案化，以移除部分介电层514，而于介电层514中形成多个开口514a。开口514a分别暴露出每个第一掺杂区508的部分上表面，且一个第一掺杂区508上例如是仅对应形成一个开口514a。

请参照图7A及图7B，于基底502上形成具有第二导电型的多个栅极510。栅极510例如是N+栅极，且沿着不同于第一方向D1的第二方向D2延伸且互相平行排列。栅极510的形成方法例如是先于介电层514上形成一层导体层，接着再对此导体层进行图案化工艺，以获得所需的栅极510图案。由于介电层514具有多个暴露出第一掺杂区508部分上表面的开口514a，因此形成在介电层514上的栅极510可以通过开口514a与相对应的第一掺杂区508直接接触而达到电性连接的效果。其中，一个第一掺杂区508例如是仅电性连接至一个栅极510，且第一掺杂区508分别电性连接至不同的栅极510。栅极510的材料例如是掺杂多晶硅或金属硅化物。在一实施例中，栅极510中的掺杂浓度约为10¹⁹/cm²至10²¹/cm²之间，且大于第一掺杂区508的掺杂浓度。

之后，于栅极510的两侧壁上还可选择性地形成间隙壁511a，且于栅极510上可选择性地形成顶盖层511b，以保护栅极510的周围。间隙壁511a的材料例如是氧化硅或氮化硅，顶盖层511b的材料例如是氧化硅或氮化硅。

请参照图8A及图8B，于阱区504中形成具有第一导电型的多个第二掺杂区512。第二掺杂区512例如是P+掺杂区，且分别形成于相邻两个栅极510之间的第一掺杂区508中。第二掺杂区512的形成方法例如是以栅极510及其间隙壁511a为掩模，对基底502进行离子植入工艺，以于间隙壁511a的外侧基底502中形成自我对准的第二掺杂区512。值得一提的是，第二掺杂区512的制作可以与MOS工艺中的源极漏极区的制作同时进行。在一实施例中，形成第二掺杂区512所使用的掺质为砷，植入能量约为10KeV至30

KeV之间，且其掺杂浓度约为10¹⁵/cm²至10¹⁶/cm²之间。至此，即完成如图1及图2A至图2E所示的PNP型的双极结型晶体管(BJT)结构(半导体元件100)。

特别说明的是，在完成双极结型晶体管(BJT)的制作之后，还可以选择性地在双极结型晶体管(BJT)上方形成存储器。以下，将利用沿着图3的线段A-A’的剖面示意图来说明形成如图4所示的半导体元件的制造流程。图9至图10是依照本发明的另一实施例的一种半导体元件的制造方法的剖面示意图。图9至图10所示的是沿着图3的线段A-A’的剖面，主要用以说明接续在图8A之后所进行的工艺步骤，且相同的构件则使用相同的标号并省略其说明。

请参照图9，移除暴露出的介电层514，而于介电层514中形成多个开口514b。开口514b例如是暴露出第二掺杂区512的上表面。接着，于暴露出的第二掺杂区512上形成导电插塞904。导电插塞904的材料例如是钨。

请参照图10，于基底502上形成多个记忆胞902。记忆胞902例如是分别对应形成于导电插塞904上，而可通过导电插塞904电性耦接至第二掺杂区512。记忆胞902例如是电阻式记忆胞、相变化记忆胞、磁性记忆胞(MRAM)或其他需要较大电流驱动的存储器。在一实施例中，记忆胞902包括下电极902a、上电极902c以及位于下电极902a与上电极902c之间的可变电阻层902b，而形成如金属/绝缘层/金属(MIM)的堆叠结构。

之后，于基底502上形成多条位元线906，即完成如图3及图4所示的结合双极结型晶体管(BJT)与存储器的结构(半导体元件300)。各位元线906分别形成于相邻两个栅极510之间的记忆胞902上，因此位元线906例如是沿着第二方向D2延伸且互相平行排列。如此一来，每一条位元线906可以电性串接其下方沿着第二方向D2上的多个记忆胞902，因而可以通过位元线906来控制记忆胞902。位元线906的材料例如是铝。

须注意的是，上述实施例是以P型表示第一导电型，以N型表示第二导电型为例来进行说明，但本发明并不以此为限。本发明其他实施例亦可以将第一导电型置换成N型并将第二导电型置换成P型以形成半导体元件，熟知本领域的技术人员当可依据前述实施例而知其应用及变化，故于此不再赘述。

综上所述，本发明的半导体元件及其制造方法至少具有下列优点：

1.上述实施例的半导体元件是在基底中配置作为共集电极的阱区、作为共基极的第一掺杂区以及作为发射极第二掺杂区而构成垂直式双极结型晶体管(BJT)，且通过使栅极能够与相对应的第一掺杂区直接接触而作为基极接触窗，因此能够使元件尺寸缩到最小。此外，由于双极结型晶体管(BJT)具有较高的驱动能力，因此将其整合在记忆胞下方还能够在缩小布局面积的同时，提供记忆胞较大的电流，有助于提升元件效能。

2.上述实施例的半导体元件的制造方法可以应用在多种存储器元件，且仅需通过增加少数光罩而能够将双极结型晶体管(BJT)结构整合于现有的MOS工艺，工艺简单且可大幅提升存储器元件的积集度。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体元件，包括：

具有一第一导电型的一阱区，配置于一基底中；

具有一第二导电型的多个第一掺杂区，配置于该阱区中，所述多个第一掺杂区沿着一第一方向延伸且互相平行排列；

具有该第二导电型的多个栅极，配置于该基底上，所述多个栅极沿着不同于该第一方向的一第二方向延伸且互相平行排列，其中一个第一掺杂区仅对应电性连接至一个栅极；

具有该第一导电型的多个第二掺杂区，各所述第二掺杂区分别配置于相邻两栅极之间的所述第一掺杂区中；以及

多个隔离结构，各所述隔离结构分别配置于相邻两第一掺杂区之间的该基底中。

2.如权利要求1所述的半导体元件，其特征在于，该半导体元件还包括一介电层，配置于该基底上，该介电层具有至少一开口，所述开口对应配置于所述第一掺杂区与所述栅极的电性连接处，以使所述第一掺杂区与相对应的所述栅极直接接触。

3.如权利要求1所述的半导体元件，其特征在于，所述多个第一掺杂区分别电性连接至不同的栅极。

4.如权利要求1所述的半导体元件，其特征在于，所述隔离结构的深度会深于所述第一掺杂区的深度。

5.如权利要求1所述的半导体元件，其特征在于，所述栅极的掺杂浓度大于所述第一掺杂区的掺杂浓度。

6.如权利要求1所述的半导体元件，其特征在于，所述半导体元件还包括多个记忆胞，配置于该基底上，所述多个记忆胞分别耦接至所述多个第二掺杂区。

7.如权利要求6所述的半导体元件，其特征在于，所述半导体元件还包括多个导电插塞，分别配置于所述多个记忆胞与所述多个第二掺杂区之间，以使所述多个记忆胞通过所述多个导电插塞与所述第二掺杂区电性连接。

8.如权利要求6所述的半导体元件，其特征在于，所述半导体元件还包括多条位元线，各所述位元线分别配置于相邻两栅极之间的所述记忆胞上。

9.如权利要求6所述的半导体元件，其特征在于，所述记忆胞为电阻式记忆胞、相变化记忆胞或磁性记忆胞。

10.如权利要求1所述的半导体元件，其特征在于，当该第一导电型为P型时，该第二导电型为N型；当该第一导电型为N型时，该第二导电型为P型。

11.一种半导体元件的制造方法，包括：

于一基底中形成多个隔离结构，所述多个隔离结构沿着一第一方向延伸且互相平行排列；

于该基底中形成具有一第一导电型的一阱区；

于该阱区中形成具有一第二导电型的多个第一掺杂区，各所述第一掺杂区分别形成于相邻两隔离结构之间；

于该基底上形成具有该第二导电型的多个栅极，所述多个栅极沿着不同于该第一方向的一第二方向延伸且互相平行排列，其中一个第一掺杂区仅对应电性连接至一个栅极；以及

于该阱区中形成具有该第一导电型的多个第二掺杂区，各所述第二掺杂区分别形成于相邻两栅极之间的所述第一掺杂区中。

12.如权利要求11所述的半导体元件的制造方法，在形成多个栅极之前，所述半导体元件的制造方法包括：

于该基底上形成一介电层；以及

于该介电层中形成至少一开口，所述开口对应形成于所述第一掺杂区与所述栅极的电性连接处，以使所述第一掺杂区与相对应的所述栅极直接接触。

13.如权利要求11所述的半导体元件的制造方法，其特征在于，所述多个第一掺杂区分别电性连接至不同的栅极。

14.如权利要求11所述的半导体元件的制造方法，其特征在于，所述隔离结构的深度会深于所述第一掺杂区的深度。

15.如权利要求11所述的半导体元件的制造方法，其特征在于，所述栅极的掺杂浓度大于所述第一掺杂区的掺杂浓度。

16.如权利要求11所述的半导体元件的制造方法，其特征在于，所述半导体元件的制造方法还包括于该基底上形成多个记忆胞，所述多个记忆胞分别耦接至所述第二掺杂区。

17.如权利要求16所述的半导体元件的制造方法，其特征在于，所述半导体元件的制造方法还包括于所述多个记忆胞与所述多个第二掺杂区之间形成多个导电插塞，以使所述记忆胞通过所述导电插塞与所述第二掺杂区电性连接。

18.如权利要求16所述的半导体元件的制造方法，其特征在于，所述半导体元件的制造方法还包括于该基底上形成多条位元线，各所述位元线分别形成于相邻两栅极之间的所述记忆胞上。

19.如权利要求16所述的半导体元件的制造方法，其特征在于，所述记忆胞为电阻式记忆胞、相变化记忆胞或磁性记忆胞。

20.如权利要求11所述的半导体元件的制造方法，其特征在于，当该第一导电型为P型时，该第二导电型为N型；当该第一导电型为N型时，该第二导电型为P型。