DE102010023957A1 - Phasenwechselspeicherzelle und Verfahren zum Herstellen einer Phasenwechselspeicherzelle - Google Patents

Phasenwechselspeicherzelle und Verfahren zum Herstellen einer Phasenwechselspeicherzelle Download PDF

Info

Publication number
DE102010023957A1
DE102010023957A1 DE102010023957A DE102010023957A DE102010023957A1 DE 102010023957 A1 DE102010023957 A1 DE 102010023957A1 DE 102010023957 A DE102010023957 A DE 102010023957A DE 102010023957 A DE102010023957 A DE 102010023957A DE 102010023957 A1 DE102010023957 A1 DE 102010023957A1
Authority
DE
Germany
Prior art keywords
phase change
layer
change memory
dielectric layer
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE102010023957A
Other languages
English (en)
Inventor
Barbara Zanderighi
Francesco Pipia
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Numonyx BV Amsterdam Rolle Branch
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Numonyx BV Amsterdam Rolle Branch filed Critical Numonyx BV Amsterdam Rolle Branch
Publication of DE102010023957A1 publication Critical patent/DE102010023957A1/de
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/008—Write by generating heat in the surroundings of the memory material, e.g. thermowrite

Abstract

Ein Schnittstellenmaterial mit niedrigem Widerstand wird zwischen einem selbstausgerichteten vertikalen Heizelement und einer Kontaktregion einer Wahleinrichtung bereitgestellt. Ein Phasenwechsel-Chalkogenidmaterial wird direkt auf dem vertikalen Heizelement abgeschieden. Bei einem Ausführungsbeispiel ist das vertikale Heizelement L-förmig, hat eine gekrümmte vertikale Wand entlang der Wortleitungsrichtung und eine horizontale Basis. Bei einem Ausführungsbeispiel wird das Schnittstellenmaterial mit niedrigem Widerstand in einen Graben mit einem negativen Profil unter Verwendung einer PVD-Technik abgeschieden. Eine obere Fläche des Niedrigwiderstandsschnittstellenmaterials kann eine abgeschrägte Vogelschnabelerweiterung aufweisen.

Description

  • HINTERGRUND
  • Ausführungsbeispiele der Erfindung beziehen sich auf einen Herstellungsprozess einer Phasenwechselspeicherzelle mit vollständig selbstausrichtenden vertikalen Heizelementen.
  • Phasenwechselspeicher werden durch Speicherzellen gebildet, die an Kreuzungen von Bitleitungen und Wortleitungen verbunden sind und jeweils ein Speicherelement und ein Auswahlelement umfassen. Ein Speicherelement umfasst eine Phasenwechselregion, die aus einem Phasenwechselmaterial hergestellt ist, d. h. einem Material, das elektrisch zwischen einem allgemeinen amorphen und einem allgemeinen kristallinen Zustand geschaltet werden kann, wobei das gesamte Spektrum zwischen vollständig amorphem und vollständig kristallinen Zustand umfasst ist.
  • Typische Materialien, die für die Phasenwechselregionen der Speicherelemente geeignet sind, weisen verschiedene Chalkogenid-Elemente auf. Der Zustand von den Phasenwechselmaterialien ist nicht flüchtig, so lange keine Übertemperatur angewendet wird, wie beispielsweise eine über 150°C für längere Zeit. Wenn der Speicher entweder in einen kristallinen, semikristallinen, amorphen oder semi-amorphen Zustand gesetzt wird, der jeweils einen Widerstandswert darstellt, wird dieser Wert solange beibehalten, bis er neu programmiert wird, selbst dann, wenn der Strom getrennt wird.
  • Auswahlelemente können entsprechend unterschiedlicher Technologien gebildet werden. Zum Beispiel können sie durch Dioden implementiert werden, mit Metalloxidhalbleiter-(MOS: metal Oxide semiconductor)-Transistoren oder Bipolartransistoren. Es werden Heizelemente in Verbindung mit den Wahlelementen bereitgestellt, um Wärme an die Chalkogenid-Elemente zu liefern.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine isometrische Ansicht einer pnp-BJT-Matrix in Übereinstimmung mit einem Ausführungsbeispiel.
  • 2 ist eine isometrische Ansicht vertikaler Heizelemente, die in einer Reihe von Säulenstrahlern in der x-Richtung in der pnp-BJT-Matrix von 1 angeordnet sind.
  • 3 ist eine Querschnittsveranschaulichung entlang der x-Richtung (parallel zur Wortleitungsrichtung) und der y-Richtung (parallel zur Bitleitungsrichtung) von Gräben, die in einer dielektrischen Schicht geätzt sind, die umfassend über der pnp-BJT-Matrix von 1 abgeschieden ist.
  • 4 ist eine Querschnittsveranschaulichung einer Niedrigwiderstandsschnittstellenschicht, die über der pnp-BJT-Matrix von 3 abgeschieden ist.
  • 5 ist eine Querschnittsveranschaulichung einer konformen Leitungsschicht, die über der pnp-BJT-Matrix von 4 abgeschieden ist.
  • 6 ist eine Querschnittsveranschaulichung einer konformen dielektrischen Schicht, die über der konformen Leitungsschicht von 5 abgeschieden ist.
  • 7 ist eine Querschnittsveranschaulichung der konformen dielektrischen Schicht, konformen Leitungsschicht und Niedrigwiderstandsschnittstellenschicht von 6, die anisotrop rückgeätzt sind.
  • 8 ist eine Querschnittsveranschaulichung einer dielektrischen Schicht, die über der pnp-BJT-Matrix und innerhalb der Gräben von 7 abgeschieden und geebnet ist.
  • 9 ist eine Querschnittsveranschaulichung einer Phasenwechselschicht und metallischer Abdeckschicht, die über der Struktur in 8 abgeschieden sind.
  • 10 ist eine Veranschaulichung anisotroper Ätzleitungen in der y-Richtung.
  • 11 ist eine Veranschaulichung vom hinteren Ende der Leitungs-(BEOL)-Metallisierung in Übereinstimmung mit einem Ausführungsbeispiel.
  • 12 ist eine Veranschaulichung eines Systems in Übereinstimmung mit einem Ausführungsbeispiel.
  • DETAILLIERTE BESCHREIBUNG
  • Ausführungsbeispiele der Erfindung beziehen sich auf eine Phasenwechselspeicherzelle mit vollständig selbstausrichtenden vertikalen Heizelementen und auf einen Herstellungsprozess derselben.
  • Verschiedene Ausführungsbeispiele werden hierin unter Bezugnahme auf Figuren beschrieben. Allerdings können bestimmte Ausführungsbeispiele ohne eines oder mehrere dieser spezifischen Details ausgeführt werden oder in Kombination mit anderen bekannten Techniken und Konfigurationen. Die Bezugnahme in diesen Unterlagen auf „ein Ausführungsbeispiel” („ein” im Sinne eines Zahlwortes) oder „ein Ausführungsbeispiel” („ein” im Sinne eines unbestimmten Artikels) bedeutet, dass ein bestimmtes Merkmal, Konfigurationen, Zusammensetzungen oder Eigenschaften, die in Verbindung mit dem Ausführungsbeispiel beschrieben ist bzw. sind, in wenigstens einem Ausführungsbeispiel der Erfindung mit eingeschlossen ist. Folglich beziehen sich das Auftreten der Phrasen „in einem Ausführungsbeispiel” („ein” im Sinne eines Zahlwortes) oder „ein Ausführungsbeispiel” („ein” im Sinne eines unbestimmten Artikels) an verschiedenen Stellen innerhalb dieser Unterlagen nicht notwendigerweise auf dasselbe Ausführungsbeispiel der Erfindung. Darüber hinaus können bestimmte Merkmale, Konfigurationen, Zusammensetzungen oder Eigenschaften auf jede beliebige und geeignete Art und Weise in einem oder mehreren Ausführungsbeispielen kombiniert werden.
  • Ausführungsbeispiele der Erfindung offenbaren eine Phasenwechselspeicherzelle, die ein selbstausrichtendes vertikales Heizelemente aufweist, das direkt auf einer Niedrigwiderstandsschnittstelle abgeschieden wird, welche direkt auf einer Silizidkontaktregion eines Wahlelements abgeschieden ist. Ein Phasenwechselmaterial wird direkt auf dem vertikalen Heizelement abgeschieden. Die Niedrigwiderstandsschnittstellenschicht verringert den Widerstand an der Schnittstelle zwischen der Silizidkontaktregion des Wahlelements und dem Heizelement, wodurch Spannungsanforderungen verringert werden und die Fähigkeit zum Lesen und Schreiben des Phasenwechselmaterials verbessert wird. Der Ausdruck Niedrigwiderstand, wie er hierin verwendet wird, bedeutet, dass ein Widerstand vorliegt, der niedriger ist als der des Materials, das zum Bilden des Heizelementes verwendet wird.
  • Bei einem Ausführungsbeispiel ist das Wahlelement ein vertikaler pnp-Bipolartransistor (BJT, engl.: bipolar junction transistor) und das vertikale Heizelement ist L-förmig, wobei es eine gekrümmte vertikale Wand aufweist, die sich entlang der Wortleitrichtung erstreckt und eine horizontale Basis, die orthogonal zu der gekrümmten vertikalen Wand ist. Der selbstausrichtende Herstellungsprozess ermöglicht eine gesteuerte Ausrichtung der gekrümmten vertikalen Wand zu der Bitleitungsrichtung der Phasenwechselspeicherzelle sowie die gesteuerte Ausrichtung zwischen dem Phasenwechselmaterial und dem Heizelement. Die gekrümmte vertikale Wand und die horizontale Basis können dieselbe Dicke aufweisen.
  • Das L-förmige vertikale Heizelement wird durch Ausführen eines anisotropen Ätzvorgangs gebildet, um einen Graben in einer dielektrischen Schicht zu bilden, gefolgt von einem isotropen Ätzvorgang, um ein negatives Profil in den Grabenseitenwänden zu erzeugen. Es wird eine Schnittstellenschicht mit niedrigem Widerstand innerhalb des anisotrop geätzten Grabens, unter Verwendung einer unidirektionalen Abscheidetechnik, abgeschieden, so dass die Niedrigwiderstandsschnittstellenschicht nicht auf dem negativen Profil abgeschieden wird. Bei einem Ausführungsbeispiel weist die Schnittstellenschicht mit niedrigem Widerstand eine obere Erweiterung mit abgeschrägter vogelschnabelartiger Form auf, wo die Schnittstellenschicht mit niedrigem Widerstand auf der anisotrop geätzten Grabenseitenwand abgeschieden wird. Es wird dann eine konforme Leitungsschicht über der Struktur abgeschieden, welche nachfolgend bearbeitet wird, um das L-förmige vertikale Heizelement mit einer gekrümmten vertikalen Wand und einer horizontalen Basis zu bilden.
  • Bei einem Ausführungsbeispiel weist eine pnp-BJT-Matrix Säulenstrahler auf, die eine Breite und Tiefe von F × F haben, wobei F der Lithographieknoten ist. Zum Beispiel ist bei einer Verwendung von einer 193 nm Immersionslithographie die Breite und Tiefe der Säulenstrahler ungefähr 50 nm. Bei einem derartigen Ausführungsbeispiel kann das L-förmige vertikale Heizelement eine Dicke von zwischen 5–10 nm haben und eine Höhe zwischen 50–150 nm. Bei einem Ausführungsbeispiel hat der gekrümmte vertikale Wandbereich ein Aspektverhältnis von wenigstens 5:1 Höhe:Breite, wobei die Breite am Mittelpunkt gemessen wird.
  • 1 ist eine isometrische Ansicht einer pnp-BJT-Matrix 100 in Übereinstimmung mit einem Ausführungsbeispiel. Wie in 1 gezeigt ist, weist die Matrix vier Spalten von Säulenstrahlern 16 auf, die durch eine Spalte von Basiskontaktsäulen 18 geteilt wird. Jeder Satz von Strahlerspalten 16 wird durch eine Spalte von einer breiteren Basiskontaktspalte 18 getrennt. Dielektrika, die die gesamte Region zur Isolierung unter den Säulen füllen, sind in der Veranschaulichung transparent. Ein Halbleitersubstrat wird mit einem p-Typ Dotand dotiert, um den p-Typ Kollektor (gemeinsam) 12 unter einem flacheren Basis-Dotand zu bilden, der eine n-Typ Wortleitung 14 bildet, die den oberen Teil 14a und unteren Teil 14b aufweist.
  • Jede Reihe von Säulenstrahlern 16 ist von einer benachbarten Reihe in der x-Richtung durch eine flache Grabenisolation 22 getrennt. Auf ähnliche Art und Weise ist jede Spalte von Säulenstrahlern 16 von benachbarten Säulenstrahlern 16 in der y-Richtung durch eine flache Grabenisolation 20 getrennt. Die flachen Grabenisolationen 22 können flacher als die flachen Grabenisolationen 20 sein. Die tieferen flachen Grabenisolationen 20 können sich auf den gesamten Weg in den p-Typ Kollektor 12 erstrecken, während die flachen Grabenisolationen 22 sich nur in die n-Typ Wortleitung 14 erstrecken können. Folglich ist die n-Typ Wortleitung 14 aus einem unteren Teil 14b hergestellt, das unterhalb der flachen Grabenisolationen 22 ist und einem oberen Teil 14a, welches oberhalb des Bodens der flachen Grabenisolationen 20 ist.
  • Die Basiskontakte 18 sind n+ Basiskontakte, die Strahler sind p-Typ und die Wortleitung ist n-Typ. Silizidkontaktregionen 26 werden oben auf den p+ Strahlerregionen 17 gebildet und n+ Basisregionen 19. Ein BJT-Transistor wird mit einem Strahler 16 gebildet, Basiskontakt 18, Wortleitung 14 und Kollektor 12. Die Wortleitung 14 ist für jede Reihe in der x-Richtung gemeinsam. Der Kollektor 12 ist gemeinsam für all die Transistoren. In bestimmten Ausführungsbeispielen können die Polaritäten der Transistoren umgekehrt sein. Zusätzlich kann die Anzahl von Spalten von Strahlern 16 zwischen Basiskontakten 18 mehr oder weniger als vier betragen.
  • Bei einem Ausführungsbeispiel hat jeder Säulenstrahler 16 eine Breite und Tiefe von F × F, wobei F der Lithographieknoten ist. Die Strahler 16 sind in der x-Richtung durch flache Grabenisolationen 22 mit einer Breite von F getrennt und in der y-Richtung durch flache Grabenisolationen 20 mit einer Breite von F. Beispielsweise kann die pnp-BJT-Matrix unter Verwendung von einer 193 nm Immersionslithographie hergestellt werden, bei der die Breite und Tiefe der Säulen ungefähr 50 nm ist, die Höhe der Säulen entlang der x-Richtung ungefähr 100 nm und die Höhe der Säulen entlang der y-Richtung ungefähr 250 nm ist. Das Silizid 26 kann Kobaltsilizid umfassen, obwohl andere Metallsilizide verwendet werden können. Wo die Dimensionen der pnp-BJT-Matrix größer sind, kann Titansilizid bevorzugt sein. Wo die Dimensionen der pnp-BJT-Matrix kleiner sind, kann Nickelsilizid bevorzugt sein. Obwohl Ausführungsbeispiele nicht auf derartige Dimensionen begrenzt sind, die durch den Lithographieknoten F bestimmt sind.
  • 2 ist eine isometrische Ansicht von L-förmigen Heizelementen, die in einer Reihe von Säulenstrahlen in der x-Richtung einer pnp-BJT-Matrix angeordnet sind. Die L-förmigen Heizelemente 50 haben eine gekrümmte vertikale Wand 52, von der sich eine Breite entlang der Wortleitungsrichtung erstreckt und eine horizontale Basis 54 orthogonal zu der Wortleitungsrichtung. Die horizontale Basis 54 ist in direktem Kontakt mit einer Niedrigwiderstandsschnittstellenschicht 44, welche in direktem Kontakt mit der Silizidkontaktregion 26 auf dem Säulenstrahler 16 ist. Ein Phasenwechselmaterial 60, wie beispielsweise Chalkogenid, ist in direktem Kontakt mit der gekrümmten vertikalen Wand 52 des L-förmigen Heizelements 50. Eine Metallkappe 62 wird auf dem Phasenwechselmaterial 60 gebildet. Wie in 2 gezeigt ist und wie in den folgenden Figuren ersichtlich wird, sind das Phasenwechselmaterial 60 und L-fömige Heizelemente 50 mit der Bitleitungsrichtung der Phasenwechselspeicherzelle selbst ausgerichtet.
  • 3 ist eine Querschnittsveranschaulichung entlang der x-Richtung (parallel zur Wortleitungsrichtung) und der y-Richtung (parallel zur Bitleitungsrichtung) der Gräben, die in einer dielektrischen Schicht umfassend über der pnp-BJT-Matrix von 1 abgeschieden sind. Bei einem Ausführungsbeispiel sind die dielektrischen Schichten 30 und 31 umfassend über der pnp-BJT-Matrix abgeschieden, gemustert und anisotrop geätzt, um Gräben 32 zu bilden. Die Gräben 32 werden dann isotrop geätzt, um Seitenwände 34 mit einem negativen Profil in der dielektrischen Schicht 30 zu bilden.
  • Die dielektrischen Schichten 30 und 31 können unter Verwendung von herkömmlichen Dampfabscheidungstechniken, wie beispielsweise chemische Dampfabscheidung bzw. Gasphasenabscheidung (CVD, engl.: chemical vapour deposition), abgeschieden werden, mit einer Dicke, welche größer als die mögliche Höhe der Heizelemente ist, da einiges der Dicke in einem nachfolgenden Einebnungsvorgang entfernt wird. Bei einem Ausführungsbeispiel sind die dielektrischen Schichten 30 und 31 aus zwei unterschiedlichen Materialien gebildet, um unterschiedliche Ätzselektivitäten bereitzustellen und Refraktionsindices für die Endpunktbestimmung während des chemisch-mechanischen Polierens (CMP, engl.: chemical mechanical polishing). Bei einem Ausführungsbeispiel ist die dielektrische Schicht 30 ein Nitrid, wie beispielsweise Siliziumnitrid, zwischen 50 und 200 nm dick, und die dielektrische Schicht 31 ist ein Oxid, wie beispielsweise Siliziumoxid, zwischen 20 und 100 nm dick, obwohl andere Materialien und Dicken verwendet werden können.
  • Die Gräben 32 können unter Verwendung von herkömmlichen lithographischen Techniken und anisotropen Ätzen gebildet werden. Dem folgt ein isotroper Ätzvorgang. Bei einem Ausführungsbeispiel wird ein nasses gepuffertes Oxidätzen unter Verwendung bekannter chemischer Eigenschaften einschließlich fluorierter Ätzmittel (zum Beispiel HF) mit Puffer (zum Beispiel NH4F) oder von Lösungsmitteln verwendet. Bei einem Ausführungsbeispiel hat das isotrope Ätzen eine Ätzselektivität von wenigstens 5:1 oder 10:1 zur dielektrischen Schicht 30 und dielektrischen Schicht 31.
  • Die vergrößerte Ansicht in 3 veranschaulicht eine überhöhte Ansicht von Seitenwänden 34 nach dem isotropen Ätzvorgang. Wie gezeigt ist, haben die Seitenwände 34 in der dielektrischen Schicht 30 ein negatives Profil von wenigstens dem Mittelpunktabschnitt und darüber, was dazu führt, dass die dielektrische Schicht 30 eine Stundenglasform hat. Aufgrund der unterschiedlichen Ätzselektivitäten zu den dielektrischen Schichten 30 und 31 hängt die Kante von Schicht 31 über die entsprechende Seitenwand 34, was als Überhang in 3 dargestellt ist. Bei einem Ausführungsbeispiel wird die gesamte Seitenwandoberfläche 34 geätzt, so dass eine Lippe unterhalb der Bodenfläche der Schicht 31 geformt wird, wo die Schicht 30 vollständig weggeätzt wurde, obwohl Ausführungsbeispiele nicht notwendigerweise die Bildung einer Lippe erfordern. Bei einem Ausführungsbeispiel ist die Lippe zwischen 0 und 20 nm und der Überhang beträgt wenigstens 5 nm.
  • Wie oben beschrieben wurde, beschreiben Ausführungsbeispiele der vorliegenden Erfindung ein dielektrisches Zweischichtsystem mit Schichten 30 und 31, so dass unterschiedliche Ätzselektivitäten entsprechenden Nutzen daraus ziehen können, einen Überhang und/oder eine Lippe in Schicht 30 zu erzeugen, während Schicht 31 die physikalische Qualität der Oberfläche der Schicht 30 bewahrt, wodurch ein negatives Profil hergestellt wird. Es sollte begrüßt werden, dass zusätzliche Ausführungsbeispiele existieren, bei welchen nur eine einzelne dielektrische Schicht 30 verwendet wird, um das negative Profit zu erzeugen oder bei denen mehr als zwei dielektrische Schichten verwendet werden.
  • Bei einem Ausführungsbeispiel werden Gräben 32 mit gekrümmten Seitenwänden 34 ungefähr direkt oberhalb der zentralen vertikalen Achse der Säulenstrahler 16 gebildet (und Basissäulen 18, nicht gezeigt), um die Platzierung der gekrümmten vertikalen Wand 52 des Heizelements 50 direkt oberhalb der zentralen vertikalen Achse der Säulenstrahler 16 zu ermöglichen. Bei einem derartigen Ausführungsbeispiel haben dann die Gräben 32 eine Breite von 2 F oder ungefähr 100 nm, bei Verwendung einer 193 nm Immersionslithographie. Obwohl begrüßt werden sollte, dass eine derartige Ausrichtung nicht für den Selbstausrichtungsprozess in Übereinstimmung mit den Ausführungsbeispielen der Erfindung benötigt wird. Wie aus den folgenden Figuren hervorgeht, kann die Breite der Gräben 32 breiter oder schmäler sein, um entsprechend die Platzierungen der gekrümmten vertikalen Wandkomponente 52 des Heizelements 50 auf dem unterliegenden Silizid 26 der Säulenstrahler 16 maßzuschneidern. Ein breiterer Graben 32 wird zu einem Heizelement 50 mit einer längeren horizontalen Basiskomponente 54 und zu einer Niedrigwiderstandsschnittstellenschicht 44 führen, mit einem schmalen Graben 32 wird es zu einem Heizelement 50 mit einer kürzeren oder nicht existierenden horizontalen Basiskomponente 54 und einer Niedrigwiderstandsschnittstellenschicht 44 führen.
  • Wie in 4 veranschaulicht ist, wird dann eine Niedrigwiderstandsschnittstellenschicht 44 über der pnp-BJT-Matrix von 3 abgeschieden. Die Niedrigwiderstandsschnittstellenschicht 44 stellt eine Schnittstelle mit niedrigem Widerstand zwischen der Silizdtkontaktregion 26 der Wahleinrichtung und dem nachfolgend gebildeten Heizelement 50 bereit. Bei einem Ausführungsbeispiel ist die Niedrigwiderstandsschnittstellenschicht 44 eine Metallschicht. Geeignete Metalle schließen mit ein, sind aber nicht begrenzt auf, Kobalt, Titan, Tantal und Wolfram. Bei einem Ausführungsbeispiel kann die Niedrigwiderstandsschnittstellenschicht 44 eine einzelne Schicht sein und alternativ kann sie mehrere Schichten aufweisen. Die Niedrigwiderstandsschnittstellenschicht 44 muss nur dick genug sein, um eine leitende Schnittstelle zwischen der Silizidkontaktregion 26 und dem nachfolgend gebildeten Heizelement 50 bereitzustellen und muss nicht die Größe einer funktionellen Verbindung oder Übergang haben, wie es im Stand der Technik bekannt ist. Bei einem Ausführungsbeispiel beträgt die Dicke der abgeschiedenen Niedrigwiderstandsschnittstellenschicht 44 auf einer ungefähr horizontalen Oberfläche der Silizidkontaktregion 44 ungefähr 5 bis 10 nm.
  • Die Niedrigwiderstandsschnittstellenschicht 44 wird unter Verwendung einer unidirektionalen Abscheidetechnik abgeschieden, welche nicht auf negativen Profilen abscheidet. Zum Beispiel kann die Niedrigwiderstandsschnittstellenschicht durch eine physikalische Dampfabscheide-(PVD, engl.: physical vapour deposition)-Technik, wie beispielsweise Sputtern, abgeschieden werden. Wie in 4 gezeigt ist, wird die Niedrigwiderstandsschnittstellenschicht 44 mit einer gleichmäßigen Dicke auf horizontalen Flächen abgeschieden. Die Niedrigwiderstandsschnittstellenschicht 44 wird auch auf der freigelegten Basisregion der gekrümmten Seitenwände 34 abgeschieden und kann eine Erweiterung mit einer abgeschrägten Vogelschnabelform an einem obersten Bereich bilden. Die Erweiterung mit abgeschrägter Vogelschnabelform kann sich vertikal nach oben bis maximal zu dem Hauptmittelpunkt der Gesamthöhe der dielektrischen Schicht 30 erstrecken. Unidirektionale Abscheidetechniken, wie beispielsweise PVD, scheiden nicht auf negativen Profilen ab und daher wachst die abgeschrägte Vogelschnabelerweiterung nicht über den Mittelpunkt der Gesamthöhe der dielektrischen Schicht 30. Dementsprechend ist eine PVD-Abscheidetechnik insbesondere für das Abscheiden einer Niedrigwiderstandsschnittstellenschicht 44 nur auf dem Boden oder auf einer freigelegten Basis der Seitenwand 34 nützlich, da sogar eine kleine Menge von Niedrigwiderstandsschnittstellenschicht 44 auf den Seitenwänden 34 den Widerstand des nachfolgend gebildeten Heizelements 50 dramatisch verringern kann.
  • Eine konforme Leitungsschicht 36, welche nachfolgend bearbeitet wird, um die Heizelemente 50 zu bilden, wird dann über der pnp-BJT-Matrix abgeschieden, wie in 5 veranschaulicht. Es sind verschiedene leitende Materialien verfügbar, in Abhängigkeit von den gewünschten elektrischen Eigenschaften. Bei einem Ausführungsbeispiel kann das leitende Material ein Metallnitrid (zum Beispiel WN, TiN) oder ein Metallnitridkomposit (zum Beispiel WCN, TiAlN, TiSiN) sein. Es können verschiedene konforme Abscheidetechniken verwendet werden, wie beispielsweise chemische Dampfabscheidung bzw. Gasphasenabscheidung (CVD). Die Dicke der Leitungsschicht 36 hängt auch von den gewünschten elektrischen Eigenschaften ab. Bei einem Ausführungsbeispiel ist eine konforme Leitungsschicht aus einem Metallnitrid oder Metallnitridkomposit zwischen 3 und 15 nm dick oben auf der Niedrigwiderstandsschnittstellenschicht 44 und innerhalb der Gräben 32. Die konforme Leitungsschicht füllt den Graben 32 nicht vollständig. Die Platzierung der gekrümmten vertikalen Wandkomponente 52 des Heizelements 50 wird sowohl durch die Dicke der konformen Leitungsschicht 36 als auch durch die Platzierung und Breite des Grabens 32 bestimmt. Folglich wird der gekrümmte vertikale Bereich der Leitungsschicht 36, die in dem Graben 32 gebildet ist, die gekrümmte vertikale Wandkomponente 52 des Heizelements 50 werden. Bei einem Ausführungsbeispiel ist die gekrümmte vertikale Wandkomponente 52 (das heißt der gekrümmte vertikale Bereich der Leitungsschicht 36) direkt über der zentralen vertikalen Achse einer unterliegenden Strahlensäule 16. Bei einem derartigen Ausführungsbeispiel kann die horizontale Basiskomponente 54 eine Länge von ungefähr der Hälfte der Breite der unterliegenden Strahlungssäule haben.
  • Eine konforme dielektrische Schicht 38 wird dann über der konformen Leitungsschicht 36 abgeschieden, wie in 6 veranschaulicht ist. Bei einem Ausführungsbeispiel werden die dielektrische Schicht 38 und die dielektrische Schicht 30 auf demselben Material gebildet, um eine gleichmäßige Entfernung während eines nachfolgenden Ätzens und/oder Einebnungsvorgangs bereitzustellen. Zum Beispiel werden die dielektrische Schicht 38 und die dielektrische Schicht 30 auf einem Nitrid, wie beispielsweise Siliziumnitrid, abgeschieden, um die Leitungsschicht 36 vor Oxidation während eines nachfolgenden Einebnungsvorgangs zu schützen oder Abscheidungsvorgangs unter Oxidationsbedingungen. Obwohl Ausführungsbeispiele auch dielektrische Schichten 30 und 38 vorsehen, sind solche nicht notwendigerweise auf einem Nitrid und/oder aus demselben Material gebildet. Wenn der gekrümmte vertikale Bereich der Leitungsschicht 36, die in dem Graben gebildet ist, direkt über der zentralen vertikalen Achse einer unterliegenden Strahlensäule ist, kann die Dicke der konformen dielektrischen Schicht 38 ungefhr die Hälfte einer unterliegenden Strahlensäule 16 und Breite sein oder ungefähr 1/2 F.
  • Die konforme dielektrische Schicht 38, konforme Leitungsschicht 36 und Niedrigwiderstandsschnittstellenschicht 44 werden dann anisotrop rückgeätzt, um die Struktur in 7 bereitzustellen. Wie gezeigt ist, sind die konforme dielektrische Schicht 38, die konforme Leitungsschicht 36 und die Niedrigwiderstandsschnittstellenschicht 44 vollständig von der oberen Fläche der dielektrischen Schicht 31 entfernt und die obere Oberfläche des dielektrischen Materials 21 füllt Gräben 20, um Spacer 42 und Heizelemente 50 zu bilden. Bei einem Ausführungsbeispiel werden die Dicke der Spacer 42 (das heißt vertikaler Bereich der dielektrischen Schicht 38) nicht wesentlich während des anisotropen Ätzvorgangs geätzt und die Kanten der Spacer 42 bleiben im Wesentlichen vertikal mit den Seitenwänden der unterliegenden Strahlensäulen 16 ausgerichtet und den Basissäulen 18. Indem nicht wesentlichen geätzt wird, wird beabsichtigt, dass die Dicke des vertikalen Bereichs der dielektrischen Schicht 38 ungefähr 1/2 F beträgt. Obwohl es so in dem vergrößerten Bereich von 7 gezeigt ist, kann der obere Bereich der dielektrischen Schicht 38 (Spacer 42) auf irgendeine Art und Weise in der Praxis gerundet sein.
  • Eine dielektrische Schicht 56 wird dann umfassend über der pnp-BJT-Matrix und innerhalb der Gräben 32 abgeschieden und wie in 8 gezeigt eingeebnet. Die dielektrische Schicht 56 kann einige 100 nm dick sein, um die Gräben 32 zu füllen. Bei einem Ausführungsbeispiel ist die dielektrische Schicht 56 ein Oxid, wie beispielsweise Siliziumoxid. Bei einem Ausführungsbeispiel wird die Einebnung mit chemisch-mechanischen Polierern (CMP, engl.: chemical mechanical polishing) ausgeführt. Wie gezeigt ist, kann die Höhe der Heizelemente 50 und der umgebenden dielektrischen Materialien 30, 42, 56 bei diesem Vorgang verringert werden. Die dielektrische Schicht 31 wird auch entfernt. Bei einem Ausführungsbeispiel ist die eingeebnete Höhe der Heizelemente 50 zwischen 50 und 150 nm. Bei einem Ausführungsbeispiel kann die dielektrische Schicht 56 mehrere dielektrische Schichten umfassen.
  • Wie in 8 gezeigt ist, bilden benachbarte L-förmige Heizelemente 50 sich wiederholende Buchendekonfigurationen, die eindeutig für die Ausführungsbeispiele der Erfindung sind. Wie gezeigt, kann ein erstes L-förmige Seitenelement 50 in eine erste Richtung zeigen mit einem Spacer 42 auf dem horizontalen Bereich des ersten L-fömigen Heizelements. Ein zweites L-förmiges Heizelement benachbart zum ersten L-förmigen Heizelement zeigt in eine zweite Richtung gegenüber der ersten Richtung mit einem Spacer 42 auf dem horizontalen Bereich des zweiten L-förmigen Heizelements. Wie hierin verwendet, wird die Blickrichtung des L-förmigen Heizelements durch die Beziehung der horizontalen Basis 54 und der entsprechend gekrümmten vertikalen Wand 52 bestimmt, wobei die Richtung in der Ebene der Basis 54 orthogonal zur entsprechend gekrümmten vertikalen Wand 52 ist. Wo die gekrümmten vertikalen Wände 52 der ersten und zweiten L-förmigen Heizelemente 50 auf gegenüberliegenden Seiten einer gemusterter dielektrischen Schicht 30 sind und die erste und zweiten horizontalen Basen 54 in entgegen gesetzte Richtungen blicken, sind die ersten und zweiten L-förmigen Heizelemente 50 ein Vorsatz (engl.: book-end) der gemusterten dielektrischen Schicht 30 zwischen den ersten und zweiten gekrümmten vertikalen Wänden 52. Es sollte begrüßt werden, dass obwohl das in 8 veranschaulichte Ausführungsbeispiel die gekrümmten vertikalen Wände 52 direkt über der zentralen vertikalen Achse der unterliegenden Strahlungssäulen 16 zeigt, die Dicke der Spacer 42 ungefähr 1/2 F ist und die Spacer 42 mit den Seitenwänden der unterliegenden Strahlungssäulen 16 ausgerichtet sind, dass eine derartige Ausrichtung nicht für die selbstausrichtenden Prozesse in Übereinstimmung mit Ausführungsbeispielen der Erfindung benötigt werden.
  • Eine Phasenwechselschicht 60, wie beispielsweise Chalkogenid, und eine metallische Abdeckschicht 62 werden dann umfassend über der pnp-BJT-Matrix abgeschieden, wie in 9 gezeigt. Bei einem Ausführungsbeispiel wird die Phasenwechselschicht 60 direkt auf dem Heizelement 50 abgeschieden, wodurch das Problem von Ausrichtungstoleranzen vermieden wird, die bei anderen Konfigurationen gefunden werden, in denen ein Phasenwechselmaterial in einen gemusterten Graben abgeschieden wird. Die Wahl des Phasenwechselmaterials wird von den besonderen Einrichtungsanforderungen und der benötigten Phasen abhängen. Bei einem Ausführungsbeispiel ist eine Chalkogenidschicht 60 aus GST (Ge2Sb2Te5) und die entsprechende Abdeckschicht 62 ist TiN. Zum Beispiel kann eine GST Chalkogenidschicht 60 durch PVD-Sputtern abgeschieden werden und die Abdeckschicht 62 kann mit derselben Abscheidetechnik abgeschieden werden. Eine zusätzliche Metallschicht kann oben auf der Abdeckschicht 62 abgeschieden werden, um den gesamten elektrischen Widerstand zu verringern. Die metallische Abdeckschicht 62, die Phasenwechselschicht 60 und die elektrische Schicht 30 werden dann als Leitungen (Gräben) geätzt, die parallel zur y-Richtung laufen und in Ausrichtung mit den Reihen der Säulenstrahler 16 sind und auf den oberen Flächen des dielektrischen Materials 23 der Gräben 22 und dem Silizid 26 der Basissäulen 18 landen, wie in 10 veranschaulicht ist. Obwohl es nicht explizit in 10 gezeigt ist, ist es aus der Veranschaulichung klar, dass die Leitungsschicht 36, die die Heizelemente 50 bildet, die Niedrigwiderstandsschnittstellenschicht 44, die dielektrische Schicht 54 und die Spacer 52 auch in 10 geätzt werden. Folglich richtet der Ätzvorgang, der in 10 veranschaulicht ist, das Heizelement 50 und die Phasenwechselmaterialien 60 für jede Speicherzelle in der Bitleitungsrichtung selbst aus und trennt benachbarte Heizelemente 50 und Phasenwechselmaterialien 60 in der Wortleitungsrichtung.
  • Wie in 11 gezeigt ist, wird dann ein endgültiges hinteres Ende des Leitungs-(BEOL, engl.: final back end of the line)-Prozesses hinzugefügt, um Metall-Bitleitungen 70 parallel zur y-Richtung zu bilden, Metallwortleitungen 72 parallel zur x-Richtung und alle benötigten dielektrischen und Metallisierungsschichten. Zum Beispiel können Anschlüsse 74 die Metallbitleitungen 70 mit der Abdeckschicht 62 verbinden und der Anschluss 76 kann die Metallwortleitung 72 mit Silizid 26 des Basiskontaktes 18 verbinden.
  • Zurückkehrend zu 12 wird ein Bereich eines Systems 1200 in Übereinstimmung mit einem Ausführungsbeispiel der vorliegenden Erfindung beschrieben. Das System 1200 kann bei Drahtloseinrichtungen verwendet werden, wie beispielsweise einem persönlichen digitalen Assistenten (PDA, engl.: personal digital assistant), einem Laptop oder tragbaren Computer mit Drahtlosfähigkeit, einem Webtablett, einem drahtlosen Telefon, einem Pager, einer Sofortnachrichteneinrichtung (engl.: instant messaging device), einem digitalen Musikabspieler, einer digitale Kamera oder anderen Einrichtungen, die eingerichtet sein können, Information drahtlos zu übertragen und/oder zu empfangen. Das System 1200 kann in jedem beliebigen nachfolgenden System verwendet werden: einem drahtlosen lokalen Bereichsnetzwerk (WLAN, engl.: wireless local area network)-System, einem drahtlosen persönlichen Bereichsnetzwerk (WPAN, engl.: wireless personal area network)-System, einem zellularen Netzwerk, obwohl der Schutzbereich der vorliegenden Erfindung nicht in dieser Hinsicht begrenzt ist.
  • Das System 1200 kann eine Steuerung 1210 aufweisen, eine Eingabe-/Ausgabe-(I/O)-Einrichtung 1220 (zum Beispiel eine Tastatur, Anzeige), einen statischen Schreib-Lese-Speicher (SRAM, engl.: static random access memory) 1260, einen Speicher 1230 und eine Drahtlosschnittstelle 1240, die miteinander über einen Bus 1250 gekoppelt sind. Eine Batterie 1280 kann bei manchen Ausführungsbeispielen verwendet werden. Es sollte bemerkt werden, dass der Schutzbereich der vorliegenden Erfindung nicht auf Ausführungsbeispiele beschränkt ist, die eine oder alle diese Komponenten haben.
  • Die Steuerung 1210 kann zum Beispiel einen oder mehrere Mikroprozessoren umfassen, digitale Signalprozessoren, Mikrokontroller oder dergleichen. Der Speicher 1230 kann verwendet werden, um Nachrichten zu speichern, die zu oder durch das System 1200 übertragen werden. Der Speicher 1230 kann wahlweise verwendet werden, um Befehle zu speichern, die von der Steuerung 1210 während des Betriebs des Systems 1200 ausgeführt werden und kann verwendet werden, um Benutzerdaten zu speichern. Der Speicher 1230 kann bereitgestellt werden durch eine oder mehrere unterschiedliche Arten von Speichern. Zum Beispiel kann der Speicher 1230 jede beliebige Art von Schreibe-Lese-Speicher umfassen, einen flüchtigen Speicher, einen nicht flüchtigen Speicher, wie beispielsweise einen Flashspeicher und/oder einen Speicher der hierin diskutiert ist.
  • Die I/O-Einrichtung 1220 kann für einen Benutzer zum Erzeugen einer Nachricht verwendet werden. Das System 1200 kann die Drahtlosschnittstelle 1240 zum Übertragen und Empfangen von Nachrichten zu und von einem Drahtloskommunikationsnetzwerk mit einer Funkfrequenz (RF) Signal verwenden. Beispiele der Drahtlosschnittstelle 1240 können eine Antenne oder einen Drahtlossendeempfänger aufweisen, obwohl der Schutzbereich der vorliegenden Erfindung nicht in dieser Hinsicht beschränkt ist.
  • Bei der vorangegangenen Beschreibung wurden verschiedene Ausführungsbeispiele der Erfindung beschrieben. Es wird allerdings ersichtlich sein, dass verschiedene Modifikationen und Abänderungen daran vorgenommen werden können, um von dem breiteren Geist und Schutzbereich der Erfindung abzuweichen, wie er in den beigefügten Ansprüchen festgelegt ist. Die vorgeschlagene Zellenarchitektur kann mit verschiedenen anderen Arten von Wahlelementen, wie beispielsweise einer Siliziumdiode, MOSFET-Selektor, OTS-Material, ZnO-basierte Diode, Binäroxid Dioden, die unter dem Heizelement platziert oder oben auf der Chalkogenidschicht platziert sind, verwendet werden. In Abhängigkeit von der Art des gewählten Selektors ist auch eine Multi-Stack-Matrix machbar. Die Beschreibung und Zeichnungen sind entsprechend in einem veranschaulichenden Sinne zu verstehen, statt in einem beschränkenden Sinne. Es ist beabsichtigt, dass die beigefügten Ansprüche alle solche Modifikationen und Variationen abdecken, so wie sie innerhalb des wahren Geistes und in den Schutzbereich der vorliegenden Erfindung fallen.

Claims (20)

  1. Phasenwechselspeicherzelle, umfassend: eine Wahleinrichtung; eine Kontaktregion auf der Wahleinrichtung; eine Schnittstellenschicht in direktem Kontakt mit der Kontaktregion; ein vertikales Heizelement in direktem Kontakt mit der Schnittstellenschicht; und ein Phasenwechselmaterial in direktem Kontakt mit dem vertikalen Heizelement.
  2. Phasenwechselspeicher nach Anspruch 1, bei welchem die Kontaktregion ein Silizid ist und die Wahleinrichtung ein pnp-Bipolartransistor.
  3. Phasenwechselspeicher nach Anspruch 1, bei welchem das vertikale Heizelement L-förmig ist.
  4. Phasenwechselspeicher nach Anspruch 3, bei welchem das L-förmige Heizelemente eine gekrümmte vertikale Wand und eine horizontale Basis hat.
  5. Phasenwechselspeicher nach Anspruch 1, bei welchem das Phasenwechselmaterial ein Chalkogenid umfasst.
  6. Phasenwechselspeicher nach Anspruch 1, bei welchem das vertikale Heizelement ein Metallnitrid umfasst.
  7. Phasenwechselspeicher nach Anspruch 1, bei welchem die Schnittstellenschicht eine Metallschicht ist.
  8. Phasenwechselspeicher nach Anspruch 7, wobei die Metallschicht ein Metall umfasst, das aus der Gruppe gewählt ist, die aus Kobalt, Titan, Tantal und Wolfram besteht.
  9. Phasenwechselspeicher nach Anspruch 7, bei welchem die Metallschicht eine Dicke von ungefähr 5 bis 10 nm hat.
  10. Phasenwechselspeicher nach Anspruch 1, wobei ein oberster Bereich der Schnittstellenschicht eine abgeschrägte Vogelschnabelerweiterung umfasst.
  11. Phasenwechselspeicher nach Anspruch 4, weiter einen Spacer umfassend, der auf der horizontalen Basis abgeschieden ist.
  12. Phasenwechselspeichermatrix, umfassend: mehrere Wahlreinrichtungen; eine Silizidkontaktregion auf jeder der mehreren Wahleinrichtungen; ein Schnittstellenmaterial, das auf und in direktem Kontakt mit jeder der Silizidkontaktregionen gebildet ist; mehrere L-förmige Heizelemente, die sich entlang einer Wortleitungsrichtung der Phasenwechselspeichermatrix erstrecken und in direktem Kontakt mit den mehreren Schnittstellenmaterialien sind; und ein Phasenwechselmaterial in direktem Kontakt mit den mehreren L-förmigen Heizelementen; wobei die mehreren L-förmigen Heizelemente selbstausgerichtet mit dem Phasenwechselmaterial sind, das sich entlang einer Bitleitungsrichtung der Phasenwechselspeichermatrix erstreckt.
  13. Phasenwechselspeichermatrix nach Anspruch 12, bei welcher die L-förmigen Heizelemente jeweils eine gekrümmte vertikale Wand umfassen.
  14. Phasenwechselspeicherzelle nach Anspruch 12, bei welcher ein oberster Bereich des Schnittstellenmaterials eine abgeschrägte Vogelschnabelerweiterung umfasst.
  15. Verfahren zum Bilden einer Phasenwechselspeicherzelle, umfassend Abscheiden einer ersten dielektrischen Schicht über einer Kontaktregion einer Wahleinrichtung; Bilden eines Grabens in der ersten dielektrischen Schicht, um die Kontaktregion an einem Boden des Grabens freizulegen; Ätzen der ersten dielektrischen Schicht, um Grabenseitenwände mit einem negativen Profil zu bilden; Abscheiden einer Schnittstellenschicht in dem Graben; und Abscheiden einer konformen Leitungsschicht auf der Schnittstellenschicht und in dem Graben; Abscheiden einer zweiten konformen dielektrischen Schicht auf der Leitungsschicht und in dem Graben, wobei die Leitungsschicht und die zweite konforme dielektrische Schicht nicht den Graben vollständig füllen; und anisotropes Rückätzen der Schnittstellenschicht, Leitungsschicht und der zweiten dielektrischen Schicht; und Abscheiden eines Phasenwechselmaterials in direktem Kontakt mit einer oberen Fläche der Leitungsschicht.
  16. Verfahren nach Anspruch 15, bei welchem das Bilden eines Grabens in der ersten dielektrischen Schicht zum Freilegen der Kontaktregion an einem Boden des Grabens umfasst: Abscheiden einer dritten dielektrischen Schicht über der ersten dielektrischen Schicht; und Ätzen der ersten und zweiten dielektrischen Schicht, um den Graben in der ersten dielektrischen Schicht zu bilden.
  17. Verfahren nach Anspruch 15, weiter das Abscheiden einer metallischen Abdeckung auf dem Phasenwechselmaterial umfassend.
  18. Verfahren nach Anspruch 15, bei welchem die Kontaktregion ein Silizid ist und die Wahleinrichtung ein pnp-Bipolartransistor ist.
  19. Verfahren nach Anspruch 15, bei welchem die Schnittstellenschicht eine Metallschicht ist.
  20. Verfahren nach Anspruch 19, bei welchem ein oberster Bereich der Metallschicht eine abgeschrägte Vogelschnabelerweiterung umfasst.
DE102010023957A 2009-07-01 2010-06-16 Phasenwechselspeicherzelle und Verfahren zum Herstellen einer Phasenwechselspeicherzelle Withdrawn DE102010023957A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/496,503 2009-07-01
US12/496,503 US9246093B2 (en) 2009-07-01 2009-07-01 Phase change memory cell with self-aligned vertical heater and low resistivity interface

Publications (1)

Publication Number Publication Date
DE102010023957A1 true DE102010023957A1 (de) 2011-02-24

Family

ID=43412134

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102010023957A Withdrawn DE102010023957A1 (de) 2009-07-01 2010-06-16 Phasenwechselspeicherzelle und Verfahren zum Herstellen einer Phasenwechselspeicherzelle

Country Status (6)

Country Link
US (2) US9246093B2 (de)
JP (1) JP5631645B2 (de)
KR (1) KR101619069B1 (de)
CN (1) CN101944568A (de)
DE (1) DE102010023957A1 (de)
TW (1) TWI521757B (de)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308296A1 (en) * 2009-06-09 2010-12-09 Agostino Pirovano Phase change memory cell with self-aligned vertical heater
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
US8243506B2 (en) * 2010-08-26 2012-08-14 Micron Technology, Inc. Phase change memory structures and methods
KR20120080951A (ko) 2011-01-10 2012-07-18 삼성전기주식회사 스위치드 릴럭턴스 모터
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US9673102B2 (en) * 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
CN102800696B (zh) * 2011-05-24 2014-12-10 华邦电子股份有限公司 半导体元件及其制造方法
KR20120135628A (ko) 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8421127B2 (en) 2011-07-15 2013-04-16 Windbond Electronics Corp. Semiconductor device and method for fabricating the same
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US8592250B2 (en) 2012-02-01 2013-11-26 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US8692373B2 (en) 2012-02-21 2014-04-08 Micron Technology, Inc. Methods of forming a metal silicide region on at least one silicon structure
KR101908062B1 (ko) 2012-03-29 2018-10-15 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8971104B2 (en) * 2012-06-22 2015-03-03 Micron Technology, Inc. Memory programming to reduce thermal disturb
KR101684916B1 (ko) 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9553262B2 (en) * 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9112150B2 (en) 2013-07-23 2015-08-18 Micron Technology, Inc. Methods of forming memory cells and arrays
WO2015075819A1 (ja) 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
KR102192895B1 (ko) 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102475041B1 (ko) 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR20180066325A (ko) 2016-12-07 2018-06-19 삼성전자주식회사 가변 저항 메모리 소자
KR102307058B1 (ko) 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자
US10147876B1 (en) * 2017-08-31 2018-12-04 Sandisk Technologies Llc Phase change memory electrode with multiple thermal interfaces
KR102593112B1 (ko) * 2017-10-23 2023-10-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10573808B1 (en) 2018-08-21 2020-02-25 International Business Machines Corporation Phase change memory with a dielectric bi-layer
US11659780B2 (en) 2019-03-05 2023-05-23 International Business Machines Corporation Phase change memory structure with efficient heating system
US10903422B2 (en) 2019-04-11 2021-01-26 International Business Machines Corporation Vertically oriented memory structure
US11121318B2 (en) 2020-01-29 2021-09-14 International Business Machines Corporation Tunable forming voltage for RRAM device
US11211556B1 (en) 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
US11456415B2 (en) 2020-12-08 2022-09-27 International Business Machines Corporation Phase change memory cell with a wrap around and ring type of electrode contact and a projection liner
US11476418B2 (en) 2020-12-08 2022-10-18 International Business Machines Corporation Phase change memory cell with a projection liner
US20230029141A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company Embedded double side heating phase change random access memory (pcram) device and method of making same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646297B2 (en) * 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
US20060138467A1 (en) * 2004-12-29 2006-06-29 Hsiang-Lan Lung Method of forming a small contact in phase-change memory and a memory cell produced by the method
EP1684352B1 (de) * 2005-01-21 2008-09-17 STMicroelectronics S.r.l. Phasenwechselspeicher-Vorrichtung und Verfahren zu ihrer Herstellung
DE602005011111D1 (de) * 2005-06-03 2009-01-02 St Microelectronics Srl Selbstjustiertes Verfahren zur Herstellung von Phasenwechselspeicherzellen
US7606056B2 (en) * 2005-12-22 2009-10-20 Stmicroelectronics S.R.L. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array thereby manufactured
EP1845567A1 (de) * 2006-04-11 2007-10-17 STMicroelectronics S.r.l. Phasenwechselspeicherelement und Herstellungsprozess dafür
US7875513B2 (en) * 2006-04-26 2011-01-25 Fabio Pellizzer Self-aligned bipolar junction transistors
US20080012079A1 (en) * 2006-07-17 2008-01-17 Shoaib Zaidi Memory cell having active region sized for low reset current and method of fabricating such memory cells
KR100827661B1 (ko) * 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
US7834341B2 (en) * 2007-02-05 2010-11-16 Marvell World Trade Ltd. Phase change material (PCM) memory devices with bipolar junction transistors and methods for making thereof
TWI419321B (zh) 2007-04-03 2013-12-11 Marvell World Trade Ltd 記憶體裝置及其製造方法
US7709835B2 (en) * 2007-04-03 2010-05-04 Marvell World Trade Ltd. Method to form high efficiency GST cell using a double heater cut
US8030128B1 (en) * 2007-04-23 2011-10-04 Marvell International Ltd. Method to form high density phase change memory (PCM) top contact every two bits
KR20090006628A (ko) 2007-07-12 2009-01-15 삼성전자주식회사 상변화 기억 소자 및 그 제조방법들
DE102008032067A1 (de) * 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd., Suwon Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden
KR101574746B1 (ko) * 2009-03-04 2015-12-07 삼성전자주식회사 가변저항 메모리 소자 및 그 형성 방법
US20100308296A1 (en) * 2009-06-09 2010-12-09 Agostino Pirovano Phase change memory cell with self-aligned vertical heater
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface

Also Published As

Publication number Publication date
CN101944568A (zh) 2011-01-12
TWI521757B (zh) 2016-02-11
US20110001114A1 (en) 2011-01-06
TW201114081A (en) 2011-04-16
JP5631645B2 (ja) 2014-11-26
US9412941B2 (en) 2016-08-09
JP2011014909A (ja) 2011-01-20
US9246093B2 (en) 2016-01-26
KR20110002436A (ko) 2011-01-07
US20150188040A1 (en) 2015-07-02
KR101619069B1 (ko) 2016-05-10

Similar Documents

Publication Publication Date Title
DE102010023957A1 (de) Phasenwechselspeicherzelle und Verfahren zum Herstellen einer Phasenwechselspeicherzelle
DE60308726T2 (de) Phasenwechselspeicher und dessen herstellungsverfahren
DE102011054829B4 (de) Nichtflüchtige Speichervorrichtung, welche widerstandsveränderliche Elemente hat, und verwandte Systeme und Verfahren
DE102008028802B4 (de) Verfahren zur Herstellung einer Speicherzelle, die eine vertikale Diode einschliesst
DE102017117845B4 (de) Verfahren zum Bilden einer Anordnung nichtflüchtiger Speicherzellen, Verfahren zum Bilden eines auf einem übergangsfreien Feldeffekttransistor basierenden nichtflüchtigen Speichers und eine auf einem übergangsfreien Feldeffekttransistor basierende nichtflüchtige Speicherstruktur
DE102020121728B4 (de) Verpackte halbleitervorrichtungen, die rückseitige stromschienen aufweisen, und verfahren zu deren herstellung
US10153433B2 (en) Methods of forming memory cells
DE102018106929A1 (de) PCRAM-Struktur mit Auswahlvorrichtung
DE10339070A1 (de) Lateraler Phasenwechsel-Speicher und Herstellungsverfahren
DE102015206391B4 (de) Thyristor-Direktzugriffsspeicher und Verfahren zu dessen Herstellung
DE102021107089A1 (de) Kondensator, speicherbauelement und verfahren
US10763306B2 (en) Resistive memory and method for fabricating the same and applications thereof
DE102020130156A1 (de) Halbleitervorrichtung und verfahren der herstellung davon
DE102022100084A1 (de) Zugangstransistor mit einer metalloxidsperrschicht und verfahren zu dessen herstellung
DE102014115321A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung mittels einer Ausrichtungsschicht
DE102008028801A1 (de) Integrierte Schaltung mit vertikaler Diode
DE102020113099A1 (de) Ferroelektrische direktzugriffsspeichervorrichtung mit einem dreidimensionalen ferroelektrischen kondensator
DE69834886T2 (de) Vertikaler Transistor implementiert in einer Speicherzelle mit Grabenkondensator
DE112022000002T5 (de) Dreidimensionale Speichervorrichtungen und Verfahren zum Bilden derselben
DE102008028934A1 (de) Integrierte Schaltung mit Vertikaler Diode
DE102021112360A1 (de) Halbleitervorrichtung und verfahren
DE102021113537A1 (de) Transistor-gate-kontakte und verfahren zu deren bildung
DE102004040046B4 (de) Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle, und entsprechender Grabenkondensator
DE102006019122B4 (de) Verfahren zur Herstellung einer integrierten Speichervorrichtung mit vergrabenen Bitleitungen und integrierte Speichervorrichtung mit vergrabenen Bitleitungen
DE112021004683T5 (de) Gleichmässiger Spannungsabfall in Anordnungen von Speichereinheiten

Legal Events

Date Code Title Description
R082 Change of representative

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, 80538 MUENCHEN,

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, DE

R081 Change of applicant/patentee

Owner name: MICRON TECHNOLOGY, INC., BOISE, US

Free format text: FORMER OWNER: NUMONYX B.V., ROLLE, CH

Effective date: 20120521

R082 Change of representative

Representative=s name: SAMSON & PARTNER PATENTANWAELTE MBB, DE

Effective date: 20120521

Representative=s name: SAMSON & PARTNER, PATENTANWAELTE, DE

Effective date: 20120521

R005 Application deemed withdrawn due to failure to request examination