KR101619069B1 - 자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀 - Google Patents

자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀 Download PDF

Info

Publication number
KR101619069B1
KR101619069B1 KR1020100062745A KR20100062745A KR101619069B1 KR 101619069 B1 KR101619069 B1 KR 101619069B1 KR 1020100062745 A KR1020100062745 A KR 1020100062745A KR 20100062745 A KR20100062745 A KR 20100062745A KR 101619069 B1 KR101619069 B1 KR 101619069B1
Authority
KR
South Korea
Prior art keywords
phase change
layer
heater element
change memory
dielectric layer
Prior art date
Application number
KR1020100062745A
Other languages
English (en)
Other versions
KR20110002436A (ko
Inventor
바바라 잔데리히
프란세스코 피피아
Original Assignee
바바라 잔데리히
프란세스코 피피아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 바바라 잔데리히, 프란세스코 피피아 filed Critical 바바라 잔데리히
Publication of KR20110002436A publication Critical patent/KR20110002436A/ko
Application granted granted Critical
Publication of KR101619069B1 publication Critical patent/KR101619069B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/32—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the bipolar type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8413—Electrodes adapted for resistive heating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/008—Write by generating heat in the surroundings of the memory material, e.g. thermowrite

Abstract

저 저항도 인터페이스 물질은 자기 정합 수직형 히트 구성요소와 선택 장치의 컨택트 영역 사이에서 제공된다. 상변화 칼코게나이드 물질은 수직형 히터 소자 상에 직접 증착된다. 실시예에 있어서, L-모양 수직형 히터 소자는 위드라인 방향과 수평형 베이스를 따르는 곡선의 수직형 벽을 구비한다. 실시예에 있어서, 저 저항도 인터페이스 물질은 PVD 기술을 사용하여 네가티브 프로파일을 갖는 트렌치로 증착된다. 저 저항도 인터페이스 물질의 상부 표면은 테이퍼형 버드-비크 신장을 가질 수 있다.

Description

자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀{PHASE CHANGE MEMORY CELL WITH SELF-ALIGNED VERTICAL HEATER AND LOW RESISTIVITY INTERFACE}
본 발명의 실시예는 전부 자기 정합(self-aligned) 수직형 히터 소자들(eliments)을 갖는 상변화 메모리 셀(phase change memory cell)을 제조하기 위한 프로세스와 관련되어 있다.
상변화 메모리들은 워드라인들과 비트라인들(bitlines)의 교차점들(intersections)에서 접속되는 메모리 셀들에 의해 형성되고 각각 메모리 구성요소(memory element)와 선택 구성요소(selection element)를 포함한다. 메모리 구성요소는 상변화 물질로 만들어진 상변화 영역을 포함한다, 즉, 물질은 완전한 비결정성과 완전한 결정성의 상태 사이의 전체 스펙트럼을 가로질러 대체로 비결정성 및 대체로 결정성의 상태 사이에서 전기적으로 스위칭(switched)될 수 있다.
메모리 구성요소들의 상변화 영역에 적합한 전형적인 물질들은 다양한 칼코게나이드(chalcogenide) 구성요소들을 포함한다. 상변화 물질들의 상태는 비-휘발성이고, 연장된 시간 동안, 150℃를 초과한 온도와 같은, 초과 온도의 존재하지 않는 응용(absent application)이다. 메모리가 저항값을 나타내는 결정성, 반-결정성, 비결정성, 또는 반-비결정성 상태 중 하나로 세팅된 때, 그 값은 전력이 제거되었음에도 불구하고, 리프로그래밍될(reprogramming) 때까지 계속 유지된다.
선택 구성요소들은 다른 기술들에 따라 형성될 수 있다. 예컨대, 그것들은 다이오드, 금속 산화 반도체(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터에 의해 실행될 수 있다. 히터 소자들은 칼코게나이드 구성요소들에 열을 제공하기 위해 선택 구성요소들과 관련하여 공급된다.
도 1은 실시예에 따른 pnp-BJT 어레이(array)의 등각도,
도 2는 도 1의 pnp-BJT 어레이의 x-방향 내의 일렬로 늘어선 이미터 필라들(emitter pillars) 상에 배치된 수직형 히터 소자들의 등각도,
도 3은 도 1의 pnp-BJT 어레이 상에 증착된 유전층 블랭킷(blanket) 내에 에칭된 트랜치들(tranches)의 (비트라인 방향과 평행한) y-방향 및 (워드라인 방향과 평행한) x-방향을 따르는 단면도,
도 4는 도 3의 pnp-BJT 어레이 상에 증착된 저 저항도 인터페이스층의 단면도,
도 5는 도 4의 pnp-BJT 어레이 상에 증착된 등각의(conformal) 도전층의 단면도,
도 6은 도 5의 등각의 도전층 상에 증착된 등각의 유전층의 단면도,
도 7은 이방성으로 되돌아 에칭된 도 6의 등각의 유전층, 등각의 도전층, 및 저 저항도 인터페이스층의 단면도,
도 8은 pnp-BJT 어레이 상에 증착된 유전층 및 도 7의 트렌치들 내의 pnp-BJT 어레이 상에 증착된 유전층 및 평탄화된 pnp-BJT 어레이 상에 증착된 유전층의 단면도, 도 9는 도 8 내의 구조 상에 증착된 상변화층과 금속 캡층(matallic cap layer)의 단면도,
도 10은 y-방향 내의 이방성 에칭 라인의 도면,
도 11은 실시예에 따른 백 엔드 오브 라인(BEOL: back end of the line) 금속의 도면,
도 12는 실시예에 따른 시스템의 도면이다.
본 발명의 실시예는 전부 자기 정합 수직형 히터 소자들과 이를 제조하기 위한 프로세스와 관련되어 있다.
여기에 설명된 다양한 실시예들은 도면을 참조하여 설명되어 진다. 그러나, 소정의 실시예들은 하나 이상의 구체적인 상세한 설명 없이, 또는 다른 알려진 방법들 및 구성들과 공동으로 실행될 수 있다. "일 실시예" 또는 "실시예"에 대한 본 명세서를 통한 참조사항은 실시예와 관련되어 설명된 특유의 특징, 구성, 성분, 또는 특성이 적어도 본 발명의 일 실시예에 포함된다는 의미이다. 더욱이, 특유의 특징, 구성, 성분, 또는 특성은 하나 이상의 실시예들 내의 어떠한 적합한 방식으로 조합될 수 있다.
본 발명의 실시예들은 선택 구성요소의 실리사이드 컨택트 영역(silicide contact region) 상에 직접 증착된 저 저항도 인터페이스층 상에 직접 증착된 자기 정합 수직형 히터 소자를 포함하는 상변화 메모리 셀을 개시하고 있다. 상변화 물질은 수직형 히터 소자 상에 직접 증착된다. 저 저항도 인터페이스층은 선택 구성요소의 실리사이드 컨택트 영역과 히터 소자 사이의 인터페이스에서 저항을 감소시키고, 이로 인해 상변화 물질을 기록하고 판독하는 능력을 개선시키고 전압 요구사항을 줄인다. 여기서 이용되는 것처럼, 저 저항도란 단어는 히터 소자를 형성하는 데 이용되는 물질의 저항도보다 낮은 저항도을 갖는 것을 의미한다.
실시예에 있어서, 선택 구성요소는 수직형 pnp BJT(bopolar junction transistor)이고 수직형 히터 소자는 L-모양이며, 워드라인을 따라 뻗어있는 곡선의 수직형 벽 및 곡선의 수직형 벽과 직교하는 수평형 베이스를 구비한다. 자기 정합 제조 프로세스는 상변화 물질과 히터 소자 사이의 제어된 정렬과 마찬가지로, 상변화 메모리 셀의 비트라인 방향으로 곡선의 수직형 벽의 제어된 정렬을 허용한다. 곡선의 수직형 벽과 수평형 베이스는 동일한 두께를 가질 수 있다.
L-모양 수직형 히터 소자는, 트렌치 측벽들 내에 네가티브(negative) 프로파일(profile)을 생성하는 등방성 에칭 동작에 의해 따라오는, 유전층 내의 트렌치를 형성하는 이방성 에칭 동작을 수행함으로써 형성된다. 저 저항도 인터페이스층이 단일 방향성 증착 기술을 사용하여 이방성으로 에칭되는 트렌치 내에 증착됨에 따라 저 저항도 인터페이스층은 네가티브 프로파일 상에 증착하지 않는다. 실시예에 있어서, 증착된 저 저항도 인터페이스층은 이방성으로 에칭된 트렌치 측벽 상에 증착되는 상부 테이퍼형 버드-비크 신장(tapered bird-beak extension)을 포함한다. 그리고는, 등각의 도전층이 곡선의 수직형 벽과 수평형 베이스를 구비한 L-모양 수직형 히터 소자를 형성하기 위해, 그 다음 프로세싱되는 구조 상에 증착된다.
일 실시예에 있어서, pnp-BJT는 리소그래피 노드인 F를 가지며, FxF의 폭과 두께를 구비한 이미터 필라들을 포함한다. 예컨대, 193 nm 이머전 리소그래피(immersion lithography)를 사용하면, 이미터 필라들의 폭과 두께는 약 50 nm이다. 이러한 실시예에 있어서, L-모양 수직형 히터 소자는 5~10 nm 사이의 두께와 50~150 nm 사이의 높이를 가질 수 있다. 실시예에 있어서, 곡선의 수직형 벽 부분은 중앙점에서 측정된 폭을 가지며, 높이:폭이 적어도 5:1의 종횡비를 갖는다.
도 1은 실시예에 따른 pnp-BJT 어레이(100)의 등각도이다. 도 1에 도시된 바와 같이, 어레이는 컨택트 필라(18: contact pillar)의 한 열(column)에 의해 분할된 네 개 열의 이미터 필라(16)를 포함한다. 이미터 열(16)의 각각의 세트는 한 열의 더 넓은 베이스 컨택트 열(18)에 의해 나뉘어진다. 필라들 사이의 등방성을 위한 영역들을 모두 채우는 유전체들은 도면 내에서 투명하다. 반도체 기판은 상부 부분(14a: upper part)과 하부 부분(14b: lower part)을 포함하는 n-타입 워드라인(14)을 형성하는, 더 얕은 베이스 도판트(dopant) 하부의 p-타입 컬렉터(공통)를 형성하는 p-타입 도판트로 도핑된다.
이미터 필라(16)의 각 행은 얕은 트렌치 아이솔레이션(22: shallow trench isolation)에 의해 x-방향 내에 인접한 행으로부터 분리된다. 이와 같이, 이미터 필라(16)의 각 행은 얕은 트렌치 아이솔레이션(20)에 의해 y-방향 내에 인접한 이미터 필라(16)로부터 분리된다. 얕은 트렌치 아이솔레이션(22)은 얕은 트렌치 아이솔레이션(20)보다 더 얕을 수 있다. 더 깊은, 얕은 트렌치 아이솔레이션(20)은 p-타입 컬렉터(12)까지 계속하여 뻗을 수 있지만, 얕은 트렌치 아이솔레이션(22)은 단지 n-타입 워드라인(14)까지만 뻗은 수 있다. 따라서, n-타입 워드라인(14)은 얕은 트렌치 아이솔레이션(22) 아래의 하부 부분(14b)과 얕은 트렌치 아이솔레이션(20)의 하부 위의 상부 부분(14a)으로 이루어진다.
베이스 컨택트(18)은 n+ 베이스 컨택트이고, 이미터(16)는 p-타입이고, 워드라인은 n-타입이다. 실리사이드 컨택트 영역(26)은 p+ 이미터 영역(17)과 n+ 베이스 영역(19)의 상부 위에 형성된다. BJT 트랜지스터는 이미터(16), 베이스 컨택트(18), 워드라인(14), 및 컬렉터(12)로 형성된다. 워드라인(14)은 x-방향 내의 각 행에 공통이다. 컬렉터(12)는 모든 트랜지스터에 공통이다. 소정 실시예에 있어서, 트랜지스터의 극성은 역전될 수 있다. 더욱이, 베이스 컨택트(18) 사이의 이미터(16)의 행의 수는 네 개보다 더 많거나 더 적을 수 있다.
실시예에 있어서, 각 이미터 필라(16)는 리소그래피 노드인 F를 가지며, FxF의 폭과 깊이를 가진다. 이미터(16)는 F의 폭을 갖는, 얕은 트랜치 아이솔레이션(22)에 의해 x-방향 내에서 분리되고, 폭 F를 갖는 얕은 트렌치 아이솔레이션(20)에 의해 y-방향 내에서 분리된다. 예컨대, pnp-BJT 어레이는, 필라의 폭과 깊이가 약 50 nm이고, x-방향을 따르는 필라의 높이가 약 100 nm이며, y-방향을 따르는 필라의 높이가 약 250 nm인, 193 nm 이머젼 리소그래피를 사용하여 제조될 수 있다. 실리사이드(26)는 다른 금속 실리사이드들이 이용될 수 있지만, 코발트 실리사이드를 포함할 수 있다. pnp-BJT 어레이의 차원이 더 크다면, 티타늄 실리사이드가 바람직할 수 있다. pnp-BJT 어레이의 차원이 더 작다면, 니켈 실리사이드가 바람직할 수 있다. 그러나 실시예들은 리소그래피 노드 F에 의해 결정되는 이러한 차원들에 제한되지는 않는다.
도 2는 pnp-BJT 어레이의 x-방향 내의 한 행의 이미터 필라 상에 배치된 L-모양 히터 소자들의 등각도이다. L-모양 히터 소자(50)는 폭이 워드라인 방향을 따라 뻗어 있는 곡선의 수직형 벽(52)과 워드라인 방향에 직교하는 수평형 베이스(54)를 구비한다. 수평형 베이스(54)는 이미터 필라(16) 상의 실리사이드 컨택트 영역(26)과 직접 컨택트하는 저 저항도 인터페이스층(44)과 직접 컨택트한다. 칼코게나이드와 같은 상변화 물질(60)은 L-모양 히터 소자(50)의 곡선의 수직형 벽(52)과 직접 컨택트 한다. 금속 캡(62)은 상변화 물질 상에 형성된다. 도 2에 도시된 바와 같이, 상변화 물질(60)과 L-모양 히터 소자(50)는 상변화 메모리 셀의 비트라인 방향과 자기 정합이고, 이는 그 이하의 도면들에서 더 명백해질 수 있다.
도 3은 도 1의 pnp-BJT 어레이 상에 증착된 유전층 블랭킷 내에 형성된 트렌치들의 (워드라인 방향과 평행한) x-방향 및 (비트라인 방향과 평행한) y-방향을 따르는 단면도이다. 실시예에 있어서, 유전층(30 및 31)은 트렌치(32)를 형성하기 위해 이방성으로 에칭되고 패터닝되는 pnp-BJT 어레이 상에 증착된 블랭킷이다. 따라서, 트렌치(32)는 유전층(30) 내의 네가티브 프로파일과 함께 측벽(34)을 형성하기 위해 등방성으로 에칭된다.
유전층(30 및 31)은 두께의 일부가 차후에 일어나는 평탄화 동작 내에서 제거될 것이기 때문에 히터 소자들의 최종 높이보다 더 큰 두께로 CVD(chemical vapor deposition)와 같은 전통적인 증기 증착 기술을 사용하여 증착될 수 있다. 실시예에 있어서, 유전층(30 및 31)은 CMP(chemical mechanical polishing) 동안에 종단 포인트 결정을 위한 굴절률 및 차동 에칭 선택도를 제공하기 위해 두 개의 다른 물질들로 이루어진다. 실시예에 있어서, 다른 물질 및 두께가 사용될 수 있음에도 불구하고, 유전층(30)은 실리콘 질소화물과 같은 질소화물이고 50 내지 200 nm 두께를 갖으며, 유전층(31)은 실리콘 산화물과 같은 산화물이고 20 내지 100 nm 두께를 갖는다.
트렌치(32)는 전통적인 리소그래피 기술 및 이방성 에칭을 사용하여 형성될 수 있다. 이는 등방성 에칭 동작 뒤에 따라온다. 실시예에 있어서, 버퍼들(예컨대, NH4F) 또는 솔벤트를 갖는 플루오르화된(flourinated) 에천트(etchants)(예컨대, HF)를 포함하는 알려진 화학 물질들을 이용하는, 젖은 버퍼링된 산화 에칭(wet buffered oxide etch)이 이용된다. 실시예에 있어서, 등방성 에천트는 유전층(30) 및 유전층(31)에 대해 적어도 5:1 또는 10:1의 에칭 선택도를 가진다.
도 3의 확대도는 등방성 에칭 동작 후의 측벽(34)의 확대된 도면을 도시한다. 도시된 바와 같이, 유전층(30) 내의 측벽(34)은 적어도 중앙점 섹션(section)으로부터 네가티브 프로파일을 가지고, 위로는 모래시계 모양을 갖는 유전층(30)을 야기한다. 유전층(30 및 31)에 대한 다른 에칭 선택도로 인해, 층(31)의 에지는 도 3 내의 오버행(overhang)으로 표현되는 각각의 측벽(34)의 위로 쑥 나와있다. 실시예에 있어서, 실시예들이 립(lip)의 형성을 반드시 요구하지 않음에도 불구하고, 립이, 층(30)이 완전히 에칭되어지는, 층(31)의 하부 표면 아래에 형성되도록 하기 위해, 전체 측벽 표면(34)은 에칭된다. 실시예에 있어서, 립은 0 내지 20 nm이고 오버행은 적어도 5 nm이다.
상기한 바와 같이, 층(31)이 네가티브 프로파일을 만드는 층(30)의 상부 표면의 물리적 성질을 유지하는 동안, 다른 에칭 선택도들이 층(30) 내에 오버행 및/또는 립을 생성하는 데 유리할 수 있도록 하기 위해, 본 발명의 실시예들은 층(30 및 31)을 포함하는 두 층의 유전 시스템을 설명한다. 단일 유전층(30)만 존재하는 추가적인 실시예들이 네가티브 프로파일을 생성하는 데 사용되거나, 또는 두 개 이상의 유전층들이 사용될 수 있다는 것은 인식되어야 한다.
실시예에 있어서, 트렌치(32)는 이미터 필라(16)의 중앙 수직축 바로 위로 히터 소자(50)의 곡선의 수직형 벽(52)의 배치를 촉진시키기 위해 이미터 필라(16)(및 베이스 필라(18); 도시되지 않음)의 중앙 수직축 대략 바로 위에 곡선의 측벽(34)과 함께 형성된다. 그리고 이러한 실시예에 있어서, 트렌치(32)는 2F, 또는 100 nm의 폭을 갖는 약 193 nm 이머전 리소그래피를 사용한다. 하지만 이러한 정합이 본 발명의 실시예에 따른 자기 정합 프로세스를 요구하지 않는다는 것은 인식되어야 한다. 다음의 도면에서 더 명백해지듯이, 트렌치(32)의 폭은 이미터 필라(16)의 아래 위치하는 실리사이드(26) 상의 히터 소자(50)의 곡선의 수직형 벽 구성요소(52)의 배치를 모두 맞추기 위해 더 넓거나 더 좁아질 수 있다. 더 넓은 트렌치(32)는 더 긴 수평형 베이스 구성요소(54)와 저 저항도 인터페이스층(44)을 구비한 히터 소자(50)를 야기할 것이고 더 좁은 트렌치(32)는 더 짧은 또는 존재하지 않는 수평형 베이스 구성요소(54)와 저 저항도 인터페이스층(44)을 구비한 히터 소자(50)를 야기할 것이다.
도 4에 도시된 바와 같이, 저 저항도 인터페이스층(44)은 도 3의 pnp-BJT 어레이 위에 증착된다. 저 저항성 인터페이스층(44)은 선택 장치의 실리사이드 컨택트 영역(26)과 차후에 형성되는 가열 구성요소(50) 사이에 저 저항도 인터페이스를 제공한다. 실시예에 있어서, 저 저항도 인터페이스층(44)은 금속층이다. 적합한 금속들은 코발트, 티타늄, 탄탈, 및 텅스텐을 포함하나, 이에 제한되지는 않는다. 실시예에 있어서, 저 저항도 인터페이스층(44)은 단일의 층일 수 있고, 선택적으로 복수의 층들을 포함할 수도 있다. 저 저항도 인터페이스층(44)은 단지 실리사이드 컨택트 영역(26)과 차후에 형성되는 히터 소자(50) 사이에 도전 인터페이스를 제공하기 충분한 두께를 필요로 하고, 본 분야에 알려진 바와 같이 기능적 인터커넥트(interconnect)의 사이즈를 필요로 하지는 않는다. 실시예에 있어서, 실리사이드 컨택트 영역(44)의 근사한 수평 표면 상에 증착된 저 저항도 인터페이스층(44)의 두께는 약 5 내지 10 nm이다.
저 저항도 인터페이스층(44)은 네가티브 프로파일 상에 증착되지 않는 단일방향성의 증착 기술을 사용하여 증착된다. 예컨대, 저 저항도 인터페이스층은 스퍼터링(sputtering)과 같은 PVD(physical vapor deposition)에 의해 증착된다. 도 4에 도시된 바와 같이, 저 저항도 인터페이스층(44)은 수평 표면 상에 균일한 두께를 구비하여 증착된다. 저 저항도 인터페이스층(44)은 또한 곡선의 측벽(34)의 노출된 베이스 영역 상에 증착되고 최상부 부분에 테이퍼형 버드-비크 신장(tapered bird-beak extension)을 형성할 수 있다. 테이퍼형 버드-비크 신장은 기껏해야 유전층(30)의 전체 높이의 중앙점까지 수직적으로 늘어날 수 있다. PVD와 같은 단일방향성의 증착 기술은 네가티브 프로파일 상에 증착되지 않고, 따라서 테이퍼형 버드-비크 신장은 유전층(30)의 전체 높이의 중앙점 하부 위로는 늘어나지 않는다. 따라서, 측벽(34) 상의 소량의 저 저항도 인터페이스층(44)이 차후에 형성되는 히터 소자(50)의 저항을 극적으로 감소시킬 수 있으므로, PVD 증착 기술은 측벽(34)의 하부 또는 노출된 베이스 영역에서만 저 저항도 인터페이스층(44)을 증착시키는데 특별히 유용하다.
히터 소자(50)를 형성하기 위해 차후에 프로세싱된 등각의 도전층(36)은 도 5에 도시된 바와 같이 pnp-BJT 어레이 상에 증착된다. 다양한 도전 물질들이 원하는 전기적 특성들에 따라 유용하게 사용된다. 실시예에 있어서, 도전 물질은 금속 질소화물(예컨대, WN, TiN) 또는 금속 질소화 합성물(예컨대, WCN, TiAIN, TiSiN)일 수 있다. CVD(chemical vapor deposition)와 같은 다향한 등각의 증착 기술들이 이용될 수 있다. 도전층(36)의 두께 또한 원하는 전기적 특성에 의존한다. 실시예에 있어서, 금속 질산화물 또는 금속 질산화 합성물 등각의 도전층은 저 저항도 인터페이스층(44)의 상부에서 및 트렌치(32) 내에서 3 내지 15 nm의 두께이다. 등각의 도전층이 트렌치(32) 전부를 채우지는 않는다. 히터 소자(50)의 곡선의 수직형 벽 구성요소(52)의 배치는 트렌치(32)의 폭과 배치뿐 아니라 등각의 도전층(36)의 두께 둘 모두에 의해 결정된다. 따라서, 트렌치(32) 내에 형성된 도전층(36)의 곡선의 수직 부분은 히터 소자(50)의 곡선의 수직형 벽 구성요소(52)가 될 것이다. 실시예에 있어서, 곡선의 수직형 벽 구성요소(52)(즉, 도전층(36)의 곡선의 수직 부분)는 하부 이미터 필라(16)의 중앙 수직축 바로 위에 있다. 이러한 실시예에 있어서, 수평형 베이스 구성요소(54)는 하부 이미터 필라(16)의 폭의 약 절반의 길이를 가질 수 있다.
그리고는 등각의 유전층(38)은 도 6에 도시된 바와 같이 등각의 도전층 위에 증착된다. 실시예에 있어서, 유전층(38)과 유전층(30)은 차후의 에칭 및/또는 평탄화 동작 동안에 균일한 이동을 제공하기 위해 동일한 물질로 이루어진다. 예컨대, 유전층(38)과 유전층(30)은, 산화 조건에서 차후의 증착 동작 또는 평탄화 동작 동안 산화로부터 도전층(36)을 보호하기 위해, 실리콘 질소화물과 같은 질소화물로 형성된다. 실시예들이 유전층(30 및 38)을 기대함에도 불구하고, 유전층(30 및 38)은 반드시 질소화물로 형성되지 않고, 그리고/또는 동일한 물질로 형성되지 않는다. 트렌치(32) 내에 형성된 도전층(36)의 곡선의 수직 부분이 하부 이미터 필라의 중앙 수직축 바로 위에 있을 때, 등각의 유전층(38)의 두께는 하부 이미터 필라(16) 폭의 약 절반이거나, 또한 약 1/2F일 수 있다.
그리고 나서, 등각의 유전층(38), 등각의 도전층(36), 및 저 저항도 인터페이스층(44)은 도 7의 구조를 제공하기 위해 되돌아 이방성으로 에칭된다. 도시된 바와 같이, 등각의 유전층(38), 등각의 도전층(36), 및 저 저항도 인터페이스층(44)은 스페이서(42)와 히터 소자(50)를 형성하는 트렌치(20)를 채우는 유전 물질의 상부 표면(21) 및 유전층(31)의 상부 표면으로부터 완전히 제거된다. 실시예에 있어서, 스페이서(42)(즉, 유전층(38)의 수직 부분)의 두께는 이방성의 에칭 동작 동안 실질적으로 에칭되지 않고, 스페이서(42)의 에지는 하부 이미터 필라(16)와 베이스 필라(18)의 측벽과 실질적으로 수직으로 정렬된 채로 유지된다. 실질적으로 에칭되지 않음에 의해, 유전층(38)의 수직 부분의 두께는 약 1/2F가 되도록 의도된다. 그러나, 도 7의 확대된 부분에 도시된 바와 같이, 유전층(38)의 상부 부분(스페이서(42))은 실제로 다소 둥글둥글할 수 있다.
그리고는, 유전층(56)은 pnp-BJT 어레이 상에 증착된 블랭킷이고, 트렌치(32) 내에 있으며, 도 8에 도시된 바와 같이 평탄화된다. 유전층(56)은 트렌치(32)를 채우기 위해 수백 nm 두께일 수 있다. 실시예에 있어서, 유전층(56)은 실리콘 산화물과 같은 산화물이다. 실시예에 있어서, 평탄화는 CMP(chemical mechanical polishing)으로 수행된다. 도시된 바와 같이, 히터 소자(50) 및 이를 에워싸고 있는 유전 물질들(30, 42, 56)의 높이는 이 동작 내에서 감소할 수 있다. 유전층(31) 또한 제거된다. 실시예에 있어서, 히터 소자(50)의 평탄화 높이는 50 내지 150 nm이다. 실시예에 있어서, 유전층(56)은 복수의 유전층들을 포함할 수 있다.
도 8에 도시된 바와 같이, 인접한 L-모양 히터 소자(50)는 본 발명의 실시예 하나밖에 없는 반복하는 북-엔드(book-end) 구성들을 형성한다. 도시된 바와 같이, 제 1 L-모양 히터 소자(50)는 제 1 L-모양 히터 소자의 수평 부분 상의 스페이서(42)와 함께 제 1 방향을 향할 수 있다. 제 1 L-모양 히터 소자와 인접한 제 2 L-모양 히터 소자는 제 2 L-모양 히터 소자의 수평 부분 상의 스페이서(42)와 함께, 제 1 방향과 반대인 제 2 방향을 향하고 있다. 여기서 사용되는 것처럼, L-모양 히터 소자가 향하고 있는 방향은 대응하는 곡선의 수직형 벽(52)과 직교하는 수평형 베이스(54)의 평면 내에 있는 방향과 함께, 대응하는 곡선의 수직형 벽(52)과 수평형 베이스(54)의 관계에 의해 결정된다. 제 1 및 제 2 L-모양 히터 소자(50)의 곡선의 수직형 벽(52)이 패터닝된 유전층(30)의 반대 사이드 상에 있고 제 1 및 제 2 수평형 베이스(54)가 반대 방향을 향하고 있다면, 제 1 및 제 2 L-모양 히터 소자(50)는 제 1 및 제 2 곡선의 수직형 벽(52) 사이에 패터닝된 유전층(30)을 북엔드한다. 도 8에 도시된 실시예가, 하부 이미터 필라(16)의 중앙 수직축 바로 위의 곡선의 수직형 벽(52)을 도시하는 동안, 스페이서(42)의 두께는 약 1/2F이고, 스페이서(42)는 이러한 정합이 본 발명의 실시예들에 따른 자기 정합 프로세스를 요구하지 않는 하부 이미터 필라(16)의 측벽과 정렬된다.
그리고는, 칼코게나이드와 같은 상변화층(60)과 금속 캡층(62)은 도 9에 도시된 바와 같이 pnp-BJT 어레이 상에 증착된 블랭킷이다. 실시예에 있어서, 상변화층(60)은 히터 소자(50) 상에 직접 증착되고, 따라서 상변화 물질이 패터닝된 트렌치로 증착되는 다른 구성에서 발생될 수 있는 정합 허용오차의 문제를 피한다. 상변화 물질의 선택은 특정한 장치 요구사항들과 요구되는 위상들에 의존할 것이다. 실시예에 있어서, 칼코게나이드 층(60)은 GST(Ge2Sn2Te5)이고, 대응하는 캡층(62)은 TiN이다. 예컨대, GST 칼코게나이드 층(60)은 PVD-스퍼터링에 의해 증착될 수 있고, 캡 층(62)은 동일한 증착 기술로 증착될 수 있다. 추가적인 금속층은 전체 전기 저항을 감소시키기 위해 캡 층(62)의 상부 위에 증착될 수 있다. 그리고 금속 캡층(62), 상변화층(60), 및 유전층(30)은 y-방향과 평행하게 뻗은 라인들(또는 트렌치들)을 따라 에칭되고 이미터 필라(16)의 행과 정합 내에 있으며, 도 10에 도시된 바와 같이 베이스 필라(18)의 실리사이드(26)와 트렌치(22)의 유전 물질(23)의 상부 표면 상에 안착한다. 도 10에 명확하게 도시되지 않았지만, 히터 소자(50), 저 저항도 인터페이스층(44), 유전층(54), 및 스페이서(42)를 형성하는 도전층(36)이 또한 도 10에서 에칭된다는 것은 도면으로부터 명확하다. 따라서, 도 10에 도시된 에칭 동작은 비트라인 내의 각각의 메모리 셀에 대한 상변화 물질(60)과 히터 소자(50)를 자기 정합하고, 워드라인 내의 상변화 물질(60)과 인접한 히터 소자(50)를 분리한다.
그리고나서 도 11에 도시된 바와 같이, 최종 BEOL(back end of the line) 프로세스가 y-방향과 평행한 금속 비트라인(70), x-방향과 평행한 금속 워드라인(72)및 요구되는 모든 유전 및 금속층들을 형성하기 위해 추가된다. 예컨대, 플러그(74)는 금속 비트라인(70)을 캡층(72)과 연결시킬 수 있고, 플러그(76)는 금속 워드라인(72)을 베이스 컨택트(18)의 실리사이드(26)와 연결시킬 수 있다.
도 12로 돌아오면, 본 발명의 실시예에 따른 시스템(1200)의 일부분이 설명되어 있다. 시스템(1200)은 예컨대, PDA(personal digital assistant), 무선 용량을 구비한 랩톱 또는 휴대용 컴퓨터, 웹 태블릿(web tablet), 페이저(pager), 인스턴트 메신저 장치(instant messaging device), 디지털 음악 재생기, 디지털 카메라, 또는 무선으로 정보를 수신 및/또는 전송하도록 채택될 수 있는 다른 장치와 같은 무선 장치로 이용될 수 있다. 시스템(1200)은 본 발명의 범위가 이러한 양상에 제한되지는 않는다고 하더라도, WLAN(wireless local area network) 시스템, WPAN(wireless personal area network) 시스템, 휴대폰 네트워크 시스템 중 어떤 것으로 이용될 수 있다.
시스템(1200)은 버스(1250)를 매개로 서로 결합된 컨트롤러(1210), 입/출력(I/O) 장치(1220)(예컨대, 키패드, 디스플레이), SRAM(static random access memory: 1260), 메모리(1230), 및 무선 인터페이스(1240)를 포함한다. 배터리(1280)는 몇몇 실시예들에서 이용될 수 있다. 본 발명의 범위가 이러한 구성요소들의 일부 또는 전부를 갖춘 실시예들에 제한되진 않는다는 것에 주목해야 한다.
컨트롤러(1210)는 예컨대, 하나 이상의 마이크로프로세서들, 디지털 신호 프로세서들, 마이크로컨트롤러들, 또는 이와 같은 것들을 포함할 수 있다. 메모리(1230)는 시스템(1200)에 의해 또는 시스템(1200)으로 전송되는 메세지들을 저장하는데 이용될 수 있다. 메모리(1230)는 또한 선택적으로 시스템(1200)의 동작동안 컨트롤러(1210)에 의해 실행되는 명령어를 저장하는데 이용될 수 있고, 사용자 데이터를 저장하는데 이용될 수 있다. 메모리(1230)는 하나 이상의 다른 타입의 메모리에 의해 제공될 수 있다. 예컨대, 메모리(1230)는 RAM(random access memory), 휘발성 메모리, 플래쉬 메모리 및/또는 여기에 논의된 메모리와 같은 비휘발성 메모리 중 어떠한 타입을 포함할 수 있다.
입출력 장치(1220)는 메세지를 발생시키기 위해 사용자에 의해 이용될 수 있다. 시스템(1200)은 RF(radio frequency) 신호를 가지고 무선 통신 네트워크를 오가는 메세지를 수신 및 전송하는 무선 인터페이스(1240)를 이용할 수 있다. 본 발명의 범위가 이러한 양상에 제한되는 것은 아니지만, 무선 인터페이스(1240)의 예들은 안테나 또는 무선 송수신기(transceiver)를 포함할 수 있다.
상기한 상세한 설명에 있어서, 본 발명에 다양한 실시예들이 설명되었다. 그러나, 다양한 변형 및 변화들이 첨부된 청구항들에 설명된 대로 본 발명의 더 넓은 사상 및 범위로부터 벗어나지 않고 만들어질 수 있다는 것은 명백할 것이다. 제안된 셀 구조는 칼코게나이드 층의 상부 위 또는 히터 소자 아래에 위치하는 실리콘 다이오드, MOSFET 선택기, OTS 물질, ZnO-기반 다이오드, 이원계산화물 다이오드(binary-oxide diode)와 같은 여러 다른 타입의 선택 구성요소로 활용될 수 있다. 또한 선택된 선택기의 타입에 의존하여, 멀티-스택 어레이는 실행가능하다. 따라서, 상세한 설명 및 도면은 제한한다는 의미보다 예증이 되는 의미로 간주되야 할 것이다. 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 부합되도록 이러한 변형들 및 변화들을 모두 커버한다고 의도된다.

Claims (20)

  1. 상변화 메모리 셀에 있어서,
    워드라인 방향을 따라 배치된 선택 장치;
    상기 선택 장치 상의 컨택트(contact) 영역;
    상기 컨택트 영역과 직접 컨택트하는 인터페이스층;
    상기 인터페이스층과 직접 컨택트하는 L-모양 수직형 히터 소자로서, 이 L-모양 수직형 히터 소자는 수직형 벽과 수평형 베이스를 포함하고, 상기 L-모양 수직형 히터 소자의 상기 수직형 벽과 수평형 베이스는 각각 수직으로 연장되는 높이와 길이를 가지며, 상기 L-모양 수직형 히터 소자의 상기 수직형 벽은 상기 수평형 베이스의 길이 방향으로 수직으로 연장되고, 또한 상기 워드라인 방향을 따라 연장되는 폭을 갖는 L-모양 수직형 히터 소자; 및
    상기 수직형 히터 소자와 직접 컨택트하는 상변화 물질;을 구비하는 것을 특징으로 하는 상변화 메모리 셀.
  2. 제 1 항에 있어서, 상기 컨택트 영역이 실리사이드(silicide)이고, 상기 선택 장치가 pnp-BJT인 것을 특징으로 하는 상변화 메모리 셀.
  3. 제 1 항에 있어서, 상기 상변화 물질이 칼코게나이드를 포함하는 것을 특징으로 하는 상변화 메모리 셀.
  4. 제 1 항에 있어서, 상기 수직형 히터 소자가 금속 질소화물을 포함하는 것을 특징으로 하는 상변화 메모리 셀.
  5. 제 1 항에 있어서, 상기 인터페이스층이 금속층인 것을 특징으로 하는 상변화 메모리 셀.
  6. 제 5 항에 있어서, 상기 금속층이 코발트, 티타늄, 탄탈 및 텅스텐으로 이루어진 그룹으로부터 선택된 적어도 하나의 금속을 포함하는 것을 특징으로 하는 상변화 메모리 셀.
  7. 제 5 항에 있어서, 상기 금속층이 5 nm 내지 10 nm의 두께를 갖는 것을 특징으로 하는 상변화 메모리 셀.
  8. 제 1 항에 있어서, 상기 수평형 베이스 상에 배치되는 스페이서(spacer)를 더 구비하는 것을 특징으로 하는 상변화 메모리 셀.
  9. 상변화 메모리 어레이에 있어서,
    복수의 선택 장치;
    상기 복수의 선택 장치의 각 장치 상의 실리사이드 컨택트 영역;
    상기 실리사이드 컨택트 영역의 각 영역 상에 그 영역과 직접 컨택트하여 형성되는 인터페이스 물질;
    상기 상변화 메모리 어레이의 워드라인 방향을 따라 상기 복수의 인터페이스 물질과 직접 컨택트하여 뻗어있는 복수의 L-모양 히터 소자로서, 이 L-모양 수직형 히터 소자는 수직형 벽과 수평형 베이스를 포함하고, 상기 L-모양 수직형 히터 소자의 상기 수직형 벽과 수평형 베이스는 각각 수직으로 연장되는 높이와 길이를 가지며, 상기 L-모양 수직형 히터 소자의 상기 수직형 벽은 상기 수평형 베이스의 길이 방향으로 수직으로 연장되고, 또한 상기 워드라인 방향을 따라 연장되는 폭을 갖는 L-모양 수직형 히터 소자; 및
    상기 복수의 L-모양 히터 소자와 직접 컨택트하는 상변화 물질를 구비하고 있으며,
    상기 복수의 L-모양 히터 소자는, 상기 상변화 메모리 어레이의 비트선 방향을 따라 뻗어있는 상기 상변화 물질과 자기 정합되는 것을 특징으로 하는 상변화 메모리 어레이.
  10. 상변화 메모리 셀을 형성하는 방법에 있어서,
    선택 장치의 컨택트 영역 상에 제 1 유전층을 증착시키는 단계;
    상기 제 1 유전층 내에 트렌치를 형성하여 상기 트렌치의 하부에 상기 컨택트 영역을 노출시키는 단계;
    상기 제 1 유전층을 에칭하여 네가티브 프로파일(negative profile)을 갖는 트렌치 측벽을 형성하는 단계;
    상기 트렌치에 인터페이스층을 증착시키는 단계;
    상기 인터페이스층 위와 상기 트렌치 내에 도전층을 증착시키는 단계;
    상기 도전층 위와 상기 트렌치 내에 제 2 유전층을 증착시키는 단계로서, 이 때 상기 도전층과 상기 제 2 유전층이 상기 트렌치를 완전히 채우지 않도록 증착시키는 단계,
    상기 인터페이스층, 도전층 및 상기 제 2 유전층을 이방성으로 되돌려 에칭하는 단계; 및
    상기 도전층의 상부 표면과 직접 컨택트하여 상변화 물질를 증착시키는 단계로 이루어진 것을 특징으로 하는 상변화 메모리 셀을 형성하는 방법.
  11. 제 10 항에 있어서, 상기 제 1 유전층에 트렌치를 형성하여 상기 트렌치의 바닥에 상기 컨택트 영역을 노출시키는 단계는,
    상기 제 1 유전층 상에 제 3 유전층을 증착시키는 단계와,
    상기 제 1, 제 2 및 제 3 유전층을 에칭하여 상기 제 1 유전층에 상기 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 상기 상변화 물질 상에 금속 캡(metallic cap)을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서, 상기 컨택트 영역이 실리사이드이고, 상기 선택 장치가 pnp-BJT인 것을 특징으로 하는 방법.
  14. 제 10 항에 있어서, 인터페이스층이 금속층인 것을 특징으로 하는 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020100062745A 2009-07-01 2010-06-30 자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀 KR101619069B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/496,503 2009-07-01
US12/496,503 US9246093B2 (en) 2009-07-01 2009-07-01 Phase change memory cell with self-aligned vertical heater and low resistivity interface

Publications (2)

Publication Number Publication Date
KR20110002436A KR20110002436A (ko) 2011-01-07
KR101619069B1 true KR101619069B1 (ko) 2016-05-10

Family

ID=43412134

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100062745A KR101619069B1 (ko) 2009-07-01 2010-06-30 자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀

Country Status (6)

Country Link
US (2) US9246093B2 (ko)
JP (1) JP5631645B2 (ko)
KR (1) KR101619069B1 (ko)
CN (1) CN101944568A (ko)
DE (1) DE102010023957A1 (ko)
TW (1) TWI521757B (ko)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100308296A1 (en) * 2009-06-09 2010-12-09 Agostino Pirovano Phase change memory cell with self-aligned vertical heater
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface
US8243506B2 (en) 2010-08-26 2012-08-14 Micron Technology, Inc. Phase change memory structures and methods
KR20120080951A (ko) 2011-01-10 2012-07-18 삼성전기주식회사 스위치드 릴럭턴스 모터
US8486743B2 (en) 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US9673102B2 (en) * 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
CN102800696B (zh) * 2011-05-24 2014-12-10 华邦电子股份有限公司 半导体元件及其制造方法
KR20120135628A (ko) 2011-06-07 2012-12-17 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8421127B2 (en) 2011-07-15 2013-04-16 Windbond Electronics Corp. Semiconductor device and method for fabricating the same
US8994489B2 (en) 2011-10-19 2015-03-31 Micron Technology, Inc. Fuses, and methods of forming and using fuses
US8723155B2 (en) 2011-11-17 2014-05-13 Micron Technology, Inc. Memory cells and integrated devices
US9252188B2 (en) 2011-11-17 2016-02-02 Micron Technology, Inc. Methods of forming memory cells
US8546231B2 (en) 2011-11-17 2013-10-01 Micron Technology, Inc. Memory arrays and methods of forming memory cells
US8592250B2 (en) 2012-02-01 2013-11-26 International Business Machines Corporation Self-aligned process to fabricate a memory cell array with a surrounding-gate access transistor
US8692373B2 (en) 2012-02-21 2014-04-08 Micron Technology, Inc. Methods of forming a metal silicide region on at least one silicon structure
KR101908062B1 (ko) 2012-03-29 2018-10-15 삼성전자주식회사 상변화 메모리 장치 및 이의 제조 방법
US9136467B2 (en) 2012-04-30 2015-09-15 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8765555B2 (en) 2012-04-30 2014-07-01 Micron Technology, Inc. Phase change memory cells and methods of forming phase change memory cells
US8971104B2 (en) * 2012-06-22 2015-03-03 Micron Technology, Inc. Memory programming to reduce thermal disturb
KR101684916B1 (ko) 2012-11-02 2016-12-09 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9553262B2 (en) * 2013-02-07 2017-01-24 Micron Technology, Inc. Arrays of memory cells and methods of forming an array of memory cells
US9112150B2 (en) 2013-07-23 2015-08-18 Micron Technology, Inc. Methods of forming memory cells and arrays
WO2015075819A1 (ja) 2013-11-22 2015-05-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
US9881971B2 (en) 2014-04-01 2018-01-30 Micron Technology, Inc. Memory arrays
US9362494B2 (en) 2014-06-02 2016-06-07 Micron Technology, Inc. Array of cross point memory cells and methods of forming an array of cross point memory cells
US9343506B2 (en) 2014-06-04 2016-05-17 Micron Technology, Inc. Memory arrays with polygonal memory cells having specific sidewall orientations
KR102192895B1 (ko) 2014-08-21 2020-12-21 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102475041B1 (ko) 2016-02-22 2022-12-07 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법
KR20180066325A (ko) 2016-12-07 2018-06-19 삼성전자주식회사 가변 저항 메모리 소자
KR102307058B1 (ko) 2017-07-06 2021-10-01 삼성전자주식회사 분리 라인들 사이의 정보 저장 패턴을 포함하는 반도체 소자
US10147876B1 (en) * 2017-08-31 2018-12-04 Sandisk Technologies Llc Phase change memory electrode with multiple thermal interfaces
KR102593112B1 (ko) * 2017-10-23 2023-10-25 삼성전자주식회사 가변 저항 메모리 소자 및 이의 제조 방법
KR102476354B1 (ko) 2018-04-23 2022-12-09 삼성전자주식회사 반도체 소자의 제조 방법
US10388658B1 (en) 2018-04-27 2019-08-20 Micron Technology, Inc. Transistors, arrays of transistors, arrays of memory cells individually comprising a capacitor and an elevationally-extending transistor, and methods of forming an array of transistors
US10573808B1 (en) 2018-08-21 2020-02-25 International Business Machines Corporation Phase change memory with a dielectric bi-layer
US11659780B2 (en) 2019-03-05 2023-05-23 International Business Machines Corporation Phase change memory structure with efficient heating system
US10903422B2 (en) 2019-04-11 2021-01-26 International Business Machines Corporation Vertically oriented memory structure
US11121318B2 (en) 2020-01-29 2021-09-14 International Business Machines Corporation Tunable forming voltage for RRAM device
US11211556B1 (en) 2020-07-20 2021-12-28 International Business Machines Corporation Resistive element for PCM RPU by trench depth patterning
US11456415B2 (en) 2020-12-08 2022-09-27 International Business Machines Corporation Phase change memory cell with a wrap around and ring type of electrode contact and a projection liner
US11476418B2 (en) 2020-12-08 2022-10-18 International Business Machines Corporation Phase change memory cell with a projection liner
US20230029141A1 (en) * 2021-07-23 2023-01-26 Taiwan Semiconductor Manufacturing Company Embedded double side heating phase change random access memory (pcram) device and method of making same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202245A1 (en) 2005-01-21 2006-09-14 Stmicroelectronics S.R.I. Phase-change memory device and manufacturing process thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6646297B2 (en) * 2000-12-26 2003-11-11 Ovonyx, Inc. Lower electrode isolation in a double-wide trench
US20060138467A1 (en) * 2004-12-29 2006-06-29 Hsiang-Lan Lung Method of forming a small contact in phase-change memory and a memory cell produced by the method
DE602005011111D1 (de) * 2005-06-03 2009-01-02 St Microelectronics Srl Selbstjustiertes Verfahren zur Herstellung von Phasenwechselspeicherzellen
US7606056B2 (en) * 2005-12-22 2009-10-20 Stmicroelectronics S.R.L. Process for manufacturing a phase change memory array in Cu-damascene technology and phase change memory array thereby manufactured
EP1845567A1 (en) * 2006-04-11 2007-10-17 STMicroelectronics S.r.l. Phase-change memory device and manufacturing process thereof.
US7875513B2 (en) * 2006-04-26 2011-01-25 Fabio Pellizzer Self-aligned bipolar junction transistors
US20080012079A1 (en) * 2006-07-17 2008-01-17 Shoaib Zaidi Memory cell having active region sized for low reset current and method of fabricating such memory cells
KR100827661B1 (ko) 2006-10-31 2008-05-07 삼성전자주식회사 이중의 하부 전극을 갖는 상변화 기억소자 및 그 제조방법
US7834341B2 (en) 2007-02-05 2010-11-16 Marvell World Trade Ltd. Phase change material (PCM) memory devices with bipolar junction transistors and methods for making thereof
TWI419321B (zh) 2007-04-03 2013-12-11 Marvell World Trade Ltd 記憶體裝置及其製造方法
US7709835B2 (en) * 2007-04-03 2010-05-04 Marvell World Trade Ltd. Method to form high efficiency GST cell using a double heater cut
US8030128B1 (en) * 2007-04-23 2011-10-04 Marvell International Ltd. Method to form high density phase change memory (PCM) top contact every two bits
KR20090006628A (ko) 2007-07-12 2009-01-15 삼성전자주식회사 상변화 기억 소자 및 그 제조방법들
DE102008032067A1 (de) * 2007-07-12 2009-01-15 Samsung Electronics Co., Ltd., Suwon Verfahren zum Bilden von Phasenänderungsspeichern mit unteren Elektroden
KR101574746B1 (ko) * 2009-03-04 2015-12-07 삼성전자주식회사 가변저항 메모리 소자 및 그 형성 방법
US20100308296A1 (en) * 2009-06-09 2010-12-09 Agostino Pirovano Phase change memory cell with self-aligned vertical heater
US9246093B2 (en) 2009-07-01 2016-01-26 Micron Technology, Inc. Phase change memory cell with self-aligned vertical heater and low resistivity interface

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060202245A1 (en) 2005-01-21 2006-09-14 Stmicroelectronics S.R.I. Phase-change memory device and manufacturing process thereof

Also Published As

Publication number Publication date
JP5631645B2 (ja) 2014-11-26
US9412941B2 (en) 2016-08-09
TW201114081A (en) 2011-04-16
JP2011014909A (ja) 2011-01-20
CN101944568A (zh) 2011-01-12
TWI521757B (zh) 2016-02-11
KR20110002436A (ko) 2011-01-07
US20110001114A1 (en) 2011-01-06
US9246093B2 (en) 2016-01-26
US20150188040A1 (en) 2015-07-02
DE102010023957A1 (de) 2011-02-24

Similar Documents

Publication Publication Date Title
KR101619069B1 (ko) 자기 정합 수직형 히터와 저 저항도 인터페이스를 갖는 상변화 메모리 셀
US20100308296A1 (en) Phase change memory cell with self-aligned vertical heater
US6673700B2 (en) Reduced area intersection between electrode and programming element
US9231103B2 (en) Vertical MOSFET transistor, in particular operating as a selector in nonvolatile memory devices
US9029828B2 (en) Phase-change memory devices including thermally-isolated phase-change layers and methods of fabricating the same
US7422926B2 (en) Self-aligned process for manufacturing phase change memory cells
US6605527B2 (en) Reduced area intersection between electrode and programming element
US7759159B2 (en) Variable resistance non-volatile memory cells and methods of fabricating same
US6429064B1 (en) Reduced contact area of sidewall conductor
US20180114813A1 (en) Double patterning method to form sub-lithographic pillars
US7985959B2 (en) Self-aligned vertical bipolar junction transistor for phase change memories
US8558210B2 (en) Polysilicon emitter BJT access device for PCRAM
US20090161406A1 (en) Non-volatile memory and method for fabricating the same
US8084759B2 (en) Integrated circuit including doped semiconductor line having conductive cladding
US7829879B2 (en) Integrated circuit including U-shaped access device
US7994536B2 (en) Integrated circuit including U-shaped access device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant