WO2023087364A1 - 存储器件及其制造方法及包括存储器件的电子设备 - Google Patents

存储器件及其制造方法及包括存储器件的电子设备 Download PDF

Info

Publication number
WO2023087364A1
WO2023087364A1 PCT/CN2021/133338 CN2021133338W WO2023087364A1 WO 2023087364 A1 WO2023087364 A1 WO 2023087364A1 CN 2021133338 W CN2021133338 W CN 2021133338W WO 2023087364 A1 WO2023087364 A1 WO 2023087364A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
source
drain
drain layer
channel
Prior art date
Application number
PCT/CN2021/133338
Other languages
English (en)
French (fr)
Inventor
朱慧珑
王琪
Original Assignee
北京超弦存储器研究院
中国科学院微电子研究所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 北京超弦存储器研究院, 中国科学院微电子研究所 filed Critical 北京超弦存储器研究院
Priority to US18/262,193 priority Critical patent/US20240120382A1/en
Publication of WO2023087364A1 publication Critical patent/WO2023087364A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Definitions

  • the other of the source/drain regions may be electrically connected to a bit line (BL), and the gate stack may be electrically connected to a word line (WL).
  • BL bit line
  • WL word line
  • the memory cells may be arranged in rows in a first direction and columns in a second direction, thereby forming a memory cell array.
  • the first direction and the second direction intersect each other (eg, perpendicular).
  • WL may extend in a first direction
  • BL may extend in a second direction.
  • a plurality of strips may be disposed on the substrate, and each strip may include a first source/drain layer, a channel layer, and a second source/drain layer stacked in sequence in a vertical direction.
  • the plurality of strips may be spaced apart from each other in the first direction and meander continuously in the second direction. More specifically, each strip may include a first section extending along a third direction between a first direction (for example, a WL direction) and a second direction (for example, a BL direction) and a first section extending in the second direction along a third direction (for example, a BL direction).
  • a first direction for example, a WL direction
  • a second direction for example, a BL direction
  • Such stripes may be formed by partition wall pattern transfer techniques as described below.
  • a well region may be formed. If a p-type device is to be formed, the well region can be an n-type well; if an n-type device is to be formed, the well region can be a p-type well.
  • a p-type well can be formed, for example, by implanting a p-type dopant such as boron (B) in the substrate 1001, and then performing thermal annealing.
  • the ion implantation energy may be about 30K-300K eV
  • the doping concentration may be about 1E19-1E21/cm 3
  • the implantation angle may be about 0-30 degrees.
  • the material of the active layer 1017 can be appropriately selected according to the performance requirements of the design for the device.
  • the active layer 1017 may include various semiconductor materials, such as elemental semiconductor materials such as Si, Ge, etc., or compound semiconductor materials such as SiGe, InP, GaAs, InGaAs, etc.
  • the active layer 1017 may include Si, which is the same as the first source/drain layer and the second source/drain layer.
  • the first source/drain layer 1003, the channel defining layer 1005, the second source/drain layer 1007 and the active layer 1017 form a closed ring corresponding to the partition wall 1015 to define source area.
  • the depth of the overcut is, for example, about 10 nm-100 nm (the overcut may be approximately the same on the inner and outer sides of the partition wall 1015 ).
  • the first source/drain layers in the active regions of the devices of the same column extend consecutively to each other along the y-direction (meandering), and thus can form BLs that are self-aligned to the active regions of the devices.
  • each pair of adjacent columns in the x direction can be connected together at the end , and thus a BL having a double-fold shape can be formed.
  • the following description is made for the situation described in connection with FIG. 14 , but is also applicable to the situation described in connection with FIG. 13 .
  • a gate dielectric layer 1031 can be formed on the isolation layer 1029 in a substantially conformal manner by deposition, and a gate conductor layer 1033 can be formed on the gate dielectric layer 1031 .
  • the gate dielectric layer 1031 may include a high-k gate dielectric such as HfO 2 , with a thickness of, for example, about 1 nm-10 nm.
  • an interfacial layer may also be formed, for example, an oxide formed by an oxidation process or deposition such as atomic layer deposition (ALD).
  • a photoresist 1035 can be formed on the gate conductor layer 1033, and patterned into a pattern corresponding to WL (in this example, a series of lines extending in the x direction). These lines may extend in the x-direction, intersecting the active regions of the devices in each row.
  • the width of each line in the y direction is sufficient to completely cover the active regions of each device in the corresponding row. More specifically, the span of the device active regions in each row in the y direction can be within the width of the corresponding line in the y direction, so that the subsequently formed WL can electrically connect the gate stacks on the inner and outer sides of the channel layer 1017 to each other. .
  • WL is not limited to being formed in the above-mentioned manner.
  • the unetched-back gate conductor layer can be patterned as WL in the x direction.
  • Each WL may extend in the x-direction to intersect a portion of each device active area in the corresponding row in the y-direction (instead of the width completely covering each device active area as described above).
  • an interlayer dielectric layer 1037 may be formed on the isolation layer 1029.
  • an oxide of about 50nm-100nm may be deposited such as by CVD, and a planarization treatment such as CMP may be performed on the deposited oxide to form the interlayer dielectric layer 1037 .
  • a nitride liner layer (not shown), eg, about 10 nm-30 nm, may be formed first.
  • a WL contact hole 1039 can be formed by photolithography. As shown in FIG. 21(a), a WL contact hole 1039 is provided on each WL to expose the gate conductor layer 1033 serving as the WL.
  • FIG. 25( a ) shows a cross-sectional view obtained by cutting the memory device parallel to the xy plane at approximately the middle of the channel layer 1017 in the vertical direction.
  • This cross-sectional view shows the relationship between the gate stack (the gate dielectric layer is not shown for clarity) and the channel layer 1017 .
  • the gate stack may surround the channel layer 1017 .
  • the positions of the WL contact plugs and the capacitance contact plugs are also shown in dashed boxes in the figure.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器件及其制造方法及包括存储器件的电子设备。其中，存储器件包括衬底以及衬底上的存储单元阵列和沿第一方向延伸的多条字线。存储单元阵列包括排列成第一方向上的行、第二方向上的列的多个存储单元，每个存储单元包括：有源区，沿第三方向延伸，且包括第一源/漏层、沟道层和第二源/漏层的竖直堆叠；以及栅堆叠，在竖直方向上介于第一源/漏层与第二源/漏层之间，且至少从沟道层的相对两侧夹着沟道层。每一列的各有源区中的第一源/漏层相连续，从而形成在第二方向上连续曲折延伸的位线。每条字线在第一方向上延伸以与相应行中的有源区相交，并电连接到各存储单元的沟道层的相对两侧上的栅堆叠。

Description

存储器件及其制造方法及包括存储器件的电子设备
相关申请的引用
本申请要求于2021年11月19日递交的题为“存储器件及其制造方法及包括存储器件的电子设备”的中国专利申请202111381873.8的优先权，其内容一并于此用作参考。
技术领域
本公开涉及半导体领域，更具体地，涉及存储器件及其制造方法及包括存储器件的电子设备。
背景技术
为满足对更大存储容量的需求，存储器件的集成度越来越高，因此希望存储单元尺寸进一步缩减。但这种尺寸缩减越来越困难，特别是对于水平器件。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够在缩减尺寸同时保证导通电流的存储器件及其制造方法及包括存储器件的电子设备。
根据本公开的一个方面，提供了一种存储器件，包括：衬底；衬底上的存储单元阵列，包括多个存储单元，所述多个存储单元排列成第一方向上的行、第二方向上的列，其中，第一方向与第二方向相交；衬底上沿第一方向延伸的多条字线。每个存储单元包括：有源区，沿着不同于第一方向和第二方向的第三方向延伸，且包括第一源/漏层、沟道层和第二源/漏层的竖直堆叠；以及栅堆叠，在竖直方向上介于第一源/漏层与第二源/漏层之间，且至少从沟道层的相对两侧夹着所述沟道层。每一列的各个存储单元的有源区中的第一源/漏层相连续，从而形成在第二方向上连续地曲折延伸的位线。每条字线在第一方向上延伸以与相应行中的存储单元各自的有源区相交，并电连接到各存储单元的沟道层的相对两侧上的栅堆叠。
根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底 上设置在第一方向上彼此间隔开、在第二方向上连续地曲折延伸的多个条带，每个条带包括在竖直方向上依次叠置的第一源/漏层、沟道层和第二源/漏层，第一方向和第二方向彼此相交，每个条带包括沿着第一方向与第二方向之间的第三方向延伸的第一段以及在第二方向上与第一段交替设置的第二段；从所述多个条带来限定多个存储单元各自的有源区，每一有源区包括在相应的第一段的位置处的第一源/漏层、沟道层和第二源/漏层的竖直堆叠，其中，每个竖直堆叠中的沟道层和第二源/漏层与其他竖直堆叠中的沟道层和第二源/漏层不连续，而从同一条带限定出的有源区各自的第一源/漏层保持连续延伸构成相应的位线，源自不同条带的竖直堆叠在第一方向上排列成行，源自相同条带的竖直堆叠在第二方向上排列成列；以及在衬底上形成沿第一方向延伸的多条字线，每条字线在第一方向上延伸以与相应行的有源区相交，并电连接到相应存储单元的栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。
根据本公开的实施例，基于竖直器件来制作存储单元，相比于水平器件可以减小占用面积。另外，通过优化器件有源区的取向，可以增大导通电流。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)至24(d)示意性示出了根据本公开实施例的制造存储器件的流程中的一些阶段；
图25(a)示意性示出了根据本公开实施例的存储器件中的沟道层与字线的布局；
图25(b)示意性示出了根据本公开实施例的存储器件中的位线的布局，
在这些附图中：
图1(a)、2(a)、3(a)、8(a)、12(a)、13(a)、14、15、16(a)、18(a)、19、20(a)、21(a)、22(a)、23(a)、24(a)是俯视图，其中，图2(a)中示出了AA′线的位置，图12(a)中示出了BB′线的位置，图13(a)中示出了CC′线的位置，图21(a)中示出了DD′线的位置，图22(a)中示出了EE′线的位置，图23(a)中示出了FF′线的 位置；
图1(b)是竖直方向上的截面图；
图2(b)、3(b)、4至7、8(b)、9至11、12(b)、16(b)、17、18(b)、20(b)是沿AA′线的截面图；
图12(c)、16(c)、20(c)是沿BB′线的截面图；
图13(b)是沿CC′线的截面图；
图21(b)、24(b)是沿DD′线的截面图；
图22(b)、24(c)是沿EE′线的截面图；
图23(b)、24(d)是沿FF′线的截面图；
图25(a)、25(b)是剖视图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。附图并非一定是按比例绘制的，特别是为清楚起见，截面图的绘制比例不同于俯视图的绘制比例。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种存储器件。该存储器件基于竖直型金属 氧化物场效应晶体管(MOSFET)。相比于水平型MOSFET，竖直型MOSFET可以具有较小的占用面积和较小的漏电流，但是导通电流相对较小。根据本发明构思，可以通过竖直型MOSFET的取向，例如相对于位线(或者字线)的角度，来优化其导通电流，并因此可以在缩减尺寸的同时保证导通电流。
竖直型MOSFET的导通电流可以在竖直方向(例如，大致垂直于衬底表面的方向)上。例如，竖直型MOSFET可以包括第一源/漏层、沟道层和第二源/漏层的竖直堆叠。栅堆叠可以设置为与沟道层相对，以在沟道层中限定沟道区。源/漏区可以分别形成于第一源/漏层和第二源/漏层中，并可以通过沟道区而彼此电气连通。源/漏区之一可以电连接到数据存储结构如电容器，并因此形成存储单元(可以得到动态随机存取存储器(DRAM)配置)。源/漏区中另一个可以电连接到位线(BL)，栅堆叠可以电连接到字线(WL)。通过字线和位线，可以寻址存储单元。存储单元可以排列成第一方向上的行、第二方向上的列，从而形成存储单元阵列。第一方向和第二方向彼此相交(例如，垂直)。WL可以沿第一方向延伸，BL可以沿第二方向延伸。
如上所述，可以优化竖直堆叠(特别是其中的沟道层)的取向，以增大导通电流。具体地，竖直堆叠(特别是其中的沟道层)可以沿第一方向与第二方向之间的第三方向延伸，例如可以相对于BL(或WL)倾斜，例如成约30度至80度的角度，以增大沟道宽度，并因此增大导通电流。另外，竖直堆叠的取向可以沿着特定晶面，载流子在该特定晶面上可以具有增大的迁移率，例如，(100)晶面上的电子。
栅堆叠可以至少设置在沟道层(在与第三方向正交的第四方向上)的相对两侧，从而可以得到双栅配置。或者，栅堆叠甚至可以围绕沟道层，从而可以得到围栅配置。WL可以在第一方向上延伸以与相应的竖直堆叠相交，并可以接触并与因此电连接到相对两侧上的栅堆叠。根据实施例，栅堆叠(中的栅导体层)与WL可以一体形成，以节省工艺步骤并因此降低成本。
根据实施例，BL可以自对准地形成。具体地，同一列的各个存储单元的第一源/漏层可以连续，从而形成在第二方向上连续地曲折延伸的BL。于是，BL自对准于相应的存储单元。这有助于节省面积。
沟道层可以包括单晶半导体材料。当然，第一源/漏层和第二源/漏层也可 以包括单晶半导体材料。例如，它们都可以通过外延生长来形成。
这种半导体器件例如可以如下制造。
可以在衬底上设置多个条带，每一条带可以包括在竖直方向上依次叠置的第一源/漏层、沟道层和第二源/漏层。这多个条带可以在第一方向上彼此间隔开且在第二方向上连续地曲折延伸。更具体地，每个条带可以包括沿着第一方向(例如，WL方向)与第二方向(例如，BL方向)之间的第三方向延伸的第一段以及在第二方向上与第一段交替的第二段。如下所述，这种条带可以通过隔墙图形转移技术来形成。
可以从条带特别是其中的第一段来限定存储单元的有源区(即，上述的竖直堆叠)。例如，可以从各条带的局部区域中去除第二源/漏层和沟道层(以及可选地，第一源/漏层的上部)，将各条带的第二源/漏层和沟道层分离为处于第一段位置处的局域化部分，而第一源/漏层可以保持连续延伸(从而构成BL)。
根据本公开的实施例，WL可以与栅堆叠(特别是其中的栅导体层)一体。例如，每个存储单元各自的第一源/漏层与第二源/漏层可以在它们之间限定分别处于沟道层在与第三方向正交的第四方向上相对两侧的凹入部。可以依次形成栅介质层和栅导体层，它们可以填充到凹入部中形成栅堆叠(因此自对准于沟道层)。可以将栅导体层构图为沿第一方向延伸的WL。该构图可以实质上不影响凹入部中填充的栅导体层。
根据本公开的实施例，沟道层(纳米片或纳米线)的厚度以及栅长主要由外延生长确定，而不是通过刻蚀或光刻来确定，因此可以具有良好的沟道尺寸/厚度和栅长控制。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1(a)至25(b)示意性示出了根据本公开实施例的制造存储器件的流程中 的一些阶段。
如图1(a)和1(b)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001中，可以形成阱区。如果要形成p型器件，则阱区可以是n型阱；如果要形成n型器件，则阱区可以是p型阱。一般地，在DRAM中，存储单元基于n型器件。因此，例如可以通过在衬底1001中注入p型掺杂剂如硼(B)，且随后进行热退火来形成p型阱。例如，离子注入的能量可以为约30K-300K eV，掺杂浓度可以为约1E19-1E21/cm 3，注入角度可以为约0-30度。
以下，以形成n型器件为例进行描述。本领域技术人员清楚，例如通过适当调整掺杂的导电类型，以下描述同样适用于p型器件。
在衬底1001上，可以通过例如外延生长，形成第一源/漏层1003、沟道限定层1005和第二源/漏层1007。第一源/漏层1003可以用来限定下端源/漏部的位置，厚度例如为约50nm-300nm。沟道限定层1005可以用来限定沟道的位置，厚度例如为约30nm-150nm。第二源/漏层1005可以用来限定上端源/漏部的位置，厚度例如为约50nm-300nm。
第一源/漏层1003、沟道限定层1005和第二源/漏层1007中相邻的层相对于彼此可以具有刻蚀选择性。例如，第一源/漏层1003可以包括Si，沟道限定层1005可以包括SiGe(例如，Ge原子百分比为约10％-40％)，第二源/漏层1007可以包括Si。
第一源/漏层1003和第二源/漏层1007在生长时可以被原位掺杂，以(至少部分地)限定源/漏部的掺杂特性。例如，可以约1E18-1E21/cm 3的浓度掺杂n型掺杂剂如磷(P)。
随后，可以从第一源/漏层1003、沟道限定层1005和第二源/漏层1007来限定有源区。为避免光刻限制，根据本公开的实施例，在以下构图中使用了隔墙(spacer)图形转移技术。为形成隔墙，可以形成芯模图案(mandrel)。例如，可以在第二源/漏层1007上，通过例如淀积如化学气相淀积(CVD)，形 成用于芯模图案的层1011。例如，用于芯模图案的层1011可以包括非晶硅或多晶硅，厚度为约50nm-400nm。另外，为了更好的刻蚀控制，可以通过例如淀积如CVD，先形成刻蚀停止层1009。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约5nm-30nm。
在用于芯模图案的层1011上，可以通过例如淀积如CVD，形成硬掩模层1013。例如，硬掩模层1013可以包括氧化物，厚度为约50nm-400nm。
可以将用于芯模图案的层1011构图为芯模图案。
例如，如图2(a)和2(b)所示，可以通过光刻(版图关键尺寸(CD)最小可以为约20nm-60nm)，在硬掩模层1013上形成构图的光刻胶(未示出)。可以构图的光刻胶作为刻蚀掩模，通过例如反应离子刻蚀(RIE)依次对硬掩模层1013、用于芯模图案的层1011和刻蚀停止层1009进行选择性刻蚀。RIE可以沿竖直方向进行，对芯模图案的层1011的RIE可以停止于刻蚀停止层1009，对刻蚀停止层1009的RIE可以停止于第二源/漏层1007。之后，可以去除光刻胶。
图2(a)中示意性示出了横向方向x、y和竖直方向z。x、y方向可以平行于衬底1001的顶面，并且可以彼此相交例如垂直；z方向可以基本上垂直于衬底1001的顶面。
在此，芯模图案(为方便起见，仍以1011标示)被形成为在x方向(可称为“第一方向”)上间隔开的多个条带，每一条带沿y方向(可称为“第二方向”)曲折延伸。更具体地，芯模图案1011的每一条带可以包括多个彼此平行延伸的a段以及在y方向上与a段交替设置的多个b段(也可以彼此平行延伸)，a段和b段在y方向上彼此连续延伸。这些段可以相对于y方向倾斜(即，成非正交的角度)。例如，a段的纵向延伸方向(可称为“第三方向”)相对于y方向可以成约30°-80°的角度，b段的纵向延伸方向相对于y方向可以成约30°-80°的角度。a段和b段相对于y方向的角度可以相同或不同。另外，a段和b段的长度可以相同或不同，例如为约10nm-100nm。另外，第三方向可以沿着特定的晶面，例如(100)晶面，以提升载流子(在n型器件的情况下，电子)的迁移率。
如图3(a)和3(b)所示，可以在芯模图案1011中各条带的侧壁上，形成隔 墙1015。例如，可以以大致共形的方式淀积氧化物，然后沿z方向对淀积的氧化物层进行各向异性刻蚀如RIE，以去除其横向延伸部分而留下其竖直延伸部分，从而得到隔墙1015。隔墙1015随后可以用来限定器件有源区以及位线(BL)的位置。隔墙1015(在横向上，或者垂直于条带侧壁的方向上)的厚度可以为约30nm-200nm。
如图4所示，可以利用硬掩模层1013和隔墙1015，将第二源/漏层1007、沟道限定层1005和第一源/漏层1003构图为与芯模图案1011中的各条带相对应的脊状结构。例如，可以硬掩模层1013和隔墙1015作为刻蚀掩模，通过例如z方向上的RIE依次对各层进行选择性刻蚀，将图案转移到下方的层中。在此，可以存在对衬底1001的过刻，过刻深度例如为约10nm-100nm。
可以在第一源/漏层1003与第二源/漏层1007之间释放一定的空间，从而随后形成的栅堆叠(可以至少部分地)设置于该空间中，以便自对准于由沟道限定层1005限定的沟道部。例如，如图5所示，可以对沟道限定层1005进行选择性刻蚀，以使其侧壁在横向(或者，垂直于条带侧壁的方向)上相对凹入，以形成凹入部。例如，选择性刻蚀可以采用(体积)比例例如为4∶1∶5的CF 4∶O 2∶He混合气体(干法刻蚀)，或者采用(体积)比例例如为1∶2∶4的HF(浓度为6％的水溶液)∶H 2O 2(浓度为30％的水溶液)∶CH 3COOH(浓度为99.8％的水溶液)混合溶液(湿法刻蚀)，横向刻蚀量可以为约10nm-100nm。
在图5的示例中，刻蚀后沟道限定层1005的侧壁仍然大致在竖直方向上。取决于刻蚀的工艺条件，刻蚀后沟道限定层1005的侧壁可以呈弯曲形状，例如C形。
如图6所示，可以通过例如选择性外延生长，在脊状结构的侧壁上形成有源层1017。由于选择性外延生长，硬掩模层1013、隔墙1015的表面上可以没有形成有源层1017。有源层1017在沟道限定层1005侧壁上的部分随后面对栅堆叠，并因此限定沟道部。沟道部基本上在竖直方向上延伸，因此有源层1017(特别是其在沟道限定层1005的侧壁上的部分)也可以称作(竖直)沟道层。根据本公开的实施例，有源层1017(限定沟道部)(在垂直于沟道限定层1005的侧壁的方向上)的厚度可以通过外延生长工艺决定(例如为约5nm-50nm)，因此可以更好地控制沟道部的厚度。
尽管在此使用了选择性外延生长，但是非选择性外延生长也适用。
可以根据设计对器件的性能要求，适当选择有源层1017的材料。例如，有源层1017可以包括各种半导体材料，例如元素半导体材料如Si、Ge等，或者化合物半导体材料如SiGe、InP、GaAs、InGaAs等。在该示例中，有源层1017可以包括Si，与第一源/漏层和第二源/漏层相同。
另外，有源层1017在生长时可以被原位(轻)掺杂，从而在沟道部中形成一定的掺杂分布，以调整器件的阈值电压(Vt)。
在凹入部中，随后可以形成栅堆叠。为防止后继处理在该凹入部中留下不必要的材料或者影响有源层1017，如图7所示，可以在该凹入中形成位置保持层1019。例如，可以采用台阶覆盖能力较好的低压CVD，淀积厚度为约10nm-100nm的氮化物(例如，氮化硅)。然后，可以硬掩模层1013和隔墙1015作为刻蚀掩模，通过例如z方向的RIE，来回蚀淀积的氮化物，以形成填充在凹入部中的位置保持层1019。有源层1017位于凹入部之外的部分也可以被去除(或者，可以通过另外的RIE去除)。
作为以上对第一源/漏层1003和第二源/漏层1007进行的原位掺杂的补充或替代，可以对第一源/漏层1003和第二源/漏层1007进行掺杂，以实现所需的源/漏掺杂特性。这种掺杂可以通过离子注入或固相掺杂剂源层来实现。例如，可以通过淀积，以大致共形的方式，在图7所示的结构上形成固相掺杂剂源层(未示出)。固相掺杂剂源层可以是例如包含掺杂剂的氧化物。对于n型器件，固相掺杂剂源层可以包含n型掺杂剂，例如PSG(磷硅玻璃)。对于p型器件，固相掺杂剂源层可以包含p型掺杂剂，例如BSG(硼硅玻璃)。可以通过退火，例如在约700℃-1100℃下的激光快速退火，将固相掺杂剂源层中的掺杂剂驱入第一源/漏层1003和第二源/漏层1007中以形成所需的源/漏掺杂特性。可以控制退火工艺的条件(例如，时间)，使得掺杂剂向第一源/漏层1003和第二源/漏层1007中的驱入主要发生在横向上(抑制掺杂剂在竖直方向上从第一源/漏层1003和第二源/漏层1007扩散到沟道部中)。之后，可以去除固相掺杂剂源层。
在第一源/漏层1003和第二源/漏层1007生长时的原位掺杂满足器件性能要求的情况下，也可以不再另外进行掺杂。
接下来，可以利用隔墙1015来完成有源区的限定。
如图8(a)和8(b)所示，可以在衬底1001上形成电介质层1021。例如，可以通过淀积，形成厚度(例如，为约300nm-1500nm)足以完全覆盖脊状结构的氧化物。然后，对淀积的氧化物进行平坦化如化学机械抛光(CMP)，以去除硬掩模层1013并因此露出芯模图案1011。在淀积氧化物之前，还可以通过选择性刻蚀，去掉位置保持层1019。于是，电介质层1021也进入到凹入部中。电介质层1021有助于通过平坦化来露出芯模图案1011，而且(其一部分)随后也可以充当隔离层。
在图中，为了清楚地示出隔墙1015的位置(以方便读者理解有源区所在的区域)，仍然示出了其与电介质层1021之间的界面。当然，在该示例中，由于它们均为氧化物，因此它们之间的界面实际上可能并不清晰。
如图9所示，可以通过选择性刻蚀如采用TMAH溶液的湿法刻蚀(停止于刻蚀停止层1009)，去除芯模图案1011。这样，在脊状结构上留下了呈闭合环形的隔墙1015。
如图10所示，可以利用隔墙1015作为刻蚀掩模，通过例如z方向上的RIE，依次选择性刻蚀刻蚀停止层1009、第二源/漏层1007、沟道限定层1005以及第一源/漏层1003。在此，尽管隔墙1015和刻蚀停止层1009均为氧化物，但是由于刻蚀停止层1009较薄，因此保留隔墙1015而去除刻蚀停止层1009是可能的。这样，在隔墙1015下方，第一源/漏层1003、沟道限定层1005、第二源/漏层1007以及有源层1017形成了与隔墙1015相对应的闭合环形，用以限定有源区。在此，同样地，可以存在对衬底1001的过刻，过刻深度例如为约10nm-100nm(在隔墙1015的内外两侧，过刻可以大致相同)。
当前，有源层1017在内侧被沟道限定层1005覆盖。可以相对于衬底1001、第一源/漏层1003、有源层1017和第二源/漏层1007(在该示例中均为Si)，通过选择性刻蚀，去除沟道限定层1005(在该示例中为SiGe)，从而在有源层1017的内侧留下用于栅堆叠的空间，如图11所示。
当前，有源区呈闭合环形连续延伸。可以将连续延伸的有源区划分为不同器件的相应有源区。例如，如图12(a)、12(b)和12(c)所示，可以在衬底1001上形成光刻胶1023，并通过光刻将其构图为露出单独器件有源区之间的区域。 例如，可以基于各条带的a段(具体地，其侧壁上的隔墙)来限定单独器件的有源区。因此，光刻胶1023可以露出各条带的b段(及其侧壁上的隔墙)。另外，在该示例中，如图12(a)中的俯视图所示，(上)端部处的a段(及其侧壁上的隔墙)也被露出，这是为了适应后继的处理(例如，在上端部处切断)。但是，本公开不限于此。例如，各条带的端部可以均设置为b段。或者，即使在a段被设置在端部的情况下，至少一个端部处的a段也可以不被露出。
可以通过选择性刻蚀如z方向上的RIE，去除由光刻胶1023中的开口露出的区域中的隔墙1015(以及部分地去除电介质层1021)、第二源/漏层1007和有源层1017。另外，第一源/漏层1003的上部也可以被去除。例如，第一源/漏层1003可以被刻蚀掉约10％-50％的厚度。在此，保留第一源/漏层1003的下部，以便随后用作连续延伸的BL。
这样，除了第一源/漏层1003(的下部)仍然呈闭合环形连续延伸之外，有源层1017和第二源/漏层1007留在各条带的a段(除了最上端的a段)的相对两侧，(结合第一源/漏层1003处于它们下方的部分)形成一系列沿着第三方向延伸的条形有源区。这些条形有源区在x方向和y方向上排列成阵列。
可以将第一源/漏层1003在y方向上的相对两端中的至少一端断开，以实现沿y方向上(曲折)延伸的BL。例如，如图13(a)和13(b)所示，可以在衬底1001上形成光刻胶1025，并通过光刻将其构图为露出第一源/漏层1003在y方向上的一端(图13(a)中的下端)。可以通过选择性刻蚀如z方向上的RIE，去除由光刻胶1025中的开口露出的区域中的第一源/漏层1003。同样地，可以存在对衬底1001的过刻，过刻深度例如为约10nm-100nm。于是，第一源/漏层1003在y方向上的另一端(图13(a)中的上端)仍然连续，并因此可以实现对折形状的一条BL。
根据本公开的另一实施例，如图14所示，代替光刻胶1025，可以使用光刻胶1027，露出第一源/漏层1003在y方向上的相对两端。然后，可以去除第一源/漏层1003被光刻胶1025露出的部分。这样，第一源/漏层1003在y方向上的两端均被切断，从而可以实现沿y方向(曲折)延伸的两条BL。以上在结合图12(a)、12(b)和12(c)描述的处理中，将上端的a段露出是为了便于在此的切断处理。若如图13(a)和13(b)所示仅在下端处切断，则上端的a段也可以 用来限定单独器件的有源区。
图15示出了当前有源区的形状。如图15所示，由隔墙1015的a段限定单独器件的有源区。各单独器件的有源区沿x方向和y方向之间的第三方向延伸，且在x方向上排列成行并在y方向上排列成列，从而形成(二维)阵列。各单独器件的有源区包括位于隔墙1015的相应a段下方的第一源/漏层1003、沟道层1017和第二源/漏层1007的竖直堆叠。同一列的各器件的有源区中的第一源/漏层彼此连续沿着y方向(曲折)延伸，并因此可以形成自对准于各器件有源区的BL。或者，如图15中上端部的虚线所示，在利用图13(a)所示的光刻胶1025进行刻蚀的情况下，x方向上每对相邻的列可以在端部连接在一起，并因此可以形成具有对折形状的BL。以下描述针对结合图14描述的情况进行，但是同样适用于结合图13描述的情况。
可以基于这样的有源区来制作开关器件，并可以以各开关器件为基础形成存储单元(例如，开关器件+数据存储结构)。
可以在衬底上形成用于电隔离的隔离层。例如，如图16(a)、16(b)和16(c)所示，可以通过淀积如CVD，在衬底上形成厚度(例如，为约300nm-1500nm)足以覆盖有源区的氧化物。然后，对淀积的氧化物进行平坦化如CMP。可以通过湿法刻蚀(例如，使用HF酸)或干法刻蚀，回蚀平坦化的氧化物(以及之前形成的同为氧化物的隔墙1015、电介质层1021)，在衬底1001上留下一定厚度的氧化物作为隔离层1029。例如，隔离层1029的顶面可以在沟道部的底部(或者，第一源/漏层1003的顶面)以下约10nm-150nm处。
在图16(c)中，在各器件有源区之外延伸的第一源/漏层1003的顶面被示出为与隔离层1029的顶面齐平。但这仅仅是为了图示的方便而示意性示出的。取决于刻蚀量，第一源/漏层1003的顶面相对于隔离层1029的顶面可以突出或凹进。
可以在隔离层1029上形成栅堆叠。根据本公开的实施例，栅堆叠可以与WL一起形成，以节省工艺步骤并因此降低成本。
例如，如图17所示，可以在隔离层1029上，通过淀积，以大致共形的方式形成栅介质层1031，并在栅介质层1031上形成栅导体层1033。例如，栅介质层1031可以包括高k栅介质如HfO 2，厚度例如为约1nm-10nm。在形成 高k栅介质之前，还可以形成界面层，例如通过氧化工艺或淀积如原子层淀积(ALD)形成的氧化物。栅导体层1033可以包括厚度例如为约1nm-10nm的功函数调节金属如TiN等以及厚度例如为约100nm-800nm的栅导电金属如W等。栅导体层1033可以被平坦化如CMP，并可以填充各器件的有源区之间的空间。如此形成的栅堆叠(栅介质层1031+栅导体层1033)可以嵌入到第一源/漏层1003与第二源/漏层1007之间，并围绕沟道层1017。
为降低寄生电容，例如如图18(a)和18(b)所示，可以通过例如z方向上的RIE，回蚀栅导体层1033，以减少其与第二源/漏层1007之间的交迭。在此，回蚀后栅导体层1033的顶面可以高于沟道层1017的顶面或者说第二源/漏层1007的底面，以便栅导体层1033能够覆盖沟道层1017的整个高度。例如，回蚀后栅导体层1033的顶面可以位于第二源/漏层1007在竖直方向上高度的约30％-70％之间。
可以基于栅堆叠特别是其中的栅导体层1033来形成WL。
例如，如图19所示，可以在栅导体层1033上形成光刻胶1035，并通过光刻(版图CD尺寸最小可以为约10nm-50nm)将其构图为与WL相对应的图案(在该示例中，一系列在x方向上延伸的线条)。这些线条可以在x方向上延伸，与各行中的器件有源区相交。在此，各线条在y方向上的宽度足以完全覆盖相应行中的各器件有源区。更具体地，各行中的器件有源区在y方向上的跨度可以处于相应线条在y方向上的宽度之内，以便随后形成的WL可以将沟道层1017内外两侧的栅堆叠彼此电连接。
如图20(a)、20(b)和20(c)所示，可以利用光刻胶1035作为刻蚀掩模，通过例如z方向上的RIE，对栅导体层1033进行选择性刻蚀，以将其构图为与光刻胶1035的图案相对应的WL。刻蚀可以停止于栅介质层1031。如图20(b)所示，栅导体层1033可以留于第一源/漏层1003与第二源/漏层1007之间的间隙中，并因此可以自对准地设置于沟道层1017的内外两侧。另外，如上所述，栅导体层1033还在沟道层1017在y方向上的相对两侧围绕沟道层1017。于是，可以得到围栅配置。
WL不限于以上述方式形成。例如，可以不进行以上结合图18(a)和18(b)描述的栅导体层回蚀处理，而是将未回蚀的栅导体层构图为x方向上的WL。 各WL可以在x方向上延伸，以与相应行中的各器件有源区在y方向上的一部分相交(而不是如上所述宽度完全覆盖各器件有源区)。这样，栅导体层1033可以留于第一源/漏层1003与第二源/漏层1007之间的间隙中，并因此可以自对准地设置于沟道层1017的内外两侧，从而形成双栅配置。另外，在WL处，栅导体层1033的顶面高于器件有源区的顶面(即，第二源/漏层1007的顶面)，从而可以将沟道层1017内外两侧的栅堆叠彼此电连接。
尽管在此以栅导体层来形成WL，但是本公开不限于此。例如，可以在不另外形成刻蚀掩模的情况下，对栅导体层1033进行选择性刻蚀如z方向上的RIE。这样，栅导体层1033可以留于第一源/漏层1003与第二源/漏层1007之间的间隙中。然后，可以另外形成导电层，并将该导电层构图为WL(利用例如光刻胶1035)。
如图20(a)、20(b)和20(c)所示，存储单元可以包括在竖直方向上依次叠置的第一源/漏层1003、沟道层1017和第二源/漏层1007。沟道层1017可以呈纳米片或纳米线的形状。栅堆叠在竖直方向上介于第一源/漏层1003和第二源/漏层1007之间，并从沟道层1017的相对两侧夹着沟道层1017，或者甚至可以围绕沟道层1017。有源区(第一源/漏层1003、沟道层1017和第二源/漏层1007的叠层)，特别是其中的沟道层1017，可以在相对于y方向(或x方向)倾斜的第三方向上延伸，从而可以增大沟道宽度并因此增大导通电流。
如图21(a)和21(b)所示，在隔离层1029上，可以形成层间电介质层1037。例如，可以淀积如CVD约50nm-100nm的氧化物，并对淀积的氧化物进行平坦化处理如CMP，来形成层间电介质层1037。在形成氧化物的层间电介质层1037之前，可以先形成例如约10nm-30nm的氮化物衬层(未示出)。在层间电介质层1037中，可以通过光刻，形成WL接触孔1039。如图21(a)所示，WL接触孔1039设于各WL上，以露出用作WL的栅导体层1033。
另外，如图22(a)和22(b)所示，在层间电介质层1037中，可以通过光刻，形成BL接触孔1041。BL接触孔1041可以位于各BL上，以露出用作BL的第一源/漏层1003。
另外，如图23(a)和23(b)所示，在层间电介质层1037中，可以通过光刻，形成电容接触孔1043。电容接触孔1041可以设于各器件有源区(对应于上述 各a段的侧壁上的隔墙)上，以露出第二源/漏层1007。
注意，以上为形成BL接触孔、电容接触孔和WL接触孔而在层间电介质层1037中进行的刻蚀分别进行，这是因为它们各自的刻蚀深度不同。它们的处理顺序可以不同于以上描述的顺序。
之后，如图24(a)、24(b)、24(c)和24(d)所示，可以例如淀积导电材料，在WL接触孔1039、BL接触孔1041和电容接触孔1043中分别形成WL接触插塞1039p、BL接触插塞1041p和电容接触插塞1043p。
图25(a)示出了在沟道层1017在竖直方向上的大致中部，平行于xy平面切开存储器件而得到的剖视图。该剖视图示出了栅堆叠(为清楚起见，并未示出栅介质层)与沟道层1017之间的关系。如图中清楚所示，栅堆叠可以围绕沟道层1017。另外，图中还以虚线框示出了WL接触插塞和电容接触插塞的位置。
图25(b)示出了在第一源/漏层1003在竖直方向上的下部，平行于xy平面切开存储器件而得到的剖视图。该剖视图清楚地示出了BL。注意，BL在y方向上连续(曲折)延伸。在该图中，仅仅是为了便于读者理解存储单元所在的位置，将BL中与存储单元相对应的位置以阴影标示。事实上，在此BL是一体延伸的第一源/漏层1003。如上所述，BL也可以呈对折形状，如该图中BL端部的虚线所示。另外，图中还以虚线框示出了WL接触插塞、BL接触插塞和电容接触插塞的位置。
随后，可以进行后段工艺，在此不再赘述。
根据本公开实施例的存储器件可以应用于各种电子设备。例如，电子设备可以包括存储器件和处理器。存储器件可以存储电子设备操作所需或运行过程中得到的数据。处理器可以基于存储器件中存储的数据和/或应用而运行。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例， 但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (21)

  1. 一种存储器件，包括：
    衬底；
    所述衬底上的存储单元阵列，包括多个存储单元，所述多个存储单元排列成第一方向上的行、第二方向上的列，其中，所述第一方向与所述第二方向相交，其中，每个所述存储单元包括：
    有源区，沿着不同于所述第一方向和所述第二方向的第三方向延伸，且包括第一源/漏层、沟道层和第二源/漏层的竖直堆叠；以及
    栅堆叠，在竖直方向上介于所述第一源/漏层与所述第二源/漏层之间，且至少从所述沟道层的相对两侧夹着所述沟道层；
    所述衬底上沿所述第一方向延伸的多条字线，
    其中，每一列的各个存储单元的有源区中的第一源/漏层相连续，从而形成在所述第二方向上连续地曲折延伸的位线，
    其中，每条所述字线在所述第一方向上延伸以与相应行中的存储单元各自的有源区相交，并电连接到各存储单元的所述沟道层的相对两侧上的栅堆叠。
  2. 根据权利要求1所述的存储器件，其中，所述第三方向相对于所述第二方向成约30度至80度的角度。
  3. 根据权利要求1所述的存储器件，其中，所述第三方向沿着特定晶面。
  4. 根据权利要求3所述的存储器件，其中，所述晶面包括(100)晶面。
  5. 根据权利要求1所述的存储器件，其中，所述栅堆叠包括栅介质层和所述栅介质层上的栅导体层，其中，所述栅导体层与相应字线成一体。
  6. 根据权利要求5所述的存储器件，其中，所述栅堆叠围绕所述沟道层。
  7. 根据权利要求5所述的存储器件，还包括：
    所述衬底上的隔离层，所述栅堆叠设于所述隔离层上，
    其中，所述栅介质层延伸到所述隔离层、所述第一源/漏层和所述第二源/漏层的表面上。
  8. 根据权利要求1所述的存储器件，其中，所述第一方向上相邻的每对位线在它们在所述第二方向上的一端处彼此连续。
  9. 根据权利要求1所述的存储器件，其中，所述第一源/漏层与所述第二源/漏层各自在与所述第三方向正交的第四方向上的宽度为约30nm至200nm，所述沟道层在所述第四方向上的厚度为约5nm至50nm。
  10. 根据权利要求1所述的存储器件，其中，每一列中连续的所述第一源/漏层具有变化的厚度，在与该列中的各个存储单元的有源区中的所述第二源/漏层和所述沟道层相交迭之处较厚，而在其余位置处较薄。
  11. 一种制造存储器件的方法，包括：
    在衬底上设置在第一方向上彼此间隔开、在第二方向上连续地曲折延伸的多个条带，每个所述条带包括在竖直方向上依次叠置的第一源/漏层、沟道层和第二源/漏层，所述第一方向和所述第二方向彼此相交，每个所述条带包括沿着所述第一方向与所述第二方向之间的第三方向延伸的第一段以及在所述第二方向上与第一段交替设置的第二段；
    从所述多个条带来限定多个存储单元各自的有源区，每一所述有源区包括在相应的第一段的位置处的所述第一源/漏层、所述沟道层和所述第二源/漏层的竖直堆叠，其中，每个所述竖直堆叠中的沟道层和第二源/漏层与其他竖直堆叠中的沟道层和第二源/漏层不连续，而从同一条带限定出的有源区各自的第一源/漏层保持连续延伸构成相应的位线，源自不同条带的竖直堆叠在所述第一方向上排列成行，源自相同条带的竖直堆叠在所述第二方向上排列成列；以及
    在所述衬底上形成沿所述第一方向延伸的多条字线，每条所述字线在所述第一方向上延伸以与相应行的有源区相交，并电连接到相应存储单元的栅堆叠。
  12. 根据权利要求11所述的方法，其中，在所述第一方向上相邻的每对条带在它们在所述第二方向上的一端处彼此连续。
  13. 根据权利要求11或12所述的方法，其中，从所述多个条带来限定多个存储单元各自的有源区包括：
    从所述多个条带中所述竖直堆叠所在区域之外的区域中去除所述第二源/漏层和所述沟道层，以露出所述第一源/漏层。
  14. 根据权利要求13所述的方法，其中，从所述多个条带来限定多个存储单元各自的有源区还包括：
    从所述多个条带中所述竖直堆叠所在区域之外的区域中去除所述第一源/漏层的上部。
  15. 根据权利要求11或12所述的方法，其中，
    每个所述存储单元各自的所述第一源/漏层与所述第二源/漏层在它们之间限定了分别处于所述沟道层在与所述第三方向正交的第四方向上相对两侧的凹入部，
    形成沿所述第一方向延伸的多条字线包括：
    依次形成栅介质层和栅导体层，其中，所述栅介质层和所述栅导体层填充到所述凹入部中形成所述栅堆叠；以及
    将所述栅导体层构图为沿所述第一方向延伸的字线，
    其中，每个所述存储单元的所述凹入部中的栅导体层与相应的字线连续。
  16. 根据权利要求11或12所述的方法，其中，所述第三方向相对于所述第二方向成约30度至80度的角度。
  17. 根据权利要求11或12所述的方法，其中，所述第三方向沿着特定晶面。
  18. 根据权利要求17所述的方法，其中，所述晶面包括(100)晶面。
  19. 根据权利要求11或12所述的方法，其中，在衬底上设置竖直堆叠包括：
    在所述衬底上形成第一源/漏层、沟道限定层和第二源/漏层的叠层；
    在所述叠层上形成芯模图案，所述芯模图案包括在第一方向上彼此间隔开、在第二方向上连续地曲折延伸的多个条形，每个所述条形包括沿着所述第三方向延伸的第一段以及在所述第二方向上与第一段交替设置的第二段；
    在所述芯模图案的侧壁上形成隔墙；
    以所述芯模图案和所述隔墙作为刻蚀掩模，将所述叠层构图为脊状结构；
    对所述沟道限定层进行选择性刻蚀，以使其在横向上相对于所述第一源/漏层和所述第二源/漏层凹入；
    通过外延生长，在所述沟道限定层的侧壁上形成沟道层；
    去除所述芯模图案，并以所述隔墙各刻蚀掩模，将所述叠层构图为所述条 带；以及
    去除所述沟道限定层。
  20. 一种电子设备，包括如权利要求1至10中任一项所述的存储器件。
  21. 根据权利要求20所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
PCT/CN2021/133338 2021-11-19 2021-11-26 存储器件及其制造方法及包括存储器件的电子设备 WO2023087364A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US18/262,193 US20240120382A1 (en) 2021-11-19 2021-11-26 Storage device, method for manufacturing the same, and electronic apparatus including storage device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202111381873.8 2021-11-19
CN202111381873.8A CN114121960A (zh) 2021-11-19 2021-11-19 存储器件及其制造方法及包括存储器件的电子设备

Publications (1)

Publication Number Publication Date
WO2023087364A1 true WO2023087364A1 (zh) 2023-05-25

Family

ID=80396940

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/133338 WO2023087364A1 (zh) 2021-11-19 2021-11-26 存储器件及其制造方法及包括存储器件的电子设备

Country Status (3)

Country Link
US (1) US20240120382A1 (zh)
CN (1) CN114121960A (zh)
WO (1) WO2023087364A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114121960A (zh) * 2021-11-19 2022-03-01 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备
CN116666439B (zh) * 2023-04-20 2024-04-26 中国科学院微电子研究所 具有连续栅长的竖直半导体器件及其制造方法及电子设备

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109285836A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109285838A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109461738A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN114121960A (zh) * 2021-11-19 2022-03-01 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4810712B2 (ja) * 1997-11-05 2011-11-09 ソニー株式会社 不揮発性半導体記憶装置及びその読み出し方法
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
JP4729861B2 (ja) * 2004-04-02 2011-07-20 株式会社日立製作所 半導体記憶装置
KR100688576B1 (ko) * 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR20080028129A (ko) * 2006-09-26 2008-03-31 삼성전자주식회사 비휘발성 메모리 장치
KR20080082353A (ko) * 2007-03-08 2008-09-11 삼성전자주식회사 비휘발성 기억 장치
JP5801541B2 (ja) * 2010-08-17 2015-10-28 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
KR101202709B1 (ko) * 2011-03-22 2012-11-19 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US8987805B2 (en) * 2012-08-27 2015-03-24 Samsung Electronics Co., Ltd. Vertical type semiconductor devices including oxidation target layers
CN103811344B (zh) * 2012-11-09 2016-08-10 中国科学院微电子研究所 半导体器件及其制造方法
CN106298679A (zh) * 2016-09-30 2017-01-04 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
CN106992182B (zh) * 2017-04-24 2020-06-09 中国科学院微电子研究所 存储器件及其制造方法及包括该存储器件的电子设备
JP7143326B2 (ja) * 2017-12-20 2022-09-28 タワー パートナーズ セミコンダクター株式会社 半導体装置
CN212136451U (zh) * 2020-06-19 2020-12-11 长鑫存储技术有限公司 存储器

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109461738A (zh) * 2017-09-06 2019-03-12 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109285836A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN109285838A (zh) * 2018-08-28 2019-01-29 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备
CN114121960A (zh) * 2021-11-19 2022-03-01 北京超弦存储器研究院 存储器件及其制造方法及包括存储器件的电子设备

Also Published As

Publication number Publication date
CN114121960A (zh) 2022-03-01
US20240120382A1 (en) 2024-04-11

Similar Documents

Publication Publication Date Title
CN109285836B (zh) 半导体存储设备及其制造方法及包括存储设备的电子设备
US9362397B2 (en) Semiconductor devices
KR102612259B1 (ko) 수직 워드 라인들 및 개별 채널들을 포함하는 3차원 nor 어레이 및 그의 제조 방법들
KR101110355B1 (ko) 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
CN111448662A (zh) 含有漏极选择层级气隙的三维存储器装置及其制造方法
CN106992182B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
US20150037941A1 (en) Finfet contacting a conductive strap structure of a dram
WO2023087364A1 (zh) 存储器件及其制造方法及包括存储器件的电子设备
US20220285506A1 (en) Nor-type storage device, method of manufacturing the same, and electronic apparatus including storage device
US11222681B2 (en) 3D stacked high-density memory cell arrays and methods of manufacture
CN111106176B (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
CN112909015B (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
WO2022188621A1 (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
US8294209B2 (en) Semiconductor memory device and method of manufacturing the same
JP2009224520A (ja) 半導体装置及び半導体装置の製造方法
WO2017133169A1 (zh) 连接有负电容的多栅FinFET及其制造方法及电子设备
WO2022188623A1 (zh) Nor型存储器件及其制造方法及包括存储器件的电子设备
CN111564441A (zh) 半导体结构及制备方法
CN111048588A (zh) 半导体器件及其制造方法及包括该半导体器件的电子设备
US20230301100A1 (en) Nor-type memory device, method of manufacturing nor-type memory device, and electronic apparatus including memory device
CN110137138B (zh) 存储器结构及其形成方法、存储器结构的电路
CN108962905B (zh) 存储器件及其制造方法及包括该存储器件的电子设备
WO2023102951A1 (zh) 一种垂直mosfet器件及其制造方法、应用
WO2023087363A1 (zh) 存储器件及其制造方法及包括存储器件的电子设备
CN115224121A (zh) 半导体结构及其制备方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 18262193

Country of ref document: US