CN109360824A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，竖直型半导体器件可以包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
竖直型器件具有良好的器件特性，例如良好的静电特性、良好的短沟道效应控制、小亚阈值摆幅以及由此导致的低功耗。这使得能够将器件进一步缩小以增大集成密度。在一些应用中需要串联连接若干晶体管例如为了形成与非(NAND)门。可以将这些晶体管竖直叠置以节省面积。但是，晶体管之间的互连形成存在难度。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种紧凑的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种竖直型半导体器件，包括：多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及位于各栅堆叠的端部上与端部相接触的接触部。
根据本公开的另一方面，提供了一种制造竖直型半导体器件的方法，包括：在衬底上设置源/漏层、沟道层交替叠置的堆叠；在所述堆叠上设置硬掩模层，该硬掩模层被构图为具有器件限定部、接触限定部以及器件限定部与接触限定部之间的连接部，其中在俯视图中，连接部相对于器件限定部和接触限定部收缩；利用硬掩模层为掩模，对所述堆叠进行构图；选择性刻蚀沟道层，使沟道层留于硬掩模层的器件限定部下方；利用第一电介质层填充硬掩模层下方由于沟道层的选择性刻蚀而留下的空间；选择性刻蚀源/漏层，使源/漏层留于硬掩模层的器件限定部下方；利用第二电介质层填充硬掩模层下方由于源/漏层的选择性刻蚀而留下的空间；进行替代栅工艺，将第一电介质层替换为栅堆叠，从而栅堆叠包括处于硬掩模层的器件限定部下方的主体、处于硬掩模层的接触限定部下方的端部以及处于硬掩模层的连接部下方的连接部；至少对部分栅堆叠的端部进行构图，使得处于上方的栅堆叠的端部能够露出处于下方的栅堆叠的端部；以及在各栅堆叠的端部上形成与端部相接触的接触部。
根据本公开的另一方面，提供了一种电子设备，包括上述竖直型半导体器件。
根据本公开的实施例，栅堆叠横向延伸，特别是可以延伸超出有源区域，以便于制造到栅堆叠的接触部。栅堆叠的连接部相对于主体和端部收缩，这种结构一方面能够限定器件的特征尺寸(对应于主体)，另一方面能够便于(端部)与接触部相接触。各单元器件彼此竖直叠置，从而相邻单元器件各自的源/漏区可以彼此物理接触或者共享，于是能够容易地形成串联连接。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至25示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图1、2是截面图，图3(a)、6、7、8(a)、11(a)、12(a)、13(a)、15(a)是俯视图，图9(a)、10(a)、11(b)、13(b)、14(a)、15(b)、16(a)、17(a)、18(a)、19(a)、20、21、22、23、24、25是沿图3(a)中AA′线的截面图，图3(b)、4、5、8(b)、9(b)、10(b)、11(c)、13(c)、14(b)、18(b)、19(b)是沿图3(a)中BB′线的截面图，图12(b)是沿图12(a)中DD′线的截面图，图16(b)、17(b)、18(c)、19(c)是沿图15(a)中EE′线的截面图；
图26至28示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图29(a)至30(c)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图，其中，图29(a)、30(a)是沿图3(a)中AA′线的截面图，图29(b)、30(b)是沿图3(a)中BB′线的截面图，图29(c)、30(c)是沿图15(a)中EE′线的截面图；
图31至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上彼此叠置的多个竖直型单元器件。所谓“竖直型”器件，是指器件的有源区沿竖直方向(例如，沿大致垂直于衬底表面的方向)延伸。在这种竖直型器件中，栅堆叠可以至少部分地绕有源区(更具体地，其中的沟道区)的外周形成，且可以横向(例如，沿大致平行于衬底表面的方向)延伸。根据本公开的实施例，各单元器件的相应栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩。如下面将详细描述地那样，这种形式的栅堆叠一方面有利于限定单元器件的特征尺寸，一方面有利于与接触部的接触。到各栅堆叠的接触部可以形成在相应栅堆叠的端部上。
各单元器件的栅堆叠可以沿着实质上相同的方向横向延伸(例如，它们根据相同的掩模来制造得到)。这种情况下，为避免到各栅堆叠的接触部之间的相互干扰，处于下方的单元器件的栅堆叠的端部可以延伸超出处于上方的单元器件的栅堆叠的端部。例如，各栅堆叠的主体可以具有实质上相同的大小，且连接部可以具有实质上相同的大小，但是处于上方的单元器件的栅堆叠的端部可以被构图为露出处于下方的单元器件的栅堆叠的端部的至少一部分。例如，在俯视图中，各栅堆叠的主体和连接部可以实质上彼此重叠，而处于上方的单元器件的栅堆叠的端部可以占据处于下方的单元器件的栅堆叠的端部的一部分。
根据本公开的实施例，各单元器件的竖直有源区可以包括依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。
根据本公开的实施例，单元器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，单元器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同或者相反的导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的至少部分外周形成。根据本公开的实施例，栅堆叠可以自对准于沟道层。例如，栅堆叠可以与沟道层实质上共面。特别是，栅堆叠所占据的空间可以由沟道层与第一、第二源/漏层之间的界面来限定。这种情况下，栅堆叠的上表面可以与沟道层的上表面实质上共面，且栅堆叠的下表面可以与沟道层的下表面实质上共面。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层可以相对于源/漏层具有刻蚀选择性，例如包括不同的半导体材料。这样，有利于分别对沟道层和源/漏层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，相邻的两个单元器件之间的源/漏层可以由这两个单元器件共享。于是，相邻的单元器件可以形成串联连接，而无需在单元器件之间形成额外的互连结构。另外，在隧穿FET的情况下，相邻单元器件之间的源/漏层可以具有相反的掺杂类型，从而形成pn结。
根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。
根据本公开的实施例，到最上方的单元器件的第二源/漏层的接触部可以设置在有源区的顶部上，从而至少部分地与有源区的主体相交迭，以节省占用面积。另外，最下方的单元器件的第一源/漏层可以延伸超出有源区的主体，以便于在该第一源/漏层之上制造到该第一源/漏层的接触部。此外，各单元器件之间的源/漏层例如由于上述彼此共享和/或由于如下所述形成的硅化物等而彼此连接(使得各单元器件相互串联)，而无需额外的互连结构。
这种半导体器件例如可以如下制造。
根据本公开的实施例，可以在衬底上设置源/漏层、沟道层交替叠置的堆叠。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。另外，如上所述，沟道层之间的源/漏层可以被一体掺杂为同一类型，从而该源/漏层可由其上下方的沟道层所共享；或者，源/漏层可以包括子层，例如两个子层，至少部分子层可以分别掺杂为不同类型。对于同一沟道层，其上下方的源/漏层或子层可以被掺杂为相同的导电类型(常规FET)或者相反的导电类型(隧穿FET)。
对于上述堆叠，可以在其中限定有源区。例如，可以将堆叠中的各层依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状。
根据本公开的实施例，为便于构图，可以在堆叠的顶部上设置硬掩模层。硬掩模层可以被构图为具有用于限定有源区的器件限定部、用于限定栅接触部位置的接触限定部以及用于将器件限定部和接触限定部相连接的连接部。在俯视图中，一方面连接部相对于器件限定部收缩，使得器件的特征尺寸可以基本上由器件限定部限定；另一方面连接部相对于接触限定部收缩，使得接触限定部可以限定较大面积以便于接触部的制造。根据本公开的实施例，这种硬掩模层例如可以通过图形转移技术来进行构图。
可以利用硬掩模层作为掩模，来对堆叠进行构图。于是，将硬掩模层的图案转移到了堆叠中。为了便于在后继工艺中连接处于最下方的源/漏层中形成的源/漏区，最下方的源/漏层可以留有一部分延伸超出其上方的有源区外周，例如超出硬掩模层的边界。例如，在对堆叠进行构图时，构图可以停止在最下方的源/漏层上或该源/漏层中。然后，可以在遮蔽该源/漏层的一部分的情况下，继续利用硬掩模层为掩模，对该源/漏层进行构图。这样，除了被遮蔽的部分超出硬掩模层的边界之外，最下方的源/漏层的图案与硬掩模层的图案基本相同。
可以进一步选择性刻蚀沟道层，使沟道层留于硬掩模层的器件限定部下方，得到了用于最终器件的沟道层。例如，选择性刻蚀沟道层，使其外周相对于硬掩模层的外周向内凹入。可以控制刻蚀的量，使得沟道层中与硬掩模层的连接部相对应的部分被刻蚀掉(因为相对较细)，于是沟道层被分为与硬掩模层的器件限定部对应的第一部分以及与硬掩模层的接触限定部对应的第二部分。然后，可以在遮蔽沟道层的第一部分的同时，去除沟道层的第二部分。
由于沟道层的相对凹入，在源/漏层之间留下了空间，这些空间可以用于形成栅堆叠，且如此形成的栅堆叠可以自对准于沟道层。为避免后继处理对栅堆叠的影响，在此利用替代栅技术。也即，先利用其他层占据源/漏层之间的空间(即，随后将形成栅堆叠的空间)，待若干处理完成之后再将其替换为真正的栅堆叠。例如，可以利用第一电介质层填充硬掩模层下方由于沟道层的选择性刻蚀而留下的空间。
可以对源/漏层进行与沟道层类似的处理，使源/漏层留于硬掩模层的器件限定部下方，得到了用于最终器件的源/漏层。为便于制造接触，对于最下层的源/漏层，其可以有一部分从器件限定部下方延伸到硬掩模层外部。于是，器件的有源区(沟道层、源/漏层)基本上由硬掩模层的器件限定部来限定。可以利用第二电介质层填充硬掩模层下方由于源/漏层的选择性刻蚀而留下的空间。这样，可以有效地将源/漏层与其他不希望电连接的层之间进行电隔离。这种电隔离可以自对准于源/漏层。
在限定了有源区之后，可以进行替代栅工艺，将第一电介质层替换为栅堆叠。由于硬掩模层的存在，相应地栅堆叠可以包括处于硬掩模层的器件限定部下方的主体、处于硬掩模层的接触限定部下方的端部以及处于硬掩模层的连接部下方的连接部。可以至少对部分栅堆叠的端部进行构图，使得处于上方的栅堆叠的端部能够露出处于下方的栅堆叠的端部，然后可以在各栅堆叠的端部上形成与端部相接触的接触部。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至25示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，可以形成阱区1001w。如果要形成p型器件，则阱区1001w可以是n型阱；如果要形成n型器件，则阱区1001w可以是p型阱。阱区1001w例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成，掺杂浓度可以为约1E17-2E19cm-3。本领域存在多种方式来设置这种阱区，在此不再赘述。
如图2所示，在衬底1001上，可以通过例如外延生长，依次形成源/漏层1003、1007、1011、1015和沟道层1005、1009、1013交替叠置的堆叠。这些都是半导体材料层。例如，源/漏层1003、1007、1011、1015可以包括半导体材料如Si，厚度为约10-50nm，但最下方的源/漏层1003厚度可以稍厚，为约20-100nm。沟道层1005、1009、1013可以包括不同于源/漏层1003、1007、1011、1015的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm。当然，本公开不限于此，只要沟道层相对于源/漏层具备刻蚀选择性即可。
在生长源/漏层和沟道层时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将源/漏层1003、1007、1011、1015掺杂为n型，掺杂浓度可以为约1E18-1E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将源/漏层1003、1007、1011、1015掺杂为p型，掺杂浓度可以为约1E18-2E20cm-3。沟道层1005、1009、1013可以未有意掺杂，或轻掺杂以调节器件阈值电压(Vt)。在形成隧穿FET的情况下，同一沟道层上下的源/漏层可以被掺杂为相反的导电类型，这将在以下进一步详细描述。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。
在该示例中，形成了三个沟道层1005、1009、1013，相应地随后可形成三个彼此叠置的单元器件。但是，本公开不限于此，而是可以形成更多如四个或更多或者更少如一个或两个单元器件。
在堆叠上，可以通过例如淀积，形成硬掩模层1019。例如，硬掩模层1019可以包括氮化物(例如，氮化硅)或者其他低k材料(例如，碳化硅系材料)，厚度为约10-100nm。另外，在形成硬掩模层1019之前，可以通过例如淀积或热氧化，形成用于保护和刻蚀停止的薄层1017(以下称为刻蚀停止层)。例如，刻蚀停止层1017可以包括氧化物(例如，氧化硅)，厚度为约2-5nm。
接下来，可以将硬掩模层1019构图为所需的形状，例如上述包括器件限定部、接触限定部以及连接部的形状。如上所述，这可以通过图案转移技术来形成。
如图3(a)和3(b)所示，可以在硬掩模层1019上例如通过淀积，形成牺牲层1021。例如，牺牲层1021可以包括多晶硅或非晶硅，厚度为约50-150nm。可以通过例如光刻，对牺牲层1021进行构图。具体地，可以在牺牲层1021上涂覆光刻胶1023，通过曝光和显影将光刻胶1023构图为具有沿第一方向(图中水平方向)延伸的侧壁。在图3(a)的俯视图中，以虚线示出了阱区1001w的范围。然后，以光刻胶1023为掩模，对牺牲层1021进行选择性刻蚀，例如反应离子刻蚀(RIE)，RIE可以停止于硬掩模层1019，从而形成刻蚀后的牺牲层(mandrel)1021，参见图4。
如图4所示，在牺牲层1021的沿第一方向延伸的侧壁上，可以通过侧墙(spacer)形成工艺，形成侧墙1025。侧墙1025可以包括氧化物，厚度为约5-60nm。例如，侧墙1025可以通过共形地淀积一层氧化物，然后对淀积的氧化物沿竖直方向进行RIE，去除其水平延伸部分而留下其竖直延伸部分来形成。之后，可以通过湿法腐蚀(例如使用TMAH溶液)或者干法刻蚀(例如，RIE)，去除牺牲层1021。于是，留下了沿第一方向延伸的侧墙1025。
接着，如图5所示，在侧墙1025的相对侧壁上，可以通过侧墙形成工艺，形成侧墙1027。例如，侧墙1027可以包括SiGe，厚度为约10-40nm。由于侧墙形成工艺的特性，可以通过同一步骤在侧墙1025的相对侧壁上同时形成侧墙1027。于是，形成了在侧墙1025相对两侧、紧邻侧墙1025沿第一方向延伸的侧墙1027。
然后，如图6所示，可以在图5所示的结构上涂覆光刻胶1029，并通过曝光和显影，将光刻胶1029构图为所需的形状。在此，利用光刻胶1029来限定器件限定部所在的区域和接触限定部所在的区域。相应地，光刻胶1029被构图为在两个区域中覆盖侧墙1025、1027。在该示例中，左侧的区域中随后将形成接触限定部，右侧的区域中随后将形成器件限定部。可以利用如此构图的光刻胶1029对侧墙1027进行选择性刻蚀如RIE，刻蚀可以停止于硬掩模层1019。于是，侧墙1027留在光刻胶1029覆盖的区域中。之后，可以去除光刻胶1029。
接着，如图7所示，可以在图6所示的结构(去除光刻胶1029)上涂覆光刻胶1031，并通过曝光和显影，将光刻胶1031构图为所需的形状。在此，利用光刻胶1031来限定最终的硬掩模图案。相应地，光刻胶1031至少覆盖留下的侧墙1027以及侧墙1025在它们之间延伸的部分以及侧墙1025在图6中所示的两个区域之间延伸的部分(随后限定连接部)。另外，光刻胶1031还可以在图中左右两端覆盖超出侧墙1027的一部分侧墙1025，以减小光刻套刻误差引起的器件沟道宽度的变化(例如，纳米线或纳米片沟道的周长)。可以利用如此构图的光刻胶1031对侧墙1025进行选择性刻蚀如RIE，刻蚀可以停止于硬掩模层1019。于是，侧墙1025留在光刻胶1031覆盖的区域中。之后，可以去除光刻胶1031。
于是，就得到了如图8(a)所示的图案。参见图8(a)，该图案可以包括三个部分：器件限定部图案A，由侧墙1025及其相对两侧、彼此相对的侧墙1027构成；接触限定部图案B，由侧墙1025及其相对两侧、彼此相对的侧墙1027构成；器件限定部图案A与接触限定部图案B之间的连接部图案C，由侧墙1025构成。于是，整个图案呈现哑铃状。
在该图案中，器件限定部图案A的宽度(图中水平方向的维度)以及接触限定部图案B的宽度(图中水平方向的维度)都由光刻胶1029来限定，而与两次光刻之间的套准误差无关。另外，图案在竖直方向上的维度由侧墙1025、1027来限定。
如图8(a)、8(b)所示，可以将该图案转移到下方的硬掩模层1019中。具体地，可以侧墙1025、1027为掩模，对硬掩模层1019进行选择性刻蚀如RIE，刻蚀可以停止于刻蚀停止层1017。RIE可以在竖直方向(例如，大致垂直于衬底表面)上进行，从而硬掩模层1019被构图为与侧墙1025、1027的图案基本上相同。参见图11(a)，硬掩模层1019包括与器件限定部图案A相对应的器件限定部A′、与接触限定部图案B相对应的接触限定部B′以及与连接部图案C相对应的连接部C′。通过这种图案转移技术来对硬掩模层1019进行构图，可以克服光刻技术的一些限制和缺点。这里需要指出的是，在图8(a)的俯视图中，仅为清楚起见，并未对刻蚀停止层1017标注阴影线。
之后，可以通过选择性刻蚀如RIE，去除侧墙1025、1027。在该示例中，在去除SiGe的侧墙1027时，由于源/漏层采用了不同的半导体材料Si，从而可以避免对源/漏层的侵蚀。
在该示例中，由于利用侧墙进行图案转移，因此得到的器件限定部A′和接触限定部B′呈矩形或方形形状，但是本公开不限于此。器件限定部A′和接触限定部B′可以呈现其他合适的形状，例如圆形、椭圆形等，可以通过光刻来形成。
之后，可以利用被如此构图的硬掩模层1019来限定有源区。例如，这可以如下进行。
如图9(a)、9(b)所示，可以硬掩模层1019为掩模，对堆叠进行构图。例如，可以通过例如沿竖直方向RIE，依次对刻蚀停止层1017、源/漏层1015、沟道层1013、源/漏层1011、沟道层1009、源/漏层1007、沟道层1005和源/漏层1003进行构图。在此，刻蚀并不进行到最下方的源/漏层1003的底面处，这是为了随后便于制造到该源/漏层1003的接触部。
然后，如图10(a)、10(b)所示，可以在利用光刻胶1033遮蔽源/漏层1003超出硬掩模层1019的一部分的情况下，继续对源/漏层1003进行进一步刻蚀如RIE。这样，如图11(a)所示，堆叠就被构图为与硬掩模层1019基本上相同的哑铃状，除了底部的源/漏层1003有一部分(被光刻胶1033遮蔽的部分)相对伸出之外。源/漏层1003的伸出部分随后可以用作到源/漏层1003的接触部的着落垫(landing pad)。为避免随后形成的各接触部之间的互相干扰，源/漏层1003的伸出部分相对于硬掩模层1019的器件限定部A′处于接触限定部B′的相反一侧(具体地，在该示例中，接触限定部B′处于器件限定部A′的左侧，而源/漏层1003的伸出部分处于器件限定部A′的右侧)。在此，刻蚀可以进行到衬底1001中(但并未进行到阱区1001w的底面处)，以便在衬底1001中开槽，从而随后在槽中形成浅槽隔离(STI)。之后，可以去除光刻胶1033。
如图11(a)、11(b)、11(c)所示，在衬底1001中形成的槽中，可以填充电介质材料，以形成STI 1035。例如，STI 1035可以通过淀积氧化物，对氧化物进行平坦化处理如化学机械抛光(CMP)(可以停止于硬掩模层1019)，并对平坦化后的氧化物进行回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)来形成。所形成的STI 1035围绕有源区，实现有源区之间的电隔离。在此，回蚀后STI 1035的顶面可以高于衬底1001的顶面，从而STI 1035可以遮蔽最下方的源/漏层1003的下部。
通过上述处理，将硬掩模层1019的图案转移到了有源区中。但是，当前的有源区大于实际需要的有源区，这主要是为了利用各层之间的空间来限定栅堆叠、源/漏隔离的位置，从而可以自对准方式来形成栅堆叠、源/漏隔离。最终的有源区主要位于硬掩模层1019的器件限定部下方，因此，在以下处理中，将可能出现硬掩模层1019的接触限定部下方存在较大空隙的阶段。为避免由于这种空隙导致的坍塌，可以在接触限定部下方的各半导体层的周围形成一些支撑肋。
例如，如图12(a)、12(b)所示，可以通过侧墙形成技术，在各半导体层的侧壁上形成侧墙1037。例如，侧墙1037可以包括氮化物，厚度为约2-10nm。通常，侧墙1037会环绕各半导体层的侧壁。可以通过光刻，将侧墙1037构图为留于接触限定部下方的各半导体层的侧壁上。在此，侧墙1037被构图为不连续的，从而露出各半导体层的部分侧壁，以便于后继对半导体层进行进一步处理。这种侧墙1037可以作为支撑肋。当然，为加强支撑作用，还可以在器件限定部下方的半导体层侧壁上形成支撑肋。这里需要指出的是，在图12(a)的俯视图中，仅为清楚起见，并未对STI 1035标注阴影线，以下俯视图中同样如此。
在该示例中，各支撑肋1037可以具有大致相同的宽度Wh。当然，本公开不限于此，不同的支撑肋1037也可以具有不同的宽度。选择支撑肋1037的宽度Wh相对较小，使得在后继刻蚀处理过程中，支撑肋1037对于半导体层的遮挡作用弱于半导体层部分暴露于外的侧壁受到的刻蚀作用。例如，支撑肋1037的宽度Wh优选地可以小于接触限定部的较小维度Wc(矩形图案的短边)。
如图13(a)、13(b)、13(c)所示，可以对沟道层1005、1009、1013进行选择性刻蚀。为相对准确地控制刻蚀深度，在此可以使用原子层刻蚀(ALE)。于是，沟道层1005、1009、1013将向内凹入。在此，可以控制刻蚀深度We，使得沟道层1005、1009、1013位于连接部下方的部分可以被去除，而位于器件限定部和接触限定部下方的部分可以部分地保留。于是，沟道层1005、1009、1013分别被分为与器件限定部相对应的部分1005a、1009a、1013a以及与接触限定部相对应的部分1005b、1009b、1013b。为确保沟道层位于连接部下方的部分被刻蚀掉，刻蚀深度大于连接部的一半宽度，即We＞Wb/2。另外，为了保证沟道层位于器件限定部和接触限定部下方的部分未被完全刻蚀掉，We＜Wc/2(Wc为矩形图案的短边长度)。在留下的沟道层部分1005a、1009a、1013a为大致矩形的情况下(例如，各向同性刻蚀)，器件宽度可以实质上由2(Wd+W-2We)决定，而与Wb无关。可以改变器件限定部的尺寸W，以形成纳米线或纳米片沟道器件。另外，沟道层部分1005a、1009a、1013a的较小维度Wd(矩形的短边)可以控制器件的静电学特性如短沟道效应等。
接触限定部下方的沟道层部分1005b、1009b、1013b对于最终的器件无用，可以被去除。这可以在遮蔽沟道层部分1005a、1009a、1013a的情况下进行。
例如，如图14(a)、14(b)所示，可以利用电介质材料来填充硬掩模层下方由于沟道层的部分去除而留下的空间，以形成遮蔽层1039。例如，可以在图13(a)、13(b)、13(c)所示的结构上淀积氮氧化物(例如，氮氧化硅)，并对其进行回蚀来形成遮蔽层1039。回蚀可以通过沿竖直方向进行RIE来完成，于是遮蔽层1039可以完全位于硬掩模层1019下方。
可以将遮蔽层1039构图为覆盖沟道层部分1005a、1009a、1013a，而露出沟道层部分1005b、1009b、1013b。例如，如图15(a)、15(b)所示，可以涂覆光刻胶1041，通过曝光和显影将光刻胶1041构图为至少覆盖器件限定部所在的区域，并露出接触限定部所在的区域。在此，为保证工艺余量，光刻胶1041与接触限定部的边缘交迭。然后，如图16(a)、16(b)所示，在存在硬掩模层1019以及光刻胶1041的情况下，可以对遮蔽层1039进行选择性刻蚀例如湿法腐蚀。这样，在接触限定部下方，露出了沟道层部分1005b、1009b、1013b。之后，可以去除光刻胶1041。
由于沟道层部分1005b、1009b、1013b被露出，因此可以通过选择性刻蚀如湿法腐蚀将它们予以去除，而沟道层部分1005a、1009a、1013a被遮蔽层1039遮蔽而得以保留。在去除沟道层部分1005b、1009b、1013b后，在接触限定部下方的源/漏层彼此之间隔开，而支撑肋1037有助于避免它们坍塌。在源/漏层之间的空隙处，可以进一步填充电介质，如图17(a)、17(b)所示。在此，为便于后继处理，所填充的电介质与遮蔽层1039相同，从而与之前的遮蔽层1039一起(标注为1039′)占据源/漏层之间，为随后形成的栅堆叠限定位置，因此也可以称为栅堆叠位置限定部。
可以对源/漏层进行类似的处理，使得它们留于器件限定部下方。例如，可以对源/漏层进行初步选择性刻蚀，去除它们位于连接部下方的部分，从而分为处于器件限定部下方的部分以及处于接触限定部下方的部分。同样地，利用遮蔽层遮蔽源/漏层位于器件限定部下方的部分，通过选择性刻蚀去除源/漏层处于接触限定部下方的部分。这样，如图18(a)、18(b)、18(c)所示，源/漏层剩下了留于器件限定部下方的部分1007a、1011a、1015a。这里需要注意的是，由于最下方的源/漏层1013相对较厚，因此其未被分离，只是有部分区域被减薄。更具体地，源/漏层1013的上部可以留于器件限定部下方，而下部可以保持连续延伸。源/漏层1013的伸出部分在刻蚀后仍然保持伸出。对于源/漏层的去除而留下的空隙，可以用电介质填充，从而形成了对源/漏层的隔离部1043。如此形成的隔离部1043自对准于源/漏层。例如，隔离部1043可以包括SiC，尤其是低k的SiC。
之后，可以进行替代栅工艺。例如，如图19(a)、19(b)、19(c)所示，可以通过选择性刻蚀，去除栅堆叠位置限定部1039′，以释放其所占据的空间，并在所释放的空间中形成栅堆叠。具体地，可以在图18(a)、18(b)、18(c)所示的结构(去除栅堆叠位置限定部1039′)上依次淀积栅介质层1045和栅导体层1047，并对所淀积的栅导体层1047(以及可选地栅介质层1045)进行回蚀。回蚀可以通过沿竖直方向进行RIE来进行。于是，栅堆叠可以留于硬掩模层1019下方，其外周侧壁可以与硬掩模层1019的外周侧壁基本共面。例如，栅介质层1045可以包括高k栅介质如HfO2；栅导体层1047可以包括金属栅导体。另外，在栅介质层1045和栅导体层1047之间，还可以形成功函数调节层。在形成栅介质层1045之前，还可以形成例如氧化物的界面层。如此形成的栅堆叠自对准于沟道层。
可以看出，栅堆叠可以与硬掩模层1019的图案保持一致，于是相应地可以包括位于硬掩模层1019的器件限定部下方的主体、位于硬掩模层1019的接触限定部下方的端部以及位于硬掩模层1019的连接部下方的连接部。主体至少部分地围绕相应沟道层的外周。连接部连接在主体与端部之间，且其外周相对于主体和端部的外周收缩。
至此，基本完成了单元器件的制造。然后，可以进行接触部的制造，以实现所需的电连接。为便于连接到各栅堆叠，可以对栅堆叠的形状进行调整。具体地，可以使上方的栅堆叠露出下方的栅堆叠。
如图20所示，为便于接下来的构图，可以通过选择性刻蚀如RIE，去除硬掩模层1019和刻蚀停止层1017。可以涂覆光刻胶1049，并通过曝光和显影将其构图为露出栅堆叠的端部的一部分。接下来，如图21所示，可以通过RIE，依次选择性刻蚀顶层的隔离部1043、栅介质层、栅导体层和栅介质层，刻蚀可以停止于第二层的隔离部1043。如图22所示，可以对光刻胶1049进行修整，使其后缩，并同样地通过RIE选择性刻蚀隔离部和栅堆叠，刻蚀可以停止于下方的隔离部1043。如图23所示，可以再次对光刻胶1049进行修整，使其后缩，并同样地通过RIE选择性刻蚀隔离部和栅介质层，刻蚀可以停止于栅导体层。通过这种操作，使得栅堆叠在边缘处形成台阶形式，上方的栅堆叠相对于下方的栅堆叠回缩并因此露出下方的栅堆叠。各栅堆叠在被刻蚀之后，仍然具有足够大的端部，以便于在之上形成接触部。之后，可以去除光刻胶1049。
为了在形成接触部时更好地控制刻蚀，可以如图24所示，在图23所示的结构(去除光刻胶1049)上，例如通过淀积，形成衬层1051。例如，衬层1051可以包括氮化物，厚度为约5-20nm。该衬层1051可以起到保护层和刻蚀停止层的作用。
然后，如图25所示，可以在图24所示的结构上例如通过淀积，形成层间电介质层1053。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1053。在层间电介质层1053中，可以形成到最上方的源/漏层1015a的接触部1055-1，到最下方的源/漏层1003的接触部1055-2，以及分别到各栅堆叠的接触部1055-3、1055-4、1055-5。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。在刻蚀层间电介质层1053时，刻蚀可以停止于衬层1051，这样可以更好地控制在层间电介质层1053中接触孔洞的刻蚀。
如图25所示，根据该实施例的半导体器件包括三个单元器件：最下方的单元器件，包括形成于沟道层1005a中的沟道区，分处于沟道区上下方、分别在源/漏层1003和1007a中形成的源/漏区，以及绕沟道层1005a形成的栅堆叠；中间的单元器件，包括形成于沟道层1009a中的沟道区，分处于沟道区上下方、分别在源/漏层1007a和1011a中形成的源/漏区，以及绕沟道层1009a形成的栅堆叠；最上方的单元器件，包括形成于沟道层1013a中的沟道区，分处于沟道区上下方、分别在源/漏层1011a和1015a中形成的源/漏区，以及绕沟道层1013a形成的栅堆叠。各单元器件彼此叠置，且由于相邻单元器件之间具有共享的源/漏层或源/漏区而彼此串联连接。除了这些彼此连接在一起的源/漏区之外，最上方的源/漏区和最下方的源/漏区可以通过相应的接触部1055-1、1055-2进行电连接，且各栅堆叠可以通过相应的接触部1055-3、1055-4、1055-5进行电连接。
图26至28示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
如以上结合图18(a)、18(b)和18(c)所述在对源/漏层进行处理时，在对源/漏层进行初步选择性刻蚀而将其分离为处于器件限定部下方的部分以及处于接触限定部下方的部分之后，利用遮蔽层填充硬掩模层1019下方的空隙。之后，并非如以上结合图18(a)、18(b)和18(c)所述直接去除源/漏层处于接触限定部下方的部分，而是可以在源/漏层位于器件限定部下方的部分上形成金属硅化物，以改善电接触。这可以通过利用遮蔽层遮蔽源/漏层位于接触限定部下方的部分而露出源/漏层位于器件限定部下方的部分，并对露出的源/漏层部分进行硅化处理来进行。
例如，如图26所示，可以涂覆光刻胶1057，通过曝光和显影将光刻胶1057构图为至少覆盖接触限定部所在的区域，并露出器件限定部所在的区域。然后，如图27所示，在存在硬掩模层1019以及光刻胶1057的情况下，可以对遮蔽层1043进行选择性刻蚀例如湿法腐蚀。这样，在器件限定部下方，露出了源/漏层部分1003、1007a、1011a、1015a。之后，可以去除光刻胶1057。
对于露出的源/漏层部分1003、1007a、1011a、1015a，可以对其进行硅化处理，以在其表面处形成硅化物层1059。例如，可以通过淀积金属层如NiPt，并进行退火使金属与源/漏层的半导体材料发生硅化反应，来形成硅化物层。之后，可以去除未反应的剩余金属层。尽管在此将硅化物层示出为源/漏层部分1003、1007a、1011a、1015a表面处的薄层，但是本公开不限于此。例如，源/漏层部分1003、1007a、1011a、1015a中的至少一些可能被全部转化为硅化物。
之后，如图28所示，可以通过电介质层1043′填满硬掩模层1019下方的空隙，并如上所述继续进行处理。电介质层1043′可以与遮蔽层1043具有相同的材料。
图29(a)至30(c)示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
在上述实施例中，到栅堆叠的接触部直接着落在栅堆叠中的栅导体层上。根据本公开的实施例，可以将栅堆叠的一部分，例如位于接触限定部下方的部分，替换为其他导电材料如金属，以便改善导电性或者在对栅堆叠进行构图(参见图21至23)时能够更好地使刻蚀停止于该层。
为此，可以遮蔽栅堆叠中希望保留的部分(例如，位于器件限定部下方的部分)，并露出栅堆叠中希望被替换的部分(例如，位于接触限定部下方的部分)。上述实施例中已多次描述了类似的操作。
例如，如图29(a)、29(b)、29(c)所示，可以形成光刻胶1061，以遮蔽栅堆叠中希望保留的部分(例如，器件限定部下方的部分)，并露出栅堆叠中希望替换的部分(例如，接触限定部下方的部分)。然后，如图30(a)、30(b)、30(c)所示，在存在硬掩模层1019以及光刻胶1061的情况下，可以对栅堆叠进行选择性刻蚀例如湿法腐蚀。在由于栅堆叠的去除而留下的空间中，可以通过例如淀积如化学气相淀积(CVD)或原子层淀积(ALD)等，填充导电材料1063，例如钨(W)或钴(Co)。由于栅介质层也被去除，于是得到的导电材料1063的厚度可以大于原来的栅导体层的厚度，因此可以降低电阻。
图31至32示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
根据该实施例的单元器件可以形成为隧穿FET。在隧穿FET的情况下，同一沟道层两侧的源/漏层可以被掺杂为不同的导电类型。
如图31所示，可以在衬底1001中形成阱区1001w。阱区1001w可以被掺杂为与之相接的源/漏层相反的导电类型。之后，可以通过例如外延生长，依次形成源/漏层1003、(1007-1，1007-2)、(1011-1，1011-2)、1015和沟道层1005、1009、1013交替叠置的堆叠。在此，有两层源/漏层包括子层，具体地，沟道层1005、1009之间的源/漏层包括子层1007-1和1007-2，沟道层1009、1013之间的源/漏层包括子层1011-1和1011-2。这是为了便于将它们掺杂为不同的导电类型。当然，本公开不限于此。例如，可以将单个源/漏层的上下部分别掺杂为不同导电类型，而并非形成不同的子层。
例如，源/漏层或子层可以包括半导体材料如Si，厚度为约5-50nm，但最下方的源/漏层1003厚度可以稍厚，为约20-100nm；沟道层可以包括不同于源/漏层或子层的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm。在相邻的沟道层之间，子层1007-1和1007-2可以被掺杂为不同的导电类型，且子层1011-1和1011-2可以被掺杂为不同的导电类型，从而它们分别形成pn结。该pn结即便在反向偏置的情况下电阻通常也较小，因为两侧都是高掺杂的。
之后，可以按以上描述的工艺进行处理，得到如图32所示的器件。图32所示的器件与图25所示的器件基本相同，除了源/漏层分成子层且在源/漏层的表面形成硅化物之外。通过这种硅化物，源/漏层的子层所形成的pn结可以被短路。根据本公开的其他实施例，代替在源/漏层的表面形成硅化物或者在源/漏层的表面形成硅化物之外，可以形成其他导电材料层例如金属。例如，在以上结合图18(a)、18(b)和18(c)描述的处理中，在形成隔离部1043之前，可以在由于源/漏层的去除而留下的空隙中填充导电材料如金属W(例如，通过淀积然后沿竖直方向进行RIE的方法)，并对填充的导电材料进行回蚀，使得导电材料占据空隙的一部分，然后在空隙的其余部分中填充隔离部1043。通过这种导电材料，也可以使pn结短路。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (26)

1.一种竖直型半导体器件，包括：
多个彼此叠置的竖直型单元器件，各单元器件包括相应的横向延伸的栅堆叠，其中各栅堆叠包括主体、端部以及主体与端部之间的连接部，其中在俯视图中连接部的外周相对于主体和端部的外周收缩；以及
位于各栅堆叠的端部上与端部相接触的接触部。
2.根据权利要求1所述的竖直型半导体器件，其中，各栅堆叠沿着实质上相同的方向横向延伸，处于下方的单元器件的栅堆叠的端部延伸超出处于上方的单元器件的栅堆叠的端部。
3.根据权利要求2所述的竖直型半导体器件，其中，各栅堆叠的主体具有实质上相同的大小，且连接部具有实质上相同的大小。
4.根据权利要求2所述的竖直型半导体器件，其中，在俯视图中，各栅堆叠的主体和连接部实质上彼此重叠，而处于上方的单元器件的栅堆叠的端部占据处于下方的单元器件的栅堆叠的端部的一部分。
5.根据权利要求1所述的竖直型半导体器件，其中，各单元器件包括依次叠置的第一源/漏层、沟道层和第二源/漏层，其栅堆叠的主体至少部分地绕沟道层的外周形成，栅堆叠与沟道层实质上共面。
6.根据权利要求5所述的竖直型半导体器件，其中，栅堆叠的上表面与相应沟道层的上表面实质上共面，且栅堆叠的下表面与相应沟道层的下表面实质上共面。
7.根据权利要求5所述的竖直型半导体器件，其中，相邻的两个单元器件之间的源/漏层由这两个单元器件共享。
8.根据权利要求5所述的竖直型半导体器件，其中，各单元器件的第一源/漏层和第二源/漏层具有彼此相反的掺杂类型。
9.根据权利要求8所述的竖直型半导体器件，其中，相邻的单元器件之间的源/漏层形成pn结。
10.根据权利要求9所述的竖直型半导体器件，其中，相邻的单元器件之间的源/漏层形成的pn结被金属和/或金属硅化物短路。
11.根据权利要求5至10中任一项所述的竖直型半导体器件，还包括：
在各源/漏层中和/或各源/漏层的外周表面上形成的金属硅化物层。
12.根据权利要求1所述的竖直型半导体器件，还包括：
在栅堆叠的端部的外周处竖直延伸的至少一个电介质侧墙，其中，在俯视图中，各电介质侧墙仅占据栅堆叠的端部的外周的一部分。
13.根据权利要求12所述的竖直型半导体器件，还包括：
在栅堆叠的主体的外周处竖直延伸的至少一个电介质侧墙，其中，在俯视图中，各电介质侧墙仅占据栅堆叠的主体的外周的一部分。
14.根据权利要求1至13中任一项所述的竖直型半导体器件，其中，各栅堆叠的一部分被替换为不同的导电材料。
15.根据权利要求14所述的竖直型半导体器件，其中，各栅堆叠被替换为不同的导电材料的部分的厚度大于替换前的栅堆叠中栅导体层的厚度。
16.一种制造竖直型半导体器件的方法，包括：
在衬底上设置源/漏层、沟道层交替叠置的堆叠；
在所述堆叠上设置硬掩模层，该硬掩模层被构图为具有器件限定部、接触限定部以及器件限定部与接触限定部之间的连接部，其中在俯视图中，连接部相对于器件限定部和接触限定部收缩；
利用硬掩模层为掩模，对所述堆叠进行构图；
选择性刻蚀沟道层，使沟道层留于硬掩模层的器件限定部下方；
利用第一电介质层填充硬掩模层下方由于沟道层的选择性刻蚀而留下的空间；
选择性刻蚀源/漏层，使源/漏层留于硬掩模层的器件限定部下方；
利用第二电介质层填充硬掩模层下方由于源/漏层的选择性刻蚀而留下的空间；
进行替代栅工艺，将第一电介质层替换为栅堆叠，从而栅堆叠包括处于硬掩模层的器件限定部下方的主体、处于硬掩模层的接触限定部下方的端部以及处于硬掩模层的连接部下方的连接部；
至少对部分栅堆叠的端部进行构图，使得处于上方的栅堆叠的端部能够露出处于下方的栅堆叠的端部；以及
在各栅堆叠的端部上形成与端部相接触的接触部。
17.根据权利要求16所述的方法，其中，对硬掩模层构图包括：
在硬掩模层上形成牺牲层；
在牺牲层的侧壁上形成第一侧墙，并去除牺牲层；
在第一侧墙的相对两侧分别形成第二侧墙、第三侧墙；
将第二侧墙和第三侧墙分别构图为彼此分离的第一部分和第二部分，其中，第二侧墙的第一部分和第三侧墙的第一部分彼此相对，且第二侧墙的第二部分和第三侧墙的第二部分彼此相对；以及
将第一侧墙构图为从第二侧墙和第三侧墙各自的第一部分之间延伸到第二侧墙和第三侧墙各自的第二部分之间。
18.根据权利要求16所述的方法，其中，该方法还包括：
在对所述堆叠进行构图时，构图停止在所述堆叠中最下方的源/漏层中；
遮蔽最下方的源/漏层的一部分；以及
继续利用所述硬掩模层为掩模，对最下方的源/漏层进行构图。
19.根据权利要求18所述的方法，其中，最下方的源/漏层被遮蔽的部分相对于硬掩模层的器件限定部处于硬掩模层的接触限定部的相反侧。
20.根据权利要求16所述的方法，其中，选择性刻蚀沟道层包括：
选择性刻蚀沟道层，使其外周相对于硬掩模层的外周向内凹入，其中沟道层中与硬掩模层的连接部相对应的部分被刻蚀掉，于是沟道层被分为与硬掩模层的器件限定部对应的第一部分以及与硬掩模层的接触限定部对应的第二部分；
在遮蔽沟道层的第一部分的同时，去除沟道层的第二部分。
21.根据权利要求16所述的方法，其中，选择性刻蚀源/漏层包括：
选择性刻蚀源/漏层，使其外周相对于硬掩模层的外周向内凹入，其中源/漏层中与硬掩模层的连接部相对应的部分被刻蚀掉，于是源/漏层被分为与硬掩模层的器件限定部对应的第一部分以及与硬掩模层的接触限定部对应的第二部分；
在遮蔽源/漏层的第一部分的同时，去除源/漏层的第二部分。
22.根据权利要求21所述的方法，还包括：
在遮蔽源/漏层的第二部分的同时，对源/漏层进行硅化处理。
23.根据权利要求16所述的方法，还包括：
将各栅堆叠的一部分替换为不同的导电材料。
24.根据权利要求16所述的方法，其中，
各源/漏层被掺杂为相同的导电类型；或者
在同一沟道层两侧的源/漏层被掺杂为具有相反的导电类型。
25.一种电子设备，包括如权利要求1至15中任一项所述的竖直型半导体器件。
26.根据权利要求25所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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