CN106057900B - 基于外延层的半导体器件及其制造方法及包括其的电子设备 - Google Patents
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Abstract
公开了一种具有高质量外延层的半导体器件及其制造方法及包括其的电子设备。根据实施例，该半导体器件可以包括：衬底；与衬底相隔开的鳍状第一半导体层和第二半导体层，其中第一半导体层和第二半导体层中至少之一沿弯曲的纵向延伸方向延伸；至少部分环绕第一半导体层的外周形成的第三半导体层；以及至少部分环绕第二半导体层的外周形成的第四半导体层。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及一种具有高质量外延层的半导体器件及其制造方法及包括其的电子设备。
背景技术
随着半导体器件的发展，期望以迁移率高于硅(Si)的半导体材料来制作高性能半导体器件如金属氧化物半导体场效应晶体管(MOSFET)。但是，难以形成高质量的高迁移率半导体材料。
发明内容
本公开的目的至少部分地在于提供一种具有高质量外延层的半导体器件及其制造方法及包括其的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；与衬底相隔开的鳍状第一半导体层和第二半导体层，其中第一半导体层和第二半导体层中至少之一沿弯曲的纵向延伸方向延伸；至少部分环绕第一半导体层的外周形成的第三半导体层；以及至少部分环绕第二半导体层的外周形成的第四半导体层。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成第一鳍状结构和第二鳍状结构，其中第一鳍状结构和第二鳍状结构中至少之一沿弯曲的纵向延伸方向延伸；在形成有第一鳍状结构和第二鳍状结构的衬底上形成支撑部；去除第一鳍状结构、第二鳍状结构各自靠近衬底的一部分，以分别形成与衬底分离的第一半导体层、第二半导体层，其中第一半导体层和第二半导体层由支撑部支撑；分别以第一半导体层、第二半导体层为种子层，生长第三半导体层、第四半导体层。
根据本公开的又一方面，提供了一种电子设备，包括由如上述半导体器件形成的集成电路。
根据本公开的实施例，可以利用相对于衬底悬置的(薄)弯曲半导体层作为种子层，来生长另外的半导体层，该另外的半导体层可以具有高迁移率或更好的电学性能。这种悬置的弯曲薄种子层可以使种子层和/或半导体层中的应力弛豫，降低整体应变能，从而有助于抑制或避免在这些半导体层中产生缺陷，使所形成的材料的力学和电学性能的得到改善。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)-25(c)是示意性示出了根据本公开实施例的制造半导体器件流程的示意图；
图26-27是示意性示出了根据本公开另一实施例的制造半导体器件流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种具有悬置鳍结构的互补金属氧化物半导体(半导体)器件。具体地，在该器件中，鳍可以相对于衬底悬置。在此，所谓“悬置”，是指鳍与衬底相分离。注意，鳍与衬底之间的间隔可以被其他材料(例如，隔离层)填充。鳍可以包括高迁移率半导体材料，以改善器件性能。在此，所谓的“高迁移率”是指相对于硅(Si)的迁移率要高。高迁移率半导体材料例如Ge、SiGe或III-V族化合物半导体等。
鳍可以是在衬底上与衬底隔开的半导体层(或者称作“种子层”)上(例如，外延)形成的另一半导体层。种子层可以呈沿弯曲纵向延伸方向延伸的鳍状，且相对于衬底悬置。于是，该另一半导体层可以至少部分地环绕种子层的外周形成，从而也呈鳍状且随后可以用作器件的鳍。在此，所谓“部分地环绕”，是指沿种子层的纵向延伸方向可以存在一范围，在该范围内，该另一半导体层可以完全包封种子层的外表面。也即，在该范围内，在与种子层的纵向延伸方向垂直的截面上，该另一半导体层可以形成闭合图案(例如，与种子层的截面形状相对应的矩形、多边形等)。种子层可以相对较薄(例如，厚度为约3～20nm)，且相对于衬底悬置。这样，在生长过程中种子层和该另一半导体层中的应力可以得以弛豫，且因此可以抑制或避免在种子层或该另一半导体层中产生缺陷。
根据实施例，半导体器件可以包括p型器件(如pFinFET)和n型器件(如nFinFET)，其中至少之一可以具有上述的弯曲种子层构造。当然，p型器件和n型器件二者均可以具有上述的弯曲种子层构造。在这种情况下，根据一有利实施例，一对p型器件和n型器件可以基于原本一体延伸的种子层(例如，大致呈“C”形或“S”形，该种子层随后可以被隔离成不同部分)来制造。例如，至少部分环绕种子层的第一部分(可称作“第一半导体层”)外周可以形成第二半导体层，且至少部分环绕种子层的第二部分(可称作“第三半导体层”)外周可以形成第四半导体层。种子层的第一部分和第二部分可以沿其纵向延伸方向彼此隔开。这样，第二半导体层可以用作第一器件的鳍，而第四半导体层可以用作第二器件的鳍。第一器件可以是n型器件如nFinFET，第二器件可以是p型器件如pFinFET；反之亦然。
种子层可以经支撑部物理连接到衬底并因此由衬底支撑。在种子层的纵向延伸方向上，种子层与支撑部相连接的部分的延伸范围可以小于种子层的纵向延伸长度。这样，当仅观察种子层、衬底和支撑部之间的位置关系(不考虑其他层结构)时，种子层类似于一种悬梁构造，支撑部类似于悬梁的锚定结构(anchor)。
支撑部可以包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至种子层大致垂直于衬底表面的竖直侧壁上。这样，通过该支撑部，将种子层物理连接到衬底上，并因此由衬底支撑。支撑部的竖直延伸部分可以在种子层的相对两侧的竖直侧壁上延伸，从而夹持种子层。
支撑部可以设于鳍状的种子层沿其纵向延伸方向的两侧端部。
衬底上可以形成有隔离层，用以电隔离器件的栅堆叠和衬底。隔离层可以填充种子层(或者说第一、第三半导体层)、第二和第四半导体层与衬底之间的空间，并少部分地露出第二和第四半导体层。例如，在第二半导体层下方，隔离层可以与第二半导体层相接，在第四半导体层下方，隔离层可以与第四半导体层相接，而在其余位置处，隔离层的顶面可以比第二、第四半导体层面向衬底的底面要靠近衬底。在第二和/或第四半导体层下方，隔离层可以具有底切。这样，栅堆叠可以嵌入到该底切中，从而可以有效控制栅的底部。
这种半导体器件例如可以如下制作。具体地，针对p型器件和n型器件中具有弯曲种子层构造的器件，可以在衬底上形成具有弯曲纵向延伸方向的鳍状结构。随后，当去除该鳍状结构靠近衬底的一部分(“下部”)以得到种子层时，种子层可以相对于衬底悬置。
为了支撑随后将悬置的种子层，可以形成支撑部。这种支撑部可以如下形成。具体地，可以在形成有鳍状结构的衬底上形成支撑层，并将该支撑层构图为从衬底表面延伸至鳍状结构的表面并因此将鳍状结构与衬底在物理上连接的支撑部。支撑层的构图可以利用掩模进行。在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方延伸超出鳍状结构的范围(这样，掩模可以遮蔽支撑层在鳍状结构两侧的衬底表面上延伸的部分，从而该部分随后可以得以保留)；而在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方覆盖鳍状结构的纵向延伸长度的仅一部分(这样，掩模遮蔽鳍状结构的纵向延伸范围的仅一部分，从而该部分随后可以与支撑部相连)。掩模可以覆盖鳍状结构沿其纵向延伸方向的两侧端部，得到的支撑部可以相应地位于鳍状结构的两侧端部。
之后，可以去除鳍状结构的下部。这样，种子层相对于衬底类似于悬梁构造，支撑部类似于悬梁的锚定结构(anchor)，将作为悬梁的种子层锚定至衬底。
为了便于去除鳍状结构的下部，鳍状结构可以包括在衬底上依次形成的牺牲层和种子材料层的叠层。例如，可以在衬底上依次形成牺牲层和种子材料层，然后可以将种子材料层和牺牲层构图为鳍状结构。在该构图步骤可以进行到衬底中，从而在衬底上与鳍状结构相对应的位置处可以具有突起。随后，可以选择性去除牺牲层。
由于种子层悬置从而其表面露出，可以在其表面上生长另外的半导体层。
在p型器件和n型器件二者均具有弯曲种子层构造的情况下，它们各自的鳍状结构(或者说种子层)可以一体形成(例如，形成为大致“C”形或“S”形)。例如，可以如上所述形成鳍状结构，且该鳍状结构的下部可去除从而形成种子层，该种子层的不同部分分别用于p型器件和n型器件。另外，针对p型器件和n型器件的支撑部可以通过对相同支撑层进行构图来获得(例如，在对支撑层构图时，掩模可以覆盖鳍状结构沿其纵向延伸方向的两侧端部，得到的支撑部可以相应地位于鳍状结构的两侧端部)，甚至p型器件和n型器件可以共用相同的支撑部(例如，处于二者之间的位置处)。
这种情况下，为了如上所述绕种子层分别形成第二半导体层和第四半导体层，可以先遮蔽种子层的一部分，以在第一器件区域露出种子层的第一部分。在第一器件区域，种子层的第一部分(或者说，第一半导体层)相对于衬底悬置从而其表面露出，因此可以在其表面上生长第二半导体层。于是，在充分生长的情况下，第二半导体层可以覆盖第一半导体层露出的所有表面。这种第二半导体层可以同种子层一样呈鳍状，且随后可以充当第一器件(例如，n型器件)的鳍。之后，可以遮蔽第一器件区域，并在第二器件区域露出种子层的第二部分。在第二器件区域，种子层的第二部分(或者说，第三半导体层)相对于衬底悬置从而其表面露出，因此可以在其表面上生长第四半导体层。于是，在充分生长的情况下，第四半导体层可以覆盖第三半导体层露出的所有表面。这种第四半导体层可以同种子层一样呈鳍状，且随后可以充当第二器件(例如，p型器件)的鳍。
以鳍为基础，可以有多种方式来完成器件的制造。例如，可以在衬底上形成隔离层，并在隔离层上形成分别与第二半导体层和第四半导体层相交的第一栅堆叠和第二栅堆叠。隔离层可以填充种子层、第二半导体层、第四半导体层与衬底之间的空间，且至少部分地露出第二半导体层、第四半导体层。隔离层可以通过淀积电介质如氧化物并回蚀来得到。可以将隔离层回蚀为使得在第二半导体层下方，隔离层与第二半导体层相接，在第四半导体层下方，隔离层与第四半导体层相接，而在其余位置处，隔离层的顶面比第二半导体层、第四半导体层面向衬底的底面要靠近衬底。此外，在回蚀时，可以在第二和/或第四半导体层下方形成底切。
在n型器件与p型器件的有源区之间，可以形成隔离。例如，可以在第一器件区域(例如，n型器件区域)与第二器件区域(例如，p型器件区域)之间，可以将种子层分成相隔离的两部分(即，第一半导体层、第三半导体层)，并使第二半导体层和第四半导体层相隔离。这种隔离可以通过在这两个器件区域之间的位置处(例如，在它们之间的支撑部的位置处)通过切断来实现(切口中随后可以被后继形成的介质层例如层间电介质层等填充)。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1(a)和1(b)(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，例如通过外延生长，依次形成牺牲层1003和第一半导体层1005。牺牲层1003可以包括与衬底1001和第一半导体层1005不同的半导体材料，如SiGe(Ge的原子百分比例如为约5～20％)，厚度为约10～100nm。第一半导体层1005可以包括合适的半导体材料，例如Si，厚度为约10～100nm。
随后，可以对如此形成的第一半导体层1005和牺牲层1003(可选地，还有衬底1001)进行构图，以形成鳍状结构。例如，这可以如下进行。
具体地，可以在第一半导体层1005上形成硬掩模层。在该示例中，硬掩膜层可以包括氧化物(例如，氧化硅)层1007和多晶Si层1009。例如，氧化物层1007的厚度为约2～10nm，多晶Si层1009的厚度为约50～120nm。在该示例中，利用图形转移技术，来将硬掩膜构图为鳍状。为此，可以在硬掩膜层上形成构图(例如，通过曝光、显影)的光刻胶PR。在此，光刻胶PR被构图为沿弯曲方向延伸的条状，且其宽度(图中水平方向上的维度)可以大致对应于两个鳍状结构之间的间距。这种弯曲形状可以是弧形、弓形、多项式曲线或其组合等。在该示例中，光刻胶PR被构图为大致呈“C”形。
接着，如图2(对应于图1(b)中的截面图)所示，以该光刻胶PR为掩模，对多晶Si层1009(相对于氧化层1007)进行选择性刻蚀如反应离子刻蚀(RIE)。这样，可以将多晶Si层1009构图为与光刻胶PR相对应的弯曲条状。接着，如图3(a)和3(b)(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，去除光刻胶PR，并在多晶Si层1009的侧壁上形成侧墙(spacer)1011。本领域存在多种手段来形成侧墙。例如，可以通过如原子层淀积(ALD)大致共形淀积一层氮化物(例如，氮化硅)，厚度例如为约3～20nm，然后对淀积的氮化物进行选择性刻蚀如RIE(例如沿大致垂直于衬底表面的方向进行)，去除其横向延伸部分，使得竖直延伸部分保留，以形成侧墙1011。侧墙1011覆盖Si层1009的侧壁。之后，如图4(对应于图3(b)中的截面图)所示，可以选择性去除多晶Si层1009(例如，通过TMAH溶液)
注意，尽管图3(a)中未示出，但是在条状多晶Si层1009的上下两端的侧壁上，也存在侧墙1011，从而侧墙1011绕条状多晶Si层1009的外周形成封闭图案。例如可以通过光刻，将侧墙1011上下两侧的部分去除，从而可以将原本为封闭图案的侧墙1011分离为两部分。每一部分对应于将要形成的鳍状结构，在该示例中为如图3(a)所示的两个“C”形条状。
然后，如图5所示，以侧墙1011为掩模，可以依次对氧化物层1007、第一半导体层1005和牺牲层1003进行选择性刻蚀如RIE。这样，将侧墙1011的图案转移到下方的层中，得到鳍状结构。因此，第一半导体层1005的宽度(图中水平方向的维度)与侧墙1011的宽度大致相同(例如，约3～20nm)。在此，还可以进一步选择性刻蚀衬底1001。因此，在与鳍状结构相对应的位置处，衬底1001上可以具有突起。鳍状结构在衬底上的投影大致位于该突起的中部。由于刻蚀的特性，刻蚀后的牺牲层1003以及衬底1001的突起可以呈从上至下逐渐变大的形状。之后，可以选择性去除侧墙1011，还可以进一步选择性去除氧化物层1007，如图6所示。
尽管在以上利用图形转移技术来形成鳍状结构，但是本公开不限于此。例如，可以直接在第一半导体层1005上形成弯曲鳍状的光刻胶，并以光刻胶为掩模，选择性刻蚀第一半导体层1005、牺牲层1003和衬底1001，以形成弯曲鳍状结构。或者，也可以在硬掩膜层上直接形成弯曲鳍状的光刻胶，利用光刻胶将硬掩膜构图为弯曲鳍状，并利用弯曲鳍状的硬掩膜依次选择性刻蚀第一半导体层1005、牺牲层1003和衬底1001，以形成弯曲鳍状结构。
在此，示出了两个鳍状结构。但是，本公开不限于此，例如可以形成更多或更少的鳍状结构。另外，鳍状结构的布局可以根据器件需要不同地设计。
在形成鳍状结构之后，可以形成支撑部。例如，如图7所示，可以在形成有鳍状结构的衬底上，例如通过ALD，以大致共形的方式，淀积氧化物层1015和氮化物层1017。氧化物层1015的厚度可以为约1～10nm，氮化物层1017的厚度可以为约2～15nm。之后，如图8中的俯视图所示，可以在图7所示的结构上形成构图的光刻胶1019。该光刻胶1019被构图为覆盖鳍状结构沿其纵向延伸方向的两侧(图中上下两侧)的端部，并沿图中的水平方向延伸。这里需要指出的是，在图8的俯视图中，仅为方便起见，并未示出氮化物层1017随衬底上鳍状结构而起伏的形貌，以下俯视图中同样如此。
随后，如图9(a)、9(b)和9(c)(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中A1A1′线的截面图)所示，以光刻胶1019为掩模，例如通过RIE(相对于氧化物层1015)选择性去除氮化物层1017。这样，如图9(c)所示，氮化物层1017留在鳍状结构两侧(图9(a)中上下两侧)的端部，并延伸到衬底1001的表面上。这样，氮化物层1017将鳍状结构与衬底1001在物理上连接，并因此可以支撑鳍状结构(特别是在如下所述去除牺牲层1003之后)。之后，可以去除光刻胶1019。
在该实施例中，形成了氧化物层和氮化物层的叠层结构的支撑层，并将该支撑层构图为支撑部。但是，本公开不限于此。支撑层可以包括各种合适的电介质材料。在随后去除支撑部的实施例中，支撑层甚至还可以包括半导体材料或导电材料。
在此需要指出的是，仅为了图示方便起见，图9(c)所示的截面图与图9(a)所示的俯视图在位置上有偏移(特别是图9(c)中两个鳍状结构的位置)。以下相应截面图中同样如此。即，无论截面的截取位置如何，在截面图中均在相同位置示出了鳍状结构。这并不影响本领域技术人员理解本公开的实质。
此外，如图10(对应于图9(c)中的截面图)所示，还可以例如通过RIE(相对于氧化物层1015)选择性去除氮化物层1017的顶端部分。但是，氮化物层1017仍有一部分留于第一半导体层1005的侧壁上，以便随后支撑第一半导体层1005。
之后，如图11(a)和11(b)(图11(a)对应于图9(a)中的截面图，图11(b)对应于图9(c)中的截面图)所示，可以通过例如RIE，(相对于Si材料的衬底1001和第一半导体层1005、SiGe材料的牺牲层1003以及氮化物层1017)，选择性去除氧化物层1015。如图11(a)所示，鳍状结构的中部被完全露出；此外，如图11(b)所示，在鳍状结构的两侧端部处，氧化物层1015被氮化物层1017覆盖，并可以得以保留。然后，如图12(a)和12(b)(分别对应于图11(a)和11(b)的截面图)所示，可以通过例如湿法腐蚀，(相对于Si材料的衬底1001和第一半导体层1005)选择性去除牺牲层1003。这样，在鳍状的第一半导体层1005和衬底1001之间形成间隔1021。
如图12(a)和12(b)所示，第一半导体层1005通过间隔1021与衬底1001隔开，大致平行于衬底表面延伸，并经支撑部1015/1017而被衬底1001支撑。支撑部1015/1017包括在衬底1001的表面上延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分。在该示例中，竖直延伸部分可以包括沿衬底1011的突起的表面延伸的部分、沿牺牲层1003(已经去除)的表面延伸的部分以及沿第一半导体层1005的竖直侧壁延伸的部分。这样，支撑部1015/1017将第一半导体层1005物理连接到衬底1001，从而可以支撑第一半导体层1005。支撑部1015/1017可以在第一半导体层1005的相对两侧(图中左右两侧)的竖直侧壁上延伸，从而夹持第一半导体层，以便更为稳定地支撑第一半导体层1005。在第一半导体层1005的纵向延伸方向上，第一半导体层1005与支撑部1015/1017相连接部分的延伸范围小于第一半导体层1005的纵向延伸长度。在此，所谓“纵向延伸方向”是指第一半导体层1005的长度方向，与之后形成的沟道区的长度方向基本上一致，也即，从源区到漏区的方向或者反之亦然。这样，第一半导体层1005相对于衬底1001，形成类似于悬梁的构造，该悬梁通过支撑部1015/1017锚定到衬底1001。
在以上示例中，支撑部除了氮化物层1017之外，还包括氧化物层1015，但是本公开不限于此。例如，在以上结合图7描述的操作中，可以不形成氧化物层1015，而直接形成氮化物层1017。这样，同样可以按以上结合图8-12(b)描述的方式进行后继操作。当然，支撑部也可以是其他电介质材料或叠层结构。
另外，用来构图支撑部的掩模1019(参见图8)不限于上述形状。一般地，在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方可以延伸超出鳍状结构的范围。这样，掩模可以覆盖氮化物层1017在衬底1001(突起之外的)表面上延伸的部分，这部分随后可以保留(充当支撑部的底座)。另一方面，在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方可以覆盖鳍状结构的纵向延伸长度的仅一部分。这样，可以形成类似悬梁-锚定结构的配置。
之后，可以遮蔽第一半导体层的一部分(例如，如图8所示的下半部)，以在第一器件区域(例如，如图8所示的上半部区域)露出第一半导体层。
具体地，如图13(a)和13(b)(分别对应于图12(a)和12(b)的截面图)所示，例如通过ALD，在图12(a)和12(b)所示的结构上形成遮蔽层。在此，遮蔽层可以包括以大致共形的方式淀积的氧化物层1023(厚度例如为约2～5nm)和氮化物层1025(厚度例如为约2～5nm)。这样，遮蔽层将之前在衬底上所形成的结构完全遮蔽。
然后，可以将该遮蔽层构图为遮蔽第一半导体层的一部分而在第一器件区域露出第一半导体层的第一部分。
例如，如图14(a)-14(e)(图14(a)是俯视图，图14(b)是沿图14(a)中AA′线的截面图，图14(c)是沿图14(a)中A1A1′线的截面图，图14(d)是沿图14(a)中A2A2′线的截面图，图14(e)是沿图14(a)中A3A3′线的截面图)所示，在遮蔽层上形成光刻胶1027，并通过光刻(曝光、显影等)将光刻胶1027构图为覆盖第一半导体层的下半部(对应于第二器件区域)，并沿图中的水平方向延伸。
随后，如图15(a)-15(d)(分别对应于图14(b)-14(e)的截面图)所示，以光刻胶1027为掩模，例如通过RIE(相对于氧化物层1023)选择性去除氮化物层1025。之后，可以去除光刻胶1027。这样，如图15(a)和15(c)所示，在第一器件区域中，氮化物层1025被去除；而在第二器件区域中，如图15(b)和15(d)所示，氮化物层1025得以保留。然后，例如通过RIE(相对于氮化物)，选择性去除氧化物层1023。于是，如图16(a)-16(d)(分别对应于图15(a)-15(d)的截面图)所示，在第一器件区域中，遮蔽层(1023、1025)被去除；而在第二器件区域中，遮蔽层(1023、1025)得以保留。
于是，第一半导体层在第一器件区域中露出，而在第二器件区域中被遮蔽。
然后，如图17(a)和17(b)(图17(a)是俯视图，图17(b)是沿图17(a)中AA′线的截面图)所示，在第一器件区域中，可以在第一半导体层1005上生长第二半导体层1029。在此，第二半导体层1029可以包括高迁移率材料，例如Ge、SiGe或III-V族化合物半导体如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以为约5～15nm。在该示例中，第二半导体层1029可以适于形成例如n型器件。在化合物半导体如SiGe的情况下，其成分(例如，Ge原子百分比)可以渐变，使得例如从与第一半导体层1005(在此，Si)的晶格常数相差较少变为与第一半导体层1005的晶格常数相差较大，以便抑制位错或缺陷的生成。
这种生长可以是选择性生长，从而第二半导体层1029只在半导体材料的第一半导体层1005(以及衬底1001)的表面上生长。可以控制第二半导体层1029的生长，使得其没有完全填满第一半导体层1005与衬底1001之间的间隔1021。由于第一半导体层1005的悬置构造，在生长过程中第一半导体层1005和第二半导体层1029中的应力可以得以弛豫。
此外，如图17(a)所示，第二半导体层1029如Ge、SiGe或III-V族化合物半导体层的晶格常数通常大于硅的晶格常数，因此以硅的第一半导体层1005为种子生长的第二半导体层1029的长度相对于第一半导体层1005将增大。于是，如图中箭头所示，第二半导体层1029的中心相对于第一半导体层1005原本的中心将向左侧偏移。这有助于在生长过程中释放应力。
于是，可以抑制或避免第一半导体层1005或第二半导体层1029中产生缺陷，这有助于改善器件性能(例如，降低关态漏电流以及提升开态电流)。
在该示例中，第一半导体层1005露出的表面均被第二半导体层1029覆盖。当然，衬底1001的表面上也可以生长有第二半导体层1029。
在该示例中，在第一器件区域中，沿第一半导体层的纵向延伸方向，除了支撑部所占据的纵向延伸范围之外，在其余纵向延伸范围处，第二半导体层1029完全包封第一半导体层1005的外周。这样，在与第一半导体层1005的纵向延伸方向垂直的截面(即，图17(b)所示的截面)上，第二半导体层1029形成闭合图案(该示例中为矩形)。当然，该闭合图案由第一半导体层1005在该截面处的图案所定，可以为其他形状例如多边形。
如此形状的第二半导体层1029随后可以充当第一器件的鳍。
之后，可以按照同样的方式对第二器件区域(如图17(a)所示的下半部区域)进行处理，以在第二器件区域形成第二器件的鳍。
具体地，可以遮蔽第一器件区域，并在第二器件区域露出第一半导体层。
例如，如图18(a)-18(e)(图18(a)是俯视图，图18(b)是沿图18(a)中AA′线的截面图，图18(c)是沿图18(a)中A1A1′线的截面图，图18(d)是沿图18(a)中A2A2′线的截面图，图18(e)是沿图18(a)中A3A3′线的截面图)所示，例如通过ALD，在图17(a)和17(b)所示的结构上形成遮蔽层。在此，遮蔽层可以包括以大致共形的方式淀积的氧化物层1031(厚度例如为约2～5nm)和氮化物层1033(厚度例如为约2～5nm)。这样，遮蔽层将之前在衬底上所形成的结构完全遮蔽。
然后，可以将该遮蔽层构图为遮蔽第一器件区域而在第二器件区域露出第一半导体层的第二部分。
如图18(a)-18(e)所示，在遮蔽层上形成光刻胶1035，并通过光刻(曝光、显影等)将光刻胶1035构图为覆盖第一半导体层的上半部(对应于第一器件区域)，并沿图中的水平方向延伸。
在此需要指出的是，在图18(a)的俯视图中，仅为图示方便起见，未示出第一半导体层1005以及第二半导体层1029上形成的遮蔽层(1023、1025、1031、1033)。
随后，如图19(a)-19(d)(分别对应于图18(b)-18(e)的截面图)所示，以光刻胶1035为掩模，例如通过RIE，依次选择性刻蚀氮化物层1033(相对于氧化物层1031)、氧化物层1031(相对于氮化物层1025)、氮化物层1025(相对于氧化物层1023)以及氧化物层1023(相对于氮化物层1017)。之后，可以去除光刻胶1035。这样，如图19(b)和19(d)所示，在第二器件区域中，遮蔽层(1031、1033)被去除；而在第一器件区域中，遮蔽层(1031、1033)得以保留。
于是，第一半导体层在第二器件区域中露出，而在第一器件区域中被遮蔽。
然后，如图20(a)和20(b)(图20(a)是俯视图，图20(b)是沿图20(a)中A1A1′线的截面图)所示，在第二器件区域中，可以在第一半导体层1005上生长第三半导体层1039。在此，第二半导体层1039可以包括高迁移率材料，例如Ge、SiGe或III-V族化合物半导体如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以为约5～15nm。在该示例中，第三半导体层1039可以适于形成例如p型器件。在化合物半导体如SiGe的情况下，其成分(例如，Ge原子百分比)可以渐变，使得例如从与第一半导体层1005(在此，Si)的晶格常数相差较少变为与第一半导体层1005的晶格常数相差较大，以便抑制位错或缺陷的生成。
这种生长可以是选择性生长，从而第三半导体层1039只在半导体材料的第一半导体层1005(以及衬底1001)的表面上生长。可以控制第三半导体层1039的生长，使得其没有完全填满第一半导体层1005与衬底1001之间的间隔1037。由于第一半导体层1005的悬置构造，在生长过程中第一半导体层1005和第三半导体层1039中的应力可以得以弛豫。
此外，如图20(a)所示，第三半导体层1039如Ge、SiGe或III-V族化合物半导体层的晶格常数通常大于硅的晶格常数，因此以硅的第一半导体层1005为种子生长的第三半导体层1039的长度相对于第一半导体层1005将增大。于是，如图中箭头所示，第三半导体层1039的中心相对于第一半导体层1005原本的中心将向左侧偏移。这有助于在生长过程中释放应力。
于是，可以抑制或避免第一半导体层1005或第三半导体层1039中产生缺陷，这有助于改善器件性能(例如，降低关态漏电流以及提升开态电流)。
在该示例中，第一半导体层1005露出的表面均被第三半导体层1039覆盖。当然，衬底1001的表面上也可以生长有第三半导体层1039。
在该示例中，在第二器件区域中，沿第一半导体层的纵向延伸方向，除了支撑部所占据的纵向延伸范围之外，在其余纵向延伸范围处，第三半导体层1039完全包封第一半导体层1005的外周。这样，在与第一半导体层1005的纵向延伸方向垂直的截面(即，图20(b)所示的截面)上，第三半导体层1039形成闭合图案(该示例中为矩形)。当然，该闭合图案由第一半导体层1005在该截面处的图案所定，可以为其他形状例如多边形。
如此形状的第三半导体层1029随后可以充当第二器件的鳍。
之后，可以通过选择性刻蚀如RIE，去除第一器件区域中的遮蔽层(1031、1033)。在去除过程中，为了保护半导体层(特别是当前暴露在外的第三半导体层1039)，可以在第二器件区域中形成光刻胶以覆盖第三半导体层。在去除遮蔽层之后，可以去除这种光刻胶。
在通过上述处理形成鳍1029和1039之后，可以形成与鳍相交的栅堆叠，并形成最终的半导体器件(例如，FinFET)。
为了隔离栅堆叠和衬底，如图21(a)和21(b)(分别对应于图19(a)和19(b)的截面图)在衬底1001上(在该示例中，在衬底1001上形成的第二半导体层1029、第三半导体层1039上)首先形成隔离层1041。这种隔离层例如可以通过在衬底上淀积电介质材料如氧化物，且然后进行回蚀来形成。在回蚀过程中，控制回蚀深度，使得得到的隔离层1041能够至少部分地露出第二半导体层1029、第三半导体层1039。此外，隔离层1041还填充了间隔1021、1037。在该示例中，在第二半导体层1029下方，隔离层1041与第二半导体层1029相接；在第三半导体层1039下方，隔离层1041与第三半导体层1039相接；而在其余位置处，隔离层1041的顶面比第二半导体层1029、第三半导体层1039的底面要低。另外，在第二半导体层102和/或第三半导体层1039下方，隔离层1025可以形成有底切(由于回蚀导致)。
在该实施例中，隔离层1041基本上填满了第一半导体层1005、第二半导体层1029、第三半导体层1039与衬底1001之间的空间。但是，本公开不限于此。例如，隔离层141的顶面可以与第二半导体层1029、第三半导体层1039的底面脱离。
随后，可以在隔离层1025上形成与鳍相交的栅堆叠。例如，这可以如下进行。
具体地，如图22(a)和22(b)(分别对应于图21(a)和21(b)的截面图)所示，可以在隔离层1041上依次形成牺牲栅介质层1043和牺牲栅导体层1045。例如，牺牲栅介质层1043可以包括厚度为约0.3～2nm的氧化物(例如，SiO2或GeO2)，牺牲栅导体层1045可以包括多晶硅。可以对牺牲栅导体层1045进行平坦化处理如化学机械抛光(CMP)。
接着，如图23(a)-23(c)(图23(a)是俯视图，图23(b)是沿图23(a)中AA′线的截面图，图23(c)是沿图23(a)中A1A1′线的截面图)所示，可以通过例如光刻，将牺牲栅介质层1043和牺牲栅导体层1045构图为牺牲栅堆叠。在此，示出了与第二半导体层1029相交的牺牲栅堆叠以及与第三半导体层1039相交的牺牲栅堆叠。在该示例中，有两个牺牲栅堆叠与同一鳍状结构相交。但是，本公开不限于此。例如，可以有更多栅堆叠与同一鳍状结构相交。牺牲栅堆叠的布局可以根据器件设计而定。
图23(a)和23(b)示出了牺牲栅导体层1045已被构图，而牺牲栅介质层1043尚未被构图的情况。可以构图的牺牲栅导体层1045为掩模，对牺牲栅介质层1043进行构图。
在半导体的情况下，可以将n型器件和p型器件彼此隔离。例如，如图24的俯视图所示，可以通过例如光刻，在第一器件区域和第二器件区域之间的位置(图中的中部)，将第一半导体层1005(以及之上形成的第二半导体层1029和第三半导体层1039)切断。切口可以被随后形成的电介质层(例如，层间电介质层1049)填充。
接着，如图25(a)-25(c)(图25(a)是俯视图，图25(b)是沿图25(a)中AA′线的截面图，图25(c)是沿图25(a)中A1A1′线的截面图)所示，可以完成器件制造。
具体地，在形成牺牲栅堆叠之后，例如可以牺牲栅堆叠为掩模，进行晕圈(halo)注入和延伸区(extension)注入。接下来，可以在牺牲栅堆叠的侧壁上形成栅侧墙1047(例如，氮化物)。然后，可以牺牲栅堆叠及栅侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以在牺牲栅堆叠两侧(图25(a)的俯视图中上下两侧)在第二半导体层1029、第三半导体层1039中形成源/漏区。在半导体的情况下，可以分别对第二半导体层1029和第三半导体层1039进行不同的注入(例如，对第二半导体层1029进行n型注入，对第三半导体层1039进行p型注入)。在对其中一个半导体层进行注入时，可以遮蔽另一半导体层(例如，通过光刻胶)。
之后，可以形成层间电介质层1049(例如，氧化物)。可以对层间电介质层1049进行平坦化处理如CMP，CMP可以停止于栅侧墙1047，从而露出牺牲栅导体层1045。可以通过选择性刻蚀，去除牺牲栅导体层1045和牺牲栅介质层1043。接着，在由于牺牲栅导体层1045和牺牲栅介质层1043而在栅侧墙1047内侧留下的栅槽内，可以填充栅介质层(例如，高K栅介质)和栅导体层(例如，金属栅导体)，以形成最终的栅堆叠。在此，对于第一器件，栅介质层1051和栅导体层1053可以包括适于n型器件的材料；对于第二器件，栅介质层1055和栅导体层1057可以包括适于p型器件的材料。在高K栅介质/金属栅导体的情况下，在栅介质层和栅导体层之间还可以形成功函数调节层(未示出)。
本领域技术人员知道多种方式来以鳍为基础制作器件，在此对于形成鳍之后的工艺不再赘述。
各栅堆叠与相应的鳍(1029、1039)构成相应的器件如n型或p型FinFET。根据器件设计，这些器件可以相连接(例如，通过金属互连)或者相隔离。如图所示，半导体器件可以包括与衬底1001相隔开的第一半导体层1005，第一半导体层1005经支撑部1015/1017而物理连接到衬底1001(参见图12(b))。绕第一半导体层1005的外周，形成有第二半导体层1029或第三半导体层1039，充当该器件的鳍。此外，该器件还包括隔离层1041以及在隔离层1041上形成的与鳍(1029、1039)相交的栅堆叠(1051、1053或1055、1057)。由于隔离层1041的底切，栅堆叠可以嵌入到该底切中，从而可以更有效地控制鳍(1029、1039)的底部。
在该实施例中，在最终的器件结构中，保留了支撑部。但是，本公开不限于此。支撑部也可以被选择性(至少部分)去除(例如，在形成栅堆叠之后)，其去除而导致的空间随后例如可以被其他电介质层填充。
在以上实施例中，在第一半导体层的两侧端部形成了支撑部，并可以将弯曲鳍状结构的两端固定，这对于弯曲的鳍状结构特别有利。但是本公开不限于此，在两侧端部之外或者代替两侧端部，也可以在第一半导体层的其他部位(例如，中部)处形成支撑部。
尽管在以上实施例中，p型器件和n型器件均形成为具有弯曲种子层构造，但是本公开不限于此。例如，p型器件和n型器件之一可以具有弯曲种子层构造，而另一方可以具有其他构造(例如，直线种子层构造，通过将鳍状结构形成为直线形来获得)。
此外，在以上实施例中，将由同一鳍状结构形成的同一种子层的不同部分分别用于p型器件和n型器件，但是本公开不限于此。例如，基于同一种子层可以形成一种类型如p型的器件，而基于另一种子层可以形成另一类型如n型的器件。当然，基于同一种子层形成的器件数目不限于2，可以更少或者更多。
在以上示例中，形成了大致“C”形的弯曲鳍状结构，但是本公开不限于此，可以形成各种弯曲形状，例如弧形、弓形、多项式曲线等或其组合。例如，如图26所示，在以上结合图1(a)描述的操作中，可以将光刻胶PR构图为大致“S”形，而不是大致“C”形。其他操作可以如上所述进行。这样，可以在以上结合图17(a)和17(b)描述的操作中，在“S”形的第一半导体层的第一部分(图中上半部)上生长第二半导体层1029，并可以在以上结合图20(a)和20(b)描述的操作中，在“S”形的第一半导体层的第二部分(图中下半部)上生长第三半导体层1039，如图27所示。如上所述，第二半导体层1029、第三半导体层1039的长度同样可以相对于第一半导体层1005变大。这样，如图27中的箭头所述，第二半导体层1029、第三半导体层1039的中心相对于第一半导体层1005原本的中心将偏移。这有助于在生长过程中释放应力。更具体地，中心可以向弯曲形状的凸出一侧偏移(“S”形上半部向左侧偏移，而“S”形下半部向右侧偏移)。之后，可以按上述方式，形成与“S”形鳍相交的栅堆叠。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (34)
1.一种半导体器件，包括：
衬底；
与衬底相隔开的鳍状第一半导体层和第二半导体层，其中第一半导体层和第二半导体层沿弯曲的纵向延伸方向延伸；
至少部分环绕第一半导体层的外周形成的第三半导体层；以及
至少部分环绕第二半导体层的外周形成的第四半导体层。
2.根据权利要求1所述的半导体器件，还包括：
在衬底上形成的隔离层，隔离层至少部分地露出第三半导体层和第四半导体层，露出的第三半导体层和第四半导体层呈鳍状延伸；以及
在隔离层上形成的与第三半导体层相交的第一栅堆叠以及与第四半导体层相交的第二栅堆叠。
3.根据权利要求2所述的半导体器件，其中，
第三半导体层和第四半导体层包括不同的材料，和/或
第一栅堆叠和第二栅堆叠包括不同的配置。
4.根据权利要求3所述的半导体器件，其中，第三半导体层和第一栅堆叠用于p型器件，第四半导体层和第二栅堆叠用于n型器件；或反之亦然。
5.根据权利要求1所述的半导体器件，其中，第一半导层和第二半导体层的纵向延伸方向大致沿同一曲线延伸。
6.根据权利要求5所述的半导体器件，其中，
第一半导体层构成C形曲线的一部分，而第二半导体层构成C形曲线的另一部分；或者
第一半导体层构成S形曲线的一部分，而第二半导体层构成S形曲线的另一部分。
7.根据权利要求2所述的半导体器件，其中，第三半导体层位于第一半导体层与第一栅堆叠之间，第四半导体层位于第二半导体层与第二栅堆叠之间。
8.根据权利要求5所述的半导体器件，其中，第一半导体层与第二半导体层通过电介质层相隔离，且第三半导体层与第四半导体层通过该电介质层相隔离。
9.根据权利要求1所述的半导体器件，还包括：支撑部，第一半导体层和/或第二半导体层经支撑部而在物理上连接到衬底。
10.根据权利要求9所述的半导体器件，其中，在第一和/或第二半导体层的纵向延伸方向上，第一和/或第二半导体层与支撑部相连接的部分的延伸范围小于该半导体层的纵向延伸长度。
11.根据权利要求9所述的半导体器件，其中，支撑部包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至第一和/或第二半导体层大致垂直于衬底表面的竖直侧壁上。
12.根据权利要求11所述的半导体器件，其中，支撑部的竖直延伸部分在第一和/或第二半导体层的相对两侧的竖直侧壁上延伸，从而夹持该半导体层。
13.根据权利要求2所述的半导体器件，其中，隔离层填充第一半导体、第二半导体层、第三半导体层、第四半导体层与衬底之间的空间。
14.根据权利要求2所述的半导体器件，其中，在第三半导体层下方，隔离层与第三半导体层相接，且在第四半导体层下方，隔离层与第四半导体层相接，而在其余位置处，隔离层的顶面比第三半导体层、第四半导体层面向衬底的底面要靠近衬底。
15.根据权利要求14所述的半导体器件，其中，在第三半导体层和/或第四半导体层下方，隔离层具有底切。
16.根据权利要求1所述的半导体器件，其中，第一半导体层、第二半导体层包括Si，第三半导体层、第四半导体层包括Ge、SiGe或III-V族化合物半导体。
17.一种制造半导体器件的方法，包括：
在衬底上形成第一鳍状结构和第二鳍状结构，其中第一鳍状结构和第二鳍状结构沿弯曲的纵向延伸方向延伸；
在形成有第一鳍状结构和第二鳍状结构的衬底上形成支撑部；
去除第一鳍状结构、第二鳍状结构各自靠近衬底的一部分，以分别形成与衬底分离的第一半导体层、第二半导体层，其中第一半导体层和第二半导体层由支撑部支撑；
分别以第一半导体层、第二半导体层为种子层，生长第三半导体层、第四半导体层。
18.根据权利要求17所述的方法，还包括：
在衬底上形成隔离层，其中隔离层至少部分地露出第三半导体层和第四半导体层，露出的第三半导体层和第四半导体层呈鳍状延伸；以及
在隔离层上形成与第三半导体层相交的第一栅堆叠以及与第四半导体层相交的第二栅堆叠。
19.根据权利要求17所述的方法，其中，形成支撑部包括：
在形成有第一鳍状结构和第二鳍状结构的衬底上形成层状材料，并通过将该层状材料构图为从衬底表面延伸至第一鳍状结构和第二鳍状结构的表面并因此将第一鳍状结构、第二鳍状结构与衬底在物理上连接，来形成支撑部。
20.根据权利要求17所述的方法，其中，第一鳍状结构和第二鳍状结构是一体形成的。
21.根据权利要求20所述的方法，其中，第一鳍状结构和第二鳍状结构一体形成为C形或S形。
22.根据权利要求20所述的方法，其中，支撑部形成于一体形成的第一鳍状结构和第二鳍状结构的组合沿其纵向延伸方向的两侧端部。
23.根据权利要求20所述的方法，其中，形成第一半导体层和第二半导体层包括：去除一体形成的第一鳍状结构和第二鳍状结构的组合靠近衬底的一部分，从而同时形成第一半导体层和第二半导体层。
24.根据权利要求23所述的方法，其中，一体形成的第一鳍状结构和第二鳍状结构的组合包括在衬底上依次形成的牺牲层和半导体纳米线材料层的叠层。
25.根据权利要求24所述的方法，其中，去除一体形成的第一鳍状结构和第二鳍状结构的组合靠近衬底的一部分包括：选择性去除牺牲层。
26.根据权利要求23所述的方法，其中，
生长第三半导体层包括：遮蔽第二半导体层或第四半导体层，以第一半导体层为种子层进行生长；
生长第四半导体层包括：遮蔽第一半导体层或第三半导体层，以第二半导体层为种子层进行生长。
27.根据权利要求17所述的方法，其中，通过选择性生长，来生长第三半导体层和第四半导体层。
28.根据权利要求18所述的方法，其中，隔离层填充第一半导体、第二半导体层、第三半导体层、第四半导体层与衬底之间的空间。
29.根据权利要求18所述的方法，其中，形成隔离层包括：
在衬底上形成氧化物层；
对氧化物层进行回蚀，使得在第三半导体层下方，隔离层与第三半导体层相接，且在第四半导体层下方，隔离层与第四半导体层相接；而在其余位置处，隔离层的顶面比第三半导体层、第四半导体层面向衬底的底面要靠近衬底。
30.根据权利要求29所述的方法，其中，在对氧化物层进行回蚀时，在第三半导体层和/或第四半导体层下方形成底切。
31.根据权利要求20所述的方法，其中，第三半导体层用于p型器件，第四半导体层用于n型器件；或反之亦然，
该方法还包括：
在p型器件与n型器件之间的位置处，切断一体形成的第一鳍状结构和第二鳍状结构以及之上形成的第三半导体层及第四半导体层。
32.根据权利要求20所述的方法，其中，第三半导体层用于p型器件，第四半导体层用于n型器件；或反之亦然，
该方法还包括：
在p型器件与n型器件之间支撑部的位置，切断一体形成的第一鳍状结构和第二鳍状结构以及之上形成的第三半导体层及第四半导体层。
33.一种电子设备，包括由如权利要求1～16中任一项所述的半导体器件形成的集成电路。
34.根据权利要求33所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
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