CN106098776B - 具有高质量外延层的纳米线半导体器件及其制造方法 - Google Patents
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- CN106098776B CN106098776B CN201610440133.XA CN201610440133A CN106098776B CN 106098776 B CN106098776 B CN 106098776B CN 201610440133 A CN201610440133 A CN 201610440133A CN 106098776 B CN106098776 B CN 106098776B
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- 239000002070 nanowire Substances 0.000 title claims abstract description 206
- 239000004065 semiconductor Substances 0.000 title claims abstract description 176
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000000758 substrate Substances 0.000 claims abstract description 135
- 238000000034 method Methods 0.000 claims abstract description 27
- 238000000926 separation method Methods 0.000 claims description 41
- 239000000463 material Substances 0.000 claims description 38
- 239000002086 nanomaterial Substances 0.000 claims description 19
- 239000004020 conductor Substances 0.000 claims description 16
- 239000013078 crystal Substances 0.000 claims description 11
- 230000012010 growth Effects 0.000 claims description 11
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 8
- 238000005452 bending Methods 0.000 claims description 8
- 239000000203 mixture Substances 0.000 claims description 8
- 230000001105 regulatory effect Effects 0.000 claims description 8
- WYTGDNHDOZPMIW-RCBQFDQVSA-N alstonine Natural products C1=CC2=C3C=CC=CC3=NC2=C2N1C[C@H]1[C@H](C)OC=C(C(=O)OC)[C@H]1C2 WYTGDNHDOZPMIW-RCBQFDQVSA-N 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 150000001875 compounds Chemical class 0.000 claims description 7
- 230000005611 electricity Effects 0.000 claims description 3
- 238000003475 lamination Methods 0.000 claims description 2
- 230000000574 ganglionic effect Effects 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000011248 coating agent Substances 0.000 description 10
- 238000000576 coating method Methods 0.000 description 10
- 230000008569 process Effects 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 239000000725 suspension Substances 0.000 description 9
- 238000010276 construction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 241000209094 Oryza Species 0.000 description 4
- 235000007164 Oryza sativa Nutrition 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 235000012149 noodles Nutrition 0.000 description 4
- 235000009566 rice Nutrition 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000004873 anchoring Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000011161 development Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000035040 seed growth Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017115 AlSb Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- -1 InGaSb Chemical compound 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- 229910010041 TiAlC Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical compound C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
公开了具有高质量外延层的纳米线半导体器件及其制造方法。根据实施例，半导体器件可以包括：衬底；与衬底相隔开的至少一条纳米线，其中该纳米线沿弯曲的纵向延伸方向延伸；至少一个半导体层，分别绕各纳米线外周形成以至少部分环绕相应纳米线，且绕各纳米线形成的各半导体层彼此分离。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及一种具有高质量外延层的纳米线半导体器件及其制造方法。
背景技术
随着半导体器件的发展，期望以迁移率高于硅(Si)的半导体材料来制作高性能半导体器件如金属氧化物半导体场效应晶体管(MOSFET)。但是，难以形成高质量的高迁移率半导体材料。
发明内容
本公开的目的至少部分地在于提供一种具有高质量外延层的半导体器件及其制造方法。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；与衬底相隔开的至少一条纳米线，其中该纳米线沿弯曲的纵向延伸方向延伸；至少一个半导体层，分别绕各纳米线外周形成以至少部分环绕相应纳米线，且绕各纳米线形成的各半导体层彼此分离。
根据本公开的另一方面，提供了一种半导体器件，包括：衬底；与衬底相隔开的至少两条纳米线，其中，各纳米线沿大致垂直于衬底表面的方向排列，且各纳米线彼此间隔开沿弯曲的纵向延伸方向大致平行延伸，其中至少一对相邻的纳米线相对于它们之间的中线在晶体结构上是镜像对称的。
根据本公开的再一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成沿弯曲的纵向延伸方向延伸的鳍状结构；在形成有鳍状结构的衬底上形成支撑部；去除鳍状结构的一部分，以形成与衬底隔开的至少一条纳米线，该至少一条纳米线由支撑部支撑；以及以各纳米线为种子层，分别生长半导体层。
根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在衬底上形成沿弯曲的纵向延伸方向延伸的鳍状结构；在形成有鳍状结构的衬底上形成支撑部；去除鳍状结构的一部分，以形成与衬底隔开的至少一条纳米线，该至少一条纳米线由支撑部支撑；以各纳米线为种子层，分别生长半导体层；在最靠近衬底的半导体层与衬底之间以及在各半导体层之间，形成掩模层；以纳米线和掩模层为掩模，选择性刻蚀各半导体层，使得半导体层留于纳米线与掩模层之间；以及选择性去除纳米线和掩模层。
根据本公开的实施例，可以利用相对于衬底悬置的弯曲纳米线作为种子层，来生长半导体层，半导体层可以具有高迁移率。这种悬置种子层可以使纳米线和半导体层中的应力弛豫，从而有助于抑制纳米线或半导体层中的缺陷。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)-15是示意性示出了根据本公开实施例的制造半导体器件流程的示意图；
图16-17是示意性示出了根据本公开另一实施例的制造半导体器件流程中部分阶段的示意图；
图18-22是示意性示出了根据本公开另一实施例的制造半导体器件流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种具有悬置鳍结构的半导体器件。在此，所谓“鳍结构”，是指相对于衬底表面突出的构造，包括但不限于鳍式场效应晶体管(FinFET)中的鳍；所谓“悬置”，是指鳍与衬底相分离。注意，鳍与衬底之间的间隔可以被其他材料(例如，隔离层)填充。鳍可以包括高迁移率半导体材料，以改善器件性能。在此，所谓的“高迁移率”是指相对于硅(Si)的迁移率要高。高迁移率半导体材料例如Ge、SiGe或III-V族化合物半导体等。
鳍可以是在衬底上与衬底隔开的纳米线上(例如，外延)形成的半导体层。在此，所谓“纳米线”是指呈线状，即其纵向延伸长度远大于其截面尺度，且截面尺度在纳米级别的结构。纳米线可以呈沿弯曲(例如，大致“C”形或“S”形)纵向延伸方向延伸的鳍状，且相对于衬底悬置，例如大致平行于衬底的表面延伸。于是，半导体层可以至少部分地环绕纳米线的外周形成，从而与纳米线沿大致相同的方向延伸(因此呈鳍状)且随后可以用作器件的鳍。在此，所谓“部分地环绕”，是指沿纳米线的纵向延伸方向可以存在一范围，在该范围内，半导体层可以完全包封纳米线的外表面。也即，在该范围内，在与纳米线的纵向延伸方向垂直的截面上，半导体层可以形成闭合图案(例如，与纳米线的截面形状相对应的矩形、多边形等)。当然，纳米线除了被支撑部覆盖的表面之外，其余表面也可以被半导体层覆盖。纳米线相对较细(例如，宽度/高度为约3～20nm)，且相对于衬底悬置。这样，在生长过程中纳米线和半导体层中的应力可以得以弛豫，且因此可以抑制或避免在纳米线或半导体层中产生缺陷。
或者，鳍可以是如上形成的半导体层位于纳米线上侧和/或下侧的部分。半导体层的其余部分例如位于纳米线左侧和右侧的部分以及纳米线可以去除。这样，鳍本身呈现纳米线的形式，且与作为种子层的纳米线大致呈相同形状延伸。对于以同一纳米线为种子生长的半导体层，其位于该纳米线上侧的部分和位于该纳米线下侧的部分分别从纳米线的上、下侧表面开始生长，因此它们的晶体结构相对于它们之间的中心可以大致镜像对称。
纳米线可以经支撑部物理连接到衬底并因此由衬底支撑。在纳米线的纵向延伸方向上，纳米线与支撑部相连接的部分的延伸范围可以小于纳米线的纵向延伸长度。这样，当仅观察纳米线、衬底和支撑部之间的位置关系(不考虑其他层结构)时，纳米线类似于一种悬梁构造，支撑部类似于悬梁的锚定结构(anchor)。
支撑部可以包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至纳米线沿大致垂直于衬底表面的竖直侧壁上。这样，通过该支撑部，将纳米线物理连接到衬底上，并因此由衬底支撑。支撑部的竖直延伸部分可以在纳米线的相对两侧的竖直侧壁上延伸，从而夹持纳米线。
支撑部可以设于纳米线的两侧端部。
对于形成场效应晶体管的情形，衬底上可以形成有隔离层，用以电隔离场效应晶体管的栅堆叠和衬底。隔离层的顶面可以比最低的半导体层/纳米线面向衬底的底面要靠近衬底，从而露出各半导体层/纳米线。这样，栅堆叠可以环绕半导体层/纳米线(即器件的鳍)。
根据实施例，基于同一鳍(半导体层/纳米线)可以形成多个器件。例如，可以基于该鳍沿其纵向延伸方向的不同部分，分别形成相应的器件。在场效应晶体管的情况下，与同一鳍相交的栅堆叠可以多于一个，例如两个或更多，以分别形成相应的器件。例如，栅堆叠可以包括沿鳍的纵向延伸方向分开的第一栅堆叠和第二栅堆叠。第一栅堆叠可以与鳍沿纵向延伸方向的第一部分(即，绕纳米线沿纵向延伸方向的第一部分外周形成的半导体层部分或者由此形成的纳米线)相交，第二栅堆叠可以与鳍沿纵向延伸方向的第二部分(即，绕纳米线沿纵向延伸方向的第二部分外周形成的半导体层部分或由此形成的纳米线)相交。第一栅堆叠和第二栅堆叠各自对应的器件可以彼此隔离。例如，可以形成有电介质层，以将作为种子层的纳米线的第一部分和第二部分隔开。该电介质层可以沿与纳米线的纵向延伸方向相交的方向延伸，并可以进一步将基于种子层生长的半导体层/纳米线的不同部分隔开。
这种半导体器件例如可以如下制作。具体地，可以在衬底上形成具有弯曲(例如，大致“C”形或“S”形)纵向延伸方向的鳍状结构。随后，将去除该鳍状结构的一部分以得到与衬底分离的至少一条纳米线，这些纳米线可以相对于衬底悬置。
为了支撑随后将悬置的纳米线，可以形成支撑部。这种支撑部可以如下形成。具体地，可以在形成有鳍状结构的衬底上形成层状材料(以下称作支撑层)，并将该支撑层构图为从衬底表面延伸至鳍状结构的表面并因此将鳍状结构与衬底在物理上连接的支撑部。支撑层的构图可以利用掩模进行。在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方延伸超出鳍状结构的范围(这样，掩模可以遮蔽支撑层在鳍状结构两侧的衬底表面上延伸的部分，从而该部分随后可以得以保留)；而在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方覆盖鳍状结构的纵向延伸长度的仅一部分(这样，掩模遮蔽鳍状结构的纵向延伸范围的仅一部分，从而该部分随后可以与支撑部相连)。掩模可以覆盖鳍状结构的两侧端部，得到的支撑部可以相应地位于鳍状结构的两侧端部。
之后，可以去除鳍状结构的一部分，以得到纳米线。例如，鳍状结构可以沿大致垂直于衬底表面的方向分为若干部分，这些部分分别沿着鳍状结构的纵向延伸方向延伸。去除其中一些部分并保留另外的部分，可以得到一条或多条纳米线。因而，这些纳米线可以沿大致垂直于衬底表面的方向排列，且各纳米线彼此间隔开大致平行延伸。这样，纳米线相对于衬底类似于悬梁构造，支撑部类似于悬梁的锚定结构(anchor)，将作为悬梁的纳米线锚定至衬底。
为了便于去除鳍状结构的一部分，鳍状结构可以包括在衬底上形成的牺牲层和纳米线材料层交替叠置的叠层。例如，可以在衬底上交替形成牺牲层和纳米线材料层，然后可以将它们构图为鳍状结构。在该构图步骤可以进行到衬底中，从而在衬底上与鳍状结构相对应的位置处可以具有突起。随后，可以选择性去除牺牲层。
由于纳米线悬置从而其表面露出，可以在其表面上生长半导体层。于是，在充分生长的情况下，半导体层可以覆盖纳米线(被支撑部)露出的所有表面。半导体层随后可以充当器件的鳍。
或者，还可以在最靠近衬底的半导体层与衬底之间以及在各半导体层之间，形成掩模层。于是，可以纳米线和掩模层为掩模，选择性刻蚀各半导体层，使得半导体层留于纳米线与掩模层之间。然后，可以选择性去除纳米线和掩模层。留下的半导体层部分可以呈现大致纳米线的形状，且随后可以充当器件的鳍。
以鳍为基础，可以有多种方式来完成器件的制造。例如，可以在衬底上形成隔离层，并在隔离层上形成与半导体层相交的栅堆叠。隔离层的顶面可以低于半导体层最低的底面，并因此露出各半导体层。隔离层可以通过淀积电介质如氧化物并回蚀来得到。支撑部的材料可以不同于隔离层的材料，这样在回蚀时不会破坏支撑部。
此外，在形成栅堆叠时，如上所述，针对同一鳍，可以形成与之相交的两个或更多栅堆叠，以分别形成相应的器件。可以在各器件之间按设计需要形成隔离。例如，可以在隔离层上形成沿与纳米线的纵向延伸方向相交的方向延伸的电介质层，该电介质层可以将纳米线分为第一部分和第二部分，并可以将该纳米线上生长的半导体层或纳米线分为第一部分和第二部分。栅堆叠可以形成为包括与生长的半导体层/纳米线的第一部分相交的第一栅堆叠以及与其第二部分相交的第二栅堆叠。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1(a)和1(b)(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，例如通过外延生长，依次形成牺牲层1003-1、纳米线材料层1005-1、牺牲层1003-2和纳米线材料层1005-2。牺牲层1003-1、1003-2可以包括与衬底1001和纳米线材料层1005-1、1005-2不同的半导体材料，如SiGe(Ge的原子百分比例如为约5～20％)。牺牲层1003-1的厚度可以为约10～100nm，牺牲层1003-2的厚度可以为约10～50nm(这些牺牲层的厚度可以根据希望获得的纳米线与衬底之间的间距以及相邻纳米线之间的间距来确定)。纳米线材料层1005-1、1005-2可以包括合适的半导体材料，例如Si，厚度为约3～10nm(纳米线材料层的厚度可以根据希望获得的纳米线的高度来确定)。当然，本公开不限于牺牲层和纳米线材料层的具体数目，而是可以包括更多或更少的牺牲层或纳米线材料层，只要它们交替叠置在衬底上。
随后，可以对如此形成的纳米线材料层和牺牲层(可选地，还有衬底)进行构图，以形成鳍状结构。例如，这可以如下进行。
具体地，可以在纳米线材料层1005-2上形成硬掩模层。在该示例中，硬掩膜层可以包括氧化物(例如，氧化硅)层1007和多晶Si层1009。例如，氧化物层1007的厚度为约2～10nm，多晶Si层1009的厚度为约50～120nm。在该示例中，利用图形转移技术，来将硬掩膜构图为鳍状。为此，可以在硬掩膜层上形成构图(例如，通过曝光、显影)的光刻胶PR。在此，光刻胶PR被构图沿弯曲方向延伸的条状，且其宽度(图中水平方向上的维度)可以大致对应于两个鳍状结构之间的间距。这种弯曲形状可以是弧形、弓形、多项式曲线或其组合等。在该示例中，光刻胶PR被构图为大致呈“C”形。
接着，如图2所示，以该光刻胶PR为掩模，对多晶Si层1009(相对于氧化层1007)进行选择性刻蚀如反应离子刻蚀(RIE)。这样，可以将多晶Si层1009构图为与光刻胶PR相对应的条状。接着，如图3(a)和3(b)(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，去除光刻胶PR，并在多晶Si层1009的侧壁上形成侧墙(spacer)1011。本领域存在多种手段来形成侧墙。例如，可以通过如原子层淀积(ALD)大致共形淀积一层氮化物(例如，氮化硅)，厚度例如为约3～10nm，然后对淀积的氮化物进行选择性刻蚀如RIE，去除其横向延伸部分，使得竖直延伸部分保留，以形成侧墙1011。侧墙1011覆盖Si层1009的侧壁。之后，如图4(对应于图3(b)中的截面图)所示，可以选择性去除多晶Si层1009(例如，通过TMAH溶液)。
注意，尽管图3(a)中未示出，但是在条状多晶Si层1009的上下两端的侧壁上，也可以存在侧墙1011，从而侧墙1011绕条状多晶Si层1009的外周形成封闭图案。例如可以通过光刻，将侧墙1011上下两侧的部分去除，从而可以将原本为封闭图案的侧墙1011分离为两部分。每一部分对应于将要形成的鳍状结构，在该示例中为如图3(a)所示的两个“C”形条状。
然后，如图5所示，以侧墙1011为掩模，可以依次对氧化物层1007、纳米线材料层1005-2、牺牲层1003-2、纳米线材料层1005-1和牺牲层1003-1进行选择性刻蚀如RIE。这样，将侧墙1011的图案转移到下方的层中，得到鳍状结构。因此，刻蚀后纳米线材料层1005-1和1005-2的宽度(图中水平方向的维度)与侧墙1011的宽度大致相同(例如，约3～10nm)。在此，还可以进一步选择性刻蚀衬底1001。因此，在与鳍状结构相对应的位置处，衬底1001上可以具有突起。鳍状结构在衬底上的投影大致位于该突起的中部。由于刻蚀的特性，刻蚀后的牺牲层1003以及衬底1001的突起可以呈从上至下逐渐变大的形状。之后，可以选择性去除侧墙1011(还可以进一步选择性去除氧化物层1007)，如图6所示。
尽管在以上利用图形转移技术来形成鳍状结构，但是本公开不限于此。例如，可以直接在纳米线材料层1005-2上形成鳍状的光刻胶，并以光刻胶为掩模，选择性刻蚀纳米线材料层、牺牲层和衬底1001，以形成鳍状结构。或者，也可以在硬掩膜层上直接形成鳍状的光刻胶，利用光刻胶将硬掩膜构图为鳍状，并利用鳍状的硬掩膜依次选择性刻蚀纳米线材料层、牺牲层和衬底1001，以形成鳍状结构。
在此，示出了两个鳍状结构。但是，本公开不限于此，例如可以形成更多或更少的鳍状结构。另外，鳍状结构的布局可以根据器件需要不同地设计。
在形成鳍状结构之后，可以形成支撑部。例如，如图7所示，可以在形成有鳍状结构的衬底上，例如通过ALD，以大致共形的方式，淀积氧化物层1015和氮化物层1017。氧化物层1015的厚度可以为约1～10nm，氮化物层1017的厚度可以为约2～15nm。之后，如图8中的俯视图所示，可以在图7所示的结构上形成构图的光刻胶1019。该光刻胶1019被构图为覆盖鳍状结构两侧(图中上下两侧)的端部，并沿图中的水平方向延伸。这里需要指出的是，在图8的俯视图中，仅为方便起见，并未示出氮化物层1017随衬底上鳍状结构而起伏的形貌，以下俯视图中同样如此。
随后，如图9(a)、9(b)和9(c)(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中A1A1′线的截面图)所示，以光刻胶1019为掩模，例如通过RIE(相对于氧化物层1015)选择性去除氮化物层1017。这样，如图9(c)所示，氮化物层1017留在鳍状结构两侧(图9(a)中上下两侧)的端部，并延伸到衬底1001的表面上。这样，氮化物层1017将鳍状结构与衬底1001在物理上连接，并因此可以支撑鳍状结构(特别是在如下所述去除牺牲层1003-1和1003-2之后)。之后，可以去除光刻胶1019。
在该实施例中，形成了氧化物层和氮化物层的叠层结构的支撑层，并将该支撑层构图为支撑部。但是，本公开不限于此。支撑层可以包括各种合适的电介质材料。在随后去除支撑部的实施例中，支撑层甚至还可以包括半导体材料或导电材料。
在此需要指出的是，仅为了图示方便起见，图9(c)所示的截面图与图9(a)所示的俯视图在位置上有偏移(特别是图9(c)中两个鳍状结构的位置)。以下相应截面图中同样如此。
之后，如图10(a)和10(b)(图10(a)对应于图9(b)中的截面图，图10(b)对应于图9(c)中的截面图)所示，可以通过例如RIE，(相对于Si材料的衬底1001和纳米线材料层以及SiGe材料的牺牲层)，选择性去除氧化物层1015。如图10(a)所示，鳍状结构的中部被完全露出；此外，如图10(b)所示，在鳍状结构的两侧端部处，氧化物层1015被氮化物层1017覆盖，并可以得以保留。然后，如图11(a)和11(b)(分别对应于图10(a)和10(b)的截面图)所示，可以通过例如湿法腐蚀，(相对于Si材料的衬底1001和纳米线材料层1005-1、1005-2)选择性去除牺牲层1003-1和1003-2。这样，在纳米线材料层1005-1和衬底1001之间以及在纳米线材料层1005-1和1005-2之间形成间隔1021。由此，纳米线材料层1005-1和1005-2分别形成了纳米线结构。
如图11(a)和11(b)所示，纳米线1005-1和1005-2通过间隔1021与衬底1001隔开且彼此间隔开，大致平行于衬底延伸，并经支撑部1015/1017而被衬底1001支撑。纳米线1005-1和1005-2可以沿大致垂直于衬底表面的方向(在该示例中，沿大致竖直的方向)排列，且可以彼此对准。在该示例中，纳米线1005-1和1005-2彼此大致平行沿着大致相同的弯曲纵向方向延伸。
支撑部1015/1017包括在衬底1001的表面上延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分。在该示例中，竖直延伸部分可以包括沿衬底1011的突起的表面延伸的部分、沿牺牲层(已经去除)的表面延伸的部分以及沿纳米线1005-1和1005-2的竖直侧壁延伸的部分。这样，支撑部1015/1017将纳米线1005-1和1005-2物理连接到衬底1001，从而可以支撑纳米线1005-1和1005-2。支撑部1015/1017可以在纳米线1005-1、1005-2的相对两侧(图中左右两侧)的竖直侧壁上延伸，从而夹持各纳米线，以便更为稳定地支撑纳米线。在纳米线1005-1或1005-2的纵向延伸方向上，纳米线1005-1或1005-2与支撑部1015/1017相连接部分的延伸范围小于该纳米线的纵向延伸长度。在此，所谓“纵向延伸方向”是指纳米线的长度方向(图11中垂直于纸面的方向)，与之后形成的沟道区的长度方向基本上一致，也即，从源区到漏区的方向或者反之亦然。这样，纳米线1005-1和1005-2相对于衬底1001，形成类似于悬梁的构造，该悬梁通过支撑部1015/1017锚定到衬底1001。
在以上示例中，支撑部除了氮化物层1017之外，还包括氧化物层1015，但是本公开不限于此。例如，在以上结合图7描述的操作中，可以不形成氧化物层1015，而直接形成氮化物层1017。这样，同样可以按以上结合图8-11(b)描述的方式进行后继操作。当然，支撑部也可以是其他电介质材料或叠层结构。
此外，在以上示例中，支撑部形成于鳍状结构上下两侧的端部。但是本公开不限于此。例如，支撑部可以形成于鳍状结构的中部。
另外，用来构图支撑部的掩模1019(参见图8)不限于上述形状。一般地，在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方可以延伸超出鳍状结构的范围。这样，掩模可以覆盖氮化物层1017在衬底1001(突起之外的)表面上延伸的部分，这部分随后可以保留(充当支撑部的底座)。另一方面，在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方可以覆盖鳍状结构的纵向延伸长度的仅一部分。这样，可以形成类似悬梁-锚定结构的配置。
然后，如图12(a)、12(b)和12(c)(图12(a)是俯视图，图12(b)是沿图12(a)中AA′线的截面图，图12(c)是沿图12(a)中A1A1′线的截面图)所示，可以在纳米线1005-1和1005-2上生长半导体层1023。在此，半导体层1023可以包括高迁移率材料，例如Ge、SiGe或III-V族化合物半导体如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以为约5～15nm。在化合物半导体如SiGe的情况下，其成分(例如，Ge原子百分比)可以渐变，使得例如从与纳米线1005-1和1005-2(在此，Si)的晶格常数相差较少变为与纳米线1005-1和1005-2的晶格常数相差较大，以便抑制位错或缺陷的生成。
这种生长可以是选择性生长，从而半导体层1023只在半导体材料的纳米线1005-1和1005-2(以及衬底1001)的表面上生长。可以控制半导体层1023的生长，使得其没有完全填满纳米线1005-1与衬底1001之间以及纳米线1005-1与1005-2之间的间隔1021。另外，如下所述，剩下的间隔1021中足以形成栅介质层(以及可选地功函数调节层)。由于纳米线1005-1和1005-2的悬置构造，在生长过程中纳米线1005-1、1005-2和半导体层1023中的应力可以得以弛豫。
此外，如图12(a)所示，半导体层1023如Ge、SiGe或III-V族化合物半导体层的晶格常数通常大于硅的晶格常数，因此以硅的纳米线1005-1和1005-2为种子生长的半导体层1023的长度相对于纳米线1005-1和1005-2将增大。于是，如图中箭头所示，半导体层1023的中心相对于纳米线1005-1和1005-2原本的中心将向左侧偏移。这有助于在生长过程中释放应力。
这样，可以抑制或避免纳米线1005-1、1005-2或半导体层1023中产生缺陷，这有助于改善器件性能(例如，降低关态漏电流以及提升开态电流)。
在该示例中，除了被支撑部1015/1017覆盖的表面之外，纳米线1005-1和1005-2的其余表面均被半导体层覆盖。当然，衬底1001的表面上也可以生长有半导体层1023。
在该示例中，沿纳米线的纵向延伸方向，除了支撑部所占据的纵向延伸范围之外，在其余纵向延伸范围处，半导体层1023完全包封纳米线的外周。这样，在与纳米线的纵向延伸方向垂直的截面(即，图12(b)所示的截面)上，半导体层1023形成闭合图案(该示例中为矩形)。当然，该闭合图案由纳米线在该截面处的图案所定，可以为其他形状例如多边形。
如此形状的半导体层1023随后可以充当器件的鳍。
在通过上述处理形成鳍1023之后，可以形成与鳍相交的栅堆叠，并形成最终的半导体器件(例如，FinFET)。
为了隔离栅堆叠和衬底，如图13(a)和13(b)(分别对应于图12(b)和12(c)的截面图)在衬底1001上(在该示例中，在衬底1001上形成的半导体层1023上)首先形成隔离层1025。这种隔离层例如可以通过在衬底上淀积电介质材料如氧化物，且然后进行回蚀来形成。在回蚀过程中，控制回蚀深度，使得得到的隔离层1025能够露出绕各纳米线形成的半导体层1023。
随后，可以在隔离层1025上形成与鳍相交的栅堆叠。例如，这可以如下进行。具体地，如图14(对应于图13(a)所示的截面图)所示，可以依次形成栅介质层1027和栅导体层1029。例如，栅介质层1027可以包括厚度为约0.3～2nm的氧化物(例如，SiO2或GeO2)，栅导体层1029可以包括多晶硅；或者，栅介质层1027可以包括厚度为约1～4nm的高K栅介质如HfO2或Al2O3，栅导体层1029可以包括金属栅导体。在高K栅介质/金属栅导体的情况下，在栅介质层1027和栅导体层1029之间还可以形成功函数调节层(未示出)，例如TiN、Al、Ti、TiAlC，厚度为约1～3nm。
由于纳米线1005-1和1005-2的悬置状态，栅介质层1027可以形成为至少部分环绕各纳米线的外周。而且，在隔离层1025的表面上，也可以形成有栅介质层的材料。此外，在形成功函数调节层的情况下，功函数调节层类似地可以形成为至少部分环绕各栅介质层的外周。而且，在隔离层1025上形成的栅介质层材料上，也可以形成有功函数调节层的材料。在被支撑部覆盖的部分(参见图13(b))，其中的空隙1021也会被栅介质层、功函数调节层和栅导体层的材料填充。
之后，如图15中的俯视图所示，可以通过例如光刻，对栅介质层1027和栅导体层1029进行构图，以形成栅堆叠G。在此，有两个栅堆叠G与同一鳍状结构相交。但是，本公开不限于此。例如，可以仅有一个或者有三个或更多栅堆叠与同一鳍状结构相交。栅堆叠G的布局可以根据器件设计而定。
在形成栅堆叠之后，例如可以栅堆叠为掩模，进行晕圈(halo)注入和延伸区(extension)注入。接下来，可以在栅堆叠的侧壁上形成栅侧墙。然后，可以栅堆叠及栅侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以栅堆叠G两侧(图中上下两侧)在半导体层1023中形成源/漏区。
本领域技术人员知道多种方式来以鳍为基础制作器件，在此对于形成鳍之后的工艺不再赘述。
各栅堆叠G与鳍1023的相应部分构成相应的器件如FinFET。根据器件设计，这些器件可以相连接或者相隔离。图15中示出了器件之间彼此隔离的示例。具体地，如图15所示，可以在隔离层1025上形成沿与鳍状结构的纵向延伸方向相交的方向延伸的电介质层1031，以便将纳米线1005-1和1005-2分成彼此隔离的两部分，并将半导体层1023分成彼此隔离的两部分。具体地，可以通过光刻，对半导体层1023及纳米线1005-1和1005-2进行选择性刻蚀，从而在其中形成间隙。然后，向间隙中填充电介质材料如氧化物，来形成电介质层1031。
这样，就得到了该实施例的半导体器件。如图14和15所示，该半导体器件可以包括与衬底1001相隔开的至少一条纳米线(1005-1，1005-2)，纳米线经支撑部1015/1017而物理连接到衬底1001(参见图11(b))。绕各纳米线的外周，形成有半导体层1023，充当该器件的鳍。此外，该器件还包括隔离层1025以及在隔离层1025上形成的与鳍1023相交的栅堆叠(1027、1029)。栅堆叠可以至少部分环绕各鳍1023。
在该实施例中，在最终的器件结构中，保留了支撑部。但是，本公开不限于此。支撑部也可以被选择性(至少部分)去除(例如，在形成栅堆叠之后)，其去除而导致的空间随后例如可以被其他电介质层填充。
在以上实施例中，在纳米线的两侧端部形成了支撑部，并可以将弯曲鳍状结构的两端固定，这对于弯曲的鳍状结构特别有利。但是本公开不限于此，在两侧端部之外或者代替两侧端部，也可以在第一半导体层的其他部位处形成支撑部。
在以上示例中，形成了大致“C”形的弯曲鳍状结构，但是本公开不限于此，可以形成各种弯曲形状，例如弧形、弓形、多项式曲线等或其组合。例如，如图16所示，在以上结合图1(a)描述的操作中，可以将光刻胶PR构图为大致“S”形，而不是大致“C”形。其他操作可以如上所述进行。这样，在以上结合图12(a)-12(c)描述的操作中，可以生长同样大致呈“S”形延伸的半导体层1023，如图17所示。半导体层1023的长度同样可以相对于第一半导体层1005变大，如上所述。这样，如图17中箭头所示，半导体层1023的中心相对于纳米线1005-1和1005-2原本的中心将偏移。这有助于在生长过程中释放应力。更具体地，中心可以向弯曲形状的凸出一侧偏移(“S”形上半部向左侧偏移，而“S”形下半部向右侧偏移)。之后，可以按上述方式，形成与“S”形鳍1023相交的栅堆叠。
图18-22是示意性示出了根据本公开另一实施例的制造半导体器件流程中部分阶段的示意图。以下，将着重描述该实施例与上述实施例的不同之处。
首先，同上述实施例中一样，可以在衬底1001上形成纳米线1005-1和1005-2，并以纳米线为种子生长半导体层1023，如以上结合图1-12(c)所述。在该实施例中，衬底1001的表面可以是(111)晶面或(110)晶面。另外，最上方的纳米线材料层1005-2可以相对较厚，例如为约3～20nm，因为该层随后会用作掩模。
由于衬底1001的表面可以是(111)晶面或(110)晶面，因此纳米线1005-1和1005-2的上下两侧表面(参见图11(a))也可以是(111)晶面或(110)晶面，从而这两个表面可以更易于生长半导体层1023。
与上述实施例中结合图13(a)和13(b)描述的形成隔离层的操作不同，如图18所示，在回蚀隔离层时，并没有完全去除隔离层位于最下方的半导体层1023与衬底1001之间以及各半导体层1023之间的部分。隔离层1025的这些保留部分例如可以通过刻蚀中的底切来实现，并在随后可以用作掩模层。可以控制刻蚀的量，使得掩模层的宽度可以与纳米线1005-1、1005-2的宽度大致相同。
在此需要指出的是，尽管与隔离层的回蚀一起形成了这些掩模层，但是本公开不限于此。例如，可以如图13(a)和13(b)所述形成隔离层，然后在该隔离层上另外形成一电介质层(例如，氮化物层)。对这些氮化物层进行选择性刻蚀(并形成底切)，同样可以得到如图18所示的掩模层。
随后，如图19所示，可以纳米线以及掩模层为掩模，来选择性刻蚀如RIE半导体层1023。于是，半导体层1023可以留于纳米线与掩模层之间。于是，半导体层1023的这些剩余部分1023-1、1023-2和2013-3同样可以呈现纳米线的形状。对于由同一半导体层1023得到的纳米线1023-1和1023-2，它们可以相对于它们之间的中线在晶体结构上成镜像对称。
然后，如图20所示，可以通过选择性刻蚀如RIE选择性去除纳米线1005-1、1005-2，且如图21所示，可以通过选择性刻蚀如RIE选择性去除掩模层1025(例如，湿法腐蚀)，来得到悬置的纳米线1023-1、1023-2和2013-3。这些纳米线在端部或其余部位处被支撑部支撑，如以上所述。
这些纳米线1023-1、1023-2和2013-3可以充当器件的鳍。基于鳍的器件制造可以如上所述进行，在此不再赘述。
这样，就得到了该实施例的半导体器件。如图22所示，该半导体器件可以包括与衬底1001相隔开的多条纳米线(1023-1、1023-2，2013-3)。这些纳米线可以包括高迁移率材料，以充当器件的鳍。此外，该器件还包括隔离层1025以及在隔离层1025上形成的与鳍1023相交的栅堆叠(1027、1029)。栅堆叠可以至少部分环绕各鳍1023。
在以上实施例中，以FinFET为例进行描述，但是本公开不限于此。本公开的技术可以适用于各种半导体器件，特别是需要利用高迁移率材料如Ge、SiGe、III-V族化合物半导体材料等的半导体器件，例如各种光电器件如光电二极管、激光二极管(LD)等。例如，可以通过对种子层上外延生长的半导体层/纳米线进行相应掺杂来形成pn结，以形成二极管。本领域技术人员知道各种方式来以半导体层/纳米线为基础制造各种半导体器件。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (39)
1.一种半导体器件，包括：
衬底；
与衬底相隔开的至少一条纳米线，其中该纳米线沿弯曲的纵向延伸方向延伸；
至少一个半导体层，分别绕各弯曲的纳米线外周形成以至少部分环绕相应弯曲的纳米线，该至少一个半导体层的中心相对于所环绕的各弯曲纳米线的中心具有偏移，且绕各弯曲的纳米线形成的各半导体层彼此分离。
2.根据权利要求1所述的半导体器件，还包括：
在衬底上形成的隔离层，隔离层露出各半导体层；以及
在隔离层上形成的与半导体层相交的栅堆叠，其中栅堆叠包括至少部分环绕各半导体层外周的栅介质层以及栅导体层。
3.根据权利要求2所述的半导体器件，其中，至少部分环绕各纳米线外周的半导体层位于该纳米线与栅堆叠之间。
4.根据权利要求1所述的半导体器件，其中，存在多条纳米线，沿大致垂直于衬底表面的方向排列，且各纳米线彼此间隔开大致平行延伸。
5.根据权利要求1所述的半导体器件，其中，至少一条纳米线沿其纵向延伸方向包括第一部分和第二部分，绕该纳米线外周形成的半导体层包括至少部分环绕该纳米线的第一部分外周形成的第一部分以及至少部分环绕该纳米线的第二部分外周形成的第二部分。
6.根据权利要求2所述的半导体器件，其中，至少一条纳米线沿其纵向延伸方向包括第一部分和第二部分，绕该纳米线外周形成的半导体层包括至少部分环绕该纳米线的第一部分外周形成的第一部分以及至少部分环绕该纳米线的第二部分外周形成的第二部分，且栅堆叠包括与半导体层的第一部分相交的第一栅堆叠以及与半导体层的第二部分相交的第二栅堆叠。
7.根据权利要求5或6所述的半导体器件，还包括：沿与该纳米线的纵向延伸方向相交的方向延伸的电介质层，其中该电介质层将该纳米线的第一部分与第二部分相隔离，且将半导体层的第一部分与第二部分相隔离。
8.根据权利要求2所述的半导体器件，还包括：在衬底的表面上形成的与半导体层相同材料的另一半导体层，其中隔离层形成于该另一半导体层上。
9.根据权利要求1所述的半导体器件，其中，纳米线包括Si，半导体层包括Ge、SiGe或III-V族化合物半导体。
10.一种半导体器件，包括：
衬底；
与衬底相隔开的至少两条纳米线，其中，各纳米线沿大致垂直于衬底表面的方向排列，且各纳米线彼此间隔开沿弯曲的纵向延伸方向大致平行延伸，其中至少一对相邻的弯曲的纳米线相对于它们之间的中线在晶体结构上是镜像对称的。
11.根据权利要求10所述的半导体器件，还包括：
在衬底上形成的隔离层，隔离层露出各纳米线；以及
在隔离层上形成的与纳米线相交的栅堆叠，其中栅堆叠包括至少部分环绕各纳米线外周的栅介质层以及栅导体层。
12.根据权利要求10所述的半导体器件，其中，至少一条纳米线沿其纵向延伸方向包括第一部分和第二部分。
13.根据权利要求11所述的半导体器件，其中，至少一条纳米线沿其纵向延伸方向包括第一部分和第二部分，且栅堆叠包括与纳米线的第一部分相交的第一栅堆叠以及与纳米线的第二部分相交的第二栅堆叠。
14.根据权利要求12或13所述的半导体器件，还包括：沿与该纳米线的纵向延伸方向相交的方向延伸的电介质层，其中该电介质层将该纳米线的第一部分与第二部分相隔离。
15.根据权利要求11所述的半导体器件，还包括：在衬底的表面上形成的与纳米线相同材料的半导体层，其中隔离层形成于该半导体层上。
16.根据权利要求11所述的半导体器件，其中，衬底包括Si，纳米线包括Ge、SiGe或III-V族化合物半导体。
17.根据权利要求11所述的半导体器件，衬底的表面是(111)或(110)晶面。
18.根据权利要求1或10所述的半导体器件，其中，各纳米线大致呈“C”形或“S”形。
19.根据权利要求2或11所述的半导体器件，还包括：
至少部分环绕各栅介质层外周的功函数调节层。
20.根据权利要求1或10所述的半导体器件，还包括：支撑部，各纳米线经支撑部而在物理上连接到衬底。
21.根据权利要求20所述的半导体器件，其中，在纳米线的纵向延伸方向上，纳米线与支撑部相连接的部分的延伸范围小于纳米线的纵向延伸长度。
22.根据权利要求21所述的半导体器件，其中，支撑部包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至各纳米线沿大致垂直于衬底表面的竖直侧壁上。
23.根据权利要求21所述的半导体器件，其中，
在衬底上与纳米线相对应的位置处，衬底具有突起，
支撑部的竖直延伸部分中的一部分沿着突起的表面延伸，而另一部分沿着各纳米线的竖直侧壁延伸。
24.根据权利要求20所述的半导体器件，其中，支撑部设于纳米线的两侧端部。
25.根据权利要求2或11所述的半导体器件，还包括：在隔离层的表面上依次形成的栅介质层和功函数调节层，其中，栅导体层形成于位于隔离层表面上的栅介质层和功函数调节层上。
26.一种制造半导体器件的方法，包括：
在衬底上形成沿弯曲的纵向延伸方向延伸的鳍状结构；
在形成有鳍状结构的衬底上形成支撑部；
去除鳍状结构的一部分，以形成与衬底隔开的至少一条弯曲的纳米线，该至少一条弯曲的纳米线由支撑部支撑；以及
以各弯曲的纳米线为种子层，分别生长半导体层。
27.一种制造半导体器件的方法，包括：
在衬底上形成沿弯曲的纵向延伸方向延伸的鳍状结构；
在形成有鳍状结构的衬底上形成支撑部；
去除鳍状结构的一部分，以形成与衬底隔开的至少一条弯曲的纳米线，该至少一条弯曲的纳米线由支撑部支撑；
以各弯曲的纳米线为种子层，分别生长半导体层；
在最靠近衬底的半导体层与衬底之间以及在各半导体层之间，形成掩模层；
以纳米线和掩模层为掩模，选择性刻蚀各半导体层，使得半导体层留于纳米线与掩模层之间；以及
选择性去除纳米线和掩模层。
28.根据权利要求26或27所述的方法，其中，鳍状结构包括在衬底上形成的牺牲层和纳米线材料层交替叠置的叠层。
29.根据权利要求28所述的方法，其中，形成鳍状结构包括：依次将纳米线材料层和牺牲层构图为鳍状结构。
30.根据权利要求28所述的方法，其中，去除鳍状结构的一部分包括：选择性去除牺牲层。
31.根据权利要求26或27所述的方法，其中，通过选择性生长，来生长半导体层。
32.根据权利要求27所述的方法，进一步包括：
在衬底上形成隔离层，其中隔离层露出各半导体层；以及
在隔离层上形成与半导体层相交的栅堆叠。
33.根据权利要求32所述的方法，其中，在形成隔离层时，保留隔离层位于最靠近衬底的半导体层与衬底之间以及各半导体层之间的部分，以用作所述掩模层。
34.根据权利要求32所述的方法，其中，形成栅堆叠包括：
形成至少部分环绕各半导体层外周的栅介质层；以及
在隔离层上形成栅导体层。
35.根据权利要求26或27所述的方法，其中，形成支撑部包括：
在形成有鳍状结构的衬底上形成层状材料，并通过将该层状材料构图为在物理上连接鳍状结构的表面和衬底的表面来形成支撑部。
36.根据权利要求35所述的方法，其中，形成层状材料并对其构图包括：
形成层状材料使其覆盖鳍状结构和衬底表面，并形成掩模以遮蔽一部分支撑层，其中，在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方延伸超出鳍状结构的范围；而在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方覆盖鳍状结构的纵向延伸长度的仅一部分；
选择性去除未被遮蔽的层状材料部分；以及
去除掩模。
37.根据权利要求36所述的方法，其中，形成掩模包括：
使掩模覆盖鳍状结构的两侧端部。
38.一种电子设备，包括由如权利要求1～25中任一项所述的半导体器件形成的集成电路。
39.根据权利要求38所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610440133.XA CN106098776B (zh) | 2016-06-17 | 2016-06-17 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
| US16/060,399 US10978591B2 (en) | 2015-12-07 | 2016-06-27 | Nanowire semiconductor device having high-quality epitaxial layer and method of manufacturing the same |
| PCT/CN2016/087251 WO2017096781A1 (zh) | 2015-12-07 | 2016-06-27 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
| US17/197,930 US11532753B2 (en) | 2015-12-07 | 2021-03-10 | Nanowire semiconductor device having high-quality epitaxial layer and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610440133.XA CN106098776B (zh) | 2016-06-17 | 2016-06-17 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106098776A CN106098776A (zh) | 2016-11-09 |
| CN106098776B true CN106098776B (zh) | 2019-07-30 |
Family
ID=57237032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610440133.XA Active CN106098776B (zh) | 2015-12-07 | 2016-06-17 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106098776B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105932057B (zh) * | 2016-06-24 | 2020-01-31 | 中国科学院微电子研究所 | 基于外延层的纳米线器件及其制造方法及包括其的电子设备 |
| US11139402B2 (en) * | 2018-05-14 | 2021-10-05 | Synopsys, Inc. | Crystal orientation engineering to achieve consistent nanowire shapes |
| US11133572B2 (en) * | 2018-08-30 | 2021-09-28 | Apple Inc. | Electronic device with segmented housing having molded splits |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080164535A1 (en) * | 2007-01-09 | 2008-07-10 | Dureseti Chidambarrao | Curved finfets |
| CN105633167A (zh) * | 2015-12-07 | 2016-06-01 | 中国科学院微电子研究所 | 具有高质量外延层的半导体器件及其制造方法 |
| CN105633166A (zh) * | 2015-12-07 | 2016-06-01 | 中国科学院微电子研究所 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
-
2016
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080164535A1 (en) * | 2007-01-09 | 2008-07-10 | Dureseti Chidambarrao | Curved finfets |
| CN105633167A (zh) * | 2015-12-07 | 2016-06-01 | 中国科学院微电子研究所 | 具有高质量外延层的半导体器件及其制造方法 |
| CN105633166A (zh) * | 2015-12-07 | 2016-06-01 | 中国科学院微电子研究所 | 具有高质量外延层的纳米线半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106098776A (zh) | 2016-11-09 |
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| GR01 | Patent grant |