CN105870062B - 高质量纳米线cmos器件及其制造方法及包括其的电子设备 - Google Patents

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Abstract

公开了基于高质量外延层的纳米线互补金属氧化物半导体(CMOS)器件及其制造方法及包括其的电子设备。根据实施例，CMOS器件可以包括衬底以及在衬底上形成的p型器件和n型器件。p型器件和n型器件之一可以包括：与衬底相隔开的第一半导体纳米线，其中第一半导体纳米线沿弯曲的纵向延伸方向延伸；至少部分环绕第一半导体纳米线的外周形成的第一半导体层；在衬底上形成的隔离层，隔离层露出第一半导体层；以及在隔离层上形成的与第一半导体层相交的第一栅堆叠。

Description

高质量纳米线CMOS器件及其制造方法及包括其的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及一种基于高质量外延层的纳米线互补金属氧化物半导体(CMOS)器件及其制造方法及包括其的电子设备。
背景技术
随着半导体器件的发展，期望以迁移率高于硅(Si)的半导体材料来制作高性能半导体器件如金属氧化物半导体场效应晶体管(MOSFET)。但是，难以形成高质量的高迁移率半导体材料。
发明内容
本公开的目的至少部分地在于提供一种基于高质量外延层的纳米线互补金属氧化物半导体(CMOS)器件及其制造方法及包括其的电子设备。
根据本公开的一个方面，提供了一种CMOS器件，包括衬底以及在衬底上形成的p型器件和n型器件。p型器件和n型器件之一可以包括：与衬底相隔开的第一半导体纳米线，其中第一半导体纳米线沿弯曲的纵向延伸方向延伸；至少部分环绕第一半导体纳米线的外周形成的第一半导体层；在衬底上形成的隔离层，隔离层露出第一半导体层；以及在隔离层上形成的与第一半导体层相交的第一栅堆叠。
根据本公开的另一方面，提供了一种制造CMOS器件的方法，包括在衬底上形成p型器件和n型器件。形成p型器件和n型器件之一可以包括：在衬底上形成沿弯曲的纵向延伸方向延伸的第一鳍状结构；在形成有第一鳍状结构的衬底上形成第一支撑层，并将该第一支撑层构图为从衬底表面延伸至第一鳍状结构的表面并因此将第一鳍状结构与衬底在物理上连接的第一支撑部；去除第一鳍状结构靠近衬底的一部分，以形成与衬底分离的第一半导体纳米线；以第一半导体纳米线为种子层，生长第一半导体层；形成隔离层，其中隔离层露出第一半导体层；以及在隔离层上形成与第一半导体层相交的第一栅堆叠。
根据本公开的又一方面，提供了一种电子设备，包括由上述CMOS器件形成的集成电路。
根据本公开的实施例，可以利用相对于衬底悬置的弯曲半导体纳米线作为种子层，来生长第一和/或第二半导体层，第一和/或第二半导体层可以具有高迁移率。这种悬置的弯曲种子层可以使第一和/或第二半导体层中的应力弛豫，从而有助于抑制或避免在这些半导体层中产生缺陷。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)-23(c)是示意性示出了根据本公开实施例的制造半导体器件流程的示意图；
图24-25是示意性示出了根据本公开另一实施例的制造半导体器件流程中部分阶段的示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开的实施例，提供了一种具有悬置鳍结构的互补金属氧化物半导体(CMOS)器件。具体地，在该器件中，鳍可以相对于衬底悬置。在此，所谓“悬置”，是指鳍与衬底相分离。注意，鳍与衬底之间的间隔可以被其他材料(例如，隔离层)填充。鳍可以包括高迁移率半导体材料，以改善器件性能。在此，所谓的“高迁移率”是指相对于硅(Si)的迁移率要高。高迁移率半导体材料例如Ge、SiGe或III-V族化合物半导体等。
鳍可以是在衬底上与衬底隔开的半导体纳米线上(例如，外延)形成的半导体层。在此，所谓“纳米线”是指呈线状，即其纵向延伸长度远大于其截面尺度，且截面尺度在纳米级别的结构。这里所述的纵向，应指为与该纳米线的各处截面基本垂直的方向，且平行于半导体衬底的表面。半导体纳米线可以呈沿弯曲纵向延伸方向延伸的鳍状，且相对于衬底悬置。于是，半导体层可以至少部分地环绕半导体纳米线的外周形成，从而与纳米线沿大致相同的方向延伸(因此呈鳍状)且随后可以用作器件的鳍。在此，所谓“部分地环绕”，是指沿半导体纳米线的纵向延伸方向可以存在一范围，在该范围内，该半导体层可以完全包封半导体纳米线的外表面。也即，在该范围内，在与半导体纳米线的纵向延伸方向垂直的截面上，该半导体层可以形成闭合图案(例如，与半导体纳米线的截面形状相对应的矩形、多边形等)。半导体纳米线可以相对较薄(例如，厚度为约3～20nm)，且相对于衬底悬置。这样，在生长过程中半导体纳米线和该半导体层中的应力可以得以弛豫，且因此可以抑制或避免在半导体纳米线或该半导体层中产生缺陷。
根据实施例，CMOS器件可以包括p型器件(如pFinFET)和n型器件(如nFinFET)，其中至少之一可以具有上述的弯曲纳米线构造。当然，p型器件和n型器件二者均可以具有上述的弯曲纳米线构造。在这种情况下，根据一有利实施例，一对p型器件和n型器件可以基于原本一体延伸的纳米线(例如，大致呈“C”形或“S”形，该纳米线随后可以被隔离成不同部分)来制造。例如，至少部分环绕半导体纳米线的第一部分外周可以形成第一半导体层，且至少部分环绕半导体纳米线的第二部分外周可以形成第二半导体层。半导体纳米线的第一部分和第二部分可以沿其纵向延伸方向彼此隔开。这样，第一半导体层可以用作p型器件和n型器件之一的鳍，而第二半导体层可以用作p型器件和n型器件中另一个的鳍。
半导体纳米线可以经支撑部物理连接到衬底并因此由衬底支撑。在半导体纳米线的纵向延伸方向上，半导体纳米线与支撑部相连接的部分的延伸范围可以小于半导体纳米线的纵向延伸长度。这样，当仅观察半导体纳米线、衬底和支撑部之间的位置关系(不考虑其他层结构)时，半导体纳米线类似于一种悬梁构造，支撑部类似于悬梁的锚定结构(anchor)。
支撑部可以包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至半导体纳米线大致垂直于衬底表面的竖直侧壁上。这样，通过该支撑部，将半导体纳米线物理连接到衬底上，并因此由衬底支撑。支撑部的竖直延伸部分可以在半导体纳米线的相对两侧的竖直侧壁上延伸，从而夹持半导体纳米线。
支撑部可以设于鳍状的半导体纳米线沿其纵向延伸方向的两侧端部。
衬底上可以形成有隔离层，用以电隔离器件的栅堆叠和衬底。隔离层的顶面可以比第一、第二半导体层面向衬底的底面要靠近衬底，从而露出第一、第二半导体层。这样，栅堆叠可以环绕第一、第二半导体层(即器件的鳍)。
这种半导体器件例如可以如下制作。具体地，针对p型器件和n型器件中具有弯曲纳米线构造的器件，可以在衬底上形成具有弯曲纵向延伸方向的鳍状结构。随后，当去除该鳍状结构靠近衬底的一部分(“下部”)以得到与衬底分离的半导体纳米线时，半导体纳米线可以相对于衬底悬置。
为了支撑随后将悬置的半导体纳米线，可以形成支撑部。这种支撑部可以如下形成。具体地，可以在形成有鳍状结构的衬底上形成支撑层，并将该支撑层构图为从衬底表面延伸至鳍状结构的表面并因此将鳍状结构与衬底在物理上连接的支撑部。支撑层的构图可以利用掩模进行。在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方延伸超出鳍状结构的范围(这样，掩模可以遮蔽支撑层在鳍状结构两侧的衬底表面上延伸的部分，从而该部分随后可以得以保留)；而在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方覆盖鳍状结构的纵向延伸长度的仅一部分(这样，掩模遮蔽鳍状结构的纵向延伸范围的仅一部分，从而该部分随后可以与支撑部相连)。
之后，可以去除鳍状结构的下部。这样，半导体纳米线相对于衬底类似于悬梁构造，支撑部类似于悬梁的锚定结构(anchor)，将作为悬梁的半导体纳米线锚定至衬底。
为了便于去除鳍状结构的下部，鳍状结构可以包括在衬底上依次形成的牺牲层和半导体纳米线材料层的叠层。例如，可以在衬底上依次形成牺牲层和半导体纳米线材料层，然后可以将半导体纳米线材料层和牺牲层构图为鳍状结构。在该构图步骤可以进行到衬底中，从而在衬底上与鳍状结构相对应的位置处可以具有突起。随后，可以选择性去除牺牲层。
由于半导体纳米线悬置从而其表面露出，可以在其表面上生长另外的半导体层。
在p型器件和n型器件二者均具有弯曲纳米线构造的情况下，它们各自的鳍状结构(或者说纳米线)可以一体形成(例如，形成为大致“C”形或“S”形)。例如，可以如上所述形成鳍状结构，且该鳍状结构的下部可去除从而形成纳米线，该纳米线的不同部分分别用于p型器件和n型器件。另外，针对p型器件和n型器件的支撑部可以通过对相同支撑层进行构图来获得(例如，在对支撑层构图时，掩模可以覆盖鳍状结构沿其纵向延伸方向的两侧端部，得到的支撑部可以相应地位于鳍状结构的两侧端部)，甚至p型器件和n型器件可以共用相同的支撑部(例如，处于二者之间的位置处)。
这种情况下，为了如上所述绕半导体纳米线分别形成第一半导体层和第二半导体层，可以先遮蔽半导体纳米线的一部分，以在第一器件区域露出半导体纳米线的第一部分。在第一器件区域，半导体纳米线的第一部分相对于衬底悬置从而其表面露出，因此可以在其表面上生长第一半导体层。于是，在充分生长的情况下，第一半导体层可以覆盖半导体纳米线的第一部分露出的所有表面。这种第一半导体层可以同半导体纳米线一样呈鳍状，且随后可以充当第一器件(例如，n型器件)的鳍。之后，可以遮蔽第一器件区域，并在第二器件区域露出半导体纳米线的第二部分。在第二器件区域，半导体纳米线的第二部分相对于衬底悬置从而其表面露出，因此可以在其表面上生长第二半导体层。于是，在充分生长的情况下，第二半导体层可以覆盖半导体纳米线的第二部分露出的所有表面。这种第二半导体层可以同半导体纳米线一样呈鳍状，且随后可以充当第二器件(例如，p型器件)的鳍。
以鳍为基础，可以有多种方式来完成器件的制造。例如，可以在衬底上形成隔离层，并在隔离层上形成分别与第一半导体层和第二半导体层相交的第一栅堆叠和第二栅堆叠。隔离层的顶面可以低于第一半导体层、第二半导体层的底面。隔离层可以通过淀积电介质如氧化物并回蚀来得到。支撑部的材料可以不同于隔离层的材料，这样在回蚀时不会破坏支撑部。
在n型器件与p型器件的有源区之间，可以形成隔离。例如，可以在第一器件区域(例如，n型器件区域)与第二器件区域(例如，p型器件区域)之间，可以将半导体纳米线分成相隔离的两部分，并使第一半导体层和第二半导体层相隔离。这种隔离可以通过在这两个器件区域之间的位置处(例如，在它们之间的支撑层的位置处)通过切断来实现(切口中随后可以被后继形成的介质层例如层间电介质层等填充)。
本公开可以各种形式呈现，以下将描述其中一些示例。
如图1(a)和1(b)(图1(a)是俯视图，图1(b)是沿图1(a)中AA′线的截面图)所示，提供衬底1001。该衬底1001可以是各种形式的衬底，例如但不限于体半导体材料衬底如体Si衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，例如通过外延生长，依次形成牺牲层1003和半导体纳米线材料层1005。牺牲层1003可以包括与衬底1001和半导体纳米线材料层1005不同的半导体材料，如SiGe(Ge的原子百分比例如为约5～20％)，厚度为约10～100nm。半导体纳米线材料层1005可以包括合适的半导体材料，例如Si，厚度为约3～10nm。
随后，可以对如此形成的半导体纳米线材料层1005和牺牲层1003(可选地，还有衬底1001)进行构图，以形成鳍状结构。例如，这可以如下进行。
具体地，可以在半导体纳米线材料层1005上形成硬掩模层。在该示例中，硬掩膜层可以包括氧化物(例如，氧化硅)层1007和多晶Si层1009。例如，氧化物层1007的厚度为约2～10nm，多晶Si层1009的厚度为约50～120nm。在该示例中，利用图形转移技术，来将硬掩膜构图为鳍状。为此，可以在硬掩膜层上形成构图(例如，通过曝光、显影)的光刻胶PR。在此，光刻胶PR被构图为沿弯曲方向延伸的条状，且其宽度(图中水平方向上的维度)可以大致对应于两个鳍状结构之间的间距。这种弯曲形状可以是弧形、弓形、多项式曲线或其组合等。在该示例中，光刻胶PR被构图为大致呈“C”形。
接着，如图2(对应于图1(b)中的截面图)所示，以该光刻胶PR为掩模，对多晶Si层1009(相对于氧化物层1007)进行选择性刻蚀如反应离子刻蚀(RIE)。这样，可以将多晶Si层1009构图为与光刻胶PR相对应的弯曲条状。接着，如图3(a)和3(b)(图3(a)是俯视图，图3(b)是沿图3(a)中AA′线的截面图)所示，去除光刻胶PR，并在多晶Si层1009的侧壁上形成侧墙(spacer)1011。本领域存在多种手段来形成侧墙。例如，可以通过如原子层淀积(ALD)大致共形淀积一层氮化物(例如，氮化硅)，厚度例如为约3～10nm，然后对淀积的氮化物进行选择性刻蚀如RIE(例如沿大致垂直于衬底表面的方向进行)，去除其横向延伸部分，使得竖直延伸部分保留，以形成侧墙1011。侧墙1011覆盖Si层1009的侧壁。之后，如图4(对应于图3(b)中的截面图)所示，可以选择性去除多晶Si层1009(例如，通过TMAH溶液)
注意，尽管图3(a)中未示出，但是在条状多晶Si层1009的上下两端的侧壁上，也存在侧墙1011，从而侧墙1011绕条状多晶Si层1009的外周形成封闭图案。例如可以通过光刻，将侧墙1011上下两侧的部分去除，从而可以将原本为封闭图案的侧墙1011分离为两部分。每一部分对应于将要形成的鳍状结构，在该示例中为如图3(a)所示的两个“C”形条状。
然后，如图5所示，以侧墙1011为掩模，可以依次对氧化物层1007、半导体纳米线材料层1005和牺牲层1003进行选择性刻蚀如RIE。这样，将侧墙1011的图案转移到下方的层中，得到鳍状结构。因此，刻蚀后半导体纳米线材料层1005的宽度(图中水平方向的维度)与侧墙1011的宽度大致相同(例如，约3～10nm)。在此，还可以进一步选择性刻蚀衬底1001。因此，在与鳍状结构相对应的位置处，衬底1001上可以具有突起。鳍状结构在衬底上的投影大致位于该突起的中部。由于刻蚀的特性，刻蚀后的牺牲层1003以及衬底1001的突起可以呈从上至下逐渐变大的形状。之后，可以选择性去除侧墙1011，还可以进一步选择性去除氧化物层1007，如图6所示。
尽管在以上利用图形转移技术来形成鳍状结构，但是本公开不限于此。例如，可以直接在半导体纳米线材料层1005上形成弯曲鳍状的光刻胶，并以光刻胶为掩模，选择性刻蚀半导体纳米线材料层1005、牺牲层1003和衬底1001，以形成弯曲鳍状结构。或者，也可以在硬掩膜层上直接形成弯曲鳍状的光刻胶，利用光刻胶将硬掩膜构图为弯曲鳍状，并利用弯曲鳍状的硬掩膜依次选择性刻蚀半导体纳米线材料层1005、牺牲层1003和衬底1001，以形成弯曲鳍状结构。
在此，示出了两个鳍状结构。但是，本公开不限于此，例如可以形成更多或更少的鳍状结构。另外，鳍状结构的布局可以根据器件需要不同地设计。
在形成鳍状结构之后，可以形成支撑部。例如，如图7所示，可以在形成有鳍状结构的衬底上，例如通过ALD，以大致共形的方式，淀积氧化物层1015和氮化物层1017。氧化物层1015的厚度可以为约1～10nm，氮化物层1017的厚度可以为约2～15nm。之后，如图8中的俯视图所示，可以在图7所示的结构上形成构图的光刻胶1019。该光刻胶1019被构图为覆盖鳍状结构沿其纵向延伸方向的两侧(图中上下两侧)的端部，并沿图中的水平方向延伸。这里需要指出的是，在图8的俯视图中，仅为方便起见，并未示出氮化物层1017随衬底上鳍状结构而起伏的形貌，以下俯视图中同样如此。
随后，如图9(a)、9(b)和9(c)(图9(a)是俯视图，图9(b)是沿图9(a)中AA′线的截面图，图9(c)是沿图9(a)中A1A1′线的截面图)所示，以光刻胶1019为掩模，例如通过RIE(相对于氧化物层1015)选择性去除氮化物层1017。这样，如图9(c)所示，氮化物层1017留在鳍状结构两侧(图9(a)中上下两侧)的端部，并延伸到衬底1001的表面上。这样，氮化物层1017将鳍状结构与衬底1001在物理上连接，并因此可以支撑鳍状结构(特别是在如下所述去除牺牲层1003之后)。之后，可以去除光刻胶1019。
在该实施例中，形成了氧化物层和氮化物层的叠层结构的支撑层，并将该支撑层构图为支撑部。但是，本公开不限于此。支撑层可以包括各种合适的电介质材料。在随后去除支撑部的实施例中，支撑层甚至还可以包括半导体材料或导电材料。
在此需要指出的是，仅为了图示方便起见，图9(c)所示的截面图与图9(a)所示的俯视图在位置上有偏移(特别是图9(c)中两个鳍状结构的位置)。以下相应截面图中同样如此。即，无论截面的截取位置如何，在截面图中均在相同位置示出了鳍状结构。这并不影响本领域技术人员理解本公开的实质。
之后，如图10(a)和10(b)(图10(a)对应于图9(b)中的截面图，图10(b)对应于图9(c)中的截面图)所示，可以通过例如RIE，(相对于Si材料的衬底1001和半导体纳米线材料层1005、SiGe材料的牺牲层1003以及氮化物层1017)，选择性去除氧化物层1015。如图10(a)所示，鳍状结构的中部被完全露出；此外，如图10(b)所示，在鳍状结构的两侧端部处，氧化物层1015被氮化物层1017覆盖，并可以得以保留。然后，如图11(a)和11(b)(分别对应于图10(a)和10(b)的截面图)所示，可以通过例如湿法腐蚀，(相对于Si材料的衬底1001和半导体纳米线材料层1005)选择性去除牺牲层1003。这样，在半导体纳米线材料层1005和衬底1001之间形成间隔1021。在此，半导体纳米线材料层1005构成了纳米线结构，且其截面大致呈方形(边长为约3～10nm)。
如图11(a)和11(b)所示，半导体纳米线1005通过间隔1021与衬底1001隔开，大致平行于衬底表面延伸，并经支撑部1015/1017而被衬底1001支撑。支撑部1015/1017包括在衬底1001的表面上延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分。在该示例中，竖直延伸部分可以包括沿衬底1011的突起的表面延伸的部分、沿牺牲层1003(已经去除)的表面延伸的部分以及沿半导体纳米线1005的竖直侧壁延伸的部分。这样，支撑部1015/1017将半导体纳米线1005物理连接到衬底1001，从而可以支撑半导体纳米线1005。支撑部1015/1017可以在半导体纳米线1005的相对两侧(图中左右两侧)的竖直侧壁上延伸，从而夹持半导体纳米线，以便更为稳定地支撑半导体纳米线1005。在半导体纳米线1005的纵向延伸方向上，半导体纳米线1005与支撑部1015/1017相连接部分的延伸范围小于半导体纳米线1005的纵向延伸长度。在此，所谓“纵向延伸方向”是指半导体纳米线1005的长度方向，与之后形成的沟道区的长度方向基本上一致，也即，从源区到漏区的方向或者反之亦然。这样，半导体纳米线1005相对于衬底1001，形成类似于悬梁的构造，该悬梁通过支撑部1015/1017锚定到衬底1001。
在以上示例中，支撑部除了氮化物层1017之外，还包括氧化物层1015，但是本公开不限于此。例如，在以上结合图7描述的操作中，可以不形成氧化物层1015，而直接形成氮化物层1017。这样，同样可以按以上结合图8-11(b)描述的方式进行后继操作。当然，支撑部也可以是其他电介质材料或叠层结构。
另外，用来构图支撑部的掩模1019(参见图8)不限于上述形状。一般地，在垂直于鳍状结构纵向延伸方向的方向上，掩模在鳍状结构上方可以延伸超出鳍状结构的范围。这样，掩模可以覆盖氮化物层1017在衬底1001(突起之外的)表面上延伸的部分，这部分随后可以保留(充当支撑部的底座)。另一方面，在鳍状结构的纵向延伸方向上，掩模在鳍状结构上方可以覆盖鳍状结构的纵向延伸长度的仅一部分。这样，可以形成类似悬梁-锚定结构的配置。
之后，可以遮蔽半导体纳米线的一部分(例如，如图8所示的下半部)，以在第一器件区域(例如，如图8所示的上半部区域)露出半导体纳米线。
具体地，如图12(a)和12(b)(分别对应于图11(a)和11(b)的截面图)所示，例如通过ALD，在图11(a)和11(b)所示的结构上形成遮蔽层。在此，遮蔽层可以包括以大致共形的方式淀积的氧化物层1023(厚度例如为约2～5nm)和氮化物层1025(厚度例如为约2～5nm)。这样，遮蔽层将之前在衬底上所形成的结构完全遮蔽。
然后，可以将该遮蔽层构图为遮蔽半导体纳米线的一部分而在第一器件区域露出半导体纳米线的第一部分。
例如，如图13(a)-13(e)(图13(a)是俯视图，图13(b)是沿图13(a)中AA′线的截面图，图13(c)是沿图13(a)中A1A1′线的截面图，图13(d)是沿图13(a)中A2A2′线的截面图，图13(e)是沿图13(a)中A3A3′线的截面图)所示，在遮蔽层上形成光刻胶1027，并通过光刻(曝光、显影等)将光刻胶1027构图为覆盖半导体纳米线的下半部(对应于第二器件区域)，并沿图中的水平方向延伸。
随后，如图14(a)-14(d)(分别对应于图13(b)-13(e)的截面图)所示，以光刻胶1027为掩模，例如通过RIE(相对于氧化物层1023)选择性去除氮化物层1025。之后，可以去除光刻胶1027。这样，如图14(a)和14(c)所示，在第一器件区域中，氮化物层1025被去除；而在第二器件区域中，如图14(b)和14(d)所示，氮化物层1025得以保留。然后，例如通过RIE(相对于氮化物)，选择性去除氧化物层1023。于是，如图15(a)-15(d)(分别对应于图14(a)-14(d)的截面图)所示，在第一器件区域中，遮蔽层(1023、1025)被去除；而在第二器件区域中，遮蔽层(1023、1025)得以保留。
于是，半导体纳米线在第一器件区域中露出，而在第二器件区域中被遮蔽。
然后，如图16(a)和16(b)(图16(a)是俯视图，图16(b)是沿图16(a)中AA′线的截面图)所示，在第一器件区域中，可以在半导体纳米线1005上生长第一半导体层1029。在此，第一半导体层1029可以包括高迁移率材料，例如Ge、SiGe或III-V族化合物半导体如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以为约5～15nm。在该示例中，第一半导体层1029可以适于形成例如n型器件。在化合物半导体如SiGe的情况下，其成分(例如，Ge原子百分比)可以渐变，使得例如从与半导体纳米线1005(在此，Si)的晶格常数相差较少变为与半导体纳米线1005的晶格常数相差较大，以便抑制位错或缺陷的生成。
这种生长可以是选择性生长，从而第一半导体层1029只在半导体材料的半导体纳米线1005(以及衬底1001)的表面上生长。可以控制第一半导体层1029的生长，使得其没有完全填满半导体纳米线1005与衬底1001之间的间隔1021。由于半导体纳米线1005的悬置构造，在生长过程中半导体纳米线1005和第一半导体层1029中的应力可以得以弛豫。
此外，如图16(a)所示，第一半导体层1029如Ge、SiGe或III-V族化合物半导体层的晶格常数通常大于硅的晶格常数，因此以硅的半导体纳米线1005为种子生长的第一半导体层1029的长度相对于半导体纳米线1005将增大。于是，如图中箭头所示，第一半导体层1029的中心相对于半导体纳米线1005原本的中心将向左侧偏移。这有助于在生长过程中释放应力。
于是，可以抑制或避免半导体纳米线1005或第一半导体层1029中产生缺陷，这有助于改善器件性能(例如，降低关态漏电流以及提升开态电流)。
在该示例中，半导体纳米线1005露出的表面均被第一半导体层1029覆盖。当然，衬底1001的表面上也可以生长有第一半导体层1029。
在该示例中，在第一器件区域中，沿半导体纳米线的纵向延伸方向，除了支撑部所占据的纵向延伸范围之外，在其余纵向延伸范围处，第一半导体层1029完全包封半导体纳米线1005的外周。这样，在与半导体纳米线1005的纵向延伸方向垂直的截面(即，图16(b)所示的截面)上，第一半导体层1029形成闭合图案(该示例中为矩形)。当然，该闭合图案由半导体纳米线1005在该截面处的图案所定，可以为其他形状例如多边形。由于如上所述半导体纳米线1005呈纳米线的形状，从而第一半导体层1029可以呈绕该纳米线外周的纳米线(或者更具体地，纳米管)的形状。
如此形状的第一半导体层1029随后可以充当第一器件的鳍。
之后，可以按照同样的方式对第二器件区域(如图16(a)所示的下半部区域)进行处理，以在第二器件区域形成第二器件的鳍。
具体地，可以遮蔽第一器件区域，并在第二器件区域露出半导体纳米线。
例如，如图17(a)-17(e)(图17(a)是俯视图，图17(b)是沿图17(a)中AA′线的截面图，图17(c)是沿图17(a)中A1A1′线的截面图，图17(d)是沿图17(a)中A2A2′线的截面图，图17(e)是沿图17(a)中A3A3′线的截面图)所示，例如通过ALD，在图16(a)和16(b)所示的结构上形成遮蔽层。在此，遮蔽层可以包括以大致共形的方式淀积的氧化物层1031(厚度例如为约2～5nm)和氮化物层1033(厚度例如为约2～5nm)。这样，遮蔽层将之前在衬底上所形成的结构完全遮蔽。
然后，可以将该遮蔽层构图为遮蔽第一器件区域而在第二器件区域露出半导体纳米线的第二部分。
如图17(a)-17(e)所示，在遮蔽层上形成光刻胶1035，并通过光刻(曝光、显影等)将光刻胶1035构图为覆盖半导体纳米线的上半部(对应于第一器件区域)，并沿图中的水平方向延伸。
在此需要指出的是，在图17(a)的俯视图中，仅为图示方便起见，未示出半导体纳米线1005以及第一半导体层1029上形成的遮蔽层(1023、1025、1031、1033)。
随后，如图18(a)-18(d)(分别对应于图17(b)-17(e)的截面图)所示，以光刻胶1035为掩模，例如通过RIE，依次选择性刻蚀氮化物层1033(相对于氧化物层1031)、氧化物层1031(相对于氮化物层1025)、氮化物层1025(相对于氧化物层1023)以及氧化物层1023(相对于氮化物层1017)。之后，可以去除光刻胶1035。这样，如图18(b)和18(d)所示，在第二器件区域中，遮蔽层(1031、1033)被去除；而在第一器件区域中，遮蔽层(1031、1033)得以保留。
于是，半导体纳米线在第二器件区域中露出，而在第一器件区域中被遮蔽。
然后，如图19(a)和19(b)(图19(a)是俯视图，图19(b)是沿图19(a)中A1A1′线的截面图)所示，在第二器件区域中，可以在半导体纳米线1005上生长第二半导体层1039。在此，第一半导体层1039可以包括高迁移率材料，例如Ge、SiGe或III-V族化合物半导体如InSb、InGaSb、InAs、GaAs、InGaAs、AlSb、InP、三族氮化物等，厚度可以为约5～15nm。在该示例中，第二半导体层1039可以适于形成例如p型器件。在化合物半导体如SiGe的情况下，其成分(例如，Ge原子百分比)可以渐变，使得例如从与半导体纳米线1005(在此，Si)的晶格常数相差较少变为与半导体纳米线1005的晶格常数相差较大，以便抑制位错或缺陷的生成。
这种生长可以是选择性生长，从而第二半导体层1039只在半导体材料的半导体纳米线1005(以及衬底1001)的表面上生长。可以控制第二半导体层1039的生长，使得其没有完全填满半导体纳米线1005与衬底1001之间的间隔1037。由于半导体纳米线1005的悬置构造，在生长过程中半导体纳米线1005和第二半导体层1039中的应力可以得以弛豫。
此外，如图19(a)所示，第二半导体层1039如Ge、SiGe或III-V族化合物半导体层的晶格常数通常大于硅的晶格常数，因此以硅的半导体纳米线1005为种子生长的第二半导体层1039的长度相对于半导体纳米线1005将增大。于是，如图中箭头所示，第二半导体层1039的中心相对于半导体纳米线1005原本的中心将向左侧偏移。这有助于在生长过程中释放应力。
于是，可以抑制或避免半导体纳米线1005或第二半导体层1039中产生缺陷，这有助于改善器件性能(例如，降低关态漏电流以及提升开态电流)。
在该示例中，半导体纳米线1005露出的表面均被第二半导体层1039覆盖。当然，衬底1001的表面上也可以生长有第二半导体层1039。
在该示例中，在第二器件区域中，沿半导体纳米线的纵向延伸方向，除了支撑部所占据的纵向延伸范围之外，在其余纵向延伸范围处，第二半导体层1039完全包封半导体纳米线1005的外周。这样，在与半导体纳米线1005的纵向延伸方向垂直的截面(即，图19(b)所示的截面)上，第二半导体层1039形成闭合图案(该示例中为矩形)。当然，该闭合图案由半导体纳米线1005在该截面处的图案所定，可以为其他形状例如多边形。由于如上所述半导体纳米线1005呈纳米线的形状，从而第二半导体层1039可以呈绕该纳米线外周的纳米线(或者更具体地，纳米管)的形状。
如此形状的第二半导体层1029随后可以充当第二器件的鳍。
之后，可以通过选择性刻蚀如RIE，去除第一器件区域中的遮蔽层(1031、1033)。在去除过程中，为了保护半导体层(特别是当前暴露在外的第二半导体层1039)，可以在第二器件区域中形成光刻胶以覆盖第二半导体层。在去除遮蔽层之后，可以去除这种光刻胶。
在通过上述处理形成鳍1029和1039之后，可以形成与鳍相交的栅堆叠，并形成最终的半导体器件(例如，FinFET)。
为了隔离栅堆叠和衬底，如图20(a)和20(b)(分别对应于图18(a)和18(b)的截面图)在衬底1001上(在该示例中，在衬底1001上形成的第一半导体层1029、第二半导体层1039上)首先形成隔离层1041。这种隔离层例如可以通过在衬底上淀积电介质材料如氧化物，且然后进行回蚀来形成。在回蚀过程中，控制回蚀深度，使得得到的隔离层1041能够露出第一半导体层1029、第二半导体层1039。在此，隔离层1041的顶面可以低于第一半导体层1029、第二半导体层1039的底面。
随后，可以在隔离层1025上形成与鳍相交的栅堆叠。例如，这可以如下进行。
具体地，可以在隔离层1041上依次形成牺牲栅介质层1043和牺牲栅导体层1045。例如，牺牲栅介质层1043可以包括厚度为约0.3～2nm的氧化物(例如，SiO2或GeO2)，牺牲栅导体层1045可以包括多晶硅。可以对牺牲栅导体层1045进行平坦化处理如化学机械抛光(CMP)。
由于第一半导体层1029、第二半导体层1039的悬置状态，牺牲栅介质层1043可以形成为至少部分环绕第一半导体层1029、第二半导体层1039的外周。而且，在隔离层1041的表面上，也可以形成有栅介质层的材料。
接着，如图21(a)-21(c)(图21(a)是俯视图，图21(b)是沿图21(a)中AA′线的截面图，图21(c)是沿图21(a)中A1A1′线的截面图)所示，可以通过例如光刻，将牺牲栅介质层1043和牺牲栅导体层1045构图为牺牲栅堆叠。在此，示出了与第一半导体层1029相交的牺牲栅堆叠以及与第二半导体层1039相交的牺牲栅堆叠。在该示例中，有两个牺牲栅堆叠与同一鳍状结构相交。但是，本公开不限于此。例如，可以有更多栅堆叠与同一鳍状结构相交。牺牲栅堆叠的布局可以根据器件设计而定。
图21(a)-21(c)示出了牺牲栅导体层1045已被构图，而牺牲栅介质层1043尚未被构图的情况。可以构图的牺牲栅导体层1045为掩模，对牺牲栅介质层1043进行构图。
在CMOS的情况下，可以将n型器件和p型器件彼此隔离。例如，如图22的俯视图所示，可以通过例如光刻，在第一器件区域和第二器件区域之间的位置(图中的中部)，将半导体纳米线1005(以及之上形成的第一半导体层1029和第二半导体层1039)切断。切口可以被随后形成的电介质层(例如，层间电介质层1049)填充。
接着，如图23(a)-23(c)(图23(a)是俯视图，图23(b)是沿图23(a)中AA′线的截面图，图23(c)是沿图23(a)中A1A1′线的截面图)所示，可以完成器件制造。
具体地，在形成牺牲栅堆叠之后，例如可以牺牲栅堆叠为掩模，进行晕圈(halo)注入和延伸区(extension)注入。接下来，可以在牺牲栅堆叠的侧壁上形成栅侧墙1047(例如，氮化物)。然后，可以牺牲栅堆叠及栅侧墙为掩模，进行源/漏(S/D)注入。随后，可以通过退火，激活注入的离子，以在牺牲栅堆叠两侧(图23(a)的俯视图中上下两侧)在第一半导体层1029、第二半导体层1039中形成源/漏区。在CMOS的情况下，可以分别对第一半导体层1029和第二半导体层1039进行不同的注入(例如，对第一半导体层1029进行n型注入，对第二半导体层1039进行p型注入)。在对其中一个半导体层进行注入时，可以遮蔽另一半导体层(例如，通过光刻胶)。
之后，可以形成层间电介质层1049(例如，氧化物)。可以对层间电介质层1049进行平坦化处理如CMP，CMP可以停止于栅侧墙1047，从而露出牺牲栅导体层1045。可以通过选择性刻蚀，去除牺牲栅导体层1045和牺牲栅介质层1043。接着，在由于牺牲栅导体层1045和牺牲栅介质层1043而在栅侧墙1047内侧留下的栅槽内，可以填充栅介质层(例如，高K栅介质)和栅导体层(例如，金属栅导体)，以形成最终的栅堆叠。在此，对于第一器件，栅介质层1051和栅导体层1053可以包括适于n型器件的材料；对于第二器件，栅介质层1055和栅导体层1057可以包括适于p型器件的材料。在高K栅介质/金属栅导体的情况下，在栅介质层和栅导体层之间还可以形成功函数调节层(未示出)。
本领域技术人员知道多种方式来以鳍为基础制作器件，在此对于形成鳍之后的工艺不再赘述。
各栅堆叠与相应的鳍(1029、1039)构成相应的器件如n型或p型FinFET。根据器件设计，这些器件可以相连接(例如，通过金属互连)或者相隔离。如图所示，半导体器件可以包括与衬底1001相隔开的半导体纳米线1005，半导体纳米线1005经支撑部1015/1017而物理连接到衬底1001(参见图12(b))。绕半导体纳米线1005的外周，形成有第一半导体层1029或第二半导体层1039，充当该器件的鳍。此外，该器件还包括隔离层1041以及在隔离层1041上形成的与鳍(1029、1039)相交的栅堆叠(1051、1053或1055、1057)。栅堆叠可以至少部分环绕相应的鳍(1029、1039)。
在该实施例中，在最终的器件结构中，保留了支撑部。但是，本公开不限于此。支撑部也可以被选择性(至少部分)去除(例如，在形成栅堆叠之后)，其去除而导致的空间随后例如可以被其他电介质层填充。
在以上实施例中，在半导体纳米线的两侧端部形成了支撑部，并可以将弯曲鳍状结构的两端固定，这对于弯曲的鳍状结构特别有利。但是本公开不限于此，在两侧端部之外或者代替两侧端部，也可以在半导体纳米线的其他部位(例如，中部)处形成支撑部。
尽管在以上实施例中，p型器件和n型器件均形成为具有弯曲纳米线构造，但是本公开不限于此。例如，p型器件和n型器件之一可以具有弯曲纳米线构造，而另一方可以具有其他构造(例如，直线纳米线构造，通过将鳍状结构形成为直线形来获得)。
此外，在以上实施例中，将绕同一鳍状结构形成的同一纳米线的不同部分分别用于p型器件和n型器件，但是本公开不限于此。例如，基于同一纳米线可以形成一种类型如p型的器件，而基于另一纳米线可以形成另一类型如n型的器件。当然，基于同一纳米线形成的器件数目不限于2，可以更少或者更多。
在以上实施例中，形成了大致“C”形的弯曲鳍状结构，但是本公开不限于此，可以形成各种弯曲形状，例如弧形、弓形、多项式曲线等或其组合。例如，如图24所示，在以上结合图1(a)描述的操作中，可以将光刻胶PR构图为大致“S”形，而不是大致“C”形。其他操作可以如上所述进行。这样，可以在以上结合图16(a)和16(b)描述的操作中，在“S”形的半导体纳米线的第一部分(图中上半部)上生长第一半导体层1029，并可以在以上结合图19(a)和19(b)描述的操作中，在“S”形的半导体纳米线的第二部分(图中下半部)上生长第二半导体层1039，如图25所示。如上所述，第一半导体层1029、第二半导体层1039的长度同样可以相对于半导体纳米线1005变大。这样，如图25中的箭头所述，第一半导体层1029、第二半导体层1039的中心相对于半导体纳米线1005原本的中心将偏移。这有助于在生长过程中释放应力。更具体地，中心可以向弯曲形状的凸出一侧偏移(“S”形上半部向左侧偏移，而“S”形下半部向右侧偏移)。之后，可以按上述方式，形成与“S”形鳍相交的栅堆叠。
根据本公开实施例的CMOS器件可以应用于各种电子设备。例如，通过集成多个这样的CMOS器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、平板电脑(PC)、个人数字助手(PDA)等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (28)

1.一种互补金属氧化物半导体(CMOS)器件，包括：
衬底；以及
在衬底上形成的p型器件和n型器件，
其中，p型器件和n型器件之一包括：
与衬底相隔开的第一半导体纳米线，其中第一半导体纳米线沿弯曲的纵向延伸方向延伸；
至少部分环绕第一半导体纳米线的外周形成的第一半导体层；
在衬底上形成的隔离层，隔离层露出第一半导体层；以及
在隔离层上形成的与第一半导体层相交的第一栅堆叠。
2.根据权利要求1所述的CMOS器件，其中，p型器件和n型器件中另外一个包括：
与衬底相隔开的第二半导体纳米线，其中第二半导体纳米线沿弯曲的纵向延伸方向延伸；
至少部分环绕第二半导体纳米线的外周形成的第二半导体层，其中隔离层露出第二半导体层；以及
在隔离层上形成的与第二半导体层相交的第二栅堆叠。
3.根据权利要求2所述的CMOS器件，其中，
第一半导体层和第二半导体层包括不同的材料，和/或
第一栅堆叠和第二栅堆叠包括不同的配置。
4.根据权利要求2所述的CMOS器件，其中，第一半导体纳米线和第二半导体纳米线的纵向延伸方向大致沿同一曲线延伸。
5.根据权利要求4所述的CMOS器件，其中，
第一半导体纳米线构成C形曲线的一部分，而第二半导体纳米线构成C形曲线的另一部分；或者
第一半导体纳米线构成S形曲线的一部分，而第二半导体纳米线构成S形曲线的另一部分。
6.根据权利要求2所述的CMOS器件，其中，第一半导体层位于第一半导体纳米线与第一栅堆叠之间，第二半导体层位于第二半导体纳米线与第二栅堆叠之间。
7.根据权利要求4所述的CMOS器件，其中，第一半导体纳米线与第二半导体纳米线通过电介质层相隔离，且第一半导体层与第二半导体层通过该电介质层相隔离。
8.根据权利要求2所述的CMOS器件，还包括：支撑部，第一半导体纳米线和/或第二半导体纳米线经支撑部而在物理上连接到衬底。
9.根据权利要求8所述的CMOS器件，其中，在半导体纳米线的纵向延伸方向上，半导体纳米线与支撑部相连接的部分的延伸范围小于半导体纳米线的纵向延伸长度。
10.根据权利要求8所述的CMOS器件，其中，支撑部包括沿衬底表面延伸的横向延伸部分以及沿大致垂直于衬底表面的方向延伸的竖直延伸部分，其中竖直延伸部分延伸至半导体纳米线大致垂直于衬底表面的竖直侧壁上。
11.根据权利要求10所述的CMOS器件，其中，支撑部的竖直延伸部分在半导体纳米线的相对两侧的竖直侧壁上延伸，从而夹持半导体纳米线。
12.根据权利要求10所述的CMOS器件，其中，
在衬底上与半导体纳米线相对应的位置处，衬底具有突起，
支撑部的竖直延伸部分中的一部分沿着突起的表面延伸，而另一部分沿着半导体纳米线的竖直侧壁延伸。
13.根据权利要求8所述的CMOS器件，其中，支撑部分别设于第一半导体纳米线和第二半导体纳米线各自沿其纵向延伸方向的端部。
14.根据权利要求2所述的CMOS器件，其中，第一和第二半导体纳米线包括Si，第一半导体层、第二半导体层包括Ge、SiGe或III-V族化合物半导体。
15.一种制造互补金属氧化物半导体(CMOS)器件的方法，包括：
在衬底上形成p型器件和n型器件，
其中，形成p型器件和n型器件之一包括：
在衬底上形成沿弯曲的纵向延伸方向延伸的第一鳍状结构；
在形成有第一鳍状结构的衬底上形成第一支撑层，并将该第一支撑层构图为从衬底表面延伸至第一鳍状结构的表面并因此将第一鳍状结构与衬底在物理上连接的第一支撑部；
去除第一鳍状结构靠近衬底的一部分，以形成与衬底分离的第一半导体纳米线；
以第一半导体纳米线为种子层，生长第一半导体层；
形成隔离层，其中隔离层露出第一半导体层；以及
在隔离层上形成与第一半导体层相交的第一栅堆叠。
16.根据权利要求15所述的方法，其中，形成p型器件和n型器件中另一个包括：
在衬底上形成沿弯曲的纵向延伸方向延伸的第二鳍状结构；
在形成有第二鳍状结构的衬底上形成第二支撑层，并将该第二支撑层构图为从衬底表面延伸至第二鳍状结构的表面并因此将第二鳍状结构与衬底在物理上连接的第二支撑部；
去除第二鳍状结构靠近衬底的一部分，以形成与衬底分离的第二半导体纳米线；
以第二半导体纳米线为种子层，生长第二半导体层，其中隔离层露出第二半导体层；以及
在隔离层上形成与第二半导体层相交的第二栅堆叠。
17.根据权利要求16所述的方法，其中，第一鳍状结构和第二鳍状结构是一体形成的。
18.根据权利要求17所述的方法，其中，第一鳍状结构和第二鳍状结构一体形成为C形或S形。
19.根据权利要求17所述的方法，其中，第一支撑层和第二支撑层是相同的层，且将该支撑层构图为使得第一支撑部和第二支撑部分别位于一体形成的第一鳍状结构和第二鳍状结构的组合沿其纵向延伸方向的两侧端部。
20.根据权利要求17所述的方法，其中，形成第一半导体纳米线和第二半导体纳米线包括：去除一体形成的第一鳍状结构和第二鳍状结构的组合靠近衬底的一部分，从而同时形成第一半导体纳米线和第二半导体纳米线。
21.根据权利要求20所述的方法，其中，
生长第一半导体层包括：遮蔽第二半导体纳米线或第二半导体层，以第一半导体纳米线为种子层进行生长；
生长第二半导体层包括：遮蔽第一半导体纳米线或第一半导体层，以第二半导体纳米线为种子层进行生长。
22.根据权利要求20所述的方法，其中，一体形成的第一鳍状结构和第二鳍状结构的组合包括在衬底上依次形成的牺牲层和半导体纳米线材料层的叠层。
23.根据权利要求22所述的方法，其中，去除一体形成的第一鳍状结构和第二鳍状结构的组合靠近衬底的一部分包括：选择性去除牺牲层。
24.根据权利要求16所述的方法，其中，通过选择性生长，来生长第一半导体层和第二半导体层。
25.根据权利要求17所述的方法，还包括：
在p型器件与n型器件之间的位置处，切断半导体纳米线以及之上形成的第一半导体层及第二半导体层。
26.根据权利要求17所述的方法，还包括：
在p型器件与n型器件之间支撑层的位置，切断半导体纳米线以及之上形成的第一半导体层及第二半导体层。
27.一种电子设备，包括由如权利要求1～14中任一项所述的CMOS器件形成的集成电路。
28.根据权利要求27所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
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