CN110061008A - 3d nand闪存及其制备方法 - Google Patents
3d nand闪存及其制备方法 Download PDFInfo
- Publication number
- CN110061008A CN110061008A CN201910248967.4A CN201910248967A CN110061008A CN 110061008 A CN110061008 A CN 110061008A CN 201910248967 A CN201910248967 A CN 201910248967A CN 110061008 A CN110061008 A CN 110061008A
- Authority
- CN
- China
- Prior art keywords
- layer
- channel
- flash memory
- electric leakage
- grid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 77
- 238000002360 preparation method Methods 0.000 title claims abstract description 39
- 230000005764 inhibitory process Effects 0.000 claims abstract description 107
- 238000010276 construction Methods 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 74
- 239000004065 semiconductor Substances 0.000 claims abstract description 61
- 230000006870 function Effects 0.000 claims abstract description 49
- 230000004888 barrier function Effects 0.000 claims description 55
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 claims description 45
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 35
- 239000011248 coating agent Substances 0.000 claims description 33
- 238000000576 coating method Methods 0.000 claims description 33
- 230000003647 oxidation Effects 0.000 claims description 29
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- 238000009825 accumulation Methods 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 150000004767 nitrides Chemical class 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 229910052757 nitrogen Inorganic materials 0.000 claims description 22
- 229910052735 hafnium Inorganic materials 0.000 claims description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 238000002955 isolation Methods 0.000 claims description 20
- 230000008569 process Effects 0.000 claims description 17
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 14
- 238000011049 filling Methods 0.000 claims description 12
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 12
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 12
- 239000001301 oxygen Substances 0.000 claims description 12
- 229910052760 oxygen Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- 230000001629 suppression Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 7
- 230000001808 coupling effect Effects 0.000 abstract description 5
- 239000000463 material Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 26
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 238000005137 deposition process Methods 0.000 description 10
- 238000000151 deposition Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 7
- -1 hafnium nitride Chemical class 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- 239000012212 insulator Substances 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
本发明提供一种3D NAND闪存及其制备方法，3D NAND闪存包括：半导体衬底；叠层结构，位于半导体衬底上，叠层结构包括交替叠置的栅间介质层及栅极层，栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；沟道通孔，位于叠层结构内；功能侧壁，位于沟道通孔的侧壁表面；沟道层，位于沟道通孔内，且位于功能侧壁的表面。本发明3D NAND闪存中的栅间介质层为至少包括交替叠置的第一漏电抑制层及第二漏电抑制层，可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。
Description
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种3D NAND闪存及其制备方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速，闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
现有的3D NAND闪存的堆叠结构由多层栅极层(即栅极字线层)及栅间介质层交替叠置而成。随着工艺的发展，为了满足高密度的要求，3D NAND闪存除了单元尺寸(即在XY平面的尺寸)随之对应缩小之外，栅极层的数量(即在垂直于所述XY平面的Z方向上的数量)也需随之显著增加。同时，由于刻蚀工艺的限制，3D NAND闪存中的垂直结构的总厚度(即垂直结构在所述Z方向上的尺寸)需要减小，这就要求栅极层的厚度以及栅间介质层的厚度相应减小；然而，由于现有的3D NAND闪存中的栅间介质层一般均为单一材料层，譬如氧化硅(SiO2)层，栅间介质层的厚度较薄很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种3D NAND闪存及其制备方法，用于解决现有技术中3D NAND闪存随着栅间介质层厚度的减小很容易造成相邻栅极层之间的漏电，甚至造成相邻栅极层之间的栅间介质层被击穿的问题。
为实现上述目的及其他相关目的，本发明提供一种3D NAND闪存，所述3D NAND闪存包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；
沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
可选地，所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
存储层，位于所述阻挡层的表面；及
隧穿层，位于所述存储层的表面。
可选地，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
可选地，所述3D NAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
源极区域，位于所述半导体衬底内，且位于所述栅极间隙的底部；
共源线，位于所述栅极间隙内，且与所述源极区域相连接；
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间；
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
可选地，所述3D NAND闪存还包括黏附层，所述黏附层位于所述栅极层与所述栅间介质层之间及所述栅极层与所述功能侧壁之间。
可选地，所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
可选地，所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
可选地，所述栅间介质层还包括绝缘介质层，所述绝缘介质层位于所述第一漏电抑制层与所述第二漏电抑制层交替叠置的叠层结构内。
本发明还提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及绝缘介质层；
于所述叠层结构内形成沟道通孔；
于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；及
于所述牺牲间隙内形成栅极层。
可选地，所述沟道通孔的侧壁包括竖直侧壁。
可选地，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成存储层；及
于所述存储层的表面形成隧穿层。
可选地，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
可选地，所述沟道通孔贯穿所述叠层结构，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内。
可选地，于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
可选地，于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成栅间介质层之后且于所述牺牲间隙内形成栅极层之前，还包括于所述牺牲间隙的侧壁形成黏附层的步骤。
可选地，于所述牺牲间隙内形成栅极层之后还包括如下步骤：
于所述栅极间隙底部的所述半导体衬底内形成源极区域；及
于所述栅极间隙内形成共源线，所述共源线与所述源极区域相接触。
可选地，形成所述栅间介质层的同时于所述栅极间隙的底部形成底部氧化物层，于所述栅极间隙底部的所述半导体衬底内形成所述源极区域之后且于所述栅极间隙内形成所述共源线之前，还包括去除所述底部氧化物层的步骤。
可选地，于所述栅极间隙内形成所述共源线之前，还包括于所述栅极间隙的侧壁形成绝缘隔离层的步骤。
可选地，所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
可选地，所述绝缘介质层包括氮化硅层，且所述第一漏电抑制层包括氧化硅层，所述第二漏电抑制层包括氮氧化硅层；或所述绝缘介质层包括氮化铪层，且所述第一漏电抑制层包括氧化铪层，所述第二漏电抑制层包括氮氧化铪层。
可选地，于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成所述栅间介质层包括如下步骤：
采用湿氧氧化工艺或干氧氧化工艺对所述绝缘介质层进行氧化处理，以将所述绝缘介质层氧化而形成所述栅间介质层。
可选地，所述栅间介质层还包括残留的所述绝缘介质层，残留的所述绝缘介质层位于的所述第一漏电抑制层及所述第二漏电抑制层交替叠置的叠层结构内。
如上所述，本发明的3D NAND闪存及其制备方法，具有以下有益效果：
本发明3D NAND闪存中的栅间介质层为至少包括交替叠置的第一漏电抑制层及第二漏电抑制层，可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。
附图说明
图1显示为本发明实施例一中提供的3D NAND闪存的制备方法的流程图。
图2显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤1)所得结构的截面结构示意图。
图3显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤2)所得结构的截面结构示意图。
图4至图9显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤3)所得结构的示意图；其中，图4及图5为于沟道通孔的侧壁表面形成功能侧壁后所得结构的截面结构示意图，图6显示为功能侧壁阻挡层的局部放大结构图，图7显示为功能侧壁存储层的局部放大结构图，图8显示为功能侧壁隧穿层的局部放大结构图，图9为于功能侧壁表面形成沟道层后所得结构的截面结构示意图。
图10显示为本发明实施例一中提供的3D NAND闪存的制备方法中于沟道通孔内形成填充绝缘层后所得结构的截面结构示意图。
图11显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤4)所得结构的截面结构示意图。
图12显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤5)所得结构的截面结构示意图。
图13至图16显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤6)所得结构的示意图；其中，图13及图15为不同示例中步骤6)所得结构的截面结构示意图，图14为图13中的栅间介质层的结构示意图，图16为图15中的栅间介质层的结构示意图。
图17及图18显示为本发明实施例一中提供的3D NAND闪存的制备方法中于牺牲间隙的侧壁形成黏附层后所得结构的截面结构示意图。
图19及图20显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤7)所得结构的截面结构示意图。
图21及图22显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤8)所得结构的截面结构示意图。
图23及图24显示为本发明实施例一中提供的3D NAND闪存的制备方法中去除底部氧化物层后所得结构的截面结构示意图。
图25及图26显示为本发明实施例一中提供的3D NAND闪存的制备方法中于栅极间隙的侧壁形成绝缘隔离层后所得结构的截面结构示意图。
图27至图30显示为本发明实施例一中提供的3D NAND闪存的制备方法中步骤9)所得结构的截面结构示意图；同时，图27及图28亦为实施例二中提供的3D NAND闪存的截面结构示意图；图29为图27中的栅间介质层的结构示意图，图30为图28中的栅间介质层的结构示意图。
图31显示为本发明实施例二中提供的3D闪存中功能侧壁阻挡层的局部放大结构图。
图32显示为本发明实施例二中提供的3D闪存中功能侧壁存储层的局部放大结构图。
图33显示为本发明实施例二中提供的3D闪存中功能侧壁隧穿层的局部放大结构图。
元件标号说明
10 半导体衬底
11、31 叠层结构
111 牺牲层
112 绝缘介质层
12 沟道通孔
13 功能侧壁
131 阻挡层
131a 高k介质层
131b 阻挡叠层结构
131c、133a 氧化物层
131d、132b、133c 氮氧化物层
132 存储层
132a 氮化物层
133 隧穿层
133b 氮氧化物叠层结构
14 沟道层
15 栅极间隙
16 牺牲间隙
17 栅间介质层
171 第一漏电抑制层
172 第二漏电抑制层
18 栅极层
19 填充绝缘层
20 源极区域
21 共源线
22 底部氧化物层
23 绝缘隔离层
24 黏附层
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种3D NAND闪存的制备方法，所述3D NAND闪存的制备方法包括步骤：
1)提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及绝缘介质层；
2)于所述叠层结构内形成沟道通孔；
3)于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；
4)于所述叠层结构内形成栅极间隙；
5)基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
6)于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；及
7)于所述牺牲间隙内形成栅极层。
在步骤1)中，请参阅图1中的S1步骤及图2，提供半导体衬底10，所述半导体衬底10上形成有叠层结构11，所述叠层结构11包括交替叠置的牺牲层111及绝缘介质层112。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底10为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述绝缘介质层112的材料可以包括氮化硅或氮化铪等等。
作为示例，所述牺牲层111可以为任意一种相较于所述绝缘介质层112具有较高刻蚀选择比的材料，譬如，所述牺牲层111的材料可以包括多晶硅、碳或有机薄膜等等。
作为示例，所述叠层结构11可以包括由下至上依次交替叠置的所述绝缘介质层112及所述牺牲层111，即所述叠层结构11的底层及顶层均为所述绝缘介质层112，位于顶层的所述绝缘介质层112的上表面即为所述叠层结构11的上表面。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述叠层结构11内形成沟道通孔12。
作为示例，于所述叠层结构11内形成所述沟道通孔12可以包括如下步骤：
2-1)于所述叠层结构的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述沟道通孔12的形状及位置的开口图形；
2-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述沟道通孔12，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
2-3)去除所述图形化掩膜层。
作为示例，所述沟道通孔12的侧壁可以为竖直侧壁。
作为示例，所述沟道通孔12沿所述叠层结构11的厚度方向贯穿所述叠层结构11。
作为示例，所述沟道通孔12的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
在步骤3)中，请参阅图1中的S3步骤及图4至图9，于所述沟道通孔12的侧壁表面形成功能侧壁13，并于所述功能侧壁13的表面及所述沟道通孔12的底部形成沟道层14。
作为示例，于所述沟道通孔12的侧壁表面形成所述功能侧壁13可以包括如下步骤：
3-1)于所述沟道通孔12的侧壁表面形成阻挡层131；
3-2)于所述阻挡层131的表面形成存储层132；及
3-3)于所述存储层132的表面形成隧穿层133。
作为示例，步骤3-1)中，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(AtomicLayer Deposition，ALD)工艺于所述沟道通孔12的侧壁表面形成所述阻挡层131；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12的侧壁表面形成所述阻挡层131。
需要说明的是，所述功能侧壁13可以同时形成于所述沟道通孔12的侧壁表面及所述沟道通孔12的底部，如图4所示；此时，形成所述功能侧壁13之后还包括去除位于所述沟道通孔12底部的所述功能侧壁13的步骤，去除位于所述所述沟道通孔12底部的所述功能侧壁13之后所得的结构如图5所示。
作为示例，请参阅图6，所述阻挡层131可以包括高k(介电常数)介质层131a及阻挡叠层结构131b；所述高k介质层131a位于所述沟道通孔12的表面，所述阻挡叠层结构131b位于所述高k介质层131a的表面；所述阻挡叠层结构131b包括沿所述阻挡叠层结构131b厚度方向交替叠置的氧化物层131c及氮氧化物层131d。所述阻挡叠层结构131b中，所述氧化物层131c及所述氮氧化物层131d交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层131c及所述氮氧化物层131d交替叠置的顺序可以根据实际需要进行设定，图6中仅以所述阻挡层131自所述高k介质层131a向外包括依次交替叠置的所述氧化物层131c及所述氮氧化物层131d作为示例，图6中仅示意出两层所述氧化物层131c及一层所述氮氧化物层131d，在实际示例中并不以此为限。
作为示例，所述高k介质层131a的材料可以包括氧化铝或氧化铪等等，所述氧化层131c的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层131d的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，步骤3-2)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述阻挡层131的表面形成所述存储层132；优选地，本实施例中，采用原子层沉积工艺于所述阻挡层131的表面形成所述存储层132。
作为示例，请参阅图7，所述存储层132包括沿厚度方向交替叠置的氮化物层132a及氮氧化物层132b；所述氮化物层132a及所述氮氧化物层132b交替叠置的顺序可以根据实际需要进行设定，所述氮化物层132a及所述氮氧化物层132b交替叠置的周期数可以根据实际需要进行设定，图7中仅以所述存储层132自所述阻挡层131向外包括依次交替的所述氮化物层132a及所述氮氧化物层132b作为示例，且图7中仅示意出三层所述氮化物层132a及两层所述氮氧化物层132b，在实际示例中并不以此为限。
作为示例，所述氮化物层132a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层132b的材料可以包括氮氧化硅或氮氧化铪等等。
在步骤3-3)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述存储层132的表面形成所述隧穿层133；优选地，本实施例中，采用原子层沉积工艺于所述存储层132的表面形成所述隧穿层133。
作为示例，请参阅图8，所述隧穿层133可以包括沿厚度方向间隔排布的氧化物层133a及位于所述氧化物层133a之间的氮氧化物叠层结构133b，所述氮氧化物叠层结构133b包括多层沿所述隧穿层133厚度方向叠置的氮氧化物层133c。
作为示例，所述氮化物层133a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层133c的材料可以包括氮氧化硅或氮氧化铪等等。
需要说明的是，所述氮氧化物叠层结构133b中所述氮氧化物层133c的层数可以根据实际需要进行设定，此处不做限定。
需要进一步说明的是，所述氮氧化物叠层结构133b中各层所述氮氧化物层133c不尽相同，各层所述氮氧化物层133c中的各元素的原子比不尽相同，譬如，以所述氮氧化物层133c的材料为氮氧化硅作为示例，各所述氮氧化物层133c中的氮、氧及硅三者的原子比不尽相同。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述功能侧壁13的表面及所述沟道通孔12的底部形成所述沟道层14；优选地，本实施例中，采用原子层沉积工艺于所述功能侧壁13的表面及所述沟道通孔12的底部形成所述沟道层14，形成所述沟道层14后所得结构如图9所示。
作为示例，所述沟道层14的材料可以包括多晶硅。当然，在其他示例中，所述沟道层14的材料还可以为其他的半导体材料。
作为示例，所述功能侧壁13与所述沟道层14的厚度之和可以小于所述沟道通孔12的宽度的一半，如图4及图5所示，此时，形成所述沟道层14后所述沟道通孔12内还保留有填充绝缘层的预留空间；在其他示例中，所述沟道层14还可以填满所述沟道通孔12。
作为示例，如图10所示，于所述功能侧壁13的表面形成所述沟道层14之后还包括于所述沟道通孔12内形成填充绝缘层19的步骤。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层19；优选地，本实施例中，采用原子层沉积工艺于所述沟道通孔12内形成所述填充绝缘层19。
作为示例，所述填充绝缘层19的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层19可以填满所述沟道通孔12。
在步骤4)中，请参阅图1中的S4步骤及图11，于所述叠层结构11内形成栅极间隙(Gate Line Slit，GLS)15。
作为示例，于所述叠层结构11内形成栅极间隙15可以包括如下步骤：
4-1)于所述叠层结构11的上表面形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有定义出所述栅极间隙15的形状及位置的开口图形；
4-2)基于所述图形化掩膜层刻蚀所述叠层结构11以形成所述栅极间隙15，具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述叠层结构11，优选地，本实施例中，采用干法刻蚀工艺刻蚀所述叠层结构11；
4-3)去除所述图形化掩膜层。
作为示例，所述栅极间隙15的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙15可以贯穿所述叠层结构11直至所述半导体衬底10的上表面；当然，所述栅极间隙15还可以贯穿所述叠层结构11并延伸至所述半导体衬底10内，如图11所示。
在步骤5)中，请参阅图1中的S5步骤及图12，基于所述栅极间隙15去除所述牺牲层111，以形成牺牲间隙16。
作为示例，可以采用湿法刻蚀工艺去除所述牺牲层111，具体地，可以采用对所述牺牲层111具有较高刻蚀去除速率，且对所述绝缘介质层112几乎不能去除的湿法腐蚀液进行湿法腐蚀以去除所述牺牲层111；具体地，将所述湿法腐蚀液置于所述栅极间隙15内，所述湿法腐蚀液横向腐蚀所述牺牲层111以将所述牺牲层111去除。
作为示例，所述牺牲层111被去除后，于相邻所述绝缘介质层112之间形成所述牺牲间隙16，所述牺牲间隙16对应于未去除之前的所述牺牲层111。
在步骤6)中，请参阅图1中的S6步骤及图13至图16，于相邻所述牺牲间隙16之间及所述牺牲间隙16与所述半导体衬底10之间形成栅间介质层17，所述栅间介质层17包括交替叠置的第一漏电抑制层171及第二漏电抑制层172。
作为示例，所述第一漏电抑制层171可以包括氧化物层，所述第二漏电抑制层172可以包括氮氧化物层。具体地，所述第一漏电抑制层171可以包括氧化硅层或氧化铪层，所述第二漏电抑制层172可以包括氮氧化硅层或氮氧化铪层。
作为示例，可以采用湿氧氧化工艺或干氧氧化工艺对所述绝缘介质层112进行氧化处理，以将所述绝缘介质层112氧化成所述栅间介质层17；具体地，在氧化工艺过程中，可以通过调节工艺参数(譬如，反应气体、反应压力及反应温度等等)使得所述绝缘介质层112被氧化而形成交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172。在一示例中，可以为所述绝缘介质层112被完全反应而全部形成所述第一漏电抑制层171及所述第二漏电抑制层172，如图13及图14所示；在另一示例中，也可以为部分所述绝缘介质层112发生反应而形成所述第一漏电抑制层171及所述第二漏电抑制层172，此时，所述第一漏电抑制层171及所述第二漏电抑制层172交替叠置的叠层结构内还残留有部分所述绝缘介质层112，如图15及图16所示。
需要说明的是，所述绝缘介质层112反应转化为所述第一漏电抑制层171及所述第二漏电抑制层172的过程中，由于反应过程是由所述绝缘介质层112表面向所述绝缘介质层112内部逐步进行，所述栅极间隙15的侧壁会同时形成沿所述栅极间隙15的宽度方向交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，如图15所示。
作为示例，形成所述栅间介质层17的同时于所述栅极间隙15的底部形成底部氧化物层22，如图13及图15所示，底部氧化物层22因半导体衬底10暴露于栅极间隙15的表面氧化而成。
作为示例，如图17及图18所示，步骤6)之后还包括于所述牺牲间隙16的侧壁形成黏附层24的步骤。具体地，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙16的侧壁形成所述黏附层24，优选地，本实施例中，采用原子层沉积工艺于所述牺牲间隙16的侧壁形成所述黏附层24。通过在所述牺牲间隙16的侧壁形成所述黏附层24，可以增加后续形成的所述栅极层18与所述栅间介质层17及所述功能侧壁13的粘附力，更利于后续所述栅极层18的形成。其中，图17为所述绝缘介质层112被完全反应而全部形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意，图18为部分所述绝缘介质层112发生反应而形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意图。
作为示例，所述黏附层24可以包括钛层及氮化钛层(Ti/TiN)等等。
在步骤7)中，请参阅图1中的S7步骤及图19及图20，于所述牺牲间隙16内形成栅极层18。图19为所述绝缘介质层112被完全反应而全部形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意，图20为部分所述绝缘介质层112发生反应而形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意图。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述牺牲间隙16内形成所述栅极层18。
作为示例，所述栅极层18的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层18的材料可以包括掺杂多晶硅。
形成所述栅极层18之后，所述半导体衬底10上形成有包括交替叠置的所述栅极层18及所述栅间介质层17的叠层结构31。
作为示例，请参阅图21至图30，于所述牺牲间隙16内形成所述栅极层18之后还包括如下步骤：
8)于所述栅极间隙15底部的所述半导体衬底10内形成源极区域20，如图21及图22所示；及
9)于所述栅极间隙15内形成共源线21，所述共源线21与所述源极区域20相接触，如图27及图28所示。图21及图27为所述绝缘介质层112被完全反应而全部形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意，图22及图28为部分所述绝缘介质层112发生反应而形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意图。
作为示例，步骤8)中，可以采用离子注入工艺对所述栅极间隙15底部的所述半导体衬底10进行离子注入，以形成所述源极区域20。
需要说明的是，对所述栅极间隙15底部的所述半导体衬底10进行离子注入时，位于所述栅极间隙15底部的所述底部氧化物层22并未被去除，所述底部氧化物层22的存在可以在离子注入过程中对所述半导体衬底10进行保护，以避免离子注入对所述半导体衬底10造成晶格损伤。
作为示例，请参阅图23及图24，于所述栅极间隙15底部的所述半导体衬底10内形成所述源极区域20之后还包括去除所述底部氧化物层22的步骤。具体地，可以采用干法刻蚀工艺或湿法刻蚀工艺去除所述底部氧化物层22。
需要说明的是，当如图24所示的部分所述绝缘介质层112发生反应而形成所述漏电抑制层171及第二漏电抑制层172时，在去除所述底部氧化物层22的同时，位于所述栅极间隙15侧壁的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172被一并去除，如图24所示；图24仅以所述栅间介质层17内还残留有所述绝缘介质层112作为示例。当然，在其他示例中，位于所述栅极间隙15侧壁的交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172也可以不被去除而保留。
作为示例，请参阅图25及图26，于所述栅极间隙15内形成所述共源线21之前，还包括于所述栅极间隙15的侧壁形成绝缘隔离层23的步骤。具体地，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙15的侧壁形成所述绝缘隔离层23。所述绝缘隔离层23用于将所述共源线21与所述栅极层18电隔离，所述绝缘隔离层23的材料可以包括但不仅限于氧化硅、氮化硅、氮氧化硅或氧化铪等等。图25为所述绝缘介质层112被完全反应而全部形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意，图26为部分所述绝缘介质层112发生反应而形成所述第一漏电抑制层171及所述第二漏电抑制层172对应结构的截面结构示意图。
需要说明的是，在形成所述绝缘隔离层23的时候，所述绝缘隔离层23可以同时形成于所述栅极间隙15的侧壁及所述栅极间隙15的底部，此时，为了确保所述栅极间隙15内形成的所述共源线21与所述源极区域20电接触，所述绝缘隔离层23形成之后，还包括将位于所述栅极间隙15底部的所述绝缘隔离层23去除的步骤。
作为示例，步骤9)中，可以采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述栅极间隙15内形成所述共源线21，优选地，本实施例中，采用原子层沉积工艺于所述栅极间隙15内形成所述共源线21。
作为示例，所述共源线21的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述共源线21填满所述栅极间隙15，即所述共源线21的上表面可以与所述栅极间隙15的上表面相平行。
本实施例制备的所述3D NAND闪存中的所述栅间介质层17为至少包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，可以有效减小相邻所述栅极层18之间的漏电，提高相邻所述栅极层18之间的所述栅间介质层17的抗击穿能力，降低相邻所述栅极层18之间的耦合效应。
实施例二
请参阅图27及图28，本发明还提供一种3D NAND闪存，所述3D NAND闪存包括：半导体衬底10；叠层结构31，所述叠层结构31位于所述半导体衬底10上，所述叠层结构10包括交替叠置的栅间介质层17及栅极层18，所述栅间介质层17包括交替叠置的第一漏电抑制层171及第二漏电抑制层172；沟道通孔12，所述沟道通孔12位于所述叠层结构31内；功能侧壁13，所述功能侧壁13位于所述沟道通孔12的侧壁表面；及沟道层14，所述沟道层14位于所述沟道通孔12内，且位于所述功能侧壁13的表面及所述沟道通孔12的底部。
作为示例，所述半导体衬底10可以根据器件的实际需求进行选择，所述半导体衬底10可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等；优选地，本实施例中，所述半导体衬底10包括单晶硅晶圆。
需要说明的是，所述半导体衬底10为进行离子掺杂后的衬底，具体地，所述半导体衬底10可以为P型掺杂衬底，也可以为N型掺杂衬底。
作为示例，所述叠层结构31可以包括由下至上依次交替叠置的所述栅间介质层17及所述栅极层18，即所述叠层结构31的底层及顶层均为所述栅间介质层17，位于顶层的所述栅间介质层17的上表面即为所述叠层结构31的上表面。
作为示例，所述第一漏电抑制层171可以包括氧化物层，所述第二漏电抑制层172可以包括氮氧化物层。具体地，所述第一漏电抑制层171可以包括氧化硅层或氧化铪层，所述第二漏电抑制层172可以包括氮氧化硅层或氮氧化铪层。
作为示例，可以采用湿氧氧化工艺或干氧氧化工艺对含氮绝缘介质层(即如实施例一中所述的绝缘介质层112，譬如氮化硅或氮化铪等)进行氧化处理得到所述栅间介质层17。
在一示例中，所述栅间介质层17可以仅包括所述第一漏电抑制层171及所述第二漏电抑制层172，如图27及图29所示；在另一示例中，所述栅间介质层17也可以除了包括所述第一漏电抑制层171及所述第二漏电抑制层172，还包括绝缘介质层112，所述绝缘介质层112位于所述第一漏电抑制层171与所述第二漏电抑制层172交替叠置的叠层结构内，如图28及图30所示。所述绝缘介质层112的材料可以包括氮化硅或氮化铪等等。
作为示例，所述栅极层18的材料可以包括金属(譬如，钨或钴等等)或硅，优选地，本实施例中，所述栅极层18的材料可以包括掺杂多晶硅。
作为示例，所述沟道通孔12的侧壁可以为竖直侧壁。
作为示例，所述沟道通孔12沿所述叠层结构31的厚度方向贯穿所述叠层结构31。
作为示例，所述沟道通孔12的数量及分布情况可以根据所要形成的器件结构的实际需要进行设定，此处不做限定。
作为示例，所述功能侧壁13可以包括：阻挡层131，所述阻挡层131位于所述沟道通孔12的侧壁表面；存储层132，所述存储层132位于所述阻挡层131的表面；及隧穿层133，所述隧穿层133位于所述存储层132的表面。
作为示例，请参阅图31，所述阻挡层131可以包括高k介质层131a及阻挡叠层结构131b；所述高k介质层131a位于所述沟道通孔12的表面，所述阻挡叠层结构131b位于所述高k介质层131a的表面；所述阻挡叠层结构131b包括沿所述阻挡叠层结构131b厚度方向交替叠置的氧化物层131c及氮氧化物层131d。所述阻挡叠层结构131b中，所述氧化物层131c及所述氮氧化物层131d交替叠置的周期数可以根据实际需要进行设定，此处不做限定；所述氧化物层131c及所述氮氧化物层131d交替叠置的顺序可以根据实际需要进行设定，图31中仅以所述阻挡层131自所述高k介质层131a向外包括依次交替叠置的所述氧化物层131c及所述氮氧化物层131d作为示例，图31中仅示意出两层所述氧化物层131c及一层所述氮氧化物层131d，在实际示例中并不以此为限。
作为示例，所述高k介质层131a的材料可以包括氧化铝或氧化铪等等，所述氧化层131c的材料可以包括氧化硅或氧化铪等等，所述氮氧化物层131d的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，请参阅图32，所述存储层132包括沿厚度方向交替叠置的氮化物层132a及氮氧化物层132b；所述氮化物层132a及所述氮氧化物层132b交替叠置的顺序可以根据实际需要进行设定，所述氮化物层132a及所述氮氧化物层132b交替叠置的周期数可以根据实际需要进行设定，图32中仅以所述存储层132自所述阻挡层131向外包括依次交替的所述氮化物层132a及所述氮氧化物层132b作为示例，且图32中仅示意出三层所述氮化物层132a及两层所述氮氧化物层132b，在实际示例中并不以此为限。
作为示例，所述氮化物层132a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层132b的材料可以包括氮氧化硅或氮氧化铪等等。
作为示例，请参阅图33，所述隧穿层133可以包括沿厚度方向间隔排布的氧化物层133a及位于所述氧化物层133a之间的氮氧化物叠层结构133b，所述氮氧化物叠层结构133b包括多层沿所述隧穿层133厚度方向叠置的氮氧化物层133c。
作为示例，所述氮化物层133a的材料可以包括氮化硅或氮化铪等等，所述氮氧化物层133c的材料可以包括氮氧化硅或氮氧化铪等等。
需要说明的是，所述氮氧化物叠层结构133b中所述氮氧化物层133c的层数可以根据实际需要进行设定，此处不做限定。
需要进一步说明的是，所述氮氧化物叠层结构133b中各层所述氮氧化物层133c不尽相同，各层所述氮氧化物层133c中的各元素的原子比不尽相同，譬如，以所述氮氧化物层133c的材料为氮氧化硅作为示例，各所述氮氧化物层133c中的氮、氧及硅三者的原子比不尽相同。
作为示例，所述沟道层14的材料可以包括多晶硅。当然，在其他示例中，所述沟道层14的材料还可以为其他的半导体材料。
作为示例，所述功能侧壁13与所述沟道层14的厚度之和可以小于所述沟道通孔12的宽度的一半，如图27及图28所示，此时，形成所述沟道层14后所述沟道通孔12内还保留有填充绝缘层的预留空间；在其他示例中，所述沟道层14还可以填满所述沟道通孔12。
作为示例，所述3DNAND闪存还可以包括：栅极间隙15，所述栅极间隙15位于所述叠层结构31内，所述栅极间隙15贯穿所述叠层结构31并延伸至所述半导体衬底10内；源极区域20，所述源极区域20位于所述半导体衬底10内，且位于所述栅极间隙15的底部；共源线21，所述共源线21位于所述栅极间隙15内，且与所述源极区20域相连接；绝缘隔离层23，所述绝缘隔离层23位于所述栅极间隙15内，且位于所述共源线21与所述叠层结构31之间；填充绝缘层19，所述填充绝缘层19填充于所述沟道通孔12内，且位于所述沟道层14的表面。
作为示例，所述栅极间隙15的位置及数量可以根据实际需要进行设定，此处不做限定。
作为示例，所述栅极间隙15可以贯穿所述叠层结构11直至所述半导体衬底10的上表面；当然，所述栅极间隙15还可以贯穿所述叠层结构11并延伸至所述半导体衬底10内，如图27及图28所示。
作为示例，可以采用离子注入工艺对所述栅极间隙15底部的所述半导体衬底10进行离子注入，以形成所述源极区域20。
作为示例，所述共源线21的材料可以包括金属(譬如，铜、铝、金、银、镍或钴等等)或掺杂多晶硅等等。所述共源线21填满所述栅极间隙15，即所述共源线21的上表面可以与所述栅极间隙15的上表面相平行。
作为示例，所述绝缘隔离层23用于将所述共源线21与所述栅极层18电隔离，所述绝缘隔离层23的材料可以包括但不仅限于氧化硅、氮化硅或氧化铪等等。
作为示例，所述填充绝缘层19的材料可以包括氧化介质层，譬如氧化硅等等。所述填充绝缘层19可以填满所述沟道通孔12。
作为示例，所述3DNAND闪存还包括黏附层24，所述黏附层24位于所述栅极层18与所述栅间介质层17之间及所述栅极层18与所述功能侧壁13之间。通过在所述牺牲间隙16的侧壁形成所述黏附层24，可以增加后续形成的所述栅极层18与所述栅间介质层17及所述功能侧壁13的粘附力，更利于后续所述栅极层18的形成。
作为示例，所述黏附层24可以包括钛层及氮化钛层(Ti/TiN)等等。
本实施例的所述3D NAND闪存中的所述栅间介质层17为至少包括交替叠置的所述第一漏电抑制层171及所述第二漏电抑制层172，可以有效减小相邻所述栅极层18之间的漏电，提高相邻所述栅极层18之间的所述栅间介质层17的抗击穿能力，降低相邻所述栅极层18之间的耦合效应。
如上所述，本发明的3D NAND闪存及其制备方法，所述3D NAND闪存包括：半导体衬底；叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；沟道通孔，位于所述叠层结构内；功能侧壁，位于所述沟道通孔的侧壁表面；及沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。本发明3D NAND闪存中的栅间介质层为至少包括交替叠置的第一漏电抑制层及第二漏电抑制层，可以有效减小相邻栅极层之间的漏电，提高相邻栅极层之间的栅间介质层的抗击穿能力，降低相邻栅极层之间的耦合效应。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (22)
1.一种3D NAND闪存，其特征在于，包括：
半导体衬底；
叠层结构，位于所述半导体衬底上，所述叠层结构包括交替叠置的栅间介质层及栅极层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；
沟道通孔，位于所述叠层结构内；
功能侧壁，位于所述沟道通孔的侧壁表面；及
沟道层，位于所述沟道通孔内，且位于所述功能侧壁的表面及所述沟道通孔的底部。
2.根据权利要求1所述的3D NAND闪存，其特征在于：所述功能侧壁包括：
阻挡层，位于所述沟道通孔的侧壁表面；
存储层，位于所述阻挡层的表面；及
隧穿层，位于所述存储层的表面。
3.根据权利要求2所述的3D NAND闪存，其特征在于，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
4.根据权利要求1所述的3D NAND闪存，其特征在于：所述3DNAND闪存还包括：
栅极间隙，位于所述叠层结构内，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内；
源极区域，位于所述半导体衬底内，且位于所述栅极间隙的底部；
共源线，位于所述栅极间隙内，且与所述源极区域相连接；
绝缘隔离层，位于所述栅极间隙内，且位于所述共源线与所述叠层结构之间；
填充绝缘层，填充于所述沟道通孔内，且位于所述沟道层的表面。
5.根据权利要求1所述的3D NAND闪存，其特征在于：所述3DNAND闪存还包括黏附层，所述黏附层位于所述栅极层与所述栅间介质层之间及所述栅极层与所述功能侧壁之间。
6.根据权利要求1所述的3D NAND闪存，其特征在于：所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
7.根据权利要求6所述的3D NAND闪存，其特征在于：所述第一漏电抑制层包括氧化硅层且所述第二漏电抑制层包括氮氧化硅层，或所述第一漏电抑制层包括氧化铪层且所述第二漏电抑制层包括氮氧化铪层。
8.根据权利要求1所述的3D NAND闪存，其特征在于：所述栅间介质层还包括绝缘介质层，所述绝缘介质层位于所述第一漏电抑制层与所述第二漏电抑制层交替叠置的叠层结构内。
9.一种3D NAND闪存的制备方法，其特征在于，包括如下步骤：
提供半导体衬底，所述半导体衬底上形成有叠层结构，所述叠层结构包括交替叠置的牺牲层及绝缘介质层；
于所述叠层结构内形成沟道通孔；
于所述沟道通孔的侧壁表面形成功能侧壁，并于所述功能侧壁的表面及所述沟道通孔的底部形成沟道层；
于所述叠层结构内形成栅极间隙；
基于所述栅极间隙去除所述牺牲层，以形成牺牲间隙；
于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成栅间介质层，所述栅间介质层包括交替叠置的第一漏电抑制层及第二漏电抑制层；及
于所述牺牲间隙内形成栅极层。
10.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于，所述沟道通孔的侧壁包括竖直侧壁。
11.根据权利要求10所述的3D NAND闪存的制备方法，其特征在于，于所述沟道通孔的侧壁表面形成所述功能侧壁包括如下步骤：
于所述沟道通孔的侧壁表面形成阻挡层；
于所述阻挡层的表面形成存储层；及
于所述存储层的表面形成隧穿层。
12.根据权利要求11所述的3D NAND闪存的制备方法，其特征在于，所述阻挡层包括高k介质层及阻挡叠层结构，所述高k介质层位于所述沟道通孔的表面，所述阻挡叠层结构位于所述高k介质层的表面，所述阻挡叠层结构包括沿所述阻挡叠层结构厚度方向交替叠置的氧化物层及氮氧化物层；所述存储层包括沿厚度方向交替叠置的氮化物层及氮氧化物层；所述隧穿层包括沿厚度方向间隔排布的氧化物层及位于所述氧化物层之间的氮氧化物叠层结构。
13.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于：所述沟道通孔贯穿所述叠层结构，所述栅极间隙贯穿所述叠层结构并延伸至所述半导体衬底内。
14.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于：于所述功能侧壁的表面形成所述沟道层之后还包括于所述沟道通孔内形成填充绝缘层的步骤。
15.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于：于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成栅间介质层之后且于所述牺牲间隙内形成栅极层之前，还包括于所述牺牲间隙的侧壁形成黏附层的步骤。
16.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于：于所述牺牲间隙内形成栅极层之后还包括如下步骤：
于所述栅极间隙底部的所述半导体衬底内形成源极区域；及
于所述栅极间隙内形成共源线，所述共源线与所述源极区域相接触。
17.根据权利要求16所述的3D NAND闪存的制备方法，其特征在于：形成所述栅间介质层的同时于所述栅极间隙的底部形成底部氧化物层，于所述栅极间隙底部的所述半导体衬底内形成所述源极区域之后且于所述栅极间隙内形成所述共源线之前，还包括去除所述底部氧化物层的步骤。
18.根据权利要求16所述的3D NAND闪存的制备方法，其特征在于：于所述栅极间隙内形成所述共源线之前，还包括于所述栅极间隙的侧壁形成绝缘隔离层的步骤。
19.根据权利要求9所述的3D NAND闪存的制备方法，其特征在于：所述第一漏电抑制层包括氧化物层，所述第二漏电抑制层包括氮氧化物层。
20.根据权利要求19所述的3D NAND闪存的制备方法，其特征在于：所述绝缘介质层包括氮化硅层，且所述第一漏电抑制层包括氧化硅层，所述第二漏电抑制层包括氮氧化硅层；或所述绝缘介质层包括氮化铪层，且所述第一漏电抑制层包括氧化铪层，所述第二漏电抑制层包括氮氧化铪层。
21.根据权利要求9至20中任一项所述的3D NAND闪存的制备方法，其特征在于：于相邻所述牺牲间隙之间及所述牺牲间隙与所述半导体衬底之间形成所述栅间介质层包括如下步骤：
采用湿氧氧化工艺或干氧氧化工艺对所述绝缘介质层进行氧化处理，以将所述绝缘介质层氧化而形成所述栅间介质层。
22.根据权利要求21所述的3D NAND闪存的制备方法，其特征在于：所述栅间介质层还包括残留的所述绝缘介质层，残留的所述绝缘介质层位于的所述第一漏电抑制层及所述第二漏电抑制层交替叠置的叠层结构内。
Priority Applications (24)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910248967.4A CN110061008B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及其制备方法 |
| CN201980001292.1A CN110896672B (zh) | 2019-03-29 | 2019-06-28 | 三维存储器件及其制造方法 |
| JP2021546395A JP7523453B2 (ja) | 2019-03-29 | 2019-06-28 | ３次元メモリデバイス |
| PCT/CN2019/093442 WO2020199387A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| KR1020217024007A KR102652212B1 (ko) | 2019-03-29 | 2019-06-28 | 3차원 메모리 디바이스 및 그 제조 방법 |
| PCT/CN2019/093419 WO2020199386A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| CN201980001310.6A CN110914986B (zh) | 2019-03-29 | 2019-06-28 | 三维存储器件及其制造方法 |
| EP19922600.2A EP3878013B1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| PCT/CN2019/093455 WO2020199390A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| CN201980001305.5A CN110896671B (zh) | 2019-03-29 | 2019-06-28 | 三维存储器件及其制造方法 |
| PCT/CN2019/093454 WO2020199389A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| CN201980001308.9A CN110914985B (zh) | 2019-03-29 | 2019-06-28 | 三维存储器件及其制造方法 |
| CN201980001304.0A CN110896670B (zh) | 2019-03-29 | 2019-06-28 | 三维存储器件及其制造方法 |
| PCT/CN2019/093447 WO2020199388A1 (en) | 2019-03-29 | 2019-06-28 | Three-dimensional memory devices and fabrication methods thereof |
| US16/541,142 US11011540B2 (en) | 2019-03-29 | 2019-08-14 | Three-dimensional memory devices and fabrication methods thereof |
| US16/541,145 US10964718B2 (en) | 2019-03-29 | 2019-08-14 | Three-dimensional memory devices and fabrication methods thereof |
| US16/541,141 US11081496B2 (en) | 2019-03-29 | 2019-08-14 | Three-dimensional memory devices and fabrication methods thereof |
| US16/541,144 US11004861B2 (en) | 2019-03-29 | 2019-08-14 | Three-dimensional memory devices and fabrication methods thereof |
| US16/541,137 US11943923B2 (en) | 2019-03-29 | 2019-08-14 | Three-dimensional memory devices and fabrication methods thereof |
| TW108129989A TWI718637B (zh) | 2019-03-29 | 2019-08-22 | 三維記憶體及其製造方法 |
| US17/100,869 US11462565B2 (en) | 2019-03-29 | 2020-11-21 | Three-dimensional memory devices and fabrication methods thereof |
| US17/100,871 US11502102B2 (en) | 2019-03-29 | 2020-11-21 | Three-dimensional memory devices and fabrication methods thereof |
| US17/100,868 US11665903B2 (en) | 2019-03-29 | 2020-11-21 | Three-dimensional memory devices and fabrication methods thereof |
| US17/226,056 US11581332B2 (en) | 2019-03-29 | 2021-04-08 | Three-dimensional memory devices and fabrication methods thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910248967.4A CN110061008B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110061008A true CN110061008A (zh) | 2019-07-26 |
| CN110061008B CN110061008B (zh) | 2020-11-17 |
Family
ID=67317885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910248967.4A Active CN110061008B (zh) | 2019-03-29 | 2019-03-29 | 3d nand闪存及其制备方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN110061008B (zh) |
| TW (1) | TWI718637B (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111557049A (zh) * | 2020-03-31 | 2020-08-18 | 长江存储科技有限责任公司 | 三维存储设备及其形成方法 |
| CN111599819A (zh) * | 2020-05-29 | 2020-08-28 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070090445A1 (en) * | 2005-10-24 | 2007-04-26 | Samsung Electronics Co., Ltd. | Non-Volatile Memory Devices with Wraparound-Shaped Floating Gate Electrodes and Methods of Forming Same |
| US20130307126A1 (en) * | 2012-05-18 | 2013-11-21 | Chen-Kuo Chiang | Semiconductor structure and process thereof |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| CN106571367A (zh) * | 2015-10-12 | 2017-04-19 | 上海新昇半导体科技有限公司 | 真空管闪存结构及其制造方法 |
| US20180102375A1 (en) * | 2016-10-12 | 2018-04-12 | Sandisk Technologies Llc | Select transistors with tight threshold voltage in 3d memory |
| WO2018144538A1 (en) * | 2017-02-01 | 2018-08-09 | Micron Technology, Inc. | Nand memory arrays, and methods of forming nand memory arrays |
| CN109346474A (zh) * | 2018-10-16 | 2019-02-15 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7348618B2 (en) * | 2005-03-30 | 2008-03-25 | Intel Corporation | Flash memory cell having reduced floating gate to floating gate coupling |
| TWI427744B (zh) * | 2010-09-01 | 2014-02-21 | Macronix Int Co Ltd | 具有二極體於記憶串列中的三維陣列記憶體架構 |
| JP2012109450A (ja) * | 2010-11-18 | 2012-06-07 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US8778749B2 (en) * | 2011-01-12 | 2014-07-15 | Sandisk Technologies Inc. | Air isolation in high density non-volatile memory |
| US9064803B2 (en) * | 2011-07-25 | 2015-06-23 | Globalfoundries Singapore Pte. Ltd. | Split-gate flash memory exhibiting reduced interference |
| US8841649B2 (en) * | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
| US9419012B1 (en) * | 2015-06-19 | 2016-08-16 | Sandisk Technologies Llc | Three-dimensional memory structure employing air gap isolation |
| CN107039450B (zh) * | 2016-02-02 | 2019-11-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| CN106920796B (zh) * | 2017-03-08 | 2019-02-15 | 长江存储科技有限责任公司 | 一种3d nand存储器件及其制造方法 |
-
2019
- 2019-03-29 CN CN201910248967.4A patent/CN110061008B/zh active Active
- 2019-08-22 TW TW108129989A patent/TWI718637B/zh active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070090445A1 (en) * | 2005-10-24 | 2007-04-26 | Samsung Electronics Co., Ltd. | Non-Volatile Memory Devices with Wraparound-Shaped Floating Gate Electrodes and Methods of Forming Same |
| US20130307126A1 (en) * | 2012-05-18 | 2013-11-21 | Chen-Kuo Chiang | Semiconductor structure and process thereof |
| US20160086972A1 (en) * | 2014-08-26 | 2016-03-24 | SanDisk Technologies, Inc. | Monolithic three-dimensional nand strings and methods of fabrication thereof |
| CN106571367A (zh) * | 2015-10-12 | 2017-04-19 | 上海新昇半导体科技有限公司 | 真空管闪存结构及其制造方法 |
| US20180102375A1 (en) * | 2016-10-12 | 2018-04-12 | Sandisk Technologies Llc | Select transistors with tight threshold voltage in 3d memory |
| WO2018144538A1 (en) * | 2017-02-01 | 2018-08-09 | Micron Technology, Inc. | Nand memory arrays, and methods of forming nand memory arrays |
| CN109346474A (zh) * | 2018-10-16 | 2019-02-15 | 长江存储科技有限责任公司 | 三维存储器以及形成三维存储器的方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111557049A (zh) * | 2020-03-31 | 2020-08-18 | 长江存储科技有限责任公司 | 三维存储设备及其形成方法 |
| CN111599819A (zh) * | 2020-05-29 | 2020-08-28 | 长江存储科技有限责任公司 | 三维存储器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110061008B (zh) | 2020-11-17 |
| TWI718637B (zh) | 2021-02-11 |
| TW202038446A (zh) | 2020-10-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110047839A (zh) | 3d nand闪存及制备方法 | |
| CN109979940B (zh) | 半导体存储器件及其制作方法 | |
| CN110047844B (zh) | 三维垂直单晶体管铁电存储器及其制备方法 | |
| CN106847754B (zh) | 半导体存储器件及其制作方法 | |
| CN102693946B (zh) | 半导体器件制造方法以及存储器制造方法 | |
| CN108172620B (zh) | 半导体器件结构及其制造方法 | |
| CN106876397A (zh) | 三维存储器及其形成方法 | |
| CN112185980B (zh) | 一种三维存储器及其制作方法 | |
| CN107946310B (zh) | 一种采用气隙作为介电层的3d nand闪存制备方法及闪存 | |
| CN106057804A (zh) | 半导体器件 | |
| CN110047840B (zh) | 3d nand闪存及制备方法 | |
| US20130168752A1 (en) | Nonvolatile memory device and method for fabricating the same | |
| CN110600422B (zh) | 3d nand闪存及制备方法 | |
| CN103050407B (zh) | 嵌入式晶体管 | |
| CN104124210B (zh) | 半导体结构的形成方法 | |
| CN108110005A (zh) | 晶体管结构、存储单元阵列及其制备方法 | |
| CN109037210A (zh) | 半导体存储器件及其制造方法 | |
| CN106356374A (zh) | 快闪存储器及其制作方法 | |
| CN108155152A (zh) | 导体结构、电容器阵列结构及制备方法 | |
| CN111627918A (zh) | 一种3d nand存储器及其制造方法 | |
| CN108470737A (zh) | 三维存储器及其制造方法 | |
| CN110061008A (zh) | 3d nand闪存及其制备方法 | |
| CN112466887A (zh) | 一种三维存储器及其制作方法 | |
| CN109920794B (zh) | 一种三维铁电存储器及其制造方法 | |
| CN110137176A (zh) | 3d nand闪存及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |