KR102587148B1 - 메모리 디바이스 및 그 형성 방법 - Google Patents

메모리 디바이스 및 그 형성 방법 Download PDF

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Abstract

메모리 디바이스 및 그 형성 방법이 제공된다. 메모리 디바이스는 기판 상의 제1 계층 및 제1 계층 상의 제2 계층을 포함한다. 제1 계층은 제1 층 스택; 제1 층 스택을 관통하는 제1 게이트 전극; 제1 층 스택과 제1 게이트 전극 사이의 제1 채널 층; 및 제1 채널 층과 제1 게이트 전극 사이의 제1 강유전체 층을 포함한다. 제2 계층은 제2 층 스택; 제2 층 스택을 관통하는 제2 게이트 전극; 제2 층 스택과 제2 게이트 전극 사이의 제2 채널 층; 및 제2 채널 층과 제2 게이트 전극 사이의 제2 강유전체 층을 포함한다.

Description

메모리 디바이스 및 그 형성 방법{MEMORY DEVICE AND METHOD OF FORMING THE SAME}
관련 출원에 대한 상호 참조
본 출원은 2020년 6월 18일자로 출원된 미국 가출원 제63/040,765호의 우선권의 이익을 주장한다. 전술한 특허 출원의 전체가 본원에 참고로 통합되고 본 명세서의 일부가 된다.
반도체 집적 회로(IC: integrated circuit) 산업은 기하 급수적인 성장을 경험하였다. IC 재료 및 설계의 기술적 진보는 각각의 세대가 이전 세대보다 더 작고 더 복잡한 회로를 갖는 세대의 IC를 생성하였다. IC 진화의 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 접속된 디바이스의 개수)는 일반적으로 증가한 반면, 기하학적 구조의 크기(즉, 제조 프로세스를 사용하여 생성될 수 있는 최소 구성 요소(또는 라인))는 감소하였다. 이러한 축소 프로세스는 일반적으로 생산 효율성을 높이고 관련 비용을 낮춤으로써 이점을 제공한다.
또한, 이러한 축소는 IC 프로세싱 및 제조의 복잡성을 증가시켰으며, 이러한 진보가 실현되기 위해서는, IC 프로세싱 및 제조에서 유사한 개발이 필요하다. 예를 들어, 평면 메모리 디바이스를 대체하기 위해 3D NOR-유형 메모리와 같은 3차원(3D) 메모리 디바이스가 도입되었다. 그러나, 3D 메모리 디바이스는 모든 면에서 완전히 만족스럽지는 못하였으며, 해결해야 할 추가적인 문제가 발생한다.
본 개시의 양태는 첨부 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처가 스케일대로 도시되지 않는다는 점에 유의해야 한다. 실제로, 논의의 명확성을 위해 다양한 피처의 치수가 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 6a는 제1 실시예에 따른 3차원(3D) 메모리 디바이스를 형성하는 방법의 단면도이다.
도 6b는 도 6a의 단면 I-I'를 따른 평면도이다.
도 7a는 제2 실시예에 따른 3D 메모리 디바이스의 단면도이다.
도 7b는 도 7a의 단면 II-II'를 따른 평면도이다.
도 8은 제3 실시예에 따른 3D 메모리 디바이스의 단면도이다.
도 9는 제4 실시예에 따른 3D 메모리 디바이스의 단면도이다.
도 10 내지 도 16은 제5 실시예에 따른 3D 메모리 디바이스를 형성하는 방법의 단면도이다.
도 17은 제6 실시예에 따른 3D 메모리 디바이스의 단면도이다.
도 18은 제7 실시예에 따른 3D 메모리 디바이스의 단면도이다.
도 19는 일부 실시예에 따른 3D 메모리 디바이스를 형성하는 방법의 흐름도를 나타낸다.
이하의 개시는 제공된 주제의 상이한 피처를 구현하기 위한 다수의 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 구성 요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이는 단지 예일 뿐이며 제한하려고 의도된 것이 아니다. 예를 들어, 이하의 설명에서 제2 피처 위 또는 제2 피처 상의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처와 제2 피처가 직접 접촉하지 않을 수 있도록 제1 피처와 제2 피처 사이에 추가적인 피처가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "아래(beneath)", "하위의(below)", "더 낮은(lower)", "위의(above)", "상위의(upper)" 등과 같은 공간적으로 상대적인 용어는 설명의 편의를 위해 도면에 나타낸 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 추가하여 사용 또는 동작 중인 디바이스의 다른 배향을 포함하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 다른 배향), 본원에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
일부 실시예에 따르면, 3차원(3D) 메모리 디바이스는 복수의 제1 메모리 셀을 갖는 제1 계층 및 제1 계층 위에 적층된 복수의 제2 메모리 셀을 갖는 제2 계층을 포함한다. 제2 메모리 셀은 메모리 디바이스의 메모리 셀의 개수를 증가시키기 위한 용이한 수정을 허용하도록 제1 메모리 셀 상에 적층되고, 이에 의해 메모리 셀 밀도를 증가시킨다. 또한, 제1 및 메모리 셀과 제2 메모리 셀 사이에 유전체 재료(예를 들어, 격리 구조체)가 배치되어 2개의 수직으로 이웃하는 메모리 셀 사이의 누설 전류를 감소시키거나 제거함으로써 디바이스 성능을 향상시킨다.
도 1 내지 도 6a는 제1 실시예에 따른 3D 메모리 디바이스(100)를 형성하는 방법의 단면도이다. 도 6b는 도 6a의 단면 I-I'를 따른 평면도이다. 3D 메모리 디바이스(100)는 강유전성 재료를 갖는 3D 메모리 디바이스이며, 3D NOR-유형 메모리 디바이스일 수 있으나, 이에 한정되지 않는다.
도 1을 참조하면, 트랜지스터, 저항, 커패시터, 인덕터, 다이오드 등과 같은 복수의 전기 구성 요소(104)가 반도체 제조의 FEOL(front-end-of-line) 프로세싱에서 반도체 기판(102)의 디바이스 영역에 형성된다. 반도체 기판(102)은 실리콘 기판, 절연체 상의 반도체(SOI: semiconductor-on-insulator) 기판의 도핑되거나 도핑되지 않은, 또는 활성층과 같은 벌크 기판일 수 있다. 반도체 기판(102)은 게르마늄과 같은 다른 반도체 재료; 탄화 규소, 비화 갈륨, 인화 갈륨, 질화 갈륨, 인화 인듐, 비화 인듐 및/또는 안티몬화 인듐을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 이들의 조합을 포함할 수 있다. 다중층 또는 그래디언트 기판과 같은 다른 기판도 사용될 수 있다. 전기 구성 요소(104)가 반도체 제조에 알려지거나 사용되는 임의의 적절한 형성 방법을 사용하여 반도체 기판(102)에/반도체 기판(102) 상에 형성될 수 있다.
전기 구성 요소(104)가 형성된 후, 기능적 회로를 형성하기 위해 전기 구성 요소(104)를 접속하도록 상호 접속 구조체가 반도체 기판(102) 위에 형성된다. 상호 접속 구조체는 복수의 유전체 층(예를 들어, 106, 108) 및 유전체 층에 형성된 전기 도전성 피처(105)(예를 들어, 비아, 금속 라인)를 포함할 수 있다. 일부 실시예에서, 상호 접속 구조체는 반도체 제조의 BEOL(back-end-of-line) 프로세싱에서 형성된다. 상호 접속 구조체의 형성은 당해 기술 분야에 알려져 있으므로, 여기서는 상세 사항을 반복하지 않는다. 혼란을 방지하고 논의의 용이성을 위해, 반도체 기판(102), 전기 구성 요소(104) 및 반도체 기판(102) 위의 상호 접속 구조체는 이후의 논의에서 총괄적으로 기판(101)으로 지칭되며, 도 1에 나타낸 기판(101)의 상세 사항은 후속 도면에서 생략될 수 있다.
도 2 내지 도 6a는 제1 실시예에 따른 3D 메모리 디바이스(100)를 형성하기 위한 BEOL 프로세싱의 추가 프로세싱 단계를 나타낸다. 이제 도 2를 참조하면, 층 스택(110)이 기판(101) 상에 형성된다. 상세하게, 층 스택(110)은 기판(101) 상에 연속적으로 형성된 유전체 층(112), 도전성 층(114), 유전체 층(116) 및 도전성 층(118)을 포함할 수 있다.
일부 실시예에서, 유전체 층(112 및 116)은 유기 유전체 재료 또는 무기 유전체 재료와 같은 유전체 재료를 포함할 수 있다. 유기 유전체 재료는 폴리벤족사졸(PBO: polybenzoxazole), 폴리이미드, 벤조시클로부텐(BCB: benzocyclobutene) 등과 같은 폴리머일 수 있다. 무기 유전체 재료는 질화 규소 등과 같은 질화물; 산화 규소와 같은 산화물; 산질화 규소와 같은 산질화물; 포스포실리케이트 유리(PSG: phosphosilicate glass), 보로실리케이트 유리(BSG: borosilicate glass), 붕소-도핑된 포스포실리케이트 유리(BPSG: boron-doped phosphosilicate glass) 등, 또는 이들의 조합을 포함할 수 있다. 유전체 층(112)은 스핀 코팅, 라미네이션(lamination), 화학 기상 증착(CVD: chemical vapor deposition) 등에 의해 형성될 수 있다. 일부 실시예에서, 유전체 층(112 및 116)은 산화 규소와 같은 동일한 유전체 재료를 갖는다. 그러나, 본 개시의 실시예는 이에 한정되지 않으며, 다른 실시예에서, 유전체 층(112 및 116)은 다른 유전체 재료를 갖는다.
일부 실시예에서, 도전성 층(114 및 118)은 금속과 같은 도전성 재료를 포함할 수 있다. 예를 들어, 도전성 층(114 및 118)은 W, Ru 등과 같은 동일한 소스/드레인(S/D: source/drain) 재료로 형성될 수 있다. 이 경우, 도전성 층(114 및 118)은 또한 각각 제1 소스/드레인 금속 층(114) 및 제2 소스/드레인 금속 층(118)으로 지칭될 수 있다.
형성된 디바이스의 유형(예를 들어, N-형 또는 P-형)에 따라, 제1 소스/드레인 금속 층(114) 및 제2 소스/드레인 금속 층(118)은 N-형 금속 또는 P-형 금속으로 형성될 수 있다. 일부 실시예에서, Sc, Ti, Cr, Ni, Al 등이 제1 소스/드레인 금속 층(114) 및 제2 소스/드레인 금속 층(118)을 형성하기 위한 N-형 금속으로서 사용된다. 일부 실시예에서, Nb, Pd, Pt, Au 등이 제1 소스/드레인 금속 층(114) 및 제2 소스/드레인 금속 층(118)을 형성하기 위한 P-형 금속으로서 사용된다. N-형 또는 P-형 금속 층은 CVD, 물리 기상 증착(PVD: physical vapor deposition), 원자 층 증착(ALD: atomic layer deposition) 등과 같은 적절한 형성 방법으로 형성될 수 있다. 일부 대안적인 실시예에서, 소스/드레인 금속 층(114 및 118)은 상이한 금속 재료를 갖는다.
다음으로, 도 3을 참조하면, 복수의 개구(10)가 기판(101)을 노출시키기 위해 층 스택(110)에 형성된다. 즉, 개구(10)는 층 스택(110)을 관통하고, 기판(101)은 개구(10)의 바닥에서 노출된다. 또한, 개구(10)는 유전체 층(112, 116)의 측벽 및 도전성 층(114, 118)의 측벽을 노출시킨다. 본원에서의 논의에서, 층 스택(110)의 측벽은 해당 층 스택의 모든 구성 층(예를 들어, 112, 114, 116 및 118)의 대응하는 측벽을 포함한다는 점에 유의해야 한다. 예를 들어, 개구(10)에 의해 노출된 층 스택(110)의 측벽은 유전체 층(112, 116)의 측벽 및 개구(10)에 의해 노출된 도전성 층(114, 118)의 측벽을 포함한다.
일부 실시예에서, 개구(10)는 플라즈마 에칭 프로세스와 같은 이방성 에칭 프로세스에 의해 형성된다. 패터닝된 포토레지스트와 같은 마스크 패턴이 층 스택(110) 상에 형성될 수 있다. 그 후, 이방성 에칭 프로세스가 개구(10)를 형성하기 위해 마스크 패턴을 에칭 마스크로서 사용하여 수행될 수 있다. 이방성 에칭 프로세스가 완료된 후, 마스크 패턴(예를 들어, 패터닝된 포토레지스트)은 애싱(ashing) 또는 스트리핑(stripping)과 같은 적절한 제거 프로세스에 의해 제거될 수 있다.
도 4를 참조하면, 채널 층(120)이 먼저 개구(10)의 측벽을 덮도록 형성된다. 일부 실시예에서, 채널 층(120)은 개구(10)의 바닥 및 측벽을 상응하게 덮고 도전성 층(118)의 상부 표면을 추가로 덮는 채널 재료를 퇴적한 후; 개구(10)의 바닥 및 도전성 층(118)의 상부 표면 상의 채널 재료를 제거하기 위하여 이방성 에칭 프로세스를 수행함으로써 형성된다. 이 경우, 채널 층(120)은 도전성 층(118)에 인접한 둥글거나 굴곡된 최상부 표면을 가질 수 있다. 일부 실시예에서, 채널 층(120)은 도 4에 나타낸 바와 같이, 편평한 최상부 표면을 가질 수 있다.
일부 실시예에서, 채널 층(120)은 PVD, CVD, ALD 등과 같은 적절한 형성 방법에 의해 형성된 인듐 갈륨 아연 산화물(IGZO)과 같은 금속 산화물을 포함할 수 있다. 채널 층(120)을 위한 다른 적절한 재료는 산화 아연(ZnO), 인듐 텅스텐 산화물(IWO), 산화 텅스텐(WO), 산화 탄탈륨(TaO) 및 산화 몰리브덴(MoO)을 포함한다. 예시적인 실시예에서, 유전체 층(112 및 116)은 SiO2로 형성되고, 도전성 층(114 및 118)는 텅스텐(W)으로 형성되고, 채널 층(120)은 IGZO로 형성된다.
다음으로, 도 4에 나타낸 바와 같이, 강유전체 층(122)이 채널 층(120)을 덮기 위하여 개구(10)에 형성된다. 강유전체 층(122)은 La, Y, Si 또는 Ge에 의해 도핑된 HZO, HSO, HfSiO, HfLaO, HfO2, HfZrO2, ZrO2 또는 HfO2와 같은 강유전체 재료를 포함할 수 있으며, PVD, CVD, ALD 등에 의해 형성될 수 있다. 일부 실시예에서, 강유전체 층(122)은 채널 층(120), 개구(10)의 바닥을 상응하게 덮고, 도전성 층(118)의 상부 표면을 추가로 덮는 강유전체 재료를 퇴적한 후; 개구(10)의 바닥 및 도전성 층(118)의 상부 표면 상의 강유전체 재료를 제거하기 위하여 이방성 에칭 프로세싱을 수행함으로써 형성된다. 이 경우, 강유전체 층(122)은 둥글거나 굴곡된 최상부 표면을 가질 수 있다.
그 후, 도 4에 나타낸 바와 같이, 도전성 재료가 개구(10)를 충전하기 위하여 형성된다. 도전성 재료는 구리, 텅스텐, 코발트, 알루미늄, 질화 텅스텐, 루테늄, 은, 금, 로듐, 몰리브덴, 니켈, 카드뮴, 아연, 이들의 합금, 이들의 조합 등을 포함할 수 있으며, CVD, PVD, ALD, 도금 등과 같은 적절한 증착 방법에 의해 형성될 수 있다. 도전성 재료가 형성된 후, 화학 기계적 평탄화(CMP: chemical mechanical planarization) 프로세스와 같은 평탄화 프로세스가 도전성 층(118)의 상부 표면으로부터 도전성 재료의 과도한 부분을 제거하기 위하여 수행될 수 있다. 이 경우, 개구(10)의 도전성 재료의 나머지 부분은 도전성 필라(124)(또한, 게이트 전극(124)이라고도 지칭함)를 형성한다.
도전성 필라(124)를 형성한 후, 도 4에 나타낸 바와 같이, 개구(10)에 형성된 복수의 게이트 구조체(125)가 달성된다. 상세하게, 각각의 게이트 구조체(125)는 채널 층(120), 강유전체 층(122) 및 도전성 필라(124)를 포함할 수 있다. 강유전체 층(122)은 도전성 필라(124)를 감싼다. 강유전체 층(122)은 채널 층(120)과 도전성 필라(124) 사이에 그리고 채널 층(120)과 도전성 필라(124)에 물리적으로 접촉하여 샌드위칭된다. 채널 층(120)은 층 스택(110)과 강유전체 층(122) 사이에 배치된다. 즉, 채널 층(120)(또는 게이트 구조체(125))은 유전체 층(112, 116) 및 도전성 층(114, 118)에 의해 둘러싸인다.
도 5를 참조하면, 도전성 층(118)의 일부 및 유전체 층(116)의 일부는 계단형 영역(150)을 형성하기 위하여 에칭 마스크를 사용하는 하나 이상의 에칭 프로세스(예를 들어, 이방성 에칭 프로세스)에 의해 제거된다. 에칭 프로세스 각각에 대한 에칭 시간은 상이한 에칭량(예를 들어, 깊이)을 달성하도록 조정될 수 있다.
도 5에 나타낸 바와 같이, 계단형 영역(150)이 형성된 후, 도전성 층(114)의 상부 표면의 일부가 노출된다. 도 5의 예에서, 유전체 층(112)과 도전성 층(114)은 동일한 폭 W1을 갖는다. 유전체 층(116) 및 도전성 층(118)은 폭 W1보다 작은 동일한 폭 W2를 갖는다. 즉, 계단형 영역(150)의 도전성 층(118)은 유전체 층(116)의 각각의 측벽과 동일한 라인을 따라 정렬된 측벽을 갖는다. 또한, 도전성 층(114 및 118)의 각각의 폭은 기판을 향하는 방향으로 증가하여, 상부 도전성 층(118)은 하부 도전성 층(114)의 폭보다 작은 폭을 갖는다. 계단형 영역(150)은 후속적으로 형성되는 접촉부(128)에 대해 도전성 층(114)에 대한 액세스를 용이하게 한다(도 6a 참조).
도 6a를 참조하면, 유전체 재료(126)가 도 5의 구조체 위에 형성된다. 복수의 접촉부(128)(또한, 접촉 플러그라고도 칭함)가 유전체 재료(126)에 형성되고, 도전성 필라(124) 또는 도전성 층(114 및 118)에 전기적으로 커플링된다. 일부 실시예에서, 도전성 필라(124)에 전기적으로 커플링된 접촉부(128)는 또한 게이트 접촉부(128G)라고도 칭하며, 도전성 층(114 및 118)에 전기적으로 커플링된 접촉부(128)는 또한 소스/드레인 접촉부(128SD)라고도 칭한다. 일부 실시예에서, 도전성 층(114)과 접촉하는 소스/드레인 접촉부(128SD)의 길이는 도전성 층(118)과 접촉하는 소스/드레인 접촉부(128SD)의 길이보다 더 크다.
유전체 재료(126)는 유기 유전체 재료 또는 무기 유전체 재료를 포함할 수 있다. 유기 유전체 재료는 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머일 수 있다. 무기 유전체 재료는 질화 규소 등과 같은 질화물; 산화 규소와 같은 산화물; 산질화 규소와 같은 산질화물; 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등, 또는 이들의 조합을 포함할 수 있다. 유전체 층(126)은 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다. 또한, 접촉부(128)는 하부 도전성 피처(예를 들어, 124, 114 또는 118)를 노출시키기 위하여 유전체 재료(126)에 개구를 형성하여, 개구를 구리, 텅스텐, 코발트, 금, 은, 이들의 합금, 이들의 조합 등과 같은 도전성 재료로 충전함으로써 형성될 수 있다.
다음으로, 복수의 커넥터(130)(또한, 도전성 커넥터 또는 도전성 범프(bump)라고도 칭함)가 접촉부(128) 위에 형성되고 접촉부(128)에 전기적으로 커플링된다. 커넥터(130)는 땜납 볼, 금속 필라, 제어된 붕괴 칩 접속(C4: controlled collapse chip connection) 범프, 마이크로 범프, 무전해 니켈-무전해 팔라듐-침지 금(ENEPIG: electroless nickel-electroless palladium-immersion gold) 기술 형성 범프, 이들의 조합(예를 들어, 땜납 볼이 부착된 금속 필라) 등일 수 있다. 커넥터(130)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등과 같은 도전성 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 커넥터(130)는 공융 재료를 포함하고, 예를 들어, 땜납 범프 또는 땜납 볼을 포함할 수 있다. 땜납 재료는, 예를 들어, 납-기반 땜납에 대한 Pb-Sn 조성물과 같은 납-기반 및 무연 땜납; InSb를 포함하는 무연 땜납; 주석, 은 및 구리(SAC) 조성물; 및 공통 융점을 갖고 전기 애플리케이션에서 도전성 땜납 접속부를 형성하는 다른 공융 재료일 수 있다. 커넥터(130)는 볼 그리드 어레이(BGA: ball grid array)와 같은 그리드를 형성할 수 있다. 일부 실시예에서, 커넥터(130)에 부분 구형의 형상을 제공하는 리플 로우 프로세스가 수행될 수 있다. 대안적으로, 커넥터(130)는 다른 형상을 포함할 수 있다. 커넥터(130)는 또한 비구형 도전성 커넥터를 포함할 수 있다.
일부 실시예에서, 커넥터(130)는 그 위에 땜납 재료가 있거나 없는, 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 (구리 필라 또는 구리 라인과 같은) 금속 피처를 포함한다. 금속 필라는 땜납이 없을 수 있고, 실질적으로 수직인 측벽 또는 테이퍼링된 측벽을 가질 수 있다.
도 6b는 도 6a의 3D 메모리 디바이스를 나타내지만, 도 6a의 단면 I-I'를 따른다. 도 6b의 단면도에서, 강유전체 층(122)은 도전성 필라(124)를 감싸고(예를 들어, 둘러쌈), 채널 층(120)은 강유전체 층(122)을 감싼다. 점선(160)의 우측 영역은 3D 메모리 디바이스(100)의 계단형 영역(150)에 대응한다.
도 6a에 나타낸 바와 같이, 도 6a의 점선 박스는 3D 메모리 디바이스(100)의 메모리 셀(140)을 나타낸다. 3D 메모리 디바이스(100)는 복수의 이러한 메모리 셀을 포함한다. 메모리 셀(140)은 층 스택(110)을 관통하는 게이트 구조체(125) 및 도전성 층(114 및 118)(이하, S/D 층(124)이라고 칭함)을 포함한다. 게이트 구조체(125)는 도전성 필라(124)(이하, 게이트 전극(124)이라고 칭함), 게이트 전극(124)을 감싸는 강유전체 층(122), 채널 층(120) 및 층 스택(110)과 강유전체 층(122) 사이의 채널 층(120)을 포함할 수 있다. 채널 층(120)은 층 스택(110)의 S/D 층(114 및 118) 사이에 배치되므로, 3D 메모리 디바이스(100)의 각각의 메모리 셀(140)은 나타낸 실시예에서 강유전체 층(122)을 갖는 트랜지스터이다. 도 6a의 점선 화살표(145)는 메모리 셀의 트랜지스터가 턴 온(turn on)될 때 채널 층(120)에서 가능한 전류 흐름 방향을 나타낸다.
도 6a의 예에서는, 2개의 메모리 셀이 나란히 예시된다. 혼란을 피하기 위해, 메모리 셀(140) 외에 다른 메모리 셀은 점선 박스로 마킹되지 않는다. 메모리 셀(140)은 메모리 셀의 트랜지스터의 게이트 및 S/D 단자에 전기적으로 커플링된 커넥터(130), 예를 들어, Vg1, Vs1 및 Vd1로 라벨링된 커넥터(130)를 통해 프로그래밍(예를 들어, 기입 및/또는 판독)될 수 있다. 유사하게, Vg2, Vs1, Vd1로 라벨링된 커넥터(130)는 메모리 셀(140) 옆에 배치된 다른 메모리 셀을 프로그래밍하는 데 사용될 수 있다.
특정 메모리 셀, 예를 들어, 메모리 셀(140)에 대한 기입 동작을 수행하기 위해, 기입 전압이 메모리 셀(140)에 대응하는 강유전체 층(122)의 일부에 걸쳐 인가된다. 기입 전압은 예를 들어, (Vg1로 라벨링된 커넥터(130)를 통해) 메모리 셀(140)의 게이트 전극(124)에 제1 전압을 인가하고, (Vs1 또는 Vd1로 라벨링된 커넥터(130)를 통해) S/D 층(114 및 118)에 제2 전압을 인가함으로써 인가될 수 있다. 제1 전압과 제2 전압 사이의 전압차는 강유전체 층(122)의 분극 방향을 설정한다. 강유전체 층(122)의 분극 방향에 따라, 메모리 셀(140)의 대응 트랜지스터의 임계 전압(VT)은 낮은 임계 전압 VL로부터 높은 임계 전압 VH로, 또는 그 반대로 전환될 수 있다. 트랜지스터의 임계 전압값(VL 또는 VH)은 메모리 셀에 저장된 "0" 또는 "1"의 비트를 표기하는 데 사용될 수 있다.
메모리 셀(140)에 대한 판독 동작을 수행하기 위해, 낮은 임계 전압 VL과 높은 임계 전압 VH 사이의 전압인 판독 전압이 트랜지스터, 예를 들어, 게이트 전극(124)과 제2 S/D 층(118) 사이에 인가된다. 강유전체 층(122)의 분극 방향(또는 트랜지스터의 임계 전압)에 따라, 메모리 셀(140)의 트랜지스터는 턴 온되거나 턴 온되지 않을 수 있다. 그 결과, 예를 들어, 제1 S/D 층(114)에 전압이 인가될 때, 전류가 채널 층(120)을 통해 제1 S/D 층(114)과 제2 S/D 층(118) 사이에 흐르거나 흐르지 않을 수 있다. 따라서, 전류는 메모리 셀에 저장된 디지털 비트를 결정하기 위해 검출될 수 있다.
본 실시예에서, 게이트 구조체(125)는 기판(101) 상에 수직으로 배치되고 층 스택(110)을 관통하여, S/D 층(114 및 118)이 게이트 구조체(125)를 감싸거나 둘러싸고, 이에 의해 유사한 게이트-올-어라운드(GAA: gate-all-around) 메모리 디바이스를 형성한다는 점에 유의해야 한다. 이 경우, 메모리 셀은 동일한 레벨에 배치된 S/D 층(114 및 118)으로 둘러싸여 있어, 메모리 셀은 동일한 S/D 전압(Vs1 또는 Vd1)을 공유하고, 이에 의해 S/D 층의 라우팅 레이아웃을 단순화한다. 또한, 평면형 메모리 디바이스와 비교하여, 본 실시예의 메모리 디바이스는 수평 방향의 칩 면적을 효과적으로 이용할 수 있고, 메모리 디바이스의 집적 밀도를 높일 수 있으며, 이에 의해 칩의 소형화를 용이하게 할 수 있다.
다른 예로서, 개시된 실시예는 S/D 층(114 및 118)을 형성하는 상기 프로세스를 나타내지만, 이러한 실시예는 예시적이며 한정적이지 않다. 대안적인 실시예에서, S/D 층(114 및 118)은 대체 프로세스에 의해 형성될 수 있다. 구체적으로, 기판(101) 상에 순서대로 적층된 제1 산화물 층, 제1 질화물 층, 제2 산화물 층, 제2 질화물 층을 포함하는 층 스택이 형성된다. 기판(101)을 노출시키기 위해 층 스택에 개구(10)가 형성된다. 게이트 구조체(125)가 각각 개구(10)에 형성된다. 하나 이상의 슬릿이 개구(10) 옆에 형성되고 층 스택을 관통한다. 제1 질화물 층 및 제2 질화물 층이 그 후 W, Ru 등과 같은 소스/드레인(S/D) 재료로 대체된다. 일부 실시예에서, 대체 프로세스는 제1 산화물 층과 제2 산화물 층 사이에 복수의 갭을 형성하기 위하여 습식 에칭 프로세스와 같은 에칭 프로세스를 통해 제1 질화물 층 및 제2 질화물 층을 제거하는 단계를 포함하고; S/D 재료는 S/D 층(114 및 118)을 형성하기 위하여 제1 산화물 층 및 제2 산화물 층 사이의 갭에 충전된다. 대체 프로세스 전에, S/D 층(114 및 118)의 일부가 계단형 영역(150)을 형성하기 위하여 제거된다.
도 7a는 제2 실시예에 따른 3D 메모리 디바이스(300)의 단면도이다. 도 7b는 도 7a의 단면 II-II'를 따른 평면도이다. 3D 메모리 디바이스(200)는 도 6a의 3D 메모리 디바이스(100)와 유사하지만, 메모리 셀 밀도를 (예를 들어, 2배로) 높이기 위해, 추가의 프로세싱을 갖는다.
일부 실시예에서, 3D 메모리 디바이스(200)를 형성하기 위해, 3D 메모리 디바이스(100)에 대한 도 1 내지 도 5의 프로세싱 단계가 이어진다. 다음으로, 슬롯형 개구가 도전성 필라(124)의 각각에 형성된다. 슬롯형 개구는 기판(101)으로부터 원위의 도전성 필라(124)의 상부 표면으로부터 기판(101)과 마주보는 도전성 필라(124)의 하부 표면까지 수직으로 연장된다. 평면도에서, 슬롯형 개구는 예를 들어, 도전성 필라(124)의 직경을 따라 연장되고, 도전성 필라(124)를 2개의 개별 게이트 필라(124A 및 124B)(이하 게이트 전극이라고 칭함)로 분리한다. 슬롯형 개구는 또한 도 7b의 나타낸 예에서, 강유전체 층(122) 및 채널 층(120)으로 연장되고, 강유전체 층(122)을 2개의 개별 세그먼트(122A 및 122B)로 절단하고, 채널 층(120)을 2개의 개별 세그먼트(120A 및 120B)로 추가로 절단한다. 즉, 슬롯형 개구는 게이트 구조체(125)를 2개의 개별 세그먼트(125A 및 125B)로 절단한다.
또한, 도 7a에 나타낸 바와 같이, 게이트 전극(124A 및 124B)의 각각은 강유전체 층(122)의 상부 표면을 따라 연장되는 최상부를 가지며, 따라서 도전성 필라(124A(또는 124B))는 L자형 단면을 갖는다. 게이트 전극(124A 및 124B)의 최상부는 게이트 전극에 커플링된 커넥터(130)의 위치를 선택함에 있어서 더 많은 유연성을 허용한다. 일부 대안적인 실시예에서, 스택 층(110)에 매립된 게이트 전극(124A 및 124B)의 폭이 커넥터(130)에 커플링될 수 있을 만큼 충분히 큰 경우, 게이트 전극(124A 및 124B)의 최상부는 생략될 수 있다.
다음으로, 도 7a에 나타낸 바와 같이, 산화 규소, 질화 규소 등과 같은 유전체 재료(127)가 슬롯형 개구를 충전하기 위해 형성된다. 유전체 재료(127)는 게이트 전극(124A 및 124B)을 전기적으로 절연하기 위한 격리 구조체로 지칭될 수 있다. 그 후, 유전체 재료(126)가 도전성 층(118) 위에 형성되고, 접촉부(128)가 유전체 재료(126)에 형성되어 각각의 하부 도전성 피처(예를 들어, 게이트 전극(124A/124B) 또는 S/D 층(114/118))에 전기적으로 커플링된다. 다음으로, 커넥터(130)가 각각의 접촉부(128) 위에 형성되어 접촉부(128)에 전기적으로 커플링된다. 도 7b는 도 7a의 3D 메모리 디바이스(200)의 단면도를 나타내지만, 도 7a의 단면 II-II'를 따른다. 일부 실시예에서, 슬롯형 개구의 충전 및 유전체 재료(126)의 형성은 동일한 퇴적 프로세스에서 함께 수행되므로, 슬롯형 개구를 충전하는 유전체 재료(127)는 도전성 층(118) 위의 유전체 재료(126)와 동일하다. 그러나, 본 개시의 실시예는 이에 한정되지 않으며, 다른 실시예에서, 유전체 재료(127) 및 유전체 재료(126)는 상이한 퇴적 프로세스에서 형성될 수 있고, 상이한 유전체 재료를 가질 수 있다.
유전체 재료(127)가 도전성 필라(124)를 2개의 별개의 독립적으로 제어되는(예를 들어, 다른 게이트 전압을 갖는) 게이트 전극(124A 및 124B)으로 분리하기 때문에, 3D 메모리 디바이스(200)의 메모리 셀의 개수는 3D 메모리 디바이스(100)의 메모리 셀의 개수의 2배이다. 도 7a의 점선 박스(140A 및 140B)는 도 6a의 메모리 셀(140)에 대응하는 영역에 형성된 2개의 메모리 셀을 나타낸다. 도 7a에 나타낸 바와 같이, 각각의 메모리 셀(140A/140B)은 도 6a의 메모리 셀(140)의 절반 크기이다. 도 7a의 예에서, 4개의 커넥터(130)(Vg1, Vg2, Vg3 및 Vg4로 라벨링됨)가 있으며, 이들 각각은 메모리 셀의 트랜지스터의 게이트에 전기적으로 커플링된다. 또한, Vs1 및 Vd1로 라벨링된 2개의 커넥터(130)가 있으며, 여기서 2개의 커넥터(130)는 메모리 셀의 트랜지스터의 S/D 층(114 및 118)에 커플링된다. 따라서, 도 7a의 예는 4개의 메모리 셀을 나타내고, 여기서 각각의 메모리 셀은 각각의 메모리 셀의 트랜지스터의 게이트 및 S/D 단자에 적절한 전압을 인가함으로써 프로그래밍될 수 있다.
도 8은 제3 실시예에 따른 3D 메모리 디바이스(300)의 단면도이다.
3D 메모리 디바이스(300)는 도 6a의 3D 메모리 디바이스(100)와 유사하지만, 도 6a에서 Vg1 및 Vg2로 라벨링된 커넥터(130)는 기판(101)의 전기 도전성 피처(136)로 대체된다. 전기 도전성 피처(136)는 기판(101)의 상호 접속 구조체의 일부로서 형성될 수 있다. 또한, 전기 도전성 영역(132)은 게이트 전극(124) 아래에(예를 들어, 아래에 직접 그리고 물리적으로 접촉) 그리고 게이트 전극(124)에 전기적으로 커플링된 기판(101)에 형성된다. 일부 실시예에서, 전기 도전성 영역(132)은 에피택셜 성장된 반도체 재료를 포함하는 에피택셜 영역이다. 일부 실시예에서, 전기 도전성 영역(132)은 도핑된 영역, 예를 들어, N-형 또는 P-형 도펀트로 도핑된 반도체 영역이다. 도 8은 또한 전기 도전성 피처(136)를 각각의 전기 도전성 영역(132)과 접속하는 기판(101)의 도전성 라인과 같은 전기 경로(134)를 나타낸다. 전기 경로(134)는 기판(101)의 상호 접속 구조체의 도전성 라인일 수 있다. 3D 메모리 디바이스(300)의 게이트 전압이 전기 도전성 피처(136)를 통해 게이트 전극(124)에 인가된다.
도 9는 제4 실시예에 따른 3D 메모리 디바이스(400)의 단면도이다.
3D 메모리 디바이스(400)는 도 8의 3D 메모리 디바이스(300)와 유사하지만, 전기 도전성 영역(132)이 기판-관통 비아(TSV: through-substrate via)와 같은 다른 전기 경로(135)에 의해 기판(101)의 바닥 표면에서 커넥터(138)에 전기적으로 커플링된다. 따라서, 3D 메모리 디바이스(400)의 게이트 전압이 커넥터(138)에서 인가된다.
일부 실시예에서, 3D 메모리 디바이스(300 또는 400)의 게이트 전압은 기판(101)의 상호 접속 구조체로부터 인가될 수 있고, 이에 의해 게이트 전극의 라우팅 레이아웃을 단순화할 수 있다는 점에 유의해야 한다. 또한, 개시된 실시예는 메모리 디바이스에서 메모리 셀의 개수를 증가시키기 위한 용이한 수정을 허용하며, 이에 의해 메모리 셀 밀도를 향상시킨다. 개시된 3D 메모리 디바이스에 대한 형성 방법은 기존의 BEOL 프로세스에 용이하게 통합될 수 있으며, 이에 의해 낮은 생산 비용으로 다양한 반도체 디바이스에 메모리 디바이스를 통합할 수 있다.
도 10 내지 도 16은 제5 실시예에 따른 3D 메모리 디바이스(500)를 형성하는 방법의 단면도이다. 3D 메모리 디바이스(500)는 도 6a의 3D 메모리 디바이스(100)와 유사하지만, 메모리 셀 밀도를 (예를 들어, 2배로) 증가시키기 위한 추가의 프로세싱을 갖는다.
일부 실시예에서, 3D 메모리 디바이스(500)를 형성하기 위해, 3D 메모리 디바이스(100)에 대한 도 1 내지 도 6a의 프로세싱 단계가 이어진다. 다음으로, 도 10을 참조하면, 유전체 재료(226a)가 도 6a의 구조체 위에 형성된다. 일부 실시예에서, 유전체 재료(226a)는 유기 유전체 재료 또는 무기 유전체 재료를 포함할 수 있다. 유기 유전체 재료는 폴리벤족사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등과 같은 폴리머일 수 있다. 무기 유전체 재료는: 질화 규소 등과 같은 질화물; 산화 규소와 같은 산화물; 산질화 규소와 같은 산질화물; 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG) 등, 또는 이들의 조합을 포함할 수 있다. 유전체 재료(226a)는 스핀 코팅, 라미네이션, CVD 등에 의해 형성될 수 있다.
도 11을 참조하면, 복수의 접촉부(228a)(또한, 접촉 플러그라고도 칭함)가 유전체 재료(226a)에 형성되고 Vs1 및 Vd1로 라벨링된 커넥터(130)에 전기적으로 커플링된다. 일부 실시예에서, 접촉부(228a)는 Vs1 및 Vd1로 라벨링된 하부 커넥터(130)를 노출시키기 위하여 유전체 재료(226a)에 개구를 형성하고, 개구를 구리, 텅스텐, 코발트, 금, 은, 이들의 합금, 이들의 조합 등과 같은 도전성 재료로 충전함으로써 형성될 수 있다. 도전성 재료가 형성된 후, CMP 프로세스와 같은 평탄화 프로세스가 수행되어 유전체 재료(226a)의 상부 표면으로부터 도전성 재료의 과량 부분을 제거할 수 있다.
도 12를 참조하면, 도전성 층(214) 및 유전체 층(212)이 유전체 재료(226a) 상에 연속적으로 형성된다. 그 후, 도전성 층(214) 및 유전체 층(212)은 계단형 영역(150)에서 Vd1로 라벨링된 접촉부(228a)의 최상부 표면을 노출시키도록 패터닝되며, Vs1로 라벨링된 접촉부(228a)는 도전성 층(214) 및 유전체 층(212)에 의해 덮인다. 도전성 층(214) 및/또는 유전체 층(212)의 구조, 재료 및 기능은 도전성 층(114) 및/또는 유전체 층(112)의 구조, 재료 및 기능과 유사하며, 전술한 실시예에서 설명되었으므로 여기서는 상세 사항을 생략한다.
도 13을 참조하면, 유전체 재료(226b)는 도전성 층(214) 및 유전체 층(212) 옆에 형성되고 유전체 재료(226a)를 덮는다. 접촉부(228b)가 Vd1로 라벨링된 커넥터(130)에 커플링된 접촉부(228a) 상에 형성된다. 즉, 접촉부(228a)는 유전체 층(212)의 최상부 표면의 높이에 도달하도록 연장된다. 유전체 재료(226b) 및 유전체 재료(226a)는 SiO2와 같은 동일한 유전체 재료를 가질 수 있다. 즉, 유전체 재료(226a 및 226b)는 동일한 유전체 층 또는 막(226)으로서 지칭될 수 있다. 또한, 접촉부(228a 및 228b)는 Cu와 같은 동일한 금속 재료를 가질 수 있다. 즉, 접촉부(228a 및 228b)는 동일한 접촉 플러그 또는 도전성 비아(228)로 지칭될 수 있다. 일부 실시예에서, Vd1로 라벨링된 커넥터(130)와 접촉하는 접촉부(228)의 길이는 Vs1로 라벨링된 커넥터(130)와 접촉하는 접촉부(228a)와 접촉하는 길이보다 크다.
도 14를 참조하면, 도전성 층(218) 및 유전체 층(216)이 유전체 재료(226b) 및 도전성 층(214) 상에 연속적으로 형성되고, 이에 의해 층 스택(210)을 형성한다. 구체적으로, 도전성 층(218)은 Vd1로 라벨링된 커넥터(130)에 커플링된 접촉 플러그(228)와 물리적으로 접촉한다. 다른 한편으로, 도전성 층(214)은 Vs1로 라벨링된 커넥터(130)에 커플링된 접촉부(228)와 물리적으로 접촉한다. 도 14의 예에서, 유전체 층(212)과 도전성 층(214)은 동일한 폭 W3을 갖는다. 유전체 층(216) 및 도전성 층(218)은 폭 W3보다 큰 동일한 폭 W4를 갖는다. 즉, 계단형 영역(150)의 도전성 층(214)은 유전체 층(212)의 각각의 측벽과 동일한 라인을 따라 정렬된 측벽을 갖는다.
도전성 층(218) 및/또는 유전체 층(216)의 구조, 재료 및 기능은 도전성 층(118) 및/또는 유전체 층(116)의 구조, 재료 및 기능과 유사하며, 전술한 실시예에서 설명되었으므로 상세 사항은 여기서 생략된다.
도 15를 참조하면, 복수의 게이트 구조체(225)가 각각 층 스택(210)을 관통하는 복수의 개구(20)에 형성된다. 상세하게, 각각의 게이트 구조체(225)는 채널 층(220), 강유전체 층(222) 및 도전성 필라(224)를 포함할 수 있다. 강유전체 층(222)은 도전성 필라(224)를 감싼다. 강유전체 층(222)은 채널 층(220)과 도전성 필라(224) 사이에 샌드위칭되어 채널 층(220)과 도전성 필라(224)에 물리적으로 접촉한다. 채널 층(220)은 층 스택(210)과 강유전체 층(222) 사이에 배치된다. 즉, 채널 층(220)(또는 게이트 구조체(225))은 유전체 층(212, 216) 및 도전성 층(214, 218)에 의해 둘러싸인다. 채널 층(220), 강유전체 층(222) 및 도전성 필라(222)의 구조, 재료 및 기능은 채널 층(120), 강유전체 층(122) 및 도전성 필라(124)의 구조, 재료 및 기능과 유사하며 전술한 실시예에서 설명되었으므로, 상세 사항은 여기에서 생략한다.
도 16을 참조하면, 유전체 재료(227)가 도 15의 구조체 위에 형성된다. 그 후, 복수의 접촉부(229)(또한, 접촉 플러그라고도 칭함)가 유전체 재료(227)에 형성되고 도전성 필라(224)에 전기적으로 커플링된다. 일부 실시예에서, 도전성 필라(224)에 전기적으로 커플링된 접촉부(229)는 또한 게이트 접촉부(229G)로 지칭된다. 다음으로, 복수의 커넥터(230)(또한, 도전성 커넥터 또는 도전성 범프라고도 칭함)가 접촉부(229) 위에 형성되어 접촉부(229)에 전기적으로 커플링된다. 유전체 재료(227), 접촉부(229) 및 커넥터(230)의 구조, 재료 및 기능은 유전체 재료(126), 접촉부(128) 및 커넥터(130)의 구조, 재료 및 기능과 유사하며 전술한 실시예에서 설명되었으므로, 여기서는 상세 사항을 생략한다.
도 16에 나타낸 바와 같이, 커넥터(230)를 형성한 후, 메모리 디바이스(500)가 달성된다. 상세하게, 메모리 디바이스(500)는 기판(101) 상의 제1 계층 T1 및 제1 계층 T1 위에 적층된 제2 계층 T2를 포함할 수 있다. 제1 계층 T1은 제1 층 스택(110) 및 제1 층 스택(110)을 관통하는 제1 게이트 구조체(125)를 포함할 수 있다. 제2 계층 T2는 제2 층 스택(210) 및 제2 층 스택(210)을 관통하는 제2 게이트 구조체(225)를 포함할 수 있다. 메모리 디바이스(500)는 제1 계층 T1과 제2 계층 T2 사이의 계단형 영역(150)에 제1 전기 경로 P1 및 제2 전기 경로 P2를 추가로 포함한다. 제1 전기 경로 P1은 도전성 층(114 및 218)에 전기적으로 접속되고, Vd1로 라벨링된 커넥터(130)로부터의 제1 S/D 전압을 갖는다. 제2 전기 경로 P2는 도전성 층(118 및 214)에 전기적으로 접속되고, Vs1로 라벨링된 커넥터(130)로부터의 제2 S/D 전압을 갖는다. 즉, 도전성 층(114 및 218)은 제1 S/D 전압을 공유하며, 도전성 층(118 및 214)은 제1 S/D 전압과 다른 제2 S/D 전압을 공유한다.
또한, 도 16의 점선 박스는 또한 3D 메모리 디바이스(500)의 메모리 셀(240)을 나타낸다. 3D 메모리 디바이스(500)는 복수의 이러한 메모리 셀을 포함한다. 메모리 셀(240)은 제2 층 스택(210)을 관통하는 제2 게이트 구조체(225) 및 도전성 층(214 및 218)(이하 S/D 층(224)이라고 칭함)을 포함한다. 제2 게이트 구조체(225)는 도전성 필라(224)(이하, 게이트 전극(224)이라고 칭함), 게이트 전극(224)을 감싸는 강유전체 층(222), 채널 층(220) 및 제2 층 스택(210)과 강유전체 층(222) 사이의 채널 층(220)을 포함할 수 있다. 채널 층(220)이 제2 층 스택(210)의 S/D 층(214 및 218) 사이에 배치되기 때문에, 3D 메모리 디바이스(500)의 각각의 메모리 셀(240)은 나타낸 실시예에서 강유전체 층(222)을 갖는 트랜지스터이다. 도 16의 점선 화살표(245)는 메모리 셀의 트랜지스터가 턴 온될 때 채널 층(220)에서 가능한 전류 흐름 방향을 나타낸다.
메모리 셀(140)을 갖는 제1 계층 T1 위에 적층된 메모리 셀(240)을 갖는 제2 계층 T2로 인해, 3D 메모리 디바이스(500)의 메모리 셀의 개수는 3D 메모리 디바이스(100)의 메모리 셀의 개수의 2배이다. 도 16의 예에서는, 4개의 메모리 셀이 예시된다. 혼란을 피하기 위해, 메모리 셀(140 및 240) 외에 다른 메모리 셀은 점선 박스로 마킹되지 않는다. 메모리 셀(140)은 메모리 셀의 트랜지스터의 게이트 및 S/D 단자에 전기적으로 커플링된 커넥터(130), 예를 들어, Vg1, Vs1 및 Vd1로 라벨링된 커넥터(130)를 통해 프로그래밍(예를 들어, 기입 및/또는 판독)될 수 있다. 유사하게, Vg2, Vs1, Vd1로 라벨링된 커넥터(130)는 메모리 셀(140) 옆에 배치된 다른 메모리 셀을 프로그래밍하는 데 사용될 수 있다. 메모리 셀(240)은 커넥터(230 및 130)를 통해 프로그래밍될 수 있으며, 여기서, 커넥터(230), 예를 들어, Vg3로 라벨링된 커넥터(230)는 메모리 셀의 트랜지스터의 게이트 단자에 전기적으로 커플링되고, 커넥터(130), 예를 들어, Vs1 및 Vd1로 라벨링된 커넥터(130)는 메모리 셀의 트랜지스터의 S/D 단자에 전기적으로 커플링된다. 유사하게, Vg2로 라벨링된 커넥터(230) 및 Vs1, Vd1로 라벨링된 커넥터(130)는 메모리 셀(240) 옆에 배치된 다른 메모리 셀을 프로그래밍하는 데 사용될 수 있다. 일부 실시예에서, 게이트 구조체(125 및 225)는 서로 전기적으로 독립적이므로, 라우팅 레이아웃 및 동작이 더욱 유연하다.
본 실시예에서, 메모리 셀(240)은 메모리 셀(140) 상에 적층되어 메모리 디바이스의 메모리 셀의 개수를 증가시키기 위한 용이한 수정을 허용하며, 이에 의해 메모리 셀 밀도를 향상시킨다는 점에 유의해야 한다. 또한, 유전체(226a)가 메모리 셀(140 및 240) 사이에 배치되어 2개의 수직으로 이웃하는 메모리 셀(140 및 240) 사이의 누설 전류를 감소시키거나 제거하며, 이에 의해 디바이스 성능을 향상시킨다. 다른 예로서, 개시된 실시예는 기판(101) 위에 2개의 계층 T1 및 T2를 나타내지만, 이들 실시예는 예시적이며 한정적인 것이 아니다. 본 기술 분야의 통상의 기술자는 2개 초과의 계층이 기판(101) 위에 형성될 수 있다는 것을 쉽게 이해할 것이다. 이는 더 많은 메모리 셀이 3D 메모리 디바이스에 형성되도록 할 것이다.
도 17은 제6 실시예에 따른 3D 메모리 디바이스(600)의 단면도이다.
3D 메모리 디바이스(600)는 도 16의 3D 메모리 디바이스(500)와 유사하며, 즉, 3D 메모리 디바이스(600)의 구조, 재료 및 기능은 3D 메모리 디바이스(500)의 구조, 재료 및 기능과 유사하며, 전술한 실시예에서 설명되었으므로 여기서는 상세 사항을 생략한다. 3D 메모리 디바이스(500 및 600) 사이의 주요 차이점은 게이트 구조체(225 및 125)가 메모리 셀(140 및 240) 사이의 제3 전기 경로 P3을 통해 동일한 게이트 전압(Vg1 또는 Vg2)을 공유함으로써 회로 복잡성을 단순화한다는 점에 있다.
도 18은 제7 실시예에 따른 3D 메모리 디바이스(700)의 단면도이다.
3D 메모리 디바이스(700)는 도 16의 3D 메모리 디바이스(500)와 유사하며, 즉, 3D 메모리 디바이스(700)의 구조, 재료 및 기능은 3D 메모리 디바이스(500)의 구조, 재료 및 기능과 유사하며, 전술한 실시예에서 설명되었으므로 여기서는 상세 사항을 생략한다. 3D 메모리 디바이스(500 및 700) 사이의 주요 차이점은 메모리 디바이스(700)의 도전성 층(114, 118, 214 및 218)이 서로 전기적으로 독립적이라는 점에 있다.
구체적으로, 메모리 디바이스(700)는 제1 계층 T1 위에 적층된 제2 계층 T2'를 포함한다. 제2 계층 T2'는 유전체 재료(226a) 상에 연속적으로 형성된 유전체 층(212), 도전성 층(214), 유전체 층(216) 및 도전성 층(218)을 포함하는 제2 층 스택(210')을 포함할 수 있다. 도 18의 예에서, 유전체 층(212)과 도전성 층(214)은 동일한 폭 W5를 갖는다. 유전체 층(216) 및 도전성 층(218)은 폭 W5보다 작은 동일한 폭 W6을 갖는다. 즉, 계단형 영역(150)의 도전성 층(218)은 유전체 층(216)의 각각의 측벽과 동일한 라인을 따라 정렬된 측벽을 갖는다. 제2 게이트 구조체(225)는 제2 층 스택(210')을 관통한다. 유전체 재료(227)는 제2 층 스택(210') 및 제2 게이트 구조체(225) 위에 형성된다. 접촉부(229)는 유전체 재료(227)에 형성되고 도전성 필라(224) 또는 도전성 층(214 및 218)에 전기적으로 커플링된다. 일부 실시예에서, 도전성 필라(224)에 전기적으로 커플링된 접촉부(229)는 또한 게이트 접촉부(229G)라고도 칭하며, 도전성 층(214 및 218)(이하, S/D 층이라고 칭함)에 전기적으로 커플링된 접촉부(229)는 또한 소스/드레인 접촉부(229SD)라고도 칭한다. 커넥터(230)는 접촉부(229) 위에 형성되고 접촉부(229)에 전기적으로 커플링된다.
도 18의 예에서, 4개의 커넥터(130 및 230)(Vg1, Vg2, Vg3 및 Vg4로 라벨링됨)가 있으며, 이들 각각은 메모리 셀의 트랜지스터의 게이트에 전기적으로 커플링된다. 또한, Vs1 및 Vd1로 라벨링된 2개의 커넥터(130)가 있으며, 여기서 2개의 커넥터(130)는 메모리 셀의 트랜지스터의 S/D 층(114 및 118)에 커플링된다. 또한, Vs2 및 Vd2로 라벨링된 2개의 커넥터(230)가 있으며, 여기서 2개의 커넥터(230)는 메모리 셀의 트랜지스터의 S/D 층(214 및 218)에 커플링된다. 따라서, 도 18의 예는 4개의 메모리 셀을 나타내고, 여기서 각각의 메모리 셀은 각각의 메모리 셀의 트랜지스터의 게이트 및 S/D 단자에 적절한 전압을 인가함으로써 프로그래밍될 수 있다.
2개의 계층 T1 및 T2'만이 도 18에 예시되지만, 본 개시의 실시예는 이에 한정되지 않는다는 점에 유의해야 한다. 다른 실시예에서, 2개 초과의 계층이 기판(101) 위에 형성될 수 있다. 이는 더 많은 메모리 셀이 3D 메모리 디바이스에 형성되도록 할 것이다. 개시된 3D 메모리 디바이스에 대한 형성 방법은 기존의 BEOL 프로세스에 용이하게 통합될 수 있으며, 이에 의해 낮은 생산 비용으로 다양한 반도체 디바이스에 메모리 디바이스를 통합할 수 있다.
또한, 3D 메모리 디바이스(500, 600 및 700)의 제1 계층 T1은 도 1에 나타낸 구조체(400)로 대체될 수 있다. 이 경우, 기판(101)의 바닥 표면 아래에 다른 계층 또는 층 스택이 적층될 수 있으며, 이에 의해 메모리 셀 밀도를 증가시킬 수 있다.
도 19는 일부 실시예에 따라 메모리 디바이스를 형성하는 방법의 흐름도(1000)를 나타낸다. 도 19에 나타낸 실시예의 방법은 다수의 가능한 실시예의 방법의 단지 예일 뿐이라는 것을 이해해야 한다. 본 기술 분야의 통상의 기술자는 많은 변형, 대안 및 수정을 인식할 것이다. 예를 들어, 도 19에 나타낸 바와 같은 다양한 단계가 추가, 제거, 대체, 재배열 또는 반복될 수 있다.
도 19를 참조하면, 블록 1010에서, 제1 층 스택이 기판 위에 형성되고, 여기서 제1 층 스택은 순서대로 적층된 제1 유전체 층, 제1 도전성 층, 제2 유전체 층 및 제2 도전성 층을 포함한다. 블록 1020에서, 제1 개구가 제1 층 스택을 관통하도록 제1 층 스택에 형성된다. 블록 1030에서, 제1 게이트 구조체가 제1 개구에 형성된다. 블록 1040에서, 제1 도전성 층의 일부를 노출시키기 위하여 제2 도전성 층의 일부 및 제2 유전체 층의 일부가 제거되고, 이에 의해 계단형 영역을 형성한다. 블록 1050에서, 제2 층 스택이 제1 층 스택 상에 형성되고, 여기서 제2 층 스택은 순서대로 적층된 제3 도전성 층, 제3 유전체 층, 제4 도전성 층 및 제4 유전체 층을 포함한다. 블록 1060에서, 제1 전기 경로 및 제2 전기 경로가 각각 제1 층 스택과 제2 층 스택 사이의 계단형 영역에 형성되고, 여기서 제1 전기 경로는 제1 도전성 층 및 제4 도전성 층에 전기적으로 접속되고, 제2 전기 경로는 제2 도전성 층 및 제3 도전성 층에 전기적으로 접속된다. 블록 1070에서, 제2 개구가 제2 층 스택을 관통하도록 제2 층 스택에 형성된다. 블록 1080에서, 제2 게이트 구조체가 제2 층 스택에 형성되고, 여기서 제2 게이트 구조체 및 제1 게이트 구조체는 서로 전기적으로 독립적이다.
실시예에 따르면, 메모리 디바이스는 기판 상의 제1 계층 및 제1 계층 상의 제2 계층을 포함한다. 제1 계층은 제1 층 스택; 제1 층 스택을 관통하는 제1 게이트 전극; 제1 층 스택과 제1 게이트 전극 사이의 제1 채널 층; 및 제1 채널 층과 제1 게이트 전극 사이의 제1 강유전체 층을 포함한다. 제2 계층은 제2 층 스택; 제2 층 스택을 관통하는 제2 게이트 전극; 제2 층 스택과 제2 게이트 전극 사이의 제2 채널 층; 및 제2 채널 층과 제2 게이트 전극 사이의 제2 강유전체 층을 포함한다.
실시예에 따르면, 메모리 디바이스를 형성하는 방법은: 기판 상에 제1 층 스택을 형성하는 단계로서, 제1 층 스택은 순서대로 적층된 제1 유전체 층, 제1 도전성 층, 제2 유전체 층 및 제2 도전성 층을 포함하는, 제1 층 스택을 형성하는 단계; 제1 층 스택을 관통하도록 제1 층 스택에 제1 개구를 형성하는 단계; 제1 개구에 제1 게이트 구조체를 형성하는 단계; 제1 도전성 층의 일부를 노출시키기 위해 제2 도전성 층의 일부 및 제2 유전체 층의 일부를 제거하여, 계단형 영역을 형성하는 단계; 제1 층 스택 상에 제2 층 스택을 형성하는 단계로서, 제2 층 스택은 순서대로 적층된 제3 도전성 층, 제3 유전체 층, 제4 도전성 층 및 제4 유전체 층을 포함하는, 제2 층 스택을 형성하는 단계; 제1 층 스택과 제2 층 스택 사이의 계단형 영역에 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계로서, 제1 전기 경로는 제1 도전성 층 및 제4 도전성 층에 전기적으로 접속되고, 제2 전기 경로는 제2 도전성 층 및 제3 도전성 층에 전기적으로 접속되는, 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계; 제2 층 스택을 관통하도록 제2 층 스택에 제2 개구를 형성하는 단계; 및 제2 층 스택에 제2 게이트 구조체를 형성하는 단계로서, 제2 게이트 구조체 및 제1 게이트 구조체는 서로 전기적으로 독립적인, 제2 게이트 구조체를 형성하는 단계를 포함한다.
실시예에 따르면, 메모리 디바이스는: 기판 상에 배치된 층 스택으로서, 층 스택은 순서대로 적층된 제1 유전체 층, 제1 소스/드레인(S/D) 층, 제2 유전체 층 및 제2 S/D 층을 포함하는, 층 스택; 층 스택을 관통하는 제1 도전성 필라; 제1 도전성 필라를 감싸는 제1 강유전체 층; 및 층 스택과 제1 강유전체 층 사이에 배치된 제1 채널 층을 포함하고, 제1 강유전체 층은 제1 채널 층 및 제1 도전성 필라와 접촉한다.
전술한 내용은 본 기술 분야의 통상의 기술자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 본 기술 분야의 통상의 기술자는 동일한 목적을 수행하고/수행하거나 본원에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시 내용을 용이하게 사용할 수 있음을 이해해야 한다. 본 기술 분야의 통상의 기술자는 또한 이러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고도 본원에서 다양한 변화, 치환 및 변경을 할 수 있음을 이해해야 한다.
[부기]
1. 메모리 디바이스에 있어서,
기판 상에 배치된 제1 계층(tier); 및
상기 제1 계층 상에 배치된 제2 계층
을 포함하고,
상기 제1 계층은:
제1 층 스택;
상기 제1 층 스택을 관통하는 제1 게이트 전극;
상기 제1 층 스택과 상기 제1 게이트 전극 사이에 배치된 제1 채널 층; 및
상기 제1 채널 층과 상기 제1 게이트 전극 사이에 배치된 제1 강유전체 층을 포함하고,
상기 제2 계층은:
제2 층 스택;
상기 제2 층 스택을 관통하는 제2 게이트 전극;
상기 제2 층 스택과 상기 제2 게이트 전극 사이에 배치된 제2 채널 층; 및
상기 제2 채널 층과 상기 제2 게이트 전극 사이에 배치된 제2 강유전체 층을 포함하는, 메모리 디바이스.
2. 제1항에 있어서,
상기 제1 층 스택은:
제1 유전체 층;
상기 제1 유전체 층 상에 배치된 제1 도전성 층;
상기 제1 도전성 층 상에 배치된 제2 유전체 층; 및
상기 제2 유전체 층 상에 배치된 제2 도전성 층을 포함하고, 상기 제1 채널 층은 상기 제1 유전체 층, 상기 제1 도전성 층, 상기 제2 유전체 층, 및 상기 제2 도전성 층과 접촉하는, 메모리 디바이스.
3. 제2항에 있어서,
상기 제1 유전체 층 및 상기 제1 도전성 층은 제1 폭을 갖고, 상기 제2 유전체 층 및 상기 제2 도전성 층은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은, 메모리 디바이스.
4. 제2항에 있어서,
상기 제2 층 스택은:
상기 제2 도전성 층 위에 배치된 제3 도전성 층;
상기 제3 도전성 층 상에 배치된 제3 유전체 층;
상기 제3 유전체 층 상에 배치된 제4 도전성 층; 및
상기 제4 도전성 층 상에 배치된 제4 유전체 층을 포함하고, 상기 제2 채널 층은 상기 제3 도전성 층, 상기 제3 유전체 층, 상기 제4 도전성 층, 및 상기 제4 유전체 층과 접촉하는, 메모리 디바이스.
5. 제4항에 있어서,
상기 제3 도전성 층 및 상기 제3 유전체 층은 제3 폭을 갖고, 상기 제4 도전성 층 및 상기 제4 유전체 층은 제4 폭을 가지며, 상기 제4 폭은 상기 제3 폭보다 큰, 메모리 디바이스.
6. 제4항에 있어서,
상기 제1 도전성 층 및 상기 제4 도전성 층은 제1 커넥터에 접속되고, 상기 제2 도전성 층 및 상기 제3 도전성 층은 상기 제1 커넥터와는 상이한 제2 커넥터에 접속되는, 메모리 디바이스.
7. 제4항에 있어서,
상기 제1 게이트 전극 및 상기 제2 게이트 전극은 제3 커넥터에 접속되는, 메모리 디바이스.
8. 제2항에 있어서,
상기 제2 층 스택은:
상기 제2 도전성 층 위에 배치된 제3 유전체 층;
상기 제3 유전체 층 상에 배치된 제3 도전성 층;
상기 제3 도전성 층 상에 배치된 제4 유전체 층; 및
상기 제4 유전체 층 상에 배치된 제4 도전성 층을 포함하고, 상기 제2 채널 층은 상기 제3 유전체 층, 상기 제3 도전성 층, 상기 제4 유전체 층, 및 상기 제4 도전성 층과 접촉하는, 메모리 디바이스.
9. 제8항에 있어서,
상기 제3 도전성 층 및 상기 제3 유전체 층은 제3 폭을 갖고, 상기 제4 도전성 층 및 상기 제4 유전체 층은 제4 폭을 가지며, 상기 제4 폭은 상기 제3 폭보다 작은, 메모리 디바이스.
10. 제7항에 있어서,
상기 제1 도전성 층, 상기 제2 도전성 층, 상기 제3 도전성 층, 및 상기 제4 도전성 층은 서로 전기적으로 독립적인, 메모리 디바이스.
11. 메모리 디바이스를 형성하는 방법에 있어서,
기판 상에 제1 층 스택을 형성하는 단계로서, 상기 제1 층 스택은 순서대로 적층된 제1 유전체 층, 제1 도전성 층, 제2 유전체 층, 및 제2 도전성 층을 포함하는, 상기 제1 층 스택을 형성하는 단계;
상기 제1 층 스택을 관통하도록 상기 제1 층 스택에 제1 개구를 형성하는 단계;
상기 제1 개구에 제1 게이트 구조체를 형성하는 단계;
상기 제1 도전성 층의 일부를 노출시키기 위해 상기 제2 도전성 층의 일부 및 상기 제2 유전체 층의 일부를 제거하여, 계단형 영역을 형성하는 단계;
상기 제1 층 스택 상에 제2 층 스택을 형성하는 단계로서, 상기 제2 층 스택은 순서대로 적층된 제3 도전성 층, 제3 유전체 층, 제4 도전성 층, 및 제4 유전체 층을 포함하는, 제2 층 스택을 형성하는 단계;
상기 제1 층 스택과 상기 제2 층 스택 사이의 상기 계단형 영역에 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계로서, 상기 제1 전기 경로는 상기 제1 도전성 층 및 상기 제4 도전성 층에 전기적으로 접속되고, 상기 제2 전기 경로는 상기 제2 도전성 층 및 상기 제3 도전성 층에 전기적으로 접속되는, 상기 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계;
상기 제2 층 스택을 관통하도록 상기 제2 층 스택에 제2 개구를 형성하는 단계; 및
상기 제2 층 스택에 제2 게이트 구조체를 형성하는 단계
를 포함하고, 상기 제2 게이트 구조체 및 상기 제1 게이트 구조체는 서로 전기적으로 독립적인, 방법.
12. 제11항에 있어서,
상기 제1 게이트 구조체를 형성하는 단계는:
상기 제1 개구의 측벽 상에 제1 채널 층을 형성하는 단계로서, 상기 제1 도전성 층 및 상기 제2 도전성 층은 상기 제1 채널 층을 둘러싸고 상기 제1 채널 층과 물리적으로 접촉하는, 상기 제1 채널 층을 형성하는 단계;
상기 제1 채널 상에 제1 강유전체 층을 형성하는 단계; 및
제1 게이트 전극을 형성하기 위해 상기 제1 개구를 도전성 재료로 충전하는 단계를 포함하는, 방법.
13. 제11항에 있어서,
상기 제2 게이트 구조체를 형성하는 단계는:
상기 제2 개구의 측벽 상에 제2 채널 층을 형성하는 단계로서, 상기 제3 도전성 층 및 상기 제4 도전성 층은 상기 제2 채널 층을 둘러싸고 상기 제2 채널 층과 물리적으로 접촉하는, 상기 제2 채널 층을 형성하는 단계;
상기 제2 채널 상에 제2 강유전체 층을 형성하는 단계; 및
제2 게이트 전극을 형성하기 위해 상기 제2 개구를 도전성 재료로 충전하는 단계를 포함하는, 방법.
14. 제11항에 있어서,
상기 제1 전기 경로는 상기 제1 도전성 층과 물리적으로 접촉하는 제1 접촉 플러그를 포함하고, 상기 제2 전기 경로는 상기 제2 도전성 층과 물리적으로 접촉하는 제2 접촉 플러그를 포함하고, 상기 제1 접촉 플러그는 상기 제2 접촉 플러그의 길이보다 더 큰 길이를 갖는, 방법.
15. 제11항에 있어서,
상기 제2 전기 경로는 상기 제3 도전성 층과 물리적으로 접촉하는 제3 접촉 플러그를 포함하고, 상기 제1 전기 경로는 상기 제4 도전성 층과 물리적으로 접촉하는 제4 접촉 플러그를 포함하고, 상기 제4 접촉 플러그는 상기 제3 접촉 플러그의 길이보다 더 큰 길이를 갖는, 방법.
16. 메모리 디바이스에 있어서,
기판 상에 배치된 층 스택으로서, 상기 층 스택은 순서대로 적층된 제1 유전체 층, 제1 소스/드레인(S/D) 층, 제2 유전체 층, 및 제2 S/D 층을 포함하는, 상기 층 스택;
상기 층 스택을 관통하는 제1 도전성 필라(pillar);
상기 제1 도전성 필라를 감싸는 제1 강유전체 층; 및
상기 층 스택과 상기 제1 강유전체 층 사이에 배치된 제1 채널 층
을 포함하고, 상기 제1 강유전체 층은 상기 제1 채널 층 및 상기 제1 도전성 필라와 접촉하는, 메모디 디바이스.
17. 제16항에 있어서,
상기 제1 S/D 층의 일부는 계단형 영역을 형성하기 위해 상기 제2 유전체 층 및 상기 제2 S/D 층에 의해 노출되는, 메모리 디바이스.
18. 제17항에 있어서,
상기 계단형 영역에서 상기 제1 S/D 층 상에 배치된 제1 접촉 플러그;
상기 계단형 영역에서 상기 제2 S/D 층 상에 배치된 제2 접촉 플러그로서, 상기 제1 접촉 플러그는 상기 제2 접촉 플러그의 길이보다 큰 길이를 갖는, 상기 제2 접촉 플러그
상기 제1 도전성 필라 옆에 배치되고 상기 층 스택을 관통하는 제2 도전성 필라;
상기 제2 도전성 필라를 감싸는 제2 강유전체 층; 및
상기 층 스택과 상기 제2 강유전체 층 사이에 배치된 제2 채널 층을 더 포함하며, 상기 제2 강유전체 층은 상기 제2 채널 층 및 상기 제2 도전성 필라와 접촉하고, 상기 제1 도전성 필라 및 상기 제2 도전성 필라는 서로 전기적으로 독립적인, 메모리 디바이스.
19. 제16항에 있어서,
상기 제1 도전성 필라를 2개의 게이트 필라로 분할하기 위해 상기 제1 도전성 필라에 매립된 격리 구조체를 더 포함하는, 메모리 디바이스.
20. 제16항에 있어서,
상기 제1 도전성 필라 아래에서 상기 기판에 배치되며, 상기 제1 도전성 필라의 바닥면과 접촉하는 도전성 영역;
상기 기판에 또는 상기 기판의 바닥면 상에 배치된 커넥터; 및
상기 도전성 영역 및 상기 커넥터에 전기적으로 접속된 전기 경로를 더 포함하는, 메모리 디바이스.

Claims (10)

  1. 메모리 디바이스에 있어서,
    기판 상에 배치된 제1 계층(tier); 및
    상기 제1 계층 상에 배치된 제2 계층
    을 포함하고,
    상기 제1 계층은:
    제1 층 스택;
    상기 제1 층 스택을 관통하는 제1 게이트 전극;
    상기 제1 층 스택과 상기 제1 게이트 전극 사이에 배치된 제1 채널 층; 및
    상기 제1 채널 층과 상기 제1 게이트 전극 사이에 배치된 제1 강유전체 층을 포함하고,
    상기 제2 계층은:
    제2 층 스택;
    상기 제2 층 스택을 관통하는 제2 게이트 전극;
    상기 제2 층 스택과 상기 제2 게이트 전극 사이에 배치된 제2 채널 층; 및
    상기 제2 채널 층과 상기 제2 게이트 전극 사이에 배치된 제2 강유전체 층을 포함하고,
    상기 제1 층 스택은:
    제1 유전체 층;
    상기 제1 유전체 층 상에 배치된 제1 도전성 층;
    상기 제1 도전성 층 상에 배치된 제2 유전체 층; 및
    상기 제2 유전체 층 상에 배치된 제2 도전성 층을 포함하고, 상기 제1 채널 층은 상기 제1 유전체 층, 상기 제1 도전성 층, 상기 제2 유전체 층, 및 상기 제2 도전성 층과 접촉하는, 메모리 디바이스.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 유전체 층 및 상기 제1 도전성 층은 제1 폭을 갖고, 상기 제2 유전체 층 및 상기 제2 도전성 층은 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은, 메모리 디바이스.
  4. 제1항에 있어서,
    상기 제2 층 스택은:
    상기 제2 도전성 층 위에 배치된 제3 도전성 층;
    상기 제3 도전성 층 상에 배치된 제3 유전체 층;
    상기 제3 유전체 층 상에 배치된 제4 도전성 층; 및
    상기 제4 도전성 층 상에 배치된 제4 유전체 층을 포함하고, 상기 제2 채널 층은 상기 제3 도전성 층, 상기 제3 유전체 층, 상기 제4 도전성 층, 및 상기 제4 유전체 층과 접촉하는, 메모리 디바이스.
  5. 제4항에 있어서,
    상기 제3 도전성 층 및 상기 제3 유전체 층은 제3 폭을 갖고, 상기 제4 도전성 층 및 상기 제4 유전체 층은 제4 폭을 가지며, 상기 제4 폭은 상기 제3 폭보다 큰, 메모리 디바이스.
  6. 제4항에 있어서,
    상기 제1 도전성 층 및 상기 제4 도전성 층은 제1 커넥터에 접속되고, 상기 제2 도전성 층 및 상기 제3 도전성 층은 상기 제1 커넥터와는 상이한 제2 커넥터에 접속되는, 메모리 디바이스.
  7. 제4항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 제3 커넥터에 접속되는, 메모리 디바이스.
  8. 제1항에 있어서,
    상기 제2 층 스택은:
    상기 제2 도전성 층 위에 배치된 제3 유전체 층;
    상기 제3 유전체 층 상에 배치된 제3 도전성 층;
    상기 제3 도전성 층 상에 배치된 제4 유전체 층; 및
    상기 제4 유전체 층 상에 배치된 제4 도전성 층을 포함하고, 상기 제2 채널 층은 상기 제3 유전체 층, 상기 제3 도전성 층, 상기 제4 유전체 층, 및 상기 제4 도전성 층과 접촉하는, 메모리 디바이스.
  9. 메모리 디바이스를 형성하는 방법에 있어서,
    기판 상에 제1 층 스택을 형성하는 단계로서, 상기 제1 층 스택은 순서대로 적층된 제1 유전체 층, 제1 도전성 층, 제2 유전체 층, 및 제2 도전성 층을 포함하는, 상기 제1 층 스택을 형성하는 단계;
    상기 제1 층 스택을 관통하도록 상기 제1 층 스택에 제1 개구를 형성하는 단계;
    상기 제1 개구에 제1 게이트 구조체를 형성하는 단계;
    상기 제1 도전성 층의 일부를 노출시키기 위해 상기 제2 도전성 층의 일부 및 상기 제2 유전체 층의 일부를 제거하여, 계단형 영역을 형성하는 단계;
    상기 제1 층 스택 상에 제2 층 스택을 형성하는 단계로서, 상기 제2 층 스택은 순서대로 적층된 제3 도전성 층, 제3 유전체 층, 제4 도전성 층, 및 제4 유전체 층을 포함하는, 상기 제2 층 스택을 형성하는 단계;
    상기 제1 층 스택과 상기 제2 층 스택 사이의 상기 계단형 영역에 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계로서, 상기 제1 전기 경로는 상기 제1 도전성 층 및 상기 제4 도전성 층에 전기적으로 접속되고, 상기 제2 전기 경로는 상기 제2 도전성 층 및 상기 제3 도전성 층에 전기적으로 접속되는, 상기 제1 전기 경로 및 제2 전기 경로를 각각 형성하는 단계;
    상기 제2 층 스택을 관통하도록 상기 제2 층 스택에 제2 개구를 형성하는 단계; 및
    상기 제2 층 스택에 제2 게이트 구조체를 형성하는 단계
    를 포함하고, 상기 제2 게이트 구조체 및 상기 제1 게이트 구조체는 서로 전기적으로 독립적인, 방법.
  10. 메모리 디바이스에 있어서,
    기판 상에 배치된 층 스택으로서, 상기 층 스택은 순서대로 적층된 제1 유전체 층, 제1 소스/드레인(S/D) 층, 제2 유전체 층, 및 제2 S/D 층을 포함하는, 상기 층 스택;
    상기 층 스택을 관통하는 제1 도전성 필라(pillar);
    상기 제1 도전성 필라를 감싸는 제1 강유전체 층; 및
    상기 층 스택과 상기 제1 강유전체 층 사이에 배치된 제1 채널 층
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