KR20150144818A - 강유전체 전계 효과 트랜지스터 메모리 어레이를 갖는 장치 및 관련된 방법 - Google Patents

강유전체 전계 효과 트랜지스터 메모리 어레이를 갖는 장치 및 관련된 방법 Download PDF

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KR20150144818A
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디.브이. 니르말 라마스와미
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마이크론 테크놀로지, 인크
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Abstract

장치는 3차원 메모리 어레이 아키텍처내에 수평으로 및 수직으로 적층된 전계 효과 트랜지스터 (FET) 구조들, 수직으로 연장되고 및 수평으로 간격을 두고 between 상기 복수개의 FET 구조들 사이에서 수평으로 간격된 게이트들, 및 FET 구조들 및 게이트들을 분리하는 강유전체 재료를 포함한다. 개별 강유전체 FET들 (FeFET들)은 FET 구조들, 게이트들, 및 강유전체 재료의 인터섹션들에 형성된다. 다른 장치는 복수개의 비트 라인들 및 워드 라인들을 포함한다. 각각의 비트 라인은 강유전체 재료와 결합된 적어도 두개의 측면들을 가져서 각각의 비트 라인은 복수개의 FeFET들을 형성하도록 인접한 게이트들에 의해 공유된다. 메모리 어레이를 동작시키는 방법은 복수개의 FeFET 메모리 셀들에 대하여 희망하는 동작을 위해 복수개의 워드 라인들 및 디지트 라인들에 전압들의 조합을 인가하는 단계를 포함하되, 적어도 하나의 디지트 라인은 인접한 게이트들에 의해 액세스 가능한 복수개의 FeFET 메모리 셀들을 가진다.

Description

강유전체 전계 효과 트랜지스터 메모리 어레이를 갖는 장치 및 관련된 방법{APPARATUSES HAVING A FERROELECTRIC FIELD-EFFECT TRANSISTOR MEMORY ARRAY AND RELATED METHOD}
우선권 주장
본 출원은 “APPARATUSES HAVING A FERROELECTRIC FIELD-EFFECT TRANSISTOR MEMORY ARRAY AND RELATED METHOD”에 대하여 2013년 5월 17일 출원된 미국 특허 출원 일련 번호 13/897,037의 출원일의 이익을 주장한다.
기술분야
본 발명의 실시예들은 강유전체 전계 효과 트랜지스터 (FeFET) 구조들에 관한 것이다. 보다 상세하게는, 본 발명의 실시예들은 FeFET들을 채용하는 메모리 어레이들에 관한 것이다.
비휘발성 랜덤 액세스 메모리의 형태의 메모리 어레이들에 사용하기 위해 강유전체 전계 효과 트랜지스터들이 고려되어 왔다. 예를 들어, 도면들 1a 및 1b은 복수개의 FeFET들 (110)를 포함하는 통상의 메모리 어레이 (100)의 개략적인 다이어그램들이다. 특별히, 도 1a의 메모리 어레이 (100) 부분은 도 1b에 도시된 평면도의 라인 1a을 따라서 취해진 단면 이다. 각각의 FeFET (110)는 절연 기판 (130) 위에 형성된 소스 영역 (112), 드레인 영역 (114), 및 바디 영역 (116) (총괄하여 “FET 구조”로서 본 출원에서 언급된)을 포함한다. 각각의 FeFET (110)는 강유전체 재료 (120)에 의해 FET 구조로부터 분리된 게이트 (118)를 포함할 수 있다. 다시 말해서, 매우 일반적인 수준에서, FeFET는 게이트 산화물이 강유전체 재료 (120)에 의해 대체되는 통상의 FET에 유사한 구조를 가질 수 있다. 각각의 FeFET (110)는 메모리 어레이 (100)에 대하여 하나의 메모리 셀을 포함할 수 있다.
메모리 어레이 (100)는 절연 기판 (130) 위에 복수개의 2 차원 (평면) 배열의 FeFET들 (110)를 포함한다. 각각의 FeFET (110)는 데이터로 해석되는 임의의 상태를 저장하기 위해 메모리 어레이 (100)에 대하여 하나의 메모리 셀을 포함할 수 있다. FeFET (110)의 상태는 외부 필드의 존재하에 스위치 될 수 있는 강유전체 재료 (120)의 편극에 기반될 수 있다. 예를 들어, 강유전체 재료 (120)는 개별 FeFET (110)에 대하여 양의 편극 (“1” 로 해석될 수 있는) 또는 음의 편극 (“0” 으로 해석될 수 있는)을 나타낼 수 있다. 동작시에, FeFET는 FeFET (110)의 상태를 소거 또는 판독, 기록하기 위해서 게이트 (118), 소스 영역 (112), 및 드레인 영역 (114)에 결합된 컨택(contact)들로 전압들의 조합을 수신할 수 있다.
판독 동작 동안에, 전류 (102)는 선택된 FeFET (110)의 소스 영역 (112)으로부터 드레인 영역 (114)으로 FeFET (110)를 통과하여 흐를 수 있다. 통상의 메모리 어레이 (110)는 메모리 어레이 (100)의 동일 측면상에 있는 소스 컨택들 및 드레인 컨택들 (미도시)을 가질 수 있다. 결과적으로, 전류는 메모리 어레이 (100)의 제 1 단부 (150)로부터 FeFET (110)를 통과하여 흐를 수 있고 그런 다음 동일한 메모리 어레이 (100)의 제 1 단부 (150)로 회귀한다. 결과적으로, 전류 경로(current path)는 메모리 어레이 (100)내 FeFET (110)의 위치에 의존하는 상이한 길이를 가질 수 있다. 예를 들어, 전류 (102)는 제 1 단부 (150)에 근접한 FeFET (110) 에 대하여는 더 짧은 경로를 그리고 메모리 어레이 (100)의 제 2 단부 (152)에 근접한 FeFET (110)에 대하여는 더 긴 경로를 가질 수 있다. 결과적으로, 메모리 어레이 (100)내 다른 FeFET (110)를 액세스하는 것에 비교하여 하나의 FeFET (110)를 액세스할 때 전류 경로에 따른 직렬 저항은 균일하지 않을 수 있다. 추가하여, 2 차원의 아키텍처로 구성된 통상의 메모리 어레이 (100)는 바람직하지 않게 크고 그리고 실제로의 사용을 위한 셀 밀도를 가능하게 하지 않을 수 있는 피처 사이즈(feature size)들을 가질 수 있다.
도면들 1a 및 1b는 복수개의 FeFET들을 포함하는 메모리 어레이의 개략적인 다이어그램들이다.
도 2는 본 발명의 실시예에 따른 FeFET의 개략적인 다이어그램이다.
도 3a는 본 발명의 실시예에 따른 메모리 어레이의 개략적인 다이어그램의 사시도이다.
도 3b는 도 3a의 메모리 어레이 부분의 평면도 이다.
도 4a는 본 발명의 다른 실시예에 따른 메모리 어레이의 개략적인 다이어그램의 사시도이다.
도 4b는 도 4a의 메모리 어레이 부분의 평면도 있다.
도면들 5 내지 7는 워드 라인 컨택들을 위한 다양한 컨택 기법들을 보여주는 메모리 어레이들의 개략적인 다이어그램의 평면도이다.
도 8 은 복수개의 워드 라인들을 포함하는 메모리 어레이를 위한 컨택 기법을 보여주는 메모리 어레이의 사시도이다.
도 9는 메모리 어레이 부분의 사시도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이 부분의 개략적인 회로 다이어그램이다.
도 11은 본 발명의 다른 실시예에 따른 메모리 어레이 부분의 개략적인 다이어그램의 사시도이다.
도 12는 수직 메모리 셀을 포함하는 전기 시스템의 간략화된 블럭 다이어그램이다.
이하의 상세한 설명에서, 본 발명의 특정 실시예들의 예시로서 도시되고 그것의 일부를 형성하는 첨부 도면들에 도면 번호가 제공된다. 이들 실시예들은 본 발명의 실시예들을 명확하기 설명하기 위해서 특정 세부사항들로 설명된다. 그러나, 본 발명의 실시예들의 예시들을 보여주는 상세한 설명 및 특정 예들은 단지 예시의 방식으로 주어지며 제한의 방식으로 주어지는 것이 아니다. 본 개시의 범위로부터 벗어남이 없는 다른 실시예들이 이용될 수 있으며 변화들이 이루어질 수 있다. 다양한 대체물들, 수정예들, 추가물들, 재배열들, 또는 그것의 조합들이 이루어질 수 있고 이들은 기술 분야에서의 통상의 기술자들에 명확해질 것이다. 추가하여, 일 실시예로부터의 피처들은 발명자에 의해 고려되는 본 발명의 범위내에 계속 포함되면서 다른 실시예의 피처들과 결합될 수 있다.
지정(designation) 예컨대 “제 1,” “제 2,” 및 등을 이용한 본 출원에 엘리먼트(element)에 대한 어떤 언급은 이런 제한이 명백하게 언급되지 않는 한 이들 엘리먼트들의 순서 또는 양을 제한하지 않는다는 것이 이해되어야 한다. 오히려, 이들 지정들은 두개 이상의 엘리먼트들 또는 하나의 엘리먼트의 인스턴스(instance)들 사이에서의 구별의 편리한 방법으로서 본 출원에서 사용될 수 있다. 따라서, 제 1 및 제 2 엘리먼트들에 대한 언급은 단지 두개의 엘리먼트들이 사용될 수 있다거나 또는 어떤 면에서 제 1 엘리먼트가 제 2 엘리먼트 보다 선행해야 한다는 것을 의미하지 않는다. 추가하여, 만약 다른 식으로 언급되지 않으면, 일련의 엘리먼트들은 하나 이상의 엘리먼트들을 포함할 수 있다.
특정 수의 메모리 셀들에 관련한 본 출원에서의 논의는 메모리 어레이 또는 그것의 임의의 부분에 제공될 수 있는 메모리 셀들의 수를 제한하는 것으로 해석되지 않아야 한다는 것이 또한 이해되어야 한다. 오히려, 도시된 실시예들을 논의할 때 특정 수들이 참조될 수 있다. 그러나, 본 발명의 실시예들은 3D 메모리 어레이 아키텍처에 의해 형성된 FeFET들의 수와 대략 같을 수 있는 임의 개수의 메모리 셀들을 포함할 수 있다. 일부 실시예들에서, 메모리 셀들의 적어도 일부는 예컨대 만약 메모리 셀들이 어떤 면에서 결함이 있는 것으로 결정되면 메모리 어레이 내의 다른 메모리 셀들로 대체하기 위해서 대체 메모리 셀들로서 사용하기 위해서 비축(reserve)될 수 있다. 따라서, 일부 실시예들에 대하여, 메모리 어레이의 전체 용량(overall capacity)는 메모리 셀들의 총 수보다 작을 수 있다. 추가하여, 메모리 어레이는 다른 메모리 어레이를 대체하기 위해 사용될 수 있다.
본 출원에서 설명된 재료들 및 구조들은 만약 다르게 지정되지 않으면 한정되는 것은 아니지만, 스핀 코팅, 블랭킷 코팅, 화학적 기상 증착 (CVD), 원자 층 증착 (ALD), 플라즈마 증강 ALD, 또는 물리적 기상 증착 (PVD)을 포함하는 임의의 적절한 기술에 의해 형성될 수 있다. 형성될 특정 재료에 의존하여, 재료를 증착 시키거나 또는 성장시키기 위한 기술이 해당 기술분야의 통상의 기술자에 의해 선택될 수 있다. 구조상 엘리먼트들은 통상의 반도체 제조 기술들을 이용하여 본 출원에서 설명된 위치들 및 구성들에 형성될 수 있다. 본 출원에 설명되고 예시된 재료들이 층들로 형성될 수 있지만, 재료들은 그것에 제한되지 않고 다른 3차원 구성들로 형성될 수 있다.
본 출원에서 사용되는, 주어진 파라미터, 특성, 또는 상태에 대한 언급에서 용어 “실질적으로(substantially)” 는 관련 기술 분야에서의 통상의 기술자가 주어진 파라미터, 특성, 또는 상태가 예컨대 수락할만한 제조 허용 오차들 내의 작은 편차 정도로 충족되는 것으로 이해하는 정도를 의미하고 포함한다. 예로서, 실질적으로 충족하는 특정한 파라미터, 특성, 또는 상태에 의존하는, 해당 파라미터, 특성, 또는 상태는 적어도 90% 충족, 적어도 95% 충족, 또는 심지어 적어도 99% 충족일 수 있다.
본 발명의 실시예들은 FeFET 메모리 어레이들을 포함하는 장치들을 포함한다. 예를 들어, 복수개의 FET 구조들은 3 차원 메모리 어레이 아키텍처 내에 수평으로 및 수직으로 적층될 수 있고, 복수개의 게이트들은 상기 복수개의 FET 구조들간에 수평으로 간격을 두고 그리고 수직으로 연장되며, 강유전체 재료는 상기 복수개의 FET 구조들 및 상기 복수개의 게이트들을 분리시킨다. 개개의 강유전체 FET들 (FeFET들)은 상기 복수개의 FET 구조들, 상기 복수개의 게이트들, 및 강유전체 재료의 인터섹션(intersection)들에서 형성될 수 있다. 일부 실시예들은 제 1 강유전체 재료(ferroelectric material)에 의해 제 1 FET 구조로부터 분리된 제 1 복수개의 게이트들을 포함하는 제 1 수직 FeFET 적층, 및 제 2 강유전체 재료에 의해 제 2 FET 구조로부터 분리된 제 2 복수개의 게이트들을 포함하는 제 2 수직 FeFET 적층을 포함할 수 있다. 제 1 수직 FeFET 적층 및 제 2 FeFET 적층은 유전체 재료(dielectric material)에 의해 분리되고 수평으로 적층될 수 있다. 일부 실시예들은 복수개의 비트 라인들 및 복수개의 워드 라인들과 결합된 강유전체 재료의 인터섹션들에서 형성된 복수개의 FeFET 메모리 셀들을 갖는 3 차원 메모리 어레이를 포함할 수 있다. 상기 복수개의 FeFET 메모리 셀들은 3 차원 메모리 어레이의 수직 스트링(string)들을 따라서 형성될 수 있고, 수직 스트링들은 상기 복수개의 워드 라인들과 결합된 메모리 셀 게이트들과 결합한다. 수직 스트링들은 강유전체 재료에 의해 둘러싸인 수직 채널을 각각 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 FeFET (200)의 개략적인 다이어그램이다. FeFET (200)는 더 큰 메모리 어레이 (예를 들어, 도면들 3a 내지 10 참조)의 하나의 메모리 셀일 수 있다. FeFET (200)는 강유전체 재료 (220)에 의해 분리되는 게이트 (218)에 결합된 드레인 영역 (212), 소스 영역 (214), 및 바디 영역 (216)를 포함한다. 드레인 영역 (212)은 드레인 컨택 (222)에 결합될 수 있고, 소스 영역 (214)은 소스 컨택 (224)에 결합될 수 있고, 그리고 게이트 (218)는 게이트 컨택에 결합될 수 있다. 소스 영역 (214) 및 바디 영역 (216)은 동일한 소스 컨택 (224)에 함께 묶여질 수 있고, 이는 통상의 FeFET 메모리 셀들에 비해 컨택들의 수를 줄일 수 있다.
강유전체 재료 (220)는 외부 필드(external field)에 의해 스위칭 가능한 편극 (예를 들어, 반대로 대전된 이온들의 변위(displacement) 및 쌍극자 모멘트를 생성)을 나타낼 수 있는 유전체 재료 (예를 들어, 하프늄 옥사이드 (HfOx))이다. 추가하여, 강유전체 재료 (220)의 잔여 편극은 외부 필드를 턴 오프 한 후에 없어지지 않을 수 있다. 결과적으로, 강유전체 재료 (220)의 편극(polarization)은 메모리 셀의 상태 (예를 들어, 1 또는 0)로 해석될 수 있다. 편극은 FeFET (200)의 비저항을 측정함으로써 결정될 수 있는데, 이 비저항은 강유전체 재료 (220)의 편극 상태에 의존한다. 다시 말해서, 편극 상태는 저 바이어스(low bias)하의 FeFET (200)의 임계 전압을 감지함으로써 센싱될 수 있는 강유전체 재료 (220)의 편극에 기초하여 FeFET (200)내 임계 전압 (Vt) 천이(shift)로서 효율적으로 나타내질 수 있다. 강유전체 재료 (220)의 잔여 편극이 남아 있을 수 있기 때문에 (즉, 비 휘발성인), FeFET (200)는 스토리지 엘리먼트로서 셀 커패시터(cell capacitor)들을 사용하는 다른 RAM 기술들과 같이 리프레쉬(refresh)될 필요가 없을 수 있다.
드레인 영역 (212), 소스 영역 (214), 및 바디 영역 (216)은 도핑된 반 전도성 재료 (예를 들어, n 형 반 전도성 재료, p 형 반 전도성 재료)로 형성될 수 있다. 비록 드레인 영역 (212), 소스 영역 (214), 및 바디 영역 (216)은 npn 구조구로서 도 2(및 본 출원에 다른 도면들)에 도시되었지만, 일부 실시예들은 pnp 구조를 포함할 수 있다.
동작시에, FeFET (200)는 드레인 컨택 (222), 소스 컨택 (224), 및 게이트 컨택 (228)에 인가된 바이어스 전압에 따라 판독, 기록, 소거 등이 될 수 있다. 특별히, 강유전체 재료 (220)의 극성은 희망하는 동작에 의존하여 변화될 수 있거나 (예를 들어, 기록, 소거) 또는 센싱될 수 있다 (예를 들어, 판독). 예를 들어, 기록 동작은 제 1 편극이 인접한 강유전체 재료 (220)내에 존재하도록 하기 위해 강유전체 재료 (220)의 보자력장(coercive field)보다 더 큰 진폭을 갖는 양의 게이트-소스 전압 (VGS) (예를 들어, VG = 3V, VS = 0V, VD = 0V)을 인가하는 단계를 포함할 수 있다. 소거 동작은 제 2 편극이 인접한 강유전체 재료 (220)내에 존재하도록 하기 위해 강유전체 재료 (220)의 보자력장 보다 더 큰 진폭을 갖는 음의 게이트-소스 전압 (-VGS) (예를 들어, VG = 0V, VS = 3V, VD = 3V)을 인가하는 단계를 포함할 수 있다. 비록 “소거(erase)”로 칭해지지만, 소거 동작은 단순하게 FeFET (200)에 반대 상태를 기록하는 다른 기록 동작으로 간주될 수 있다. 두개의 편극들이 서로에 상이하게 해석되는 한 어느 한쪽의 편극 (즉, 양의 또는 음의)은 “1” 또는 “0”으로 해석될 수 있다. 판독 동작은 강유전체 재료 (220)의 보자력장 보다 더 큰 진폭을 가지지 않는 게이트-소스 전압 (VGS) (예를 들어, VG = 1.5V, VS = 1V, VD = 1V)을 인가하는 단계를 포함할 수 있다.
강유전체 재료 (220)의 편극 상태에 근거한 소스-드레인 비저항 (즉, 채널 비저항(channel resistivity))의 의존성 때문에, 소스-드레인 비저항은 FeFET (200)의 상태를 결정하기 위해 측정될 수 있다. 예를 들어, 만약 바디 영역 (216)내 전자들이 고갈되면 (예를 들어,-VGS가 인가된 후에 강유전체 재료 (220)의 양의 편극을 일으키는), 소스 영역 (214)과 드레인 영역 (212)사이의 비저항은 증가된다. 만약 바디 영역 (216)내 전자들이 채널 내 전자들의 축적으로 귀결되면 (예를 들어, VGS가 인가되고 강유전체 재료 (220)에서 음의 편극을 일으키는), 소스 영역 (214)과 드레인 영역 (212)사이의 비저항은 축소된다. 판독 동작은 소스 컨택 (224)에 의해 수신된 전류를 센싱하는 단계 및 그에 대한 응답으로 비저항을 결정하는 단계를 포함할 수 있다.
상기의 동작들은 V/3 선택 기법에 기초되고, 그에 의해 만약 VGS = ±V이면 메모리 셀은 선택되고 (기록되는), 만약 VGS = ±V/3 또는 0V이면 메모리 셀은 선택되지 않는다. 상기 예서, V = 3이고, 1 = V/3이다. 기술 분야에서의 통상의 기술자들에 의해 알려질 수 있는 다른 센싱 기법들 (예를 들어, V/2 선택 기법)이 또한 사용될 수 있다.
추가의 본 발명의 실시예들은 복수개의 FeFET들 (200)을 포함하는 메모리 어레이들을 포함한다. 메모리 어레이에 사용될 때, 드레인 영역 (212)은 비트 라인(bit line) (복수개의 FeFET들에 드레인 영역들에 결합된)에 결합될 수 있고, 게이트 (218)는 워드 라인(word line) (복수개의 FeFET들에 게이트들에 결합된)에 결합될 수 있다. 적절한 비트 라인 및 워드 라인은 희망하는 메모리 셀을 액세스하기 위해 선택될 수 있다. 때때로, 편의를 위해, 드레인 영역 (212)은 비트 라인 (왜냐면 그것이 비트 라인 컨택들에 결합되기 때문에)으로 지칭될 수 있고 게이트들 (218)는 워드 라인 (왜냐면 그것이 워드 라인 컨택들에 결합되기 때문에)으로 지칭될 수 있다.
메모리 어레이들은 3 차원 (3D) 아키텍처를 가지며, 이는 랜덤 액세스(random access)를 갖는 비교적 고밀도 3D FeFET 메모리 어레이로 귀결될 수 있다. 예를 들어, 일부 실시예들에서, 메모리 어레이는 2F2/n 셀을 포함할 수 있고, 여기서 “F”는 최소 디바이스 피처 사이즈(feature size)이고 및 “n” 는 데크(deck)들 (이하에서 설명되는)의 수이다. 결과적으로, 메모리 어레이는 랜덤 액세스를 유지하는 동안 다른 유형들의 통상의 메모리 어레이들과 비교하여 상대적으로 더 높은 셀 밀도, 더 낮은 파워, 및 더 나은 사이클링(cycling)를 달성할 수 있다.
도 3a는 본 발명의 실시예에 따른 메모리 어레이 (300)의 개략적인 다이어그램의 사시도이다. x-축, y 축, 및 z-축이 도 3a에 제공되고 설명과 함께 지원되어 서로에 관하여 어떤 피처들에 대한 방향 및 기준점을 제공한다. 이들 축들은 도 3a에 도시된 방위 따라 정의되고 이는 제조되거나 또는 사용할 때 메모리 어레이 (300)의 임의의 특정 방위를 요구하는 것으로 해석되지 않을 것이다. 도시된 바와 같이 배향된 때, x-축을 따라서의 방향은 “수평(horizontal)”으로 또한 지칭될 것이고 y 축을 따라서의 방향은 “수직(vertical)”으로 지칭될 것이다.
메모리 어레이 (300)는 대략 큐브(cube) (예를 들어, 3D 정사각형) 또는 직육면체 (예를 들어, 3D 직사각형) 형상을 닮을 수 있는 3 차원 (3D) 구조로 구성된 복수개의 메모리 셀들을 포함한다. 각각의 메모리 셀은 FeFET로 구성될 수 있다. 따라서, 때때로, 용어들 “메모리 셀(memory cell)” 및 “FeFET”는 호환하여 사용될 수 있다. 하나의 이런 메모리 셀의 일 예로서, FeFET (310A1)는 강유전체 재료 (320A)에 의해 분리된 게이트 (318)에 결합된 드레인 영역 (312), 소스 영역 (314), 및 바디 영역 (316)를 포함한다. 드레인 영역 (312), 소스 영역 (314), 및 바디 영역 (316)은 총괄하여 본 출원에서 FET 구조 (311)로 칭해질 수 있다. 비록 각각의 메모리 셀의 각각의 피처는 본 출원에서 명백하게 라벨링되지 않지만, 각각의 FeFET들 (310A1,2), (310B1 ,2), (310C1 ,2), (310D1 ,2) 은 유사하게 구성될 수 있다. 추가하여, 편의를 위하여, 메모리 어레이 (300)의 FeFET들 중 단지 일부가 (예를 들어, FeFET들 (310A1,2), (310B1 ,2), (310C1 ,2), (310D1 ,2)) 도 3a에 라벨링된 것 인식될 것이다. 추가의 메모리 셀들이 다른 위치들에 제공될 수 있고 다른 FET 구조들 (311), 게이트들 (318), 및 강유전체 재료 (320A), (320B), (320C), (320D), (320E), (320F)가 FeFET들을 형성한다. FET 구조들 (311)은 npn 구조들 (도 3a 에 도시된 바와 같이)로 구성될 수 있으나 ; 그러나, 본 발명의 일부 실시예들은 pnp 구조들 (미도시)로 구성된 FET 구조들 (311)을 포함할 수 있다.
도 3a에 도시된 바와 같이 배향된 때, 복수개의 FET 구조들 (311)은 각각의 FET 구조 (311)가 유전체 재료 (324)에 의해 분리되면서 수직으로 적층될 수 있다. 예를 들어, 제 1 FeFET (310A1)의 FET 구조 (311)는 제 2 FeFET (310A2)의 FET 구조 (311) 위에 수직으로 적층될 수 있고, 유전체 재료 (324)에 의해 분리될 수 있다. 동일한 수직 FeFET 적층 (예를 들어, 수직 FeFET 적층 (305))내에 적층된 FeFET들 (예를 들어, FeFET (310A1), FeFET (310A2)) 은 공통 게이트 (318)를 공유할 수 있다. 다시 말해서, 개별 게이트 (318)는 y-방향으로 연장될 수 있어서 개별 게이트 (318)는 상이한 FET 구조들 (311)에 의해 공유될 수 있다. 대응하는 강유전체 재료 (예를 들어, 강유전체 재료 (320A))는 동일한 수직 FeFET 적층 (예를 들어, 수직 FeFET 적층 (305))의 FeFET들 (예를 들어, FeFET (310A1), FeFET (310A2))에 의해 또한 공유될 수 있다. 게이트 (318) 및 강유전체 재료 (예를 들어, 강유전체 재료 (320A))는 FET 구조 (311)의 일 측면에 오프셋 (x-방향으로)될 수 있다. 따라서, FeFET 적층 (305,306,307)은 단일 y-z 평면내에 FET들을 포함한다.
개별 FET 구조 (311)는 z-방향으로 연장될 수 있어서 개별 FET 구조 (311)는 복수개의 상이한 게이트들 (318)과 관련될 수 있다. 강유전체 재료 (예를 들어, 강유전체 재료 (320A))는 각각의 상이한 게이트들 (318) 및 FET 구조 (311)를 분리할 수 있다. 결과적으로, 개별 메모리 셀들은 상이한 게이트 (318)가 위치되는 각각의 인터섹션에 개별 FET 구조 (311)를 따라 형성될 수 있다. 상이한 게이트들 (318)은 y-방향에서 평행할 수 있고, 유전체 재료(326)에 의해 z-방향에서 서로로부터 분리될 수 있다. 수직 FET 적층 (예를 들어, 수직 FeFET 적층 (305))내 개별 FeFET들의 수는 FET 구조들 (311)의 수 뿐만 아니라 z-방향에 존재하는 이산 게이트들 (318)의 수에 의존될 수 있다. 예를 들어, 도 3a에 도시된 수직 FeFET 적층 (305)은 세개의 이산 게이트들 (318) 및 두개의 FET 구조들 (311)를 포함한다. 결과적으로, 수직 FeFET 적층 (305)은 강유전체 재료 (320A)을 따라서 여섯개의 메모리 셀들을 포함할 수 있다.
3D 메모리 어레이 아키텍처를 형성할 때, 수직 FeFET 적층들 (305,306,307)은 추가의 FeFET들 (예를 들어, FeFET들 (310B1 ,2), (310C1 ,2), (310D1 ,2))을 형성하기 위해서 수평으로 더 적층될 수 있다. 각각의 수직 FeFET 적층은 강유전체 재료에 의해 그것의 개별 인접한 수직 FeFET 적층들로부터 분리될 수 있다. 예를 들어, 제 1 수직 FeFET 적층 (305) 및 제 2 수직 FeFET 적층 (306)은 강유전체 재료 (320B)에 의해 분리될 수 있다. 유사하게, 제 2 수직 FeFET 적층 (306) 및 제 3 수직 FeFET 적층 (307)은 강유전체 재료 (320D)에 의해 분리될 수 있다.
도 3a에 도시된 수직 FeFET 적층 (306, 307)은 강유전체 재료 (320C), (320E)을 따라서 개별적으로 여섯개의 메모리 셀들을 각각 포함할 수 있다. 인접한 수직 FeFET 적층들 (305,306,307)을 분리하는 재료가 강유전체 재료 (예를 들어, 강유전체 재료 (320B), (320D))일 수 있기 때문에, 추가의 메모리 셀들은 인접한 수직 FeFET 적층들 (305,306,307) 사이의 인터섹션들에 형성될 수 있다. 예를 들어, FeFET들 (310B1 , 2)은 제 2 수직 FeFET 적층 (306)의 FET 구조들 (311), 제 2 강유전체 재료 (320B), 및 제 1 수직 FeFET 적층 (305)의 게이트 (318)에 의해 형성될 수 있다. 유사하게, FeFET들 (310D1 , 2)은 제 3 수직 FeFET 적층 (307)의 FET 구조들 (311), 제 3 강유전체 재료 (320C), 및 제 2 수직 FeFET 적층 (306)의 게이트 (318)에 의해 형성될 수 있다. 결과적으로, 각각의 게이트 (318)는 게이트 (318)의 각각의 측면상에 FET 구조들 (311)에 결합된 강유전체 재료를 가질 수 있기 때문에 메모리 셀들은 게이트 (318)의 각각의 측면상에 형성될 수 있다.
개별 메모리 셀들은 게이트 (318), 드레인 영역 (312) 및 소스 영역 (314)에 전압들의 적절한 조합을 인가함으로써 임의의 동작 (예를 들어, 판독, 기록, 소거, 등.)을 위해 선택될 수 있다. 각각의 게이트 (318)는 또한 동일한 로우의 FeFET들 (예를 들어, FeFET (310A1), FeFET (310A2))의 게이트 (318)에 공통 전압을 인가하기 위해 사용되는 “액세스 라인(access line)” (예를 들어, 워드 라인)으로 간주될 수 있다. 마찬가지로, 드레인 영역 (312)은 동일한 컬럼의 드레인 영역들 (312)에 공통 전압을 인가하기 위해 사용되는 “액세스 라인” (예를 들어, 비트 라인)으로 간주될 수 있다. 용어들 “로우(row)들” 및 “컬럼(column)들” 은 특정한 방위를 요구하는 것으로 의도되지 않지만 그러나, 단지 드레인 영역 (312)에 대한 액세스 라인과 게이트들 (318)에 대한 액세스 라인간의 차이를 구별하는 편리한 방법으로 사용된다. 편의를 위하여, 용어들 “워드 라인(word line)” (WL) 및 “비트 라인(bit line)” (BL)이 사용될 것이다. 용어 “디지트 라인(digit line)”은 때때로 관련 기술 분야에서 비트 라인에 대하여 사용된다. 로우들 및 컬럼들은 로직상의 구성들이고 반드시 물리적 로우들 및 컬럼들을 의미하지는 않는다. 3D 메모리 어레이의 환경하에서, 로우들 및 컬럼들은 워드 라인 및 비트 라인 컨택 기법에 따라 상이한 평면들에 있을 수 있는 메모리 셀들을 포함할 수 있다.
본 출원에서 사용되는, 용어 “데크(deck)”는 x-z 평면에 적층된 복수개의 FeFET들을 지칭한다. 다시 말해서, 동일한 데크 (301,302)의 FeFET들은 상이한 수직 FeFET 적층들 (305,306,307)의 FET 구조들 (311)을 가질 수 있으나, 그러나 그것들은 동일한 x-축을 따라서 서로에 평행하다. 예를 들어, 제 1 데크 (301)는 FeFET들 (310A1), (310B1), (310C1), (310D1)를 포함하고, 및 제 2 데크 (302)는 FeFET들 (310A2), (310B2), (310C2), (310D2)를 포함한다. 본 발명의 실시예들은 임의 개수의 데크들을 포함할 수 있다.
동일한 x-축을 따라서 평행인 인접한 게이트들 (318)은 동일한 워드 라인 부분이 아닐 수 있다. 다시 말해서, 동일한 x-축을 따라서 평행인 인접한 게이트들 (318)은 동작 동안에 서로 동일한 전압을 수신하지 않는다. 예를 들어, 동일한 x-축을 따라서 (동일한 x-y 평면내에) 평행인 제 1 그룹의 게이트들 (318)에 대한 게이트들 (318)은 개별적으로 워드 라인들 WL1, WL2, WL1 부분이다. 결과적으로, 일부 실시예들에서, 워드 라인들 (예를 들어, WL1, WL2)은 x-방향에 메모리 어레이 (300)을 따라서 반복적으로 이동하면서 교호될 수 있다. 유사하게, 제 2 x-y 평면에 대하여 z-방향에서 한 단계 뒤로 움직여서, 제 2 그룹 게이트들 (318)의 게이트들 (318)은 개별적으로 워드 라인들 WL3, WL4, WL3의 부분일 수 있다. 추가하여, 제 3 그룹의 게이트들 (318)의 게이트들 (318)은 개별적으로 워드 라인들 WL5, WL6, WL5의 부분일 수 있다. 일부 실시예들에서, 동일한 x-축을 따라서 서로 평행인 워드 라인들은 반복할 수 있거나 또는 반복하지 않을 수 있거나, 또는 특정한 반복 가능한 패턴을 가지지 않을 수 있는 두개보다 많은 워드 라인들 (예를 들어, WL1, WL2, WL3, 등.)을 가질 수 있다.
도 3a의 메모리 어레이 (300)는 간략화된 개략적인 다이어그램이고, 추가의 엘리먼트들이 그것의 동작을 가능하게 하기 위해서 그것과 결합될 수 있다는 것이 인식되어야 한다. 예를 들어, 컨택 엘리먼트들은 메모리 어레이 위에 동작들 (예를 들어, 판독, 기록, 소거, 등.)을 수행하기 위해서 메모리 어레이 (1100)의 다양한 엘리먼트들 (예를 들어, 워드 라인들, 비트 라인들, 등.)에 전압들을 인가하기 위해 메모리 어레이 (300)와 결합될 수 있다. 메모리 어레이 (1100)는 게이트 (318), 드레인 영역 (312) 및 소스 영역 (314)과 결합된 제어 유닛 (미도시)를 또한 포함할 수 있다. 이런 제어 유닛은 스트링 드라이버 회로부, 패스(pass) 게이트들, 게이트들을 선택하기 위한 회로부, 전도성 라인들 (예를 들어, 비트 라인들, 워드 라인들)을 선택하기 위한 회로부, 신호들을 증폭하기 위한 회로부, 및 신호들을 센싱하기 위한 회로부(circuitry) 중 적어도 하나를 포함할 수 있다.
동작시에, 도 2에 대하여 상기에서 논의된 것에 유사한 방식으로 메모리 셀들은 기록될 수 있고, 소거될 수 있거나, 또는 판독될 수 있다. 일부 실시예들에서, FeFET 메모리 어레이를 동작하는 방법은 3 차원 FeFET 메모리 어레이의 복수개의 FeFET 메모리 셀들에 대하여 희망하는 동작을 위해 복수개의 워드 라인들 및 디지트 라인들에 전압들의 조합을 인가하는 단계를 포함할 수 있고, 적어도 하나의 디지트 라인은 인접한 게이트들에 의해 액세스 가능한 복수개의 FeFET 메모리 셀들을 가진다. 특별히, 전압들의 적절한 조합이 컨택들 (미도시)에 인가될 수 있어서 워드 라인들 및 비트 라인들이 희망하는 동작을 위한 적절한 메모리 셀을 선택한다. 예를 들어, FeFET (310A1)은 사용된 선택 기법 (예를 들어, V/3, V/2, 등.)에 따라 희망하는 동작을 위해 워드 라인 WL1 및 비트 라인 BL1에 적절한 전압들을 인가함으로써 선택될 수 있다. FeFET (310A1)가 선택된 반면, 다른 FeFET들 (310A2), (310B1,2), (310C1 ,2), (310D1 , 2)은 사용된 선택 기법에 따라 선택되지 않을 수 있다.
도 3b는 도 3a의 메모리 어레이(300) 부분의 평면도 있다. 도 3a와 같이, 서로에 관하여 어떤 피처들에 대한 기준 및 방향의 기준 점을 제공하기 위해 기준 축들 (이 경우에서, x-축 및 z-축)은 설명과 함께 도움이 되도록 제공된다. 특별히, 도 3b는 제 1 데크 (301)에 걸쳐 메모리 어레이 (300)의 대표적인 단면으로서 FeFET들 (310A1-310H1) 을 도시한다. 그러나, 임의 개수의 FeFET들이 y-방향 (즉, 데크들 (301,302)의 수에 따라)으로 존재할 수 있다는 것이 인식되어야 한다. 도 3a에 도시된 바와 같이, 두개의 데크들 (301,302)이 있다. 그러나, 메모리 어레이 (300)는 임의 개수의 데크들을 포함할 수 있다.
상기에서 논의된 바와 같이, 동일한 x-축을 따라서 평행인 인접한 게이트들 (318)은 동일한 워드 라인 부분이 아닐 수 있다. 다시 말해서, 각각의 FET 구조 (311)는 FET 구조 (311)의 반대 측면들 상에 상이한 워드 라인들의 게이트들 (318)에 결합될 수 있다 (그에 반해서 아래의 도 4b의 실시예에서는, 인접한 FET 구조들 (311)는 동일한 워드 라인들의 게이트들 (318)에 결합될 수 있다). 결과적으로, 각각의 비트 라인은 독립적으로 액세스되는 두개의 메모리 셀들을 가질 수 있다. 예를 들어, 비트 라인 BL2 (도 3a)는 FeFET (310B1) 및 FeFET (310C1)의 부분을 형성할 수 있다. 각각의 인접한 게이트들 (318)은 상이한 워드 라인들 (예를 들어, WL1, WL2)의 부재(member)들(예를 들어, 에 부착된, 와 결합된)이기 때문에, FeFET (310B1) 및 FeFET (310C1)의 상태들은 함께 액세스될 수 없어서, 서로에 독립적일 수 있다. 다른 그룹들의 게이트들 (318)은 역시 상이한 워드 라인들 부분인 인접한 게이트들 (318)을 가질 수 있고 유사한 방식으로 구성될 수 있다. 결과적으로, 메모리 어레이 (300)는 이하에서 설명되는 도면들 4a 및 4b의 메모리 어레이 (400)보다 더 큰 용량 및/또는 더 높은 밀도 를 가질 수 있다.
따라서, 장치는 복수개의 비트 라인들 및 복수개의 워드 라인들을 갖는 3 차원 FeFET 메모리 어레이를 포함할 수 있고 상기 복수개의 비트 라인들의 각각의 비트 라인은 강유전체 재료와 결합된 적어도 두개의 측면들을 가져서 각각의 비트 라인은 복수개의 FeFET들을 형성하도록 인접한 게이트들에 의해 공유된다.
도 4a는 본 발명의 다른 실시예에 따른 메모리 어레이 (400)의 개략적인 다이어그램의 사시도이다. 메모리 어레이 (400)는 도 3a의 메모리 어레이 (300)에 전반적으로 유사한 3D 구조로 구성된 복수개의 메모리 셀들 있다. 따라서, 도 4a 의 대부분의 도면 번호들 및 전반적인 구성은 도 3a에서와 동일하게 있다. 도 3a과 도 4a 간의 차이는 워드 라인들의 구성에 있다.
도 4a에 도시된 바와 같이, x-y 평면에서 서로에 평행인 게이트들 (318)은 동일한 워드 라인 부분일 수 있고 그리고 동일한 전압 신호를 수신할 수 있다 (예를 들어, 공통 컨택에 결합됨으로써). 예를 들어, WL1로서 라벨링된 게이트들 (318)은 공통 컨택에 결합될 수 있어서 그것들은 동일한 전압 신호를 수신할 것이다. 유사하게, WL2 로 라벨링된 게이트들 (318)은 공통 컨택에 결합될 수 있어서 그것들은 동일한 전압 신호를 수신할 것이고, WL3로 라벨링된 게이트들 (318)은 공통 컨택에 결합될 수 있어서 그것들은 동일한 전압 신호를 수신할 것이다. 이런 컨택들 (도 4a에 미도시 )은 메모리 어레이 (400)의 외부 표면 (또는 일부 실시예들에서 중간 위치)을 가로질러 x-방향으로 연장될 수 있고 대응하는 게이트들 (318)와 전기적으로 결합할 수 있다.
도 4b는 도 4a의 메모리 어레이(400) 부분의 평면도 이다. 특별히, 도 4a는 FeFET들 (310A1-310H1)을 도시한다. 상기에서 논의된 바와 같이, x-방향으로 평행인 각각의 게이트 (318)는 동일한 워드 라인 부분일 수 있다. 만약 인접한 게이트들 (318)가 동일한 워드 라인 (WL) 부분이라면, 동일한 FET 적층 (311)의 각각의 측면상의 FeFET들은 그것들이 동일한 비트 라인 (BL) 및 동일한 워드 라인 (WL)의 부분이기 때문에 함께 액세스될 수 있다 (예를 들어, 기록되고, 판독되고, 등.). 예를 들어, 만약 워드 라인 WL1 및 비트 라인 BL2 (도 3a)가 적절하게 활성화되면 FeFET (310B1) 및 (310C1)은 함께 액세스될 수 있다. 유사하게, 적절한 전압들이 워드 라인 WL2 및 비트 라인 BL2 (도 3a)에 인가된 때 FeFET (310F1) 및 (310G1)가 함께 액세스될 수 있다.
다시 말해서, 동일한 비트 라인에 결합된 각각의 FeFET의 상태 (즉, 편극)는 서로에 독립적이지 않을 수 있다. 결과적으로, 메모리 셀은 그것이 독립적으로 액세스될 수 없다는 면에서 낭비될 수 있다. 설사 인접한 수직 FeFET 적층들 (305,306)를 분리하는 강유전체 재료 (320B)가 추가의 FeFET들 (310B1), (310F1)를 형성한다 할지라도, 거의 추가의 FeFET들 (310B1), (310F1)이 존재하지 않는 것과 같다. 일부 실시예들에서, 인접한 수직 FeFET 적층들 (305,306)를 분리시키는 강유전체 재료 (320B) (및 다른 유사하게 위치된 강유전체 재료 (320D), 등.)는 비 강유전체인 유전체 재료에 의해 대체될 수 있고, 각각의 비트 라인 (BL)이 효율적으로 하나의 메모리 셀을 이용 가능하게 할 것이기 때문에 이는 필연적으로 축소 메모리 어레이 (400)의 용량을 축소하지 않을 수 있다.
물론, 함께 액세스되기 위해서 인접한 FeFET들을 포함하는 실시예에서 강유전체 재료 (320B), (320D)을 유지하는 것이 또한 일부 장점이 있을 수 있다. 예를 들어, 추가된 중복성(redundancy)은 신뢰성을 향상시킬 수 있다. 이런 시스템들에서, FeFET (310B1)는 FeFET (310C1)에 대한 대체 메모리 셀의 역할을 할 수 있고, 그리고 반대일 수 있다. 다시 말해서, FeFET (310B1) 및 FeFET (310C1)는 함께 액세스되기 때문에, 만약 하나가 결함이 있으면 다른 것은 동작 상태를 유지할 수 있다.
본 발명의 실시예들은 워드 라인들의 게이트들 (318)을 함께 결합하기 위한 다양한 컨택 기법들을 포함할 수 있다. 도면들 5 내지 8은 워드 라인 컨택들을 위한 다양한 컨택 기법들을 보여주는 메모리 어레이들의 개략적인 다이어그램의 평면도이다. 워드 라인 컨택들은 메모리 어레이에 대하여 3D 구조의 말단(예를 들어, 상단상에)에 형성될 수 있으나; 그러나, 하나 이상의 워드 라인 컨택들이 메모리 어레이의 3D 구조 내에 매립될 수 있다는 것이 고려된다. 도면들 5 내지 8에 도시된 메모리 어레이들은 특별히, 컨택 기법들에 대한 논의에 집중하기 위해서 간략화되었다. 결과적으로, 어떤 피처들 (예를 들어, 강유전체 재료, 유전체 재료, 등.)은 도시되지 않고 및/또는 라벨링되지 않을 수 있으나, 그러나 이는 개별 도면을 위한 뷰에서 다른 방식으로 가시적이게 할 수 있다.
도 5는 동일한 x-축을 따라서의 게이트들 (318)이 동일한 워드 라인 부분인 메모리 어레이 (500)의 컨택 기법을 도시한다. 예를 들어, 메모리 어레이 (500)는 도 3a의 메모리 어레이 (300)에 유사하게 구성될 수 있다. 특별히, 동일한 x-축을 따라서의 제 1 그룹의 게이트들 (318)은 워드 라인 WL1 부분일 수 있다. z-방향에서 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 2 그룹의 게이트들 (318)은 워드 라인 WL2 부분일 수 있다. z-방향으로 또 뒤로 움직여서, 동일한 x-축을 따라서 평행인 제 3 그룹의 게이트들 (318)은 워드 라인 WL3 부분일 수 있다.
제 1 워드 라인 컨택 (502)은 메모리 어레이 (500)을 따라서 연장되어서 제 1 워드 라인 컨택 (502)은 제 1 워드 라인 WL1 부분인 각각의 게이트들 (318)을 결합시킨다. 제 2 워드 라인 컨택 (504)은 메모리 어레이 (500)을 따라서 연장되어서 제 2 워드 라인 컨택 (504)은 제 2 워드 라인 WL2 부분인 각각의 게이트들 (318)을 결합시킨다. 제 3 워드 라인 컨택 (506)은 메모리 어레이 (500)을 따라서 연장되어서 제 3 워드 라인 컨택 (506)은 제 3 워드 라인 WL3 등의 부분인 각각의 게이트들 (318)을 결합시킨다. 각각의 워드 라인 컨택들 (502,504,506)은 실질적으로 선형일 수 있고 x-방향에서 서로에 평행하게 연장될 수 있다. 추가하여, 각각의 워드 라인 컨택들 (502,504,506)은 동일한 워드 라인 부분인 그것의 개별 그룹의 게이트들 (318) 위에 직접 형성될 수 있다.
상기에서 논의된 바와 같이, 만약 인접한 게이트들 (318)이 동일한 워드 라인의 부분이면, 비트 라인의 각각의 측면이 그것과 관련된 강유전체 재료를 가질 때 FeFET들 상에 형성된 동일한 비트 라인의 각각의 측면은 함께 액세스 가능할 수 있다. 결과적으로, 공통 비트 라인을 갖는 인접한 FeFET들은 독립적으로 액세스 가능하지 않을 수 있다.
도 6은 복수개의 워드 라인들을 포함하는 메모리 어레이 (600)의 컨택 기법을 도시한다. 예를 들어, 메모리 어레이 (600)는 도 4a의 메모리 어레이 (400)에 유사하게 구성될 수 있다. 동일한 x-축을 따라서의 게이트들 (318)은 상이한 워드 라인의 부분일 수 있다. 특별히, 인접한 게이트들 (318)은 상이한 워드 라인들의 부분일 수 있다. 특별히, 동일한 x-축을 따라서의 제 1 그룹의 게이트들 (318)은 워드 라인 WL1 또는 워드 라인 WL2의 부분일 수 있다. 도 6에 도시된 바와 같이, 게이트들 (318)은 x-방향으로 이동하면서 워드 라인 WL1 과 워드 라인 WL2 간에 교호될 수 있다. z-방향에서 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 2 그룹의 게이트들 (318)은 워드 라인 WL3 또는 워드 라인 WL4 부분일 수 있다. z-방향에서 또 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 3 그룹의 게이트들 (318)은 워드 라인 WL5 또는 워드 라인 WL6 부분일 수 있다.
제 1 워드 라인 컨택 (602)은 메모리 어레이 (600)을 따라서 연장되어서 제 1 워드 라인 컨택 (602)은 제 1 워드 라인 WL1 부분인 각각의 게이트들 (318)을 결합시킨다. 제 2 워드 라인 컨택 (604)은 메모리 어레이 (600)을 따라서 연장되어서 제 2 워드 라인 컨택 (604)은 제 2 워드 라인 WL2 부분인 각각의 게이트들 (318)을 결합시킨다. 제 3 워드 라인 컨택 (606)은 메모리 어레이 (600)을 따라서 연장되어서 제 3 워드 라인 컨택 (606)은 제 3 워드 라인 WL3 부분인 각각의 게이트들 (318)을 결합시킨다. 제 4 워드 라인 컨택 (608)은 메모리 어레이 (600)을 따라서 연장되어서 제 4 워드 라인 컨택 (608)은 제 4 워드 라인 WL4 부분인 각각의 게이트들 (318)을 결합시킨다. 제 5 워드 라인 컨택 (610)은 메모리 어레이 (600)을 따라서 연장되어서 제 5 워드 라인 컨택 (610)은 제 5 워드 라인 WL5 부분인 각각의 게이트들 (318)을 결합시킨다. 제 6 워드 라인 컨택 (612)은 메모리 어레이 (600)을 따라서 연장되어서 제 6 워드 라인 컨택 (612)은 제 6 워드 라인 WL6 등의 부분인 각각의 게이트들 (318)을 결합시킨다. 각각의 워드 라인 컨택들 (602,604,606,608,610,612)은 인접한 게이트 (318)과의 컨택을 피하기 위하여 커브진 (예를 들어, 아치형의) 형상을 갖는 메모리 어레이 (600)에 걸쳐 연장될 수 있다. 동일한 x-축을 따라서의 임의 그룹의 게이트들 (318)에 대하여, 하나의 워드 라인 컨택 (예를 들어, 워드 라인 컨택들 (602,606,610))은 그것의 인접한 게이트들 (318)를 우회하여 제 1 방향으로 커브질 수 있고, 반면에 다른 워드 라인 컨택 (예를 들어, 워드 라인 컨택들 (604,608,612))은 그것의 인접한 게이트들 (318)을 우회하여 제 2 방향으로 커브진다.
상기에서 논의된 바와 같이, 만약 인접한 게이트들 (318)이 상이한 워드 라인들의 부분이라면, 동일한 비트 라인의 각각의 측면 상에 형성된 FeFET들은 독립적으로 액세스 가능할 수 있고, 이는 메모리 어레이 (600)에서의 추가의 밀도 및/또는 용량을 허용할 수 있다.
도 7은 복수개의 워드 라인들을 포함하는 메모리 어레이 (700)의 컨택 기법을 도시한다. 예를 들어, 메모리 어레이 (700)는 도 4a의 메모리 어레이 (400)에 유사하게 구성될 수 있다. 동일한 x-축을 따라서의 게이트들 (318)은 상이한 워드 라인의 부분일 수 있다. 특별히, 인접한 게이트들 (318)은 상이한 워드 라인들의 부분일 수 있다. 특별히, 동일한 x-축을 따라서의 제 1 그룹의 게이트들 (318)은 워드 라인 WL1 또는 워드 라인 WL2의 부분일 수 있다. 도 7에 도시된 바와 같이, 게이트들 (318)은 x-방향으로 이동하면서 워드 라인 WL1 과 워드 라인 WL2 간에 교호될 수 있다. z-방향에서 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 2 그룹의 게이트들 (318)은 워드 라인 WL3 또는 워드 라인 WL4 부분일 수 있다. z-방향에서 또 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 3 그룹의 게이트들 (318)은 워드 라인 WL5 또는 워드 라인 WL6 부분일 수 있다.
제 1 워드 라인 컨택 (702)은 메모리 어레이 (700)을 따라서 연장되어서 제 1 워드 라인 컨택 (702)은 제 1 워드 라인 WL1 부분인 각각의 게이트들 (318)을 결합시킨다. 제 2 워드 라인 컨택 (704)은 메모리 어레이 (700)을 따라서 연장되어서 제 2 워드 라인 컨택 (704)은 제 2 워드 라인 WL2 부분인 각각의 게이트들 (318)을 결합시킨다. 제 3 워드 라인 컨택 (706)은 메모리 어레이 (700)을 따라서 연장되어서 제 3 워드 라인 컨택 (706)은 제 3 워드 라인 WL3 부분인 각각의 게이트들 (318)을 결합시킨다. 제 4 워드 라인 컨택 (708)은 메모리 어레이 (700)을 따라서 연장되어서 제 4 워드 라인 컨택 (708)은 제 4 워드 라인 WL4 부분인 각각의 게이트들 (318)을 결합시킨다. 제 5 워드 라인 컨택 (710)은 메모리 어레이 (700)을 따라서 연장되어서 제 5 워드 라인 컨택 (710)은 제 5 워드 라인 WL5 부분인 각각의 게이트들 (318)을 결합시킨다. 제 6 워드 라인 컨택 (712)은 메모리 어레이 (700)을 따라서 연장되어서 제 6 워드 라인 컨택 (712)은 제 6 워드 라인 WL6 등의 부분인 각각의 게이트들 (318)을 결합시킨다. 각각의 워드 라인 컨택들 (702,704,706,708,710,712)은 실질적으로 선형일 수 있고 x-방향에서 서로에 평행하게 연장될 수 있다.
동일한 x-축을 따라서의 게이트들 (318)의 그룹내의 인접한 게이트 (318)과의 컨택을 피하기 위해서, 하나의 워드 라인 컨택 (예를 들어, 워드 라인 컨택들 (702,706,710))은 제 1 방향으로 게이트들 (318)로부터 오프셋될 수 있고, 반면에 다른 워드 라인 컨택 (예를 들어, 워드 라인 컨택들 (704,708,712))은 제 2 방향으로 게이트들 (318)로부터 오프셋될 수 있다. 결과적으로, 각각의 워드 라인 컨택들 (702,704,706,708,710,712)은 게이트들 (318) 위에 직접 정렬되기 보다는 개별 게이트들 (318)을 너머 z-방향으로 수평으로 연장될 수 있다. 게이트들 (318) 위에 직접 연장되는 것보다 적어도 부분적으로 오프셋이 있는 워드 라인 컨택들 (702,704,706,708,710,712)은 메모리 어레이 (700)의 피치(pitch)를 증가시킬 수 있다. 그러나, 피치에서의 증가는 위 면적당 독립적인 메모리 셀들의 수를 증가시키는 것에 대하여 적절한 트레이드 오프가 있을 수 있다.
상기에서 논의된 바와 같이, 만약 인접한 게이트들 (318)이 상이한 워드 라인들의 부분이라면, 동일한 비트 라인의 각각의 측면 상에 형성된 FeFET들은 독립적으로 액세스 가능할 수 있고, 이는 메모리 어레이 (700)에서의 추가의 밀도 및/또는 용량을 허용할 수 있다.
도 8은 복수개의 워드 라인들을 포함하는 메모리 어레이 (800)의 컨택 기법을 도시한다. 메모리 어레이 (800)는 도 4a의 메모리 어레이 (400)에 전반적으로 유사하게 구성될 수 있다. 도 8과 도 4a 간의 차이는 워드라인들의 형성에 있고 특별히, 게이트들 (318)의 구성에 있다. 예를 들어, 도면들 6 및 7과 마찬가지로 동일한 x-축을 따라서의 게이트들 (318)은 상이한 워드 라인의 부분일 수 있다. 특별히, 인접한 게이트들 (318)은 상이한 워드 라인들의 부분일 수 있다. 특별히, 동일한 x-축을 따라서의 제 1 그룹의 게이트들 (318)은 워드 라인 WL1 또는 워드 라인 WL2의 부분일 수 있다. 게이트들 (318)은 x-방향으로 이동하면서 워드 라인 WL1 과 워드 라인 WL2 간에 교호될 수 있다. z-방향에서 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 2 그룹의 게이트들 (318)은 워드 라인 WL3 또는 워드 라인 WL4 부분일 수 있다. z-방향에서 또 뒤로 이동하여, 동일한 x-축을 따라서 평행인 제 3 그룹의 게이트들 (318)은 워드 라인 WL5 또는 워드 라인 WL6 부분일 수 있다.
제 1 워드 라인 컨택 (802)은 메모리 어레이 (800)을 따라서 연장될 수 있어서 제 1 워드 라인 컨택 (802)은 제 1 워드 라인 WL1 부분인 각각의 게이트들 (318)을 결합시킨다. 제 1 워드 라인 컨택 (802)은 실질적으로 선형일 수 있고 그것의 개별 그룹의 게이트들 (318) 위에 직접 형성될 수 있다 (도 5에 유사). 그러나 도 8에 도시된 바와 같이 동일한 x-축에 그룹내 적어도 일부의 게이트들 (318)은 제 1 워드 라인 컨택 (802)과 결합되지 않을 수 있다. 특별히, 인접한 게이트들 (318)은 동일한 워드 라인 컨택 (802)과 결합되지 않을 수 있다. 이러한 인접한 게이트들 (318)은 상이한 워드 라인의 부분일 수 있다 (예를 들어, 워드 라인 WL2).
일 예로서, 적어도 하나의 게이트 (318)는 메모리 어레이 (800)의 단부 (예를 들어, 상단)까지 완전히 연장되지 않을 수 있어서 게이트 (318)는 제 1 워드 라인 컨택 (802)과 결합되지 않는다. 예를 들어, 게이트들 (318)이 x-방향으로 이동하면서 교호될 수 있어서 매 다른 게이트 (318)는 메모리 어레이 (800)의 단부까지 연장되지 않을 수 있다. 결과적으로, x-방향에 매 다른 게이트 (318)은 상이한 워드 라인의 부분일 것이다 (예를 들어, 워드 라인 WL2). 물론, 반복되지 않는 패턴들 뿐만 아니라 동일한 x-축내 두개 초과의 워드 라인들을 갖는 패턴들을 포함하는 다른 워드 라인 패턴들이 고려된다.
계속 도 8을 참조하여, 워드 라인 WL2의 부분인 게이트 (318)는 워드 라인 WL2의 다른 게이트들 (318)에 결합된 제 2 워드 라인 컨택 (804)과 결합될 수 있다. 메모리 어레이 (800)는 세개의 게이트 3D 메모리 어레이 아키텍처에 의해 세개의 게이트가 있기 때문에, 워드 라인 WL2 에 결합된 추가의 게이트들 (318)은 미도시된다. 만약 메모리 어레이 (800)가 더 크면 이런 추가의 게이트들 (318)가 제공될 수 있다. 워드 라인 WL2의 게이트들 (318)에 결합된 제 2 워드 라인 컨택 (804)은 제 1 워드 라인 컨택 (802)에 반대인 메모리 어레이 (800)의 측면상에 형성될 수 있다. 제 1 워드 라인 WL1의 게이트들 (318)은 제 2 워드 라인 컨택 (804)과 결합되지 않을 수 있다. 예를 들어, 제 1 워드 라인 WL1의 게이트들 (318)은 메모리 어레이 (800)의 단부 (예를 들어, 바닥)까지 완전히 연장되지 않을 수 있어서 게이트 (318)는 제 2 워드 라인 컨택 (804)과 결합되지 않는다. 유사하게, 제 2 워드 라인 WL2의 게이트들 (318)은 제 1 워드 라인 컨택 (802)과 결합되지 않을 수 있다.
추가의 워드 라인 컨택들 (미도시)이 메모리 어레이 (800)의 추가의 워드 라인들 (예를 들어, 워드 라인들 WL3, WL4, WL5, WL6)의 게이트들 (318)에 결합될 수 있다. 이런 추가의 워드 라인 컨택들은 x-방향에서 서로에 평행하게 연장될 수 있고 x-y 평면에 있다. 도 8의 실시예에 따라, 홀수 워드 라인들 (예를 들어, 워드 라인들 WL3, WL5)에 대한 게이트들 (318)은 메모리 어레이 (800)의 상단까지 연장될 수 있어서 홀수 워드 라인들 (예를 들어, 워드 라인들 WL3, WL5)은 메모리 어레이 (800)의 상단을 따라서 연장되는 워드 라인 컨택들 (미도시)과 결합한다. 짝수 워드 라인들 (예를 들어, 워드 라인들 WL4, WL6)에 대한 게이트들 (318)은 메모리 어레이 (800)의 상단까지 완전히 연장되지 않을 수 있어서 짝수 워드 라인들 (예를 들어, 워드 라인들 WL4, WL6)은 메모리 어레이 (800)의 상단을 따라서 연장되는 워드 라인 컨택들 (미도시)과 결합되지 않을 수 있다. 유사하게, 짝수 워드 라인들 (예를 들어, 워드 라인들 WL4, WL6)에 대한 게이트들 (318)은 메모리 어레이 (800)의 바닥까지 연장될 수 있어서 짝수 워드 라인들 (예를 들어, 워드 라인들 WL4, WL6)은 메모리 어레이 (800)의 바닥을 따라서 연장되는 워드 라인 컨택들 (미도시)과 결합된다. 홀수 워드 라인들 (예를 들어, 워드 라인들 WL3, WL5)에 대한 게이트들 (318)은 메모리 어레이 (800)의 바닥까지 완전히 연장되지 않을 수 있어서 홀수 워드 라인들 (예를 들어, 워드 라인들 WL3, WL5)은 메모리 어레이 (800)의 바닥을 따라서 연장되는 워드 라인 컨택들 (미도시)과 결합되지 않을 수 있다.
상기에서 논의된 바와 같이, 만약 인접한 게이트들 (318)이 상이한 워드 라인들의 부분이라면, 동일한 비트 라인의 각각의 측면 상에 형성된 FeFET들은 독립적으로 액세스 가능할 수 있고, 이는 메모리 어레이 (800)에서의 추가의 밀도 및/또는 용량을 허용할 수 있다.
일부 실시예들에서, 장치는 복수개의 액세스 라인들의 교차점들에서 결합된 복수개의 FeFET들을 갖는 FeFET 메모리 어레이를 포함할 수 있다. FeFET 메모리 어레이는 복수개의 FeFET들중 어느 FeFET가 선택되는 지에 상관없이 전류 경로에 대하여 실질적으로 균일한 직렬 저항을 갖도록 구성될 수 있다.
도 9는 메모리 어레이(900)의 부분의 사시도이다. 특별히, 메모리 어레이 (900)의 부분은 강유전체 재료 (320) 및 복수개의 게이트들 (318)에 결합된 단일 FET 구조 (311)을 포함할 수 있다. 메모리 어레이 (900)의 부분은 예컨대 도면들 3a 내지 8에 대하여 상기에서 설명된 것들과 같은 3D 메모리 어레이 아키텍처의 부분일 수 있다. 따라서, 메모리 어레이 (900)는 3D 아키텍처을 형성하기 위해 다양한 방향들에서 적층된 추가의 FET 구조들 (311)을 포함할 수 있다. 도 9에 도시된 메모리 어레이 (900)의 부분에 대하여, 세개의 FeFET들이 형성되지만 (강유전체 재료 (320)로 FET 구조 (311)에 결합된 세개의 게이트들 (318)에 의해); 그러나, 메모리 어레이 (900)는 추가의 엘리먼트들을 포함할 수 있어서 임의 개수의 FeFET들이 메모리 셀들로서 사용될 수 있다.
동작시에, 메모리 셀을 액세스 (예를 들어, 감지) 하기 위해서 게이트 (318), 소스 영역 (소스 라인) (314) 및 드레인 영역 (비트 라인) (312)에 대하여 전압들의 적절한 조합이 컨택들 (미도시)에 인가될 수 있고 메모리 셀의 상태를 결정한다. 전류 (902)는 비트 라인 (312)을 통하여 소스 라인 (314)으로 흐를 수 있고 게이트 (318)의 위치에서 적절한 전압 (901)을 수신한다. 소스 라인 (314)으로부터의 전류 (902)는 게이트 (318)의 위치에서의 강유전체 재료 (320)의 극성을 결정하기 위해서 센싱될 수 있다. 상기에서 논의된 바와 같이, 비트 라인 (312)은 비트 라인 컨택 (미도시)에 결합될 수 있고 그리고 소스 라인 (314)은 소스 라인 컨택 (미도시)에 결합될 수 있다. 비트 라인 컨택 및 소스 라인 컨택은 개별 비트 라인 (312) 및 메모리 어레이 (900)의 타단들상의 소스 라인 (314)에 결합될 수 있다. 예를 들어, 비트 라인 (312)은 메모리 어레이 (900)의 제 1 단부 (950)에서 비트 라인 컨택에 결합될 수 있다(화살표는 전류 (902)가 시작하는 것을 나타낸다). 소스 라인 (314)는 메모리 어레이 (900)의 제 2 단부 (952)에서 소스 라인 컨택에 결합될 수 있다(화살표는 전류 (902)가 끝나는 것을 나타낸다).
메모리 어레이 (900)의 반대 단부들 상에 결합된 소스 라인 컨택 및 비트 라인 컨택으로, 전류 (902)의 전체 경로는 어느 워드 라인이 액세스되는 지에 상관없이 대략 동일 거리일 수 있다. 예를 들어, 전류 (902)의 경로는 만약 임의의 워드 라인들 WL1, WL2, WL3 이 활성화되면 대략 동일 거리일 수 있다. 결과적으로, 전류 (902)에 대한 직렬 저항은 어느 메모리 셀이 활성화되는지에 상관없이 대략 동일하다.
판독 동작 동안에, 선택된 메모리 셀의 임계 전압이 센싱될 때, 메모리 셀이 메모리 어레이 (900)내 어디에 위치되는지에 상관없이 소정의 상태 (예를 들어, 0 또는 1)에 대하여 실질적으로 동일한 임계값이 센싱된다. 그에 반해서 도 1에서, 통상의 2 차원의 메모리 어레이들은 메모리 어레이의 동일 단부상에 비트 라인 및 소스 라인 컨택들을 가질 수 있다. 결과적으로, 메모리 어레이의 각각의 메모리 셀 을 액세스하는데 직렬 저항은 균일하지 않을 수 있고, 그리고 선택된 셀에 임계전압은 메모리 어레이내 위치에 의존하여 상이할 것이다. 따라서, 어레이의 반대 측면들 상에 컨택들을 포함하는 본 발명의 실시예들은 통상의 2 차원의 메모리 어레이들에 대조하여 판독 동작들 동안에 임계 전압을 센싱할때 덜 가변적일 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 어레이(1000) 부분의 개략적인 회로 다이어그램이다. 메모리 어레이 (1000)는 워드 라인들 (WL) 및 비트 라인들 (BL)의 교차 점들에 위치된 FeFET들로 구성된 메모리 셀들을 포함할 수 있다. 메모리 어레이 (1000)의 물리적 구조는 상기에서 논의된 바와 같이 3D 메모리 어레이 아키텍처를 가질 수 있다.
도 10에 도시된 바와 같이, 메모리 어레이 (1000)의 메모리 셀 (1010)의 액세스 동안에, 전류 (1002)는 메모리 어레이 (1000)의 일단으로부터 메모리 어레이 (1000)의 타단으로 흐를 수 있다. 따라서, 비트 라인들 (BL1-BL6) 및 소스 라인들 (SL1-SL6)에 대한 컨택들은 메모리 어레이 (1000)의 반대 단부들에 결합될 수 있다. 결과적으로, 전류 (1002)에 대한 경로는 어느 메모리 셀이 액세스되는지에 관계없이 균일한 직렬 저항을 가질 수 있다.
본 출원에서 설명된 3 차원 메모리 어레이들은 장치 내에 포함될 수 있다. 장치는 제 1 강유전체 재료에 의해 제 1 수직 FeFET 적층으로부터 분리된 제 1 복수개의 게이트들을 포함하는 제 1 수직 FeFET 적층 및 제 2 강유전체 재료에 의해 제 2 수직 FeFET 적층으로부터 분리된 제 2 복수개의 게이트들을 포함하는 제 2 수직 FeFET 적층을 포함할 수 있고, 제 1 수직 FeFET 적층 및 제 2 FeFET 적층은 수평으로 적층되고 유전체 재료에 의해 분리된다.
장치는 3 차원 메모리 어레이를 포함하는 메모리 디바이스를 더 포함할 수 있다. 장치는 메모리 디바이스를 포함하는 전기 시스템을 더 포함할 수 있다. 장치는 제 1 수직 FeFET 적층 및 제 2 수직 FeFET 적층의 메모리 셀들 상에 동작들을 수행하기 위해 하나 이상의 전압들을 인가하도록 구성되고 메모리 디바이스에 동작 가능하게 결합된 제어 회로를 더 포함할 수 있다. 장치는 제어 회로에 동작 가능하게 결합된 입력 디바이스 및 출력 디바이스를 더 포함할 수 있다.
도 11은 본 발명의 다른 실시예에 따른 메모리 어레이(1100) 부분의 개략적인 다이어그램의 사시도이다. 메모리 어레이 (1100)는 3D-NAND 유형 구성으로 구성될 수 있고, 메모리 셀들의 복수개의 수직 스트링들 (11041), (11042), (11043)은 기판 (1102)위에 형성된다. 각각의 수직 스트링 (11041), (11042), (11043)은 제 1 단부 상의 상단 선택 게이트 (1106) (예를 들어, 드레인 선택 게이트) 및 제 2 단부상의 하단 선택 게이트 (1108) (예를 들어, 소스 선택 게이트)에 결합될 수 있다. 메모리 어레이 (1100)는 상단 선택 게이트 (1106) 및 하단 선택 게이트 (1108) 사이에 수직 스트링들 (11041), (11042), (11043)과 결합된 복수개의 메모리 셀 게이트들 (1107)을 포함할 수 있다. 결과적으로, 수직 스트링들 (11041), (11042), (11043) 은 수직으로 연장될 수 있고 상단 선택 게이트 (1106), 메모리 셀 게이트들 (1107), 및 하단 선택 게이트 (1108)에 직교한다. 상단 선택 게이트 (1106), 메모리 셀 게이트들 (1107), 및 하단 선택 게이트 (1108)는 절연 재료 (1101), 예컨대 유전체 재료 (예를 들어, 옥사이드)에 의해 분리될 수 있다.
각각의 수직 스트링 (11041), (11042), (11043)은 상단 선택 게이트 (1106), 하단 선택 게이트 (1108), 및 그것들사이에 메모리 셀 게이트들 (1107)과 결합되고 그리고 그것들을 통과하는 수직 채널 (1116)을 포함할 수 있다. 수직 채널 (1116)은 폴리-실리콘으로 형성될 수 있다. 수직 채널들 (1116)은 강유전체 재료(1120)에 의해 둘러싸일 수 있다. 결과적으로, 개별 FeFET 메모리 셀들은 수직 채널 (1116) 및 메모리 셀 게이트 (1107)의 인터섹션에서 형성될 수 있다. 메모리 셀 게이트들 (1107)는 메모리 어레이 (1100)의 특정 로우(row)를 선택하기 위해서 상이한 워드 라인들 WL1, WL2, WL3에 결합될 수 있다. 수직 채널들 (1116)은 메모리 어레이 (1100)의 특정 컬럼을 선택하기 위해서 N 확산 영역을 통하여 비트 라인 BL1, BL2, BL3에 결합될 수 있다. 기판 (1102)은 소스 라인에 결합될 수 있다. 동작시에, 메모리 셀이 액세스될 때, 선택된 인터섹션에서의 강유전체 재료는 상기에서 설명된 것 처럼 메모리 셀의 상태로 해석되는 편극을 나타낼 수 있다.
도 11의 메모리 어레이 (1100)는 간략화된 개략적인 다이어그램이고, 추가의 엘리먼트들이 그것의 동작을 가능하게 하기 위해서 그것과 결합될 수 있다는 것이 인식되어야 한다. 예를 들어, 액세스 라인들 (예를 들어, 워드 라인들, 비트 라인들, 선택 라인들) 및 다른 컨택 엘리먼트들은 그 위에 동작들 (예를 들어, 판독, 기록, 소거, 등.)을 수행하기 위해 메모리 어레이 (1100)의 다양한 엘리먼트들에 전압들을 인가하기 위해 메모리 어레이 (1100)과 결합될 수 있다. 예를 들어, 선택 라인들은 선택 게이트들 (1106), (1108)과 결합될 수 있다. 워드 라인들은 메모리 셀 게이트들 (1107)과 결합될 수 있고, 그리고 비트 라인들은 수직 스트링들 (11041), (11042), (11043)과 결합될 수 있다. 메모리 어레이 (1100)는 선택 게이트들 (1106), (1108), 메모리 셀 게이트들 (1107), 및 수직 스트링들 (11041), (11042), (11043)과 결합된 제어 유닛 (미도시)을 또한 포함할 수 있다. 이런 제어 유닛은 스트링 드라이버 회로부, 패스(pass) 게이트들, 게이트들을 선택하기 위한 회로부, 전도성 라인들 (예를 들어, 비트 라인들, 워드 라인들)을 선택하기 위한 회로부, 신호들을 증폭하기 위한 회로부, 및 신호들을 센싱하기 위한 회로부(circuitry) 중 적어도 하나를 포함할 수 있다.
비록 메모리 어레이 (1100)기 단지 단일 x-y 평면내의 FeFET 메모리 셀들을 도시하지만, 메모리 어레이 (1100)의 이런 2D 부분을 보여주는 것은 예시의 편의를 위함이다. 메모리 어레이 (1100)는 3D 메모리 어레이 (1100)일 수 있다. 예를 들어, 각각의 선택 게이트들 (1106), (1108), 메모리 셀 게이트들 (1107), 기판 (1102), 및 절연 재료 (1101)는 z-방향으로 연장될 수 있어서 3D 구조 (예를 들어, 정육면체, 직육면체)가 형성되도록 추가의 수직 스트링들이 z-방향을 따라서 추가의 위치들에 형성될 수 있다. 다시 말해서, 선택 게이트들 (1106), (1108) 및 메모리 셀 게이트들 (1107)은 실질적으로 평면인 전도성 플레이트들로 구성될 수 있어서 수직 스트링들의 어레이는 그것과 결합을 위해 전도성 플레이트들을 통과하여 형성된 구멍들 (예를 들어, 홀들)을 패스 스루할 수 있다.
도 12는 수직 메모리 셀을 포함하는 전기 시스템(1200)의 간략화된 블럭 다이어그램이다. 전기 시스템 (1200)은 제어 회로 (1220)통하여 서로와의 통신이 동작가능하게 결합된 메모리 어레이 (1210), 제어 회로 (1220), 입력 디바이스 (1230), 및 출력 디바이스 (1240)을 포함할 수 있다. 메모리 어레이 (1210)는 3D 아키텍처로 배열되고 그리고 FeFET들로 구성된 복수개의 메모리 셀들을 포함할 수 있다. 일반적으로, 메모리 어레이 (1210)는 본 출원에서 설명된 메모리 어레이들의 피처들의 임의의 조합, 및 그것들의 등가물들을 포함할 수 있다. 메모리 어레이 (1210)는 메모리 디바이스, 반도체 웨이퍼, 또는 다른 유사한 장치내에 포함될 수 있다.
제어 회로 (1220)는 메모리 어레이 (1210)를 제어하도록 구성될 수 있다. 제어 회로 (1220)는 프로세서, 하드 디스크 드라이브, 및 광 디스크 드라이브 (미도시)로 이루어진 그룹으로부터 하나 이상의 디바이스를 포함할 수 있다. 제어 회로 (1220)는 메모리 어레이 (1210)상에 희망하는 동작들 (예를 들어, 판독, 기록, 소거)을 수행하기 위해 비트 라인들 (312)(도 9), 소스 라인들 (314) (도 9), 및 게이트들 (318) (도 9) 에 동작가능하게 결합될 수 있다.
제어 회로 (1220)는 입력 디바이스 (1230), 및 출력 디바이스 (1240)에 또한 동작가능하게 결합될 수 있다. 비 제한적인 예시의 방식으로, 입력 디바이스 (1230)는 임의의 키보드, 버튼 어레이, 마우스 디바이스, 터치 스크린 입력, 다른 유사한 디바이스들, 및 그것의 조합들을 포함할 수 있다. 제어 회로 (1220)는 입력 디바이스 (1230)로부터 정보를 수신하고 명령어들을 수신하고 실행하도록 구성될 수 있다.
출력 디바이스 (1240)는 비 제한적인 예시의 방식으로, 임의의 액정 디스플레이 (LCD) 디바이스, 발광 다이오드 (LED) 어레이, 캐소드 레이 튜브 (CRT) 디스플레이, 사운드 생성 디바이스, 전기 신호 출력 포트, 다른 유사한 디바이스들, 및 그것의 조합들 중 임의의 것을 포함할 수 있다. 제어 회로 (1220)는 출력 디바이스 (1240)가 유저 (미도시) 또는 다른 디바이스 (미도시)로 정보를 통신하도록 구성될 수 있다.
추가의 비 제한적인 실시예들은 이하를 포함한다:
실시예 1. 장치에 있어서, 3차원 메모리 어레이 아키텍처내에 수평으로 및 수직으로 적층된 복수개의 전계 효과 트랜지스터 (FET) 구조들; 상기 복수개의 FET 구조들사이에 수직으로 연장되고 그리고 수평으로 간격을 두고 있는 복수개의 게이트들; 및 상기 복수개의 FET 구조들 및 상기 복수개의 게이트들을 분리하는 강유전체 재료를 포함하고, 개별 강유전체 FET들 (FeFET들)은 상기 복수개의 FET 구조들, 상기 복수개의 게이트들, 및 상기 강유전체 재료의 인터섹션들에서 형성된다.
실시예 2. 실시예 1의 장치에 있어서, 상기 복수개의 FET 구조들의 각각의 FET 구조는 수직 배열로 적층된 드레인 영역, 바디 영역, 및 소스 영역을 포함한다.
실시예 3. 실시예 1 또는 실시예 2의 장치에 있어서, 개별 FeFET들과 결합된 복수개의 액세스 라인들을 더 포함한다.
실시예 4. 실시예 3의 장치에 있어서, 상기 복수개의 액세스 라인들은 : 상기 복수개의 게이트들에 결합된 복수개의 워드 라인들; 및 상기 복수개의 FET 구조들의 드레인 영역들에 결합된 복수개의 비트 라인들을 포함한다.
실시예 5. 실시예 4의 장치에 있어서, 교번하는 컨택 기법에 따라 상기 복수개의 워드 라인들은 상기 복수개의 게이트들에 결합한다.
실시예 6. 실시예들 2 내지 5 중 임의의 장치에 있어서, 각각의 FET 구조는 : 상기 드레인 영역에 결합된 드레인 컨택; 및 상기 소스 영역에 결합된 소스 컨택을 더 포함하고, 상기 드레인 컨택 및 상기 소스 컨택은 상기 3 차원 메모리 어레이 아키텍처의 반대 단부들상에 결합된다.
실시예 7. 실시예 6의 장치에 있어서, 상기 소스 컨택은 상기 대응하는 FET 구조의 바디 영역에 더 결합된다.
실시예 8. 실시예들 1 내지 7 중 임의의 장치에 있어서, 상기 복수개의 게이트들의 각각의 게이트는 상기 게이트의 적어도 하나의 측면상에 배치된 상기 강유전체 재료를 가진다.
실시예 9. 실시예들 1 내지 8 중 임의의 장치에 있어서, 상기 복수개의 게이트들 중 적어도 일부 게이트들은 상기 게이트의 적어도 두개의 측면들상에 배치된 상기 강유전체 재료를 가진다.
실시예 10. 실시예들 1 내지 9 중 임의의 장치에 있어서, 상기 복수개의 FET 구조들은 이하를 포함한다:
제 1 강유전체 재료에 의해 제 1 FET 구조로부터 분리된 제 1 복수개의 게이트들을 포함하는 제 1 수직 강유전체 전계 효과 트랜지스터 (FeFET) 적층; 및
제 2 강유전체 재료에 의해 제 2 FET 구조로부터 분리된 제 2 복수개의 게이트들을 포함하는 제 2 수직 FeFET 적층을 포함하되, 상기 제 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층은 수평으로 적층되고 유전체 재료에 의해 분리되는, 장치.
실시예 11. 실시예 10의 장치에 있어서, 상기 유전체 재료는 상기 제 2 수직 FeFET 적층이 상기 제 2 수직 FeFET 적층의 상기 제 2 FET 구조의 양쪽 측면들상에 메모리 셀들을 갖도록 구성된 제 3 강유전체 재료를 포함한다.
실시예 12. 실시예 11의 장치에 있어서, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 동일한 워드 라인의 부분이다.
실시예 13. 실시예 12의 장치에 있어서, 상기 복수개의 FET 구조들은 상기 제 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층을 가로질러 선형으로 연장된 복수개의 워드 라인 평행 컨택들을 더 포함하고, 단일 워드 라인 컨택은 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터의 인접한 게이트들을 결합한다.
실시예 14. 실시예 11의 장치에 있어서, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 상이한 워드 라인들의 부분이다.
실시예 15. 실시예 14의 장치에 있어서, 추가 복수개의 게이트들을 복수개의 추가 수직 FeFET 적층들을 더 포함하고, 상기 추가의 수직 FeFET 적층들은 상기 제 1 수직 FeFET 적층 및 상기 제 2 수직 FeFET 적층으로 수평으로 적층된다.
실시예 16. 실시예 15의 장치에 있어서, 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가의 수직 FeFET 적층들을 따라서 연장되는 복수개의 서로 평행한 워드 라인 컨택들을 더 포함하고, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 상기 서로 평행한 워드 라인 컨택들 중 상이한 것들에 결합한다.
실시예 17. 실시예 16의 장치에 있어서,: 상기 인접한 게이트들 중 하나는 상기 제 1 수직 FeFET 적층의 제 1 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택 중 첫번째 것과 결합하고; 상기 인접한 게이트들 중 다른 것은 상기 제 2 수직 FeFET 적층의 제 2 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택의 두번째 것과 결합한다.
실시예 18. 실시예 16의 장치에 있어서, 상기 복수개의 워드 라인 컨택들은 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 오프셋 되고, 및 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가 수직 FeFET 적층들을 가로질러 선형으로 더 연장된다.
실시예 19. 장치는 : 제 1 강유전체 재료에 의해 제 1 FET 구조로부터 분리된 제 1 복수개의 게이트들을 포함하는 제 1 수직 강유전체 전계 효과 트랜지스터 (FeFET) 적층 및 제 2 강유전체 재료에 의해 제 2 FET 구조로부터 분리된 제 2 복수개의 게이트들을 포함하는 제 2 수직 FeFET 적층을 포함하되, 상기 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층은 수평으로 적층되고 유전체 재료에 의해 분리된다.
실시예 20. 실시예 19의 장치에 있어서, 상기 유전체 재료는 상기 제 2 수직 FeFET 적층이 상기 제 2 수직 FeFET 적층의 상기 제 2 FET 구조의 양쪽 측면들상에 메모리 셀들을 갖도록 구성된 제 3 강유전체 재료를 포함한다.
실시예 21. 실시예 20의 장치에 있어서, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 동일한 워드 라인의 부분이다.
실시예 22. 실시예 21의 장치에 있어서, 상기 제 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층을 가로질러 선형으로 연장된 복수개의 워드 라인 평행 컨택들을 더 포함하고, 단일 워드 라인 컨택은 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들을 결합한다.
실시예 23. 실시예 20의 장치에 있어서, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 상이한 워드 라인들의 부분이다.
실시예 24. 실시예 23의 장치에 있어서, 추가 복수개의 게이트들을 복수개의 추가 수직 FeFET 적층들을 더 포함하고, 상기 추가의 수직 FeFET 적층들은 상기 제 1 수직 FeFET 적층 및 상기 제 2 수직 FeFET 적층으로 수평으로 적층된다.
실시예 25. 실시예 24의 장치에 있어서, 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가의 수직 FeFET 적층들을 따라서 연장되는 복수개의 서로 평행한 워드 라인 컨택들을 더 포함하고, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 인접한 게이트들은 상기 서로 평행한 워드 라인 컨택들 중 상이한 것들에 결합한다.
실시예 26. 실시예 25의 장치에 있어서,: 상기 인접한 게이트들 중 하나는 상기 제 1 수직 FeFET 적층의 제 1 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택 중 첫번째 것과 결합하고; 상기 인접한 게이트들 중 다른 것은 상기 제 2 수직 FeFET 적층의 제 2 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택의 두번째 것과 결합한다.
실시예 27. 실시예 25의 장치에 있어서, 상기 복수개의 워드 라인 컨택들은 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 오프셋 되고, 및 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가 수직 FeFET 적층들을 가로질러 선형으로 더 연장된다.
실시예 28. 실시예 25의 장치에 있어서, 상기 복수개의 워드 라인 컨택들 각각은 상기 인접한 게이트들 중 하나를 우회하여 연장되는 아치형의 형상(arcuate shape)을 가진다.
실시예 29. 실시예들 19 내지 28 중 임의의 장치에 있어서, 상기 제 1 수직 FeFET 적층 및 상기 제 2 수직 FeFET 적층은 상기 장치의 3 차원 메모리 어레이 부분을 포함한다.
실시예 30. 실시예 29의 장치에 있어서, 상기 3 차원 메모리 어레이는 상기 장치의 메모리 디바이스의 적어도 일부를 포함한다.
실시예 31. 실시예 30의 장치에 있어서, 상기 메모리 디바이스는 적어도 상기 장치의 일부를 포함한다.
실시예 32. 실시예 31의 장치에 있어서, 상기 제 1 수직 FeFET 적층 및 상기 제 2 수직 FeFET 적층의 메모리 셀들상에 동작들을 수행하기 위해 하나 이상의 전압들을 인가하도록 구성되고 상기 메모리 디바이스에 동작가능하게 결합된 제어 회로를 더 포함한다.
실시예 33. 실시예 32의 장치에 있어서, 상기 제어 회로에 동작가능하게 결합된 입력 디바이스 및 출력 디바이스를 더 포함한다.
실시예 34. 장치는 : 복수개의 액세스 라인들의 교차점들에 결합된 복수개의 FeFET들을 갖는 강유전체 전계 효과 트랜지스터 (FeFET) 메모리 어레이를 포함하고, 상기 FeFET 메모리 어레이는 상기 복수개의 FeFET들의 각각의 FeFET의 전류 경로에 대하여 실질적으로 균일한 직렬 저항을 갖도록 구성된다.
실시예 35. 실시예 34의 장치에 있어서,: 상기 복수개의 FeFET들의 비트 라인들에 결합된 복수개의 비트 라인 컨택들; 상기 복수개의 FeFET들의 소스 라인들에 결합된 복수개의 소스 라인 컨택들; 및 상기 복수개의 FeFET들의 워드 라인들에 결합된 복수개의 워드 라인 컨택들을 더 포함하고, 상기 비트 라인 컨택들 및 상기 소스 라인 컨택들은 상기 FeFET 메모리 어레이의 반대 단부들상에 결합된다.
실시예 36. 장치: 복수개의 비트 라인들 및 복수개의 워드 라인들과 결합된 강유전체 재료의 인터섹션들에 형성된 복수개의 강유전체 전계효과 트랜지스터 (FeFET) 메모리 셀들을 갖는 3 차원 메모리 어레이를 포함한다.
실시예 37. 실시예 36의 장치에 있어서, 상기 복수개의 비트 라인들의 각각의 비트 라인은 강유전체 재료와 결합된 적어도 두개의 측면들을 갖는 드레인 영역에 결합되어서 각각의 드레인 영역은 상기 복수개의 FeFET 메모리 셀들을 형성하기 위해 인접한 게이트들에 의해 공유된다.
실시예 38. 실시예 37의 장치에 있어서, 상기 인접한 게이트들 및 워드 라인들은 상기 동일한 비트 라인과 관련된 상기 복수개의 FeFET들을 독립적으로 액세스하도록 구성된다.
실시예 39. 실시예 38의 장치에 있어서, 상기 복수개의 FeFET 메모리 셀들은 상기 3 차원 메모리 어레이의 수직 스트링들을 따라서 형성되고, 상기 수직 스트링들은 상기 복수개의 워드 라인들과 결합된 메모리 셀 게이트들과 결합한다.
실시예 40. 실시예 39의 장치에 있어서, 상기 수직 스트링들 각각은 상기 강유전체 재료에 의해 둘러싸인 수직 채널을 포함한다.
실시예 41. 3 차원 강유전체 전계 효과 트랜지스터 (FeFET) 메모리 어레이를 동작시키는 방법에 있어서, 상기 방법은 : 3 차원 FeFET 메모리 어레이의 복수개의 FeFET 메모리 셀들의 희망하는 동작을 위해 복수개의 워드 라인들 및 디지트 라인들에 전압들의 조합을 인가하는 단계를 포함하되, 적어도 하나의 디지트 라인은 인접한 게이트들에 의해 액세스 가능한 복수개의 FeFET 메모리 셀들을 갖는다.
실시예 42. 실시예 41의 방법에 있어서, 전압들의 조합을 인가하는 단계는 V/3 선택 기법 및 V/2 선택 기법으로 이루어진 그룹으로부터 선택 기법을 사용하는 단계를 포함한다.
어떤 예시적인 실시예들은 도면들과 관련하여 설명되었지만, 기술 분야에서의 통상의 기술자들은 본원에서 명확하게 도시되고 설명된 실시예들에 제한되지 않는 다는 것을 이해하고 인식할 것이다. 오히려, 본 개시에 포함된 실시예들 예컨대 법적 등가물들을 포함하여 이하에서 청구된 것들의 범위에서 벗어남이 없이 본 출원에서 설명된 실시예들에 대하여 많은 추가사항들, 삭제 부분들, 및 수정예들이 제공될 수 있다. 추가하여, 일 개시된 실시예로부터의 특징부들은 발명자에 의해 고려되는 본 발명의 범위내에 계속 포함되면서 다른 개시된 실시예의 특징부들과 결합될 수 있다.

Claims (20)

  1. 장치에 있어서,
    3차원 메모리 어레이 아키텍처로 수평으로 및 수직으로 적층된 복수개의 전계 효과 트랜지스터 (FET) 구조들;
    수직으로 연장되고 및 상기 복수개의 FET 구조들 사이에서 수평으로 간격을 두고 있는 복수개의 게이트들; 및
    상기 복수개의 FET 구조들 및 상기 복수개의 게이트들을 분리하는 강유전체 재료를 포함하되, 개별 강유전체 FET들 (FeFET들)은 상기 복수개의 FET 구조들, 상기 복수개의 게이트들, 및 상기 강유전체 재료의 인터섹션들(intersection)에 형성되는, 장치.
  2. 청구항 1에 있어서, 개별 FeFET들과 결합된 복수개의 액세스 라인들을 더 포함하고, 상기 복수개의 FET 구조들의 각각의 FET 구조는 수직 배열로 적층된 드레인 영역, 바디 영역, 및 소스 영역을 포함하고, 상기 복수개의 액세스 라인들은:
    상기 복수개의 게이트들에 결합된 복수개의 워드 라인들; 및
    상기 복수개의 FET 구조들의 상기 드레인 영역들에 결합된 복수개의 비트 라인들을 포함하는, 장치.
  3. 청구항 1에 있어서, 상기 복수개의 워드 라인들은 교번하는 컨택 기법에 따라 상기 복수개의 게이트들에 결합하는, 장치.
  4. 청구항 2에 있어서, 각각의 FET 구조는:
    상기 드레인 영역에 결합된 드레인 컨택; 및
    상기 소스 영역에 결합된 소스 컨택을 더 포함하되, 상기 드레인 컨택 및 상기 소스 컨택은 상기 3 차원 메모리 어레이 아키텍처의 반대 단부들상에 결합되는, 장치.
  5. 청구항 1 내지 4 중 어느 하나의 청구항에 있어서, 상기 복수개의 FET 구조들은:
    제 1 강유전체 재료에 의해 제 1 FET 구조로부터 분리된 제 1 복수개의 게이트들을 포함하는 제 1 수직 강유전체 전계 효과 트랜지스터 (FeFET) 적층; 및
    제 2 강유전체 재료에 의해 제 2 FET 구조로부터 분리된 제 2 복수개의 게이트들을 포함하는 제 2 수직 FeFET 적층을 포함하되, 상기 제 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층은 수평으로 적층되고 유전체 재료에 의해 분리되는, 장치.
  6. 청구항 5에 있어서, 상기 유전체 재료는 상기 제 2 수직 FeFET 적층이 상기 제 2 수직 FeFET 적층의 상기 제 2 FET 구조의 양쪽 측면들상에 메모리 셀들을 갖도록 구성된 제 3 강유전체 재료를 포함하는, 장치.
  7. 청구항 6에 있어서, 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터의 인접한 게이트들은 동일한 워드 라인의 부분인, 장치.
  8. 청구항 7에 있어서, 상기 복수개의 FET 구조들은 상기 제 1 수직 FeFET 적층 및 상기 제 2 FeFET 적층을 가로질러 선형으로 연장된 복수개의 워드 라인 평행 컨택들을 더 포함하고, 단일 워드 라인 컨택은 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터의 인접한 게이트들을 결합하는, 장치.
  9. 청구항 6에 있어서, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터의 인접한 게이트들은 상이한 워드 라인들의 부분인, 장치.
  10. 청구항 9에 있어서, 추가 복수개의 게이트들을 포함하는 복수개의 추가 수직 FeFET 적층들을 더 포함하고, 상기 추가의 수직 FeFET 적층들은 상기 제 1 수직 FeFET 적층 및 상기 제 2 수직 FeFET 적층과 수평으로 적층되는, 장치.
  11. 청구항 10에 있어서, 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가의 수직 FeFET 적층들을 따라서 연장되는 복수개의 서로 평행한 평행 워드 라인 컨택들을 더 포함하고, 상기 동일한 수평 축을 따라서의 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터의 인접한 게이트들은 상기 서로 평행한 워드 라인 컨택들 중 상이한 것들에 결합되는, 장치.
  12. 청구항 11에 있어서,
    상기 인접한 게이트들 중 하나는 상기 제 1 수직 FeFET 적층의 제 1 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택 중 첫번째 것에 결합되고; 및
    상기 인접한 게이트들 중 다른 것은 상기 제 2 수직 FeFET 적층의 제 2 단부로 연장되고, 상기 서로 평행한 워드 라인 컨택 중 두번째 것에 결합되는, 장치.
  13. 청구항 11에 있어서, 상기 복수개의 워드 라인 컨택들은 상기 제 1 복수개의 게이트들 및 상기 제 2 복수개의 게이트들로부터 오프셋 되고, 상기 제 1 수직 FeFET 적층, 상기 제 2 수직 FeFET 적층, 및 상기 복수개의 추가 수직 FeFET 적층들에 걸쳐서 선형으로 더 연장되는, 장치.
  14. 장치에 있어서,
    복수개의 액세스 라인들의 교차점들에 결합된 복수개의 FeFET들을 갖는 강유전체 전계 효과 트랜지스터 (FeFET) 메모리 어레이를 포함하고, 상기 FeFET 메모리 어레이는 상기 복수개의 FeFET들의 각각의 FeFET의 전류 경로에 대하여 실질적으로 균일한 직렬 저항을 갖도록 구성되는, 장치.
  15. 청구항 14에 있어서,
    상기 복수개의 FeFET들의 비트 라인들에 결합된 복수개의 비트 라인 컨택들;
    상기 복수개의 FeFET들의 소스 라인들에 결합된 복수개의 소스 라인 컨택들; 및
    상기 복수개의 FeFET들의 워드 라인들에 결합된 복수개의 워드 라인 컨택들을 더 포함하되, 상기 비트 라인 컨택들 및 상기 소스 라인 컨택들은 상기 FeFET 메모리 어레이의 반대 단부들상에 결합되는, 장치.
  16. 청구항 14에 있어서, 상기 FeFET 메모리 어레이는 복수개의 비트 라인들 및 복수개의 워드 라인들과 결합된 강유전체 재료의 교차점들에 형성된 복수개의 강유전체 전계효과 트랜지스터 (FeFET) 메모리 셀들을 갖는 3 차원 메모리 어레이를 포함하는, 장치.
  17. 청구항 16에 있어서, 상기 복수개의 비트 라인들의 각각의 비트 라인은 강유전체 재료와 결합된 적어도 두개의 측면들을 갖는 드레인 영역에 결합되어서 각각의 드레인 영역은 상기 복수개의 FeFET 메모리 셀들을 형성하기 위해 인접한 게이트들에 의해 공유되는, 장치.
  18. 청구항 17에 있어서, 상기 인접한 게이트들 및 워드 라인들은 동일한 비트 라인과 관련된 상기 복수개의 FeFET들을 독립적으로 액세스하도록 구성되는, 장치.
  19. 3 차원 강유전체 전계 효과 트랜지스터 (FeFET) 메모리 어레이를 동작시키는 방법에 있어서, 상기 방법은 :
    3 차원 FeFET 메모리 어레이의 복수개의 FeFET 메모리 셀들에 대하여 희망하는 동작을 위해 복수개의 워드 라인들 및 디지트 라인들에 전압들의 조합을 인가하는 단계를 포함하되, 적어도 하나의 디지트 라인은 인접한 게이트들에 의해 액세스 가능한 복수개의 FeFET 메모리 셀들을 갖는, 방법.
  20. 청구항 19에 있어서, 전압들의 조합을 인가하는 단계는 V/3 선택 기법 및 V/2 선택 기법으로 이루어진 그룹으로부터 선택 기법을 사용하는 단계를 포함하는, 방법.
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