JP6043021B2 - 強誘電性電界効果トランジスタメモリアレイを有する装置および関連方法 - Google Patents

強誘電性電界効果トランジスタメモリアレイを有する装置および関連方法 Download PDF

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Description

本出願は、２０１３年５月１７日に出願された米国特許出願整理番号１３／８９７，０３７“ＡＰＰＡＲＡＴＵＳＥＳ ＨＡＶＩＮＣ Ａ ＦＥＲＲＯＥＬＥＣＴＲＩＣ ＦＩＥＬＤ−ＥＦＦＥＣＴ ＴＲＡＮＳＩＳＴＯＲ ＭＥＭＯＲＹ ＡＲＲＡＹ ＡＮＤ ＲＥＬＡＴＥＤ ＭＥＴＨＯＤ”の出願日の利益を享受する権利を主張する。
本開示の実施形態は、強誘電性電界効果トランジスタ（ＦｅＦＥＴ）構造に関する。より詳細には、本出願の実施形態は、ＦｅＦＥＴを使用するメモリアレイに関する。
強誘電性電界効果トランジスタは、不揮発性ランダムアクセスメモリの形態のメモリアレイで利用するために考えられた。例えば、図１Ａおよび図１Ｂは、複数のＦｅＦＥＴ１１０を含む従来のメモリアレイ１００を示す概略図である。具体的には、図１Ａのメモリアレイ１００の一部は、図１Ｂに示される上面図の直線１Ａに沿った断面である。各ＦｅＦＥＴ１１０は、絶縁基板１３０上に形成されたソース領域１１２、ドレイン領域１１４およびボディ領域１１６（本明細書では集合的に“ＦＥＴ構造”と称される）を含む。各ＦｅＦＥＴ１１０は、強誘電性材料１２０によってＦＥＴ構造から分離されたゲート１１８を含んでもよい。換言すると、非常に一般的なレベルで、ＦｅＦＥＴは、従来のＦＥＴに類似する構造を有し、ゲート酸化物が強誘電性材料１２０によって置換されている。各ＦｅＦＥＴ１１０は、メモリアレイ１００に対するメモリセルを含んでもよい。
メモリアレイ１００は、絶縁基板１３０上のＦｅＦＥＴ１１０の複数の二次元（平面）配置を含む。各ＦｅＦＥＴ１１０は、データとして解釈される状態を格納するために、メモリアレイ１００に対するメモリセルを含んでもよい。ＦｅＦＥＴ１１０の状態は、外部電界の存在で切り替えられ得る強誘電性材料１２０の分極に基づいてもよい。例えば、強誘電性材料１２０は、個々のＦｅＦＥＴ１１０に対して、正分極（“１”として解釈され得る）または負の分極（“０”として解釈され得る）を示してもよい。動作においては、ＦｅＦＥＴは、ＦｅＦＥＴ１１０の状態を書き込むか、消去するかまたは読み出すために、ゲート１１８、ソース領域１１２およびドレイン領域１１４に結合された接点で、ある組み合わせの電圧を受信してもよい。
読み出し動作中、電流１０２は、選択されたＦｅＦＥＴ１１０のソース領域１１２からドレイン領域１１４に、ＦｅＦＥＴ１１０を通って流れてもよい。従来のメモリアレイ１１０は、メモリアレイ１００の同一側上にあるソース接点およびドレイン接点（図示せず）を有してもよい。その結果、電流は、ＦｅＦＥＴ１１０を通って、メモリアレイ１００の第一の端部１５０から流れ、その後、メモリアレイ１００の同一の第一の端部１５０に戻ってもよい。その結果、電流経路は、メモリアレイ１００内のＦｅＦＥＴ１１０の位置に依存して、異なる長さを有することがある。例えば、電流１０２は、第一の端部１５０に近接するＦｅＦＥＴ１１０に対してより短い経路を有し、メモリアレイ１００の第二の端部１５２に近接するＦｅＦＥＴ１１０に対してより長い経路を有してもよい。その結果、電流経路に沿った直列抵抗は、メモリアレイ１００内の別のＦｅＦＥＴ１１０にアクセスするときと比べて、あるＦｅＦＥＴ１１０にアクセスするときに均一ではないことがある。さらに、二次元アーキテクチャで構成された従来のメモリアレイ１００は、望ましくないほど大きなフィーチャ寸法を有し、利用するうえで実用的なセル密度が可能ではないことがある。
複数のＦｅＦＥＴを含むメモリアレイの概略図である。 複数のＦｅＦＥＴを含むメモリアレイの概略図である。 本開示の一実施形態によるＦｅＦＥＴの概略図である。 本開示の一実施形態によるメモリアレイの概略斜視図である。 図３Ａのメモリアレイの一部の上面図である。 本開示の別の実施形態によるメモリアレイの概略斜視図である。 図４Ａのメモリアレイの一部の上面図である。 ワード線接点に対する様々な接触スキームを示すメモリアレイの概略上面図である。 ワード線接点に対する様々な接触スキームを示すメモリアレイの概略上面図である。 ワード線接点に対する様々な接触スキームを示すメモリアレイの概略上面図である。 複数のワード線を含むメモリアレイに対する接触スキームを示すメモリアレイの斜視図である。 メモリアレイの一部の斜視図である。 本開示の一実施形態によるメモリアレイの一部の概略回路図である。 本開示の別の実施形態によるメモリアレイの一部の概略斜視図である。 垂直メモリセルを含む電気システムの簡略化ブロック図である。
以下の詳細な説明においては、本明細書の一部を形成する添付の図面に対して参照がなされ、添付の図面は、本開示の特定の実施形態の例示として示されるものである。これらの実施形態は、本開示の実施形態を明確に記述するために詳細に記述される。しかしながら、具体例の記述は、本開示の例示的実施形態を示すが、例示として与えられるものであって、限定として与えられるものではない。本開示の範囲から逸脱することなく、他の実施形態が使用されてもよいし、変更が行われてもよい。様々な置換、改変、追加、再構成、またはその組み合わせがなされてもよく、それらは、当業者にとって明らかになるであろう。さらに、一実施形態による特徴は、別の実施形態の特徴と組み合わせられることがあり、それは、発明者によって考慮されるように、本開示の範囲内に包含される。
本明細書で“第一の”、“第二の”などの指定を用いてある要素に対して言及することは、そのような限定が明示的に述べられない限りは、それらの要素の量または順序を限定するものではないことを理解されたい。それよりもむしろ、本明細書では、これらの指定は、二つ以上の要素、またはある要素の例の間で区別する簡便な方法として用いられることがある。したがって、第一および第二の要素に対する言及は、二つの要素のみが使用され得ること、または第一の要素は、ある方式で第二の要素に対して先行しなければならないことを意味するものではない。さらに、特に言及されない限りは、一組の要素は、一つ以上の要素を含んでもよい。
本明細書での具体的な数のメモリセルに関する記述は、メモリアレイまたはそのあらゆる部分中に存在し得るメモリセルの数を限定するように解釈されるべきではないことも理解されたい。むしろ、具体的な数は、図示された実施形態を議論するうえで言及されることがある。しかしながら、本開示の実施形態は、あらゆる数のメモリセルを含んでもよく、３Ｄメモリアレイアーキテクチャによって形成されるＦｅＦＥＴの数にほぼ等しい。幾つかの実施形態においては、少なくとも幾つかのメモリセルは、メモリセルがある方法で欠陥があると判定される場合などに、メモリアレイ内の他のメモリセルを置換するための置換メモリセルとして使用するために残しておいてもよい。このように、幾つかの実施形態に対して、メモリアレイの全体容量は、メモリセルの総数よりも小さいことがある。さらに、メモリアレイは、別のメモリアレイを置換するために使用されてもよい。
本明細書で記述される材料および構造は、あらゆる好適な技術によって形成されてもよく、その技術は、特に言及されない限り、スピンコーティング、ブランケットコーティング、化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、プラズマ増強ＡＬＤまたは物理蒸着（ＰＶＤ）を含むがそのいずれにも限定はされない。材料を堆積または成長させるための技術は、形成される特定の材料に依存して、当業者によって選択されてもよい。構造的要素は、従来の半導体作製技術を用いて、本明細書で記述される位置および構造で形成されてもよい。本明細書で記述され、図示される材料は層として形成されてもよいが、材料はそれに限定されることはなく、他の三次元構造で形成されてもよい。
本明細書で用いられるように、与えられたパラメータ、特性または条件に関連する“実質的に”という用語は、与えられたパラメータ、特性または条件が、許容可能な製作交差内などの小程度の変化で満足されることを当業者が理解する程度に意味し、含んでいる。例示として、実質的に満足される特定のパラメータ、特性または条件に依存して、パラメータ、特性または条件は、少なくとも９０％満足されるか、少なくとも９５％満足されるか、または少なくとも９９％満足されてもよい。
本開示の実施形態は、ＦｅＦＥＴメモリアレイを含む装置を含む。例えば、複数のＦＥＴ構造は、三次元メモリアレイアーキテクチャで水平方向および垂直方向に積層され、複数のゲートは、垂直方向に伸長し、複数のＦＥＴ構造間で水平方向に離隔され、強誘電性材料は、複数のＦＥＴ構造および複数のゲートを分離する。個々の強誘電性ＦＥＴ（ＦｅＦＥＴ）は、複数のＦＥＴ構造、複数のゲートおよび強誘電性材料の交点で形成されてもよい。幾つかの実施形態は、第一の強誘電性材料によって第一のＦＥＴ構造から離隔された複数の第一のゲートを含む第一の垂直方向ＦｅＦＥＴ積層と、第二の強誘電性材料によって第二のＦＥＴ構造から離隔された第二の複数のゲートを含む第二の垂直方向ＦｅＦＥＴ積層とを含んでもよい。第一の垂直方向ＦｅＦＥＴ積層と、第二のＦｅＦＥＴ積層は、水平方向に積層され、誘電材料によって離隔されてもよい。幾つかの実施形態は、複数のビット線および複数のワード線と結合された強誘電性材料の交点に形成された複数のＦｅＦＥＴメモリセルを有する三次元メモリアレイを含んでもよい。複数のＦｅＦＥＴメモリセルは、三次元メモリアレイの垂直ストリングに沿って形成され、垂直ストリングは、複数のワード線と結合されたメモリセルゲートと結合する。垂直ストリングは、強誘電性材料によって包囲された垂直チャネルを各々含んでもよい。
図２は、本開示の一実施形態によるＦｅＦＥＴ２００の概略図である。ＦｅＦＥＴ２００は、より大きいメモリアレイのメモリセル（例えば、図３Ａから図１０を参照）であってもよい。ＦｅＦＥＴ２００は、強誘電性材料２２０によって分離されたゲート２１８に結合されたドレイン領域２１２、ソース領域２１４およびボディ領域２１６を含む。ドレイン領域２１２は、ドレイン接点２２２に結合され、ソース領域２１４は、ソース接点２２４に結合され、ゲート２１８は、ゲート接点に結合されてもよい。ソース領域２１４およびボディ領域２１６はともに、同一のソース接点２２４に連結されてもよく、それによって、従来のＦｅＦＥＴメモリセル上の接点数を減少する可能性がある。
強誘電性材料２２０は、外部電界によって切り替え可能な分極（例えば、逆に帯電したイオンの変位およびダイポールモーメントの生成）を示す誘電材料（例えば、酸化ハフニウム（ＨｆＯｘ））である。さらに、強誘電性材料２２０の残余分極は、外部電界をオフした後に消滅しなくてもよい。その結果、強誘電性材料２２０の分極は、メモリセルの状態（例えば、１または０）として解釈されてもよい。分極は、ＦｅＦＥＴ２００の抵抗を測定することによって決定され、その抵抗は、強誘電性材料２２０の分極状態に依存する。換言すると、分極の状態は、強誘電性材料２２０の分極に基づいて、ＦｅＦＥＴ２００中の閾値電圧（Ｖｔ）シフトとして有効に示し、低バイアス下でＦｅＦＥＴ２００の閾値電圧を検出することによって検知されてもよい。強誘電性材料２２０の残余分極は、そのまま（即ち、不揮発性）であるため、ＦｅＦＥＴ２００は、記憶要素としてセルキャパシタを使用する他のＲＡＭ技術と同様にリフレッシュされる必要がない。
ドレイン領域２１２、ソース領域２１４およびボディ領域２１６は、ドープされた半導電性材料（例えば、ｎ型半導電性材料、ｐ型半導電性材料）から形成されてもよい。ドレイン領域２１２、ソース領域２１４およびボディ領域２１６は、ｎｐｎ構造として図２（および本明細書の他図）に示されているが、幾つかの実施形態は、ｐｎｐ構造を含んでもよい。
動作においては、ＦｅＦＥＴ２００は、ドレイン接点２２２、ソース接点２２４およびゲート接点２２８に印加されるバイアス電圧に従って、読み出され、書き込まれ、消去されてもよい。具体的には、強誘電性材料２２０の極性は、所望の動作に依存して変化（例えば、書き込み、消去）または検知（例えば、読み出し）されてもよい。例えば、書き込み動作は、第一の分極を隣接する強誘電性材料２２０内に存在させるために、強誘電性材料２２０の保磁場よりも大きい振幅を有する正のゲート・ソース電圧（ＶＧＳ）（例えば、ＶＧ＝３Ｖ、ＶＳ＝０Ｖ、ＶＤ＝０Ｖ）を印加することを含んでもよい。消去動作は、第二の分極を隣接する強誘電性材料２２０内に存在させるために、強誘電性材料２２０の保磁場よりも大きい振幅を有する負のゲート・ソース電圧（−ＶＧＳ）（例えば、ＶＧ＝０Ｖ、ＶＳ＝３Ｖ、ＶＤ＝３Ｖ）を印加することを含んでもよい。“消去”という用語が用いられているが、消去動作は、単にＦｅＦＥＴ２００に逆の状態を書き込む、もうひとつの書き込み動作と考えられてもよい。二つの分極が互いに異なるように解釈される限り、いずれかの分極（即ち、正または負）は、“１”または“０”のいずれかとして解釈されてもよい。読み出し動作は、強誘電性材料２２０の保磁場よりも大きい振幅を有さないゲート・ソース電圧（ＶＧＳ）（例えば、ＶＧ＝１．５Ｖ、ＶＳ＝１Ｖ、ＶＤ＝１Ｖ）を印加することを含んでもよい。
強誘電性材料２２０の分極状態に対するソース・ドレイン抵抗（即ち、チャネル抵抗）の依存のために、ソース・ドレイン抵抗は、ＦｅＦＥＴ２００の状態を判定するために測定されてもよい。例えば、ボディ領域２１６内の電子が空乏状態になる場合（例えば、強誘電性材料２２０の正の分極を引き起こす−ＶＧＳが印加された後）、ソース領域２１４およびドレイン領域２１２の間の抵抗が増加する。ボディ領域２１６内の電子が結果としてチャネル内の電子の蓄積を生じる（例えば、強誘電性材料２２０内の負の分極を引き起こすＶＧＳが印加される）場合、ソース領域２１４およびドレイン領域２１２の間の抵抗は減少する。読み出し動作は、ソース接点２２４によって受信される電流を検知することと、それに応じて抵抗を判定することとを含んでもよい。
上記の動作は、Ｖ／３選択スキームに基づいており、ＶＧＳ＝±Ｖである場合にメモリセルが選択され（書き込まれ）、ＶＧＳ＝±Ｖ／３または０Ｖである場合、メモリセルは選択されない。上記の例においては、１＝Ｖ／３であるようにＶ＝３である。他の検知スキーム（例えば、Ｖ／２スキーム）が、当業者に既知のように使用されてもよい。
本開示のさらなる実施形態は、複数のＦｅＦＥＴ２００を含むメモリアレイを含む。メモリアレイ内で使用されるとき、ドレイン領域２１２は、（複数のＦｅＦＥＴに対するドレイン領域に結合された）ビット線に結合され、ゲート２１８は、（複数のＦｅＦＥＴに対するゲートに結合された）ワード線に結合されてもよい。所望のメモリセルにアクセスするために適切なビット線およびワード線が選択されてもよい。時には、簡便性のために、ドレイン領域２１２は（ビット線接点に結合されるために）ビット線と称され、ゲート２１８は（ワード線接点に結合されるために）ワード線と称されてもよい。
メモリアレイは、三次元（３Ｄ）アーキテクチャを有するが、その結果、ランダムアクセスを有する比較的高密度の３ＤＦｅＦＥＴメモリアレイを生じ得る。例えば、幾つかの実施形態においては、メモリアレイは、２Ｆ２／ｎセルを含んでもよく、ここで、“Ｆ”は、最小のデバイスフィーチャ寸法であり、“ｎ”は、（以下に記述される）デッキの数である。その結果、メモリアレイは、ランダムアクセスを維持しながら、他の種類の従来のメモリアレイと比較して比較的高いセル密度、低電力、より良好なサイクリングを実現することができる。
図３Ａは、本開示の一実施形態によるメモリアレイ３００の概略斜視図である。ｘ軸、ｙ軸およびｚ軸は、互いに対して或るフィーチャに対する参照点および方向を与え、説明を補助するために図３Ａで提供される。これらの軸は、図３Ａに示される方向によって定義され、作製時、または使用時にメモリアレイの如何なる具体的方向を要求するものとして解釈されるべきではない。図示されるように方向づけられると、ｘ軸に沿った方向は、“水平方向”とも称され、ｙ軸に沿った方向は“垂直方向”とも称される。
メモリアレイ３００は、三次元（３Ｄ）構造で構成された複数のメモリセルを含み、三次元構造は、立方体（例えば、３Ｄ正方形）または直方体（例えば、３Ｄ長方形）形状にほぼ類似してもよい。各メモリセルは、ＦｅＦＥＴとして構成されてもよい。したがって、時には、“メモリセル”および“ＦｅＦＥＴ”という用語は、交換可能に用いられてもよい。このようなメモリセルの一例として、ＦｅＦＥＴ３１０Ａ１は、強誘電性材料３２０Ａによって分離されたゲート３１８に結合されたドレイン領域３１２、ソース領域３１４およびボディ領域３１６を含む。本明細書では、ドレイン領域３１２、ソース領域３１４およびボディ領域３１６は、ＦＥＴ構造３１１として集合的に称されてもよい。各メモリセルの各フィーチャは、本明細書では明白に符号を付されていないが、ＦｅＦＥＴ３１０Ａ１，２、３１０Ｂ１，２、３１０Ｃ１，２、３１０Ｄ１，２の各々は、同様に構成されてもよい。さらに、簡便のために、メモリアレイ３００のうちのほんの幾つかのＦｅＦＥＴのみ（例えば、ＦｅＦＥＴ３１０Ａ１，２、３１０Ｂ１，２、３１０Ｃ１，２、３１０Ｄ１，２）が図３Ａにおいて符号を付されていることを理解されたい。他のＦＥＴ構造３１１、ゲート３１８および強誘電性材料３２０Ａ、３２０Ｂ、３２０Ｃ、３２０Ｄ、３２０Ｅ、３２０ＦがＦｅＦＥＴを形成する他の位置に、さらなるメモリセルが存在してもよい。ＦＥＴ構造３１１は、（図３Ａに示されるように）ｎｐｎ構造として構成され得る。しかしながら、本開示の幾つかの実施形態は、ｐｎｐ構造（図示せず）として構成されるＦＥＴ構造３１１を含んでもよい。
図３Ａに図示されるように方向づけられるとき、複数のＦＥＴ構造３１１は、垂直方向に積層され、各ＦＥＴ構造３１１が誘電材料３２４によって分離される。例えば、第一のＦｅＦＥＴ３１０Ａ１のＦＥＴ構造３１１は、第二のＦｅＦＥＴ３１０Ａ２のＦＥＴ構造３１１上に垂直方向に積層され、誘電材料３２４によって分離されてもよい。同一の垂直方向ＦｅＦＥＴ積層（例えば、垂直方向ＦｅＦＥＴ積層３０５）に積層されたＦｅＦＥＴ（例えば、ＦｅＦＥＴ３１０Ａ１、ＦｅＦＥＴ３１０Ａ２）は、共通のゲート３１８を共有してもよい。換言すると、個々のゲート３１８は、個々のゲート３１８が異なるＦＥＴ構造３１１によって共有され得るようにｙ方向に延びてもよい。対応する強誘電性材料（例えば、強誘電性材料３２０Ａ）は、同一の垂直方向ＦｅＦＥＴ積層（例えば、垂直方向ＦｅＦＥＴ積層３０５）のＦｅＦＥＴ（例えば、ＦｅＦＥＴ３１０Ａ１、ＦｅＦＥＴ３１０Ａ２）によって共有されてもよい。ゲート３１８および強誘電性材料（例えば、強誘電性材料３２０Ａ）は、ＦＥＴ構造３１１の側に（ｘ方向において）オフセットされてもよい。このように、ＦｅＦＥＴ積層３０５、３０６、３０７は、単一のｙ−ｚ平面におけるＦＥＴを含む。
個々のＦＥＴ構造３１１は、個々のＦＥＴ構造３１１が複数の異なるゲート３１８に関連付けられるように、ｚ方向に延びてもよい。強誘電性材料（例えば、強誘電性材料３２０Ａ）は、異なるゲート３１８およびＦＥＴ構造３１１の各々を分離してもよい。その結果、個々のメモリセルは、異なるゲート３１８が位置する各交点において、個々のＦＥＴ構造３１１に沿って形成されてもよい。異なるゲート３１８は、ｙ方向に平行であり、誘電材料３２６によってｚ方向において互いに分離されてもよい。垂直方向ＦＥＴ積層（例えば、垂直方向ＦｅＦＥＴ積層３０５）内の個々のＦｅＦＥＴの数は、ＦＥＴ構造３１１の数と同様に、ｚ方向に存在する個別のゲート３１８の数に依存してもよい。例えば、図３Ａに示された垂直方向ＦｅＦＥＴ積層３０５は、３つの個別のゲート３１８および２つのＦＥＴ構造３１１を含む。その結果、垂直方向ＦｅＦＥＴ積層３０５は、強誘電性材料３２０Ａに沿って６個のメモリセルを含んでもよい。
３Ｄメモリアレイアーキテクチャを形成するうえで、垂直方向ＦｅＦＥＴ積層３０５、３０６、３０７は、さらなるＦｅＦＥＴ（例えば、ＦｅＦＥＴ３１０Ｂ１，２、３１０Ｃ１，２、３１０Ｄ１，２）を形成するために、水平方向にさらに積層されてもよい。各垂直方向ＦｅＦＥＴ積層は、強誘電性材料によって隣接する其々の垂直方向ＦｅＦＥＴ積層から分離されてもよい。例えば、第一の垂直方向ＦｅＦＥＴ積層３０５および第二の垂直方向ＦｅＦＥＴ積層３０６は、強誘電性材料３２０Ｂによって分離されてもよい。同様に、第二の垂直方向ＦｅＦＥＴ積層３０６および第三の垂直方向ＦｅＦＥＴ積層３０７は、強誘電性材料３２０Ｄによって分離されてもよい。
図３Ａに示される垂直方向ＦｅＦＥＴ積層３０６、３０７は、其々強誘電性材料３２０Ｃ、３２０Ｅに沿って６個のメモリセルを各々含んでもよい。隣接する垂直方向ＦｅＦＥＴ積層３０５、３０６、３０７を分離する材料は、強誘電性材料３２０（例えば、強誘電性材料３２０Ｂ、３２０Ｄ）であるため、さらなるメモリセルが隣接する垂直方向ＦｅＦＥＴ積層３０５、３０６、３０７の間の交点に形成されてもよい。例えば、ＦｅＦＥＴ３１０Ｂ１，２は、第二の垂直方向ＦｅＦＥＴ積層３０６のＦＥＴ構造３１１、第二の強誘電性材料３２０Ｂ、第一の垂直方向ＦｅＦＥＴ積層３０５のゲート３１８によって形成されてもよい。同様に、ＦｅＦＥＴ３１０Ｄ１，２は、第三の垂直方向ＦｅＦＥＴ積層３０７のＦＥＴ構造３１１、第三の強誘電性材料３２０Ｃ、第二の垂直方向ＦｅＦＥＴ積層３０６のゲート３１８によって形成されてもよい。その結果、メモリセルは、ゲート３１８の各側上に結合され得る。なぜなら、各ゲート３１８は、ゲート３１８の各側上のＦＥＴ構造３１１に結合された強誘電性材料を有し得るからである。
個々のメモリセルは、ゲート３１８、ドレイン領域３１２およびソース領域３１４にある適切な組み合わせの電圧を印加することによって、或る動作（例えば、読み出し、書き込み、消去など）に対して選択されてもよい。各ゲート３１８は、同一行のＦｅＦＥＴ（例えば、ＦｅＦＥＴ３１０Ａ１、ＦｅＦＥＴ３１０Ａ２）のゲート３１８に共通の電圧を印加するために使用される“アクセス線”（例えば、ワード線）と考えられてもよい。同様に、ドレイン領域３１２は、同一列のドレイン領域３１２に共通の電圧を印加するために使用される“アクセス線”（例えば、ビット線）と考えられてもよい。“行”および“列”という用語は、特定の方向を要求することを意図するのではなく、単に、ドレイン領域３１２に対するアクセス線と、ゲート３１８に対するアクセス線との間の相違を区別する簡便な方法として使用されるものである。簡便のため、“ワード線”（ＷＬ）および“ビット線”（ＢＬ）という用語が用いられる。“デジット線”という用語は、時には、ビット線に対して用いられることがある。行および列は、論理的構成であって、必ずしも物理的行および列を意味するわけではない。３Ｄメモリアレイの文脈においては、行および列は、ワード線およびビット線接触スキームに従って、異なる平面に存在し得るメモリセルを含んでもよい。
本明細書で用いられるように、“デッキ”という用語は、ｘ−ｚ平面内に積層された複数のＦｅＦＥＴのことを称する。換言すると、同一デッキのＦｅＦＥＴ３０１、３０２は、異なる垂直方向ＦｅＦＥＴ積層３０５、３０６、３０７のＦｅＦＥＴ構造３１１を有し得るが、それらは、同一のｘ軸に沿って互いに平行である。例えば、第一のデッキ３０１は、ＦｅＦＥＴ３１０Ａ１、３１０Ｂ１、３１０Ｃ１、３１０Ｄ１を含み、第二のデッキ３０２は、ＦｅＦＥＴ３１０Ａ２、３１０Ｂ２、３１０Ｃ２、３１０Ｄ２を含む。本開示の実施形態は、あらゆる数のデッキを含んでもよい。
同一のｘ軸に沿って平行な隣接するゲート３１８は、同一のワード線の一部ではないことがある。換言すると、同一のｘ軸に沿って平行な隣接するゲート３１８は、動作中に互いに同一の電圧を受信しない。例えば、同一のｘ軸に沿って平行な（同一ｘ−ｙ平面内の）ゲート３１８の第一グループに対するゲート３１８は、其々、ワード線ＷＬ１、ＷＬ２、ＷＬ１の一部である。その結果、幾つかの実施形態においては、ワード線（例えば、ＷＬ１、ＷＬ２）は、ｘ方向でメモリアレイ３００に沿って移動するに従い繰り返し交互になってもよい。同様に、第二のｘ−ｙ平面に向かってｚ方向において１レベル戻ると、ゲート３１８の第二グループのうちのゲート３１８は、其々、ワード線ＷＬ３、ＷＬ４、ＷＬ３の一部であってもよい。さらに、ゲート３１８の第三グループのうちのゲート３１８は、其々、ワード線ＷＬ５、ＷＬ６、ＷＬ５の一部であってもよい。幾つかの実施形態においては、同一のｘ軸に沿って互いに平行なワード線は、繰り返すか繰り返さない、または特定の繰り返しパターンを有さない二つ以上のワード線（例えば、ＷＬ１、ＷＬ２、ＷＬ３など）を有してもよい。
図３Ａのメモリアレイ３００は、簡略化された概略図であり、その動作を容易にするために、さらなる構成要素がメモリアレイ３００に結合され得ることを認識されたい。例えば、動作（例えば、読み出し、書き込み、消去など）を実施するために、メモリアレイ１１００の種々の素子（例えば、ワード線、ビット線など）に電圧を印加するためにメモリアレイ３００と接触素子が結合されてもよい。メモリアレイ１１００は、ゲート３１８、ドレイン領域３１２、ソース領域３１４と結合された制御ユニット（図示せず）を含んでもよい。このような制御ユニットは、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導線（例えば、ビット線、ワード線）を選択するための回路、信号を増幅するための回路、信号を検知するための回路のうちの少なくとも一つを含んでもよい。
動作においては、メモリセルは、図２を参照して上述されたのと類似の方法で書き込まれ、消去され、または読み出されてもよい。幾つかの実施形態においては、ＦｅＦＥＴメモリアレイの動作方法は、三次元ＦｅＦＥＴメモリアレイの複数のＦｅＦＥＴメモリセルに対する所望の動作のために、複数のワード線およびデジット線にある組み合わせの電圧を印加することを含み、少なくとも一つのデジット線は、隣接するゲートによってアクセス可能な複数のＦｅＦＥＴメモリセルを有する。具体的には、ワード線およびビット線が所望の動作に対して好適なメモリセルを選択するように、適切な組み合わせの電圧が接点（図示せず）に対して印加されてもよい。例えば、ＦｅＦＥＴ３１０Ａ１は、使用される選択スキーム（例えば、Ｖ／３、Ｖ／２など）に従って、所望の動作のために、ワード線ＷＬ１およびビット線ＢＬ１に適切な電圧を印加することによって選択されてもよい。ＦｅＦＥＴ３１０Ａ１が選択される一方、他のＦｅＦＥＴ３１０Ａ２、３１０Ｂ１，２、３１０Ｃ１，２、３１０Ｄ１，２は、使用される選択スキームに従って選択されなくてもよい。
図３Ｂは、図３Ａのメモリアレイ３００の一部の上面図である。図３Ａと同様に、参照軸（この場合、ｘ軸およびｚ軸）は、或るフィーチャに対する参照点および方向を互いに対して与えるための説明を補助するために提供される。具体的には、図３Ｂは、第一のデッキ３０１にわたるメモリアレイ３００の例示的一断面として、ＦｅＦＥＴ３１０Ａ１−３０１Ｈ１を示す。しかしながら、（即ち、デッキ３０１、３０２の数によって）如何なる数のＦｅＦＥＴがｙ方向に存在してもよいことを理解されたい。図３Ａに示されたように、二つのデッキ３０１、３０２が存在する。しかしながら、メモリアレイ３００は、あらゆる数のデッキを含んでもよい。
上述されたように、同一のｘ軸に沿って平行な隣接するゲート３１８は、同一のワード線の一部でなくてもよい。換言すると、各ＦＥＴ構造３１１は、（隣接するＦＥＴ構造３１１が同一のワード線のゲート３１８に結合され得る、以下の図４Ｂの実施形態とは対照的に）ＦＥＴ構造３１１の逆側の異なるワード線のゲート３１８に結合されてもよい。その結果、各ビット線は、独立してアクセスされる二つのメモリセルを有してもよい。例えば、ビット線ＢＬ２（図３Ａ）は、ＦｅＦＥＴ３１０Ｂ１およびＦｅＦＥＴ３１０Ｃ１の一部を形成してもよい。各隣接するゲート３１８は、異なるワード線（例えば、ＷＬ１、ＷＬ２）の一部である（例えば、接合される、結合される）ため、ＦｅＦＥＴ３１０Ｂ１およびＦｅＦＥＴ３１０Ｃ１の状態は、ともにアクセスされなくてもよく、したがって、互いに独立していてもよい。他のグループのゲート３１８は、同様に異なるワード線の一部であり、同様の方法で構成され得る隣接するゲート３１８を有してもよい。その結果、メモリアレイ３００は、以下に記述される図４Ａおよび図４Ｂのメモリアレイ４００よりも、より大容量および／またはより高密度を有してもよい。
このように、装置は、複数のビット線および複数のワード線を有する三次元ＦｅＦＥＴメモリアレイを含んでもよく、複数のビット線の各ビット線は、強誘電性材料と結合された少なくとも二つの側を有し、各ビット線は、複数のＦｅＦＥＴを形成するために隣接するゲートによって共有される。
図４Ａは、本開示の別の実施形態によるメモリアレイ４００の概略斜視図である。メモリアレイ４００は、図３Ａのメモリアレイ３００にほぼ類似する３Ｄ構造に構成された複数のメモリセルを含む。したがって、図４Ａの参照番号の大半および一般的構造は、図３Ａと同一である。図３Ａおよび図４Ａの間の相違は、ワード線の構成にある。
図４Ａに示されるように、ｘ−ｙ平面において互いに平行なゲート３１８は、同一のワード線の一部であり、（例えば、共通の接点に結合することによって）同一の電圧信号を受信してもよい。例えば、ＷＬ１と符号が付されたゲート３１８は、同一の電圧信号を受信するように、共通の接点に結合されてもよい。同様に、ＷＬ２と符号が付されたゲート３１８は、同一の電圧信号を受信するように、共通の接点に結合され、ＷＬ３と符号が付されたゲート３１８は、同一の電圧信号を受信するように共通の接点に結合されてもよい。このような接点（図４Ａには図示せず）は、メモリアレイ４００の外部表面（または幾つかの実施形態においては、中間位置）にわたってｘ方向に延び、対応するゲート３１８と電気的に結合してもよい。
図４Ｂは、図４Ａのメモリアレイ４００の一部の上面図である。具体的には、図４Ａは、ＦｅＦＥＴ３１０Ａ１−Ｈ１を示す。上述されたように、ｘ方向に平行な各ゲート３１８は、同一のワード線の一部であってもよい。隣接するゲート３１８が、同一のワード線（ＷＬ）の一部である場合、同一のＦＥＴ構造３１１の各側上のＦｅＦＥＴは、ともにアクセス（例えば、書き込み、読み出しなど）されてもよい。なぜなら、これらは同一のビット線（ＢＬ）および同一のワード線（ＷＬ）の一部であるからである。例えば、ＦｅＦＥＴ３１０Ｂ１および３１０Ｃ１は、ワード線ＷＬ１およびビット線ＢＬ２（図３Ａ）が適切にアクティブ化されると、ともにアクセスすることができる。同様に、ＦｅＦＥＴ３１０Ｆ１および３１０Ｇ１は、適切な電圧がワード線ＷＬ２およびビット線ＢＬ２（図３Ａ）に印加されると、ともにアクセスすることができる。
換言すると、同一のビット線に結合された各ＦｅＦＥＴの状態（即ち、分極）は、互いに独立していなくてもよい。その結果、メモリセルは、独立にアクセスできないという意味で浪費されることがある。隣接する垂直方向ＦｅＦＥＴ積層３０５、３０６を分離する強誘電性材料３２０ＢがさらなるＦｅＦＥＴ３１０Ｂ１、３１０Ｆ１を形成する場合でも、さらなるＦｅＦＥＴ３１０Ｂ１、３１０Ｆ１はほぼ存在しないかのようになる。幾つかの実施形態においては、隣接する垂直方向ＦｅＦＥＴ積層３０５、３０６を分離する強誘電性材料３２０Ｂ（および他の似たような境遇にある強誘電性材料３２０Ｄなど）は、非強誘電性である誘電材料によって置換することができ、それによってメモリアレイ４００の容量を必ずしも減少させない。なぜなら、各ビット線（ＢＬ）は、事実上使用可能な一つのメモリセルを有するからである。
無論、ともにアクセスされる隣接するＦｅＦＥＴを含むこのような一実施形態において、強誘電性材料３２０Ｂ、３２０Ｄをそのままにすることには、まだ幾らかの利点が存在し得る。例えば、冗長性の追加によって信頼性を向上することがある。このような実施形態においては、ＦｅＦＥＴ３１０Ｂ１は、ＦｅＦＥＴ３１０Ｃ１に対する置換メモリセルとして役立ち、逆もまた成立する。換言すると、ＦｅＦＥＴ３１０Ｂ１およびＦｅＦＥＴ３１０Ｃ１は、たとえ一方に欠陥があっても他方が使用可能なままであれば、ともにアクセスされる。
本開示の実施形態は、ワード線のゲート３１８にともに結合するための様々な接触スキームを含んでもよい。図５から図８は、ワード線接点に対する様々な接触スキームを示すメモリアレイの概略上面図である。ワード線接点は、メモリアレイに対する３Ｄ構造の端部（例えば、上部）に形成されるが、一つ以上のワード線接点がメモリアレイの３Ｄ構造中に埋め込まれてもよいことが予期される。図５から図８に図示されたメモリアレイは、具体的には、接触スキームに対する議論に焦点を当てるために、簡略化されたものである。その結果、或るフィーチャ（例えば、強誘電性材料、誘電材料など）は、図示されないおよび／または符号が付されないことがあるが、其々の図面から可視であってもよい。
図５は、メモリアレイ５００に対する接触スキームを示し、ここで、同一のｘ軸に沿ったゲート３１８は同一のワード線の一部である。例えば、メモリアレイ５００は、図３Ａのメモリアレイ３００に類似して構成されてもよい。具体的には、同一のｘ軸に沿った第一グループのゲート３１８は、ワード線ＷＬ１の一部であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第二グループのゲート３１８は、ワード線ＷＬ２の一部であってもよい。再度、ｚ方向に戻ると、同一のｘ軸に沿って平行な第三グループのゲート３１８は、ワード線ＷＬ３の一部であってもよい。
第一のワード線接点５０２が第一のワード線ＷＬ１の一部である各ゲート３１８に結合するように、メモリアレイ５００に沿って第一のワード線接点５０２が延びる。第二のワード線接点５０４が第二のワード線ＷＬ２の一部である各ゲート３１８に結合するように、第二のワード線接点５０４がメモリアレイ５００に沿って延びる。第三のワード線接点５０６が第三のワード線ＷＬ３の一部である各ゲート３１８に結合するように、第三のワード線接点５０６がメモリアレイ５００に沿って延びる。各ワード線接点５０２、５０４、５０６は、実質的に線形であり、ｘ方向に互いに平行に伸びてもよい。さらに、各ワード線接点５０２、５０４、５０６は、同一のワード線の一部である其々のグループのゲート３１８にわたって直接形成されてもよい。
上述されたように、隣接するゲート３１８が同一のワード線の一部である場合には、ビット線の各側がそれに関連する強誘電性材料を有するときに、同一のビット線の各側上に形成されるＦｅＦＥＴは、ともにアクセス可能である。その結果、共通のビット線を有する隣接するＦｅＦＥＴは、独立してアクセス可能でなくてもよい。
図６は、複数のワード線を含むメモリアレイ６００に対する接触スキームを示す。例えば、メモリアレイ６００は、図４Ａのメモリアレイ４００に類似して構成されてもよい。同一のｘ軸に沿ったゲート３１８は、異なるワード線の一部であってもよい。具体的には、隣接するゲート３１８は、異なるワード線の一部であってもよい。例えば、同一のｘ軸に沿った第一グループのゲート３１８は、ワード線ＷＬ１またはワード線ＷＬ２のうちのいずれかの一部であってもよい。図６に示されるように、ゲート３１８は、ｘ方向に動くに従いワード線ＷＬ１およびワード線ＷＬ２の間で交互であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第二グループのゲート３１８は、ワード線ＷＬ３またはワード線ＷＬ４のうちのいずれかの一部であってもよい。再度、ｚ方向に戻ると、同一のｘ軸に沿って平行な第三グループのゲート３１８は、ワード線ＷＬ５またはワード線ＷＬ６のうちのいずれかの一部であってもよい。
第一のワード線接点６０２が第一のワード線ＷＬ１の一部であるゲート３１８の各々と結合するように、第一のワード線接点６０２はメモリアレイ６００に沿って延びる。第二のワード線接点６０４が第二のワード線ＷＬ２の一部であるゲート３１８の各々と結合するように、第二のワード線接点６０４はメモリアレイ６００に沿って延びる。第三のワード線接点６０６が第三のワード線ＷＬ３の一部であるゲート３１８の各々と結合するように、第三のワード線接点６０６はメモリアレイ６００に沿って延びる。第四のワード線接点６０８が第四のワード線ＷＬ４の一部であるゲート３１８の各々と結合するように、第四のワード線接点６０８はメモリアレイ６００に沿って延びる。第五のワード線接点６１０が第五のワード線ＷＬ５の一部であるゲート３１８の各々と結合するように、第五のワード線接点６１０はメモリアレイ６００に沿って延びる。第六のワード線接点６１２が第六のワード線ＷＬ６の一部であるゲート３１８の各々と結合するように、第六のワード線接点６１２はメモリアレイ６００に沿って延びる。ワード線接点６０２、６０４、６０６、６０８、６１０、６１２の各々は、隣接するゲート３１８との接触を防ぐために、曲線（例えば、弓型）形状を有するメモリアレイ６００にわたって延びてもよい。同一のｘ軸に沿ったゲート３１８のグループに対して、あるワード線接点（例えば、ワード線接点６０２、６０６、６１０）はその隣接するゲート３１８周囲の第一の方向に湾曲し、他のワード線接点（例えば、ワード線接点６０４、６０８、６１２）は、その隣接するゲート３１８の周囲の第二の方向に湾曲してもよい。
上述されたように、隣接するゲート３１８が異なるワード線の一部である場合、同一のビット線の各側に形成されたＦｅＦＥＴは、独立してアクセス可能であり、メモリアレイ６００内にさらなる密度および／または容量を提供することができる。
図７は、複数のワード線を含むメモリアレイ７００に対する接触スキームを示す。例えば、メモリアレイ７００は、図４Ａのメモリアレイ４００に類似して構成されてもよい。同一のｘ軸に沿ったゲート３１８は、異なるワード線の一部であってもよい。具体的には、隣接するゲート３１８は、異なるワード線の一部であってもよい。例えば、同一のｘ軸に沿った第一グループのゲート３１８は、ワード線ＷＬ１またはワード線ＷＬ２のうちのいずれかの一部であってもよい。図７に示されたように、ゲート３１８は、ｘ方向に動くに従いワード線ＷＬ１およびワード線ＷＬ２の間で交互であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第二グループのゲート３１８は、ワード線ＷＬ３またはワード線ＷＬ４うちのいずれかの一部であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第三グループのゲート３１８は、ワード線ＷＬ５またはワード線ＷＬ６のうちのいずれかの一部であってもよい。
第一のワード線接点７０２が第一のワード線ＷＬ１の一部であるゲート３１８の各々と結合するように、第一のワード線接点７０２はメモリアレイ７００に沿って延びる。第二のワード線接点７０４が第二のワード線ＷＬ２の一部であるゲート３１８の各々と結合するように、第二のワード線接点７０４はメモリアレイ７００に沿って延びる。第三のワード線接点７０６が第三のワード線ＷＬ３の一部であるゲート３１８の各々と結合するように、第三のワード線接点７０６はメモリアレイ７００に沿って延びる。第四のワード線接点７０８が第四のワード線ＷＬ４の一部であるゲート３１８の各々と結合するように、第四のワード線接点７０８はメモリアレイ７００に沿って延びる。第五のワード線接点７１０が第五のワード線ＷＬ５の一部であるゲート３１８の各々と結合するように、第五のワード線接点７１０はメモリアレイ７００に沿って延びる。第六のワード線接点７１２が第六のワード線ＷＬ６の一部であるゲート３１８の各々と結合するように、第六のワード線接点７１２はメモリアレイ７００に沿って延びる。ワード線接点７０２、７０４、７０６、７０８、７１０、７１２の各々は、実質的に線形であり、ｘ方向において互いに平行に伸びてもよい。
同一のｘ軸に沿ったグループのゲート３１８内で隣接するゲート３１８との接触を回避するために、あるワード線接点（例えば、ワード線接点７０２、７０６、７１０）は第一の方向にゲート３１８からオフセットされ、他のワード線接点（例えば、ワード線接点７０４、７０８、７１２）は、第二の方向にゲート３１８からオフセットされてもよい。その結果、ワード線接点７０２、７０４、７０６、７０８、７１０、７１２の各々は、ゲート３１８上に直接整列するのではなく、其々のゲート３１８を超えてｚ方向に横方向に延びてもよい。ゲート３１８にわたって直接伸びるのではなく、少なくとも部分的にオフセットされたワード線接点７０２、７０４、７０６、７０８、７１０、７１２を有することによって、メモリアレイ７００のピッチを増加させることができる。しかしながら、ピッチの増加は、単位面積当たりの独立したメモリセルの数が増加するための適切なトレードオフであってもよい。
上述されたように、隣接するゲート３１８が異なるワード線の一部である場合、同一のビット線の各側に形成されるＦｅＦＥＴは、独立してアクセス可能であり、メモリアレイ７００におけるさらなる密度および／または容量を提供することができる。
図８は、複数のワード線を含むメモリアレイ８００に対する接触スキームを示す。メモリアレイ８００は、図４Ａのメモリアレイ４００にほぼ類似して構成されてもよい。図８および図４Ａの間の相違は、ワード線の形成、具体的には、ゲート３１８の構成にある。例えば、図６および図７と同様に、同一のｘ軸に沿ったゲート３１８は異なるワード線の一部であってもよい。具体的には、隣接するゲート３１８は、異なるワード線の一部であってもよい。例えば、同一のｘ軸に沿った第一グループのゲート３１８は、ワード線ＷＬ１またはワード線ＷＬ２のうちのいずれかの一部であってもよい。ゲート３１８は、ｘ方向に動くに従いワード線ＷＬ１およびワード線ＷＬ２の間で交互であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第二グループのゲート３１８は、ワード線ＷＬ３またはワード線ＷＬ４うちのいずれかの一部であってもよい。ｚ方向に戻ると、同一のｘ軸に沿って平行な第三グループのゲート３１８は、ワード線ＷＬ５またはワード線ＷＬ６のうちのいずれかの一部であってもよい。
第一のワード線接点８０２が第一のワード線ＷＬ１の一部であるゲート３１８の各々と結合するように、第一のワード線接点８０２はメモリアレイ８００に沿って延びる。第一のワード線接点８０２は、実質的に線形であり、（図５と類似する）その其々のゲート３１８のグループにわたって直接形成されてもよい。しかしながら、図８に示されるように、同一のｘ軸におけるグループ内のゲート３１８のうちの少なくとも幾つかは、第一のワード線接点８０２と結合しないことがある。具体的には、隣接するゲート３１８は、同一のワード線接点８０２とは結合しないことがある。このような隣接するゲート３１８は、異なるワード線の一部であってもよい（例えば、ワード線ＷＬ２）。
一例として、少なくとも一つのゲート３１８は、ゲート３１８が第一のワード線接点８０２と結合しないように、メモリアレイ８００の端部（例えば、上部）に完全には伸びていないことがある。例えば、１個おきののゲート３１８がメモリアレイ８００の端部に延びないように、ゲート３１８は、ｘ方向に沿って動くとき交互であってもよい。その結果、ｘ方向における１個おきののゲート３１８は、異なるワード線（例えば、ワード線ＷＬ２）の一部であってもよい。無論、繰り返しのないパターンと同様に、同一のｘ軸において二つ以上のワード線を有するパターンを含む他のワード線パターンも考えられる。
図８を参照すると、ワード線ＷＬ２の一部であるゲート３１８は、ワード線ＷＬ２の他のゲート３１８に結合される第二のワード線接点８０４と結合されてもよい。メモリアレイ８００は、３つのゲートの３Ｄメモリアレイアーキテクチャによる３つのゲートであるため、ワード線ＷＬ２に結合されたさらなるゲート３１８は図示されていない。このようなさらなるゲート３１８は、メモリアレイ８００がより大きかった場合に存在し得る。ワード線ＷＬ２のゲート３１８に結合された第二のワード線接点８０４は、第一のワード線接点８０２と逆側のメモリアレイ８００の側に形成されてもよい。第一のワード線ＷＬ１のゲート３１８は、第二のワード線接点８０４と結合しないことがある。例えば、ゲート３１８が第二のワード線接点８０４と結合しないように、第一のワード線ＷＬ１のゲート３１８は、メモリアレイ８００の端部（例えば、底部）に完全には伸びていないことがある。同様に、第二のワード線ＷＬ２のゲート３１８は、第一のワード線接点８０２と結合しなくてもよい。
さらなるワード線接点（図示せず）は、メモリアレイ８００のさらなるワード線（例えば、ワード線ＷＬ３、ＷＬ４、ＷＬ５、ＷＬ６）のゲート３１８に結合されてもよい。このようなさらなるワード線接点は、ｘ方向に互いに平行に伸び、ｘ−ｙ平面にあってもよい。図８の実施形態により、奇数ワード線（例えば、ワード線ＷＬ３、ＷＬ５）が、メモリアレイ８００の上部に沿って延びるワード線接点（図示せず）と結合するように、奇数ワード線（例えば、ワード線ＷＬ３、ＷＬ５）に対するゲート３１８はメモリアレイ８００の上部に延びてもよい。偶数ワード線（例えば、ワード線ＷＬ４、ＷＬ６）がメモリアレイ８００の上部に沿って延びるワード線接点（図示せず）に結合しないように、偶数ワード線（例えば、ワード線ＷＬ４、ＷＬ６）に対するゲート３１８は、メモリアレイ８００の上部に完全には延びていなくてもよい。同様に、偶数ワード線（例えば、ワード線ＷＬ４、ＷＬ６）がメモリアレイ８００の底部に沿って延びるワード線接点（図示せず）と結合するように、偶数ワード線（例えば、ワード線ＷＬ４、ＷＬ６）に対するゲート３１８は、メモリアレイ８００の底部に延びていてもよい。奇数ワード線（例えば、ワード線ＷＬ３、ＷＬ５）がメモリアレイ８００の底部に沿って延びるワード線接点（図示せず）と結合しないように、奇数ワード線（例えば、ワード線ＷＬ３、ＷＬ５）に対するゲート３１８は、メモリアレイ８００の底部に完全には延びていなくてもよい。
上述されたように、隣接するゲート３１８が異なるワード線の一部である場合、同一のビット線の各側に形成されるＦｅＦＥＴは、独立してアクセス可能であり、メモリアレイ８００内にさらなる密度および／または容量を提供することができる。
幾つかの実施形態においては、装置は、複数のアクセス線の交差点（クロスポイント）に結合された複数のＦｅＦＥＴを有するＦｅＦＥＴメモリアレイを含んでもよい。ＦｅＦＥＴメモリアレイは、複数のＦｅＦＥＴのうちのどのＦｅＦＥＴが選択されるかに関わらず、電流経路に対して、実質的に均一な直列抵抗を有するように構成されてもよい。
図９は、メモリアレイ９００の一部の斜視図である。具体的には、メモリアレイ９００の一部は、強誘電性材料３２０および複数のゲート３１８に結合された単一のＦＥＴ構造３１１を含んでもよい。メモリアレイ９００の一部は、図３Ａから図８を参照して上述されたような、３Ｄメモリアレイアーキテクチャの一部であってもよい。したがって、メモリアレイ９００は、３Ｄアーキテクチャを形成するために必要とされる様々な方向に積層されたさらなるＦＥＴ構造３１１を含んでもよい。図９に示されたメモリアレイ９００の一部に対して、（強誘電性材料３２０によってＦＥＴ構造３１１に結合された３つのゲート３１８によって）３つのＦｅＦＥＴが形成される。しかしながら、あらゆる数のＦｅＦＥＴがメモリセルとして使用されてもよいように、メモリアレイ９００はさらなる素子を含んでもよい。
動作においては、メモリセルの状態を判定するためにメモリセルにアクセス（例えば、検知）するために、ゲート３１８、ソース領域（ソース線）３１４およびドレイン領域（ビット線）３１２に対する接点（図示せず）に適切な組み合わせの電圧が印加されてもよい。電流９０２は、適切な電圧９０１を受信するゲート３１８の位置において、ビット線３１２を通ってソース線３１４に流れてもよい。ソース線３１４からの電流９０２は、ゲート３１８の位置において、強誘電性材料３２０の極性を判定するために検知されてもよい。上述されたように、ビット線３１２は、ビット線接点（図示せず）に結合され、ソース線３１４は、ソース線接点（図示せず）に結合されてもよい。ビット線接点およびソース線接点は、メモリアレイ９００の逆端の其々のビット線３１２およびソース線３１４に結合されてもよい。例えば、ビット線３１２は、メモリアレイ９００の（電流９０２を表す矢印が開始する）第一の端部９５０においてビット線接点に結合してもよい。ソース線３１４は、メモリアレイ９００の（電流９０２を表す矢印が終わる）第二の端部９５２においてソース線接点に結合してもよい。
メモリアレイ９００の逆側に結合されるソース線接点とビット線接点によって、電流９０２に対する全経路は、どのワード線がアクセスされるかに関わらず、ほぼ同一の距離であってもよい。例えば、電流９０２に対する経路は、ワード線ＷＬ１、ＷＬ２、ＷＬ３のうちのいずれかがアクティブ化される場合にほぼ同一の距離であってもよい。その結果、電流９０２に対する直列抵抗は、どのメモリセルがアクティブ化されるかに関わらずほぼ同一である。
読み出し動作中、選択されたメモリセルの閾値電圧が検知されると、メモリセルがメモリアレイ９００内で何処に位置するかに関わらず、与えられた状態（例えば、０または１）に対して実質的に同一の閾値が検知される。図１とは対照的に、従来の二次元メモリアレイは、メモリアレイの同一端におけるビット線およびソース線接点を有しているだろう。その結果、直列抵抗は、メモリアレイの各メモリセルにアクセスするために均一ではなくて、選択されたセルに対する閾値電圧は、メモリアレイ内の位置によって異なる。したがって、アレイの逆側に接点を含む本開示の実施形態は、従来の二次元メモリアレイと比較すると、読み出し動作中に閾値電圧を検知するうえでそれほど変化しない可能性がある。
図１０は、本開示の一実施形態によるメモリアレイ１０００の一部の概略回路図である。メモリアレイ１０００は、ワード線（ＷＬ）およびビット線（ＢＬ）の交差点に位置するＦｅＦＥＴとして構成されたメモリセルを含んでもよい。メモリアレイ１０００の物理的構造は、上述されたように、３Ｄメモリアレイアーキテクチャを有してもよい。
図１０に示されるように、メモリアレイ１０００のメモリセル１０１０にアクセス中、電流１００２は、メモリアレイ１０００の一端から、メモリアレイ１０００の他端に流れてもよい。このように、ビット線（ＢＬ１−ＢＬ６）およびソース線（ＳＬ１−ＳＬ６）に対する接点は、メモリアレイ１０００の逆端に結合されてもよい。その結果、電流１００２に対する経路は、どのメモリセルがアクセスされるかに関わらず、均一な直列抵抗を有してもよい。
本明細書で記述される三次元メモリアレイは、装置内に含まれてもよい。装置は、第一の強誘電性材料によって第一の垂直方向ＦｅＦＥＴ積層から分離された複数の第一のゲートを含む第一の垂直方向ＦｅＦＥＴ積層を含んでもよく、第二の強誘電性材料によって第二の垂直方向ＦｅＦＥＴ積層から分離された複数の第二のゲートを含む第二の垂直方向ＦｅＦＥＴ積層を含んでもよく、第一の垂直方向ＦｅＦＥＴ積層および第二のＦｅＦＥＴ積層は、水平方向に積層され、誘電材料によって分離される。
装置は、三次元メモリアレイを含むメモリデバイスをさらに含んでもよい。装置は、メモリデバイスを含む電気システムをさらに含んでもよい。装置は、メモリデバイスに動作可能なように結合され、第一の垂直方向ＦｅＦＥＴ積層および第二の垂直方向ＦｅＦＥＴ積層のメモリセルに対する動作を実施するために、一つ以上の電圧を印加するように構成された制御回路をさらに含んでもよい。装置は、制御回路に動作可能なように結合された入力デバイスおよび出力デバイスをさらに含んでもよい。
図１１は、本開示の別の実施形態によるメモリアレイ１１００の一部の概略斜視図である。メモリアレイ１１００は、３Ｄ−ＮＡＮＤ型構造で構成され、メモリセルの複数の垂直ストリング１１０４１、１１０４２、１１０４３が基板１１０２上に形成される。各垂直ストリング１１０４１、１１０４２、１１０４３は、第一の端部の上部選択ゲート１１０６（例えば、ドレイン選択ゲート）および第二の端部の低部選択ゲート１１０８（例えば、ソース選択ゲート）に結合されてもよい。メモリアレイ１１００は、上部選択ゲート１１０６および低部選択ゲート１１０８の間の垂直ストリング１１０４１、１１０４２、１１０４３と結合された複数のメモリセルゲート１１０７を含んでもよい。その結果、垂直ストリング１１０４１、１１０４２、１１０４３は、上部選択ゲート１１０６、メモリセルゲート１１０７、低部選択ゲート１１０８に垂直かつ直交して延びてもよい。上部選択ゲート１１０６、メモリセルゲート１１０７および低部選択ゲート１１０８は、誘電材料（例えば、酸化物）などの絶縁材料１１０１によって分離されてもよい。
各垂直ストリング１１０４１、１１０４２、１１０４３は上部選択ゲート１１０６、低部選択ゲート１１０８およびその間のメモリセルゲート１１０７を通り、それらと結合する垂直チャネル１１１６を含んでもよい。垂直チャネル１１１６は、ポリシリコンで形成されてもよい。垂直チャネル１１１６は、強誘電性材料１１２０によって包囲されてもよい。その結果、個々のＦｅＦＥＴメモリセルは、垂直チャネル１１１６およびメモリセルゲート１１０７の交点に形成されてもよい。メモリセルゲート１１０７は、メモリアレイ１１００の特定の行を選択するために、異なるワード線ＷＬ１、ＷＬ２、ＷＬ３に結合されてもよい。垂直チャネル１１１６は、メモリアレイ１１００の特定の列を選択するために、Ｎ拡散領域を通ってビット線ＢＬ１、ＢＬ２、ＢＬ３に結合されてもよい。基板１１０２は、ソース線に結合されてもよい。動作においては、メモリセルがアクセスされると、選択された交点における強誘電性材料は、上述されたようにメモリセルの状態として解釈される分極を示すことがある。
図１１のメモリアレイ１１００は、簡略化された概略図であり、その動作を容易にするためにさらなる素子が結合される可能性があることを理解されたい。例えば、アクセス線（例えば、ワード線、ビット線、選択線）および他の接点素子が、動作（例えば、読み出し、書き込み、消去など）を実施するためにメモリアレイ１１００の様々な素子に電圧を印加するために、メモリアレイ１１００と結合されてもよい。例えば、選択線は、選択ゲート１１０６、１１０８と結合されてもよい。ワード線は、メモリセルゲート１１０７と結合されてもよく、ビット線は、垂直ストリング１１０４１、１１０４２、１１０４３と結合されてもよい。メモリアレイ１１００は、選択ゲート１１０６、１１０８、メモリセルゲート１１０７、および垂直ストリング１１０４１、１１０４２、１１０４３と結合された制御ユニット（図示せず）を含んでもよい。このような制御ユニットは、ストリングドライバ回路、パスゲート、ゲートを選択するための回路、導線（例えば、ビット線、ワード線）を選択するための回路、信号を増幅するための回路、信号を検知するための回路のうちの少なくとも一つを含んでもよい。
メモリアレイ１１００は、単一のｘ−ｙ平面内のＦｅＦＥＴメモリセルのみを図示するが、このようなメモリアレイ１１００の２Ｄ部分を示すことは、例示を簡便にするためのものである。メモリアレイ１１００は、３Ｄメモリアレイ１１００であってもよい。３Ｄ構造（例えば、立方体、直方体）が形成されるように、さらなる垂直ストリングがｚ方向に沿ってさらなる位置に形成され得るように、例えば、各選択ゲート１１０６、１１０８、メモリセルゲート１１０７、基板１１０２、絶縁材料１１０１は、ｚ方向に延びてもよい。換言すると、垂直ストリングのアレイが結合するための導電性プレートを通って形成された開口（例えば、穴）を通過し得るように、選択ゲート１１０６、１１０８、メモリセルゲート１１０７は、実質的に平面である導電性プレートとして構成されてもよい。
図１２は、垂直方向メモリセルを含む電気システム１２００の簡略化ブロック図である。電気システム１２００は、メモリアレイ１２１０、制御ユニット１２２０、入力デバイス１２３０および制御回路１２２０を介して互いに通信するように動作可能なように結合された出力デバイス１２４０を含んでもよい。メモリアレイ１２１０は、ＦｅＦＥＴとして構成され、３Ｄアーキテクチャに配列された複数のメモリセルを含んでもよい。概して、メモリアレイ１２００は、本明細書およびその均等物に記述されたメモリアレイの特徴のうちのあらゆる組み合わせを含んでもよい。メモリアレイ１２１０は、メモリデバイス、半導体ウェーハまたは他の類似装置内に含まれてもよい。
制御回路１２２０は、メモリアレイ１２１０を制御するように構成されてもよい。制御回路１２２０は、プロセッサ、ハードディスクドライブ、光ディスクドライブ（図示せず）から成る群の一つ以上のデバイスを含んでもよい。制御回路１２２０は、メモリアレイ１２１０に対する所望の動作（例えば、読み出し、書き込み、消去）を実施するために、ビット線３１２（図９）、ソース線３１４（図９）およびゲート３１８（図９）に動作可能なように結合されてもよい。
制御回路１２２０は、入力デバイス１２３０、出力デバイス１２４０に動作可能なように結合されてもよい。限定ではなく例示として、入力デバイス１２３０は、キーボード、ボタンアレイ、マウスデバイス、タッチスクリーン入力、他の類似デバイスおよびその組み合わせのうちの任意のデバイスを含んでもよい。制御ユニット１２２０は、入力デバイス１２３０からコマンドを受信して実行し、情報を受信するように構成されてもよい。
出力デバイス１２４０は、限定ではなく例示として、液晶ディスプレイ（ＬＣＤ）デバイス、発光ダイオード（ＬＥＤ）アレイ、ブラウン管（ＣＲＴ）ディスプレイ、音声生成デバイス、電気信号出力ポート、他の類似デバイスおよびその組み合わせのうちの任意のデバイスを含んでもよい。制御回路１２２０は、ユーザ（図示せず）または他のデバイス（図示せず）に対して、出力デバイス１２４０に情報を通信させるように、構成されてもよい。
さらなる実施形態は以下を含むが、そのいずれにも限定はされない。
実施形態１．装置は、三次元メモリアレイアーキテクチャ内で水平方向および垂直方向に積層された複数の電界効果トランジスタ（ＦＥＴ）構造と、複数のＦＥＴ構造間に垂直に伸び、水平方向に離隔された複数のゲートと、複数のＦＥＴ構造および複数のゲートを分離する強誘電性材料とを含み、個々の強誘電性ＦＥＴ（ＦｅＦＥＴ）は、複数のＦＥＴ構造、複数のゲート、強誘電性材料の交点に形成される。
実施形態２．実施形態１の装置であって、複数のＦＥＴ構造の各ＦＥＴ構造は、垂直方向配置に積層されたドレイン領域、ボディ領域およびソース領域を含む。
実施形態３．実施形態１または実施形態２の装置であって、個々のＦｅＦＥＴと結合された複数のアクセス線をさらに含む。
実施形態４．実施形態３の装置であって、複数のアクセス線は、複数のゲートに結合された複数のワード線と、複数のＦＥＴ構造のドレイン領域に結合された複数のビット線とを含む。
実施形態５．実施形態４の装置であって、複数のワード線は、交互接触スキームに従って、複数のゲートに結合する。
実施形態６．実施形態２から５のうちのいずれかの実施形態の装置であって、各ＦＥＴ構造は、ドレイン領域に結合されたドレイン接点と、ソース領域に結合されたソース接点とをさらに含み、ドレイン接点およびソース接点は、三次元メモリアレイアーキテクチャの対向する端に結合される。
実施形態７．実施形態６の装置であって、ソース接点は、対応するＦＥＴ構造のボディ領域にさらに結合される。
実施形態８．実施形態１から７のうちのいずれかの実施形態の装置であって、複数のゲートのうちの各ゲートは、ゲートの少なくとも一つの側に配置された強誘電性材料を有する。
実施形態９．実施形態１から８のうちのいずれかの実施形態の装置であって、複数のゲートのうちの少なくとも幾つかのゲートは、ゲートの少なくとも二つの側に配置された強誘電性材料を有する。
実施形態１０．実施形態１から９のうちのいずれかの実施形態の装置であって、複数のＦＥＴ構造は、第一の強誘電性材料によって第一のＦＥＴ構造から分離された第一の複数のゲートを含む第一の垂直方向強誘電性電界効果トランジスタ（ＦｅＦＥＴ）積層と、第二の強誘電性材料によって第二のＦＥＴ構造から分離された第二の複数のゲートを含む第二の垂直方向ＦｅＦＥＴ積層とを含み、第一の垂直方向ＦｅＦＥＴ積層および第二のＦｅＦＥＴ積層は、水平方向に積層され、誘電材料によって分離される。
実施形態１１．実施形態１０の装置であって、誘電材料は、第二の垂直方向ＦｅＦＥＴ積層が第二の垂直方向ＦｅＦＥＴ積層の第二のＦＥＴ構造の両側にメモリセルを有するように構成された第三の強誘電性材料を含む。
実施形態１２．実施形態１１の装置であって、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、同一のワード線の一部である。
実施形態１３．実施形態１２の装置であって、複数のＦＥＴ構造は、第一の垂直方向ＦｅＦＥＴ積層および第二のＦｅＦＥＴ積層にわたって線形に延びる複数のワード線平行接点をさらに含み、単一のワード線接点は、同一の水平方向軸に沿って第一の複数のゲートおよび第二の複数のゲートから隣接するゲートに結合する。
実施形態１４．実施形態１１の装置であって、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、異なるワード線の一部である。
実施形態１５．実施形態１４の装置であって、さらなる複数のゲートを含むさらなる複数の垂直方向ＦｅＦＥＴ積層をさらに含み、さらなる垂直方向ＦｅＦＥＴ積層は、第一の垂直方向ＦｅＦＥＴ積層および第二の垂直方向ＦｅＦＥＴ積層と水平に積層される。
実施形態１６．実施形態１５の装置であって、第一の垂直方向ＦｅＦＥＴ積層、第二の垂直方向ＦｅＦＥＴ積層およびさらなる複数の垂直方向ＦｅＦＥＴ積層に沿って延びる複数の相互に平行なワード線接点をさらに含み、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、相互に平行なワード線接点のうちの異なる一つに結合する。
実施形態１７．実施形態１６の装置であって、隣接するゲートのうちの一つは、第一の垂直方向ＦｅＦＥＴ積層の第一の端部に延び、相互のワード線接点の第一の接点に結合し、隣接するゲートのうちの他方は、第二の垂直方向ＦｅＦＥＴ積層のうちの第二の端部に延び、相互のワード線接点のうちの第二の接点と結合する。
実施形態１８．実施形態１６の装置であって、複数のワード線接点は、第一の複数のゲートおよび第二の複数のゲートからオフセットされ、第一の垂直方向ＦｅＦＥＴ積層、第二の垂直方向ＦｅＦＥＴ積層および複数のさらなる垂直方向ＦｅＦＥＴ積層にわたって線形にさらに伸びる。
実施形態１９．第一の強誘電性材料によって第一のＦＥＴ構造から分離された第一の複数のゲートを含む第一の垂直方向強誘電性電界効果トランジスタ（ＦｅＦＥＴ）積層と、第二の強誘電性材料によって第二のＦＥＴ構造から分離された第二の複数のゲートを含む第二の垂直方向ＦｅＦＥＴ積層と、を含み、第一の垂直方向ＦｅＦＥＴ積層および第二のＦｅＦＥＴ積層は、水平方向に積層され、誘電材料によって分離される。
実施形態２０．実施形態１９の装置であって、誘電材料は、第二の垂直方向ＦｅＦＥＴ積層が第二の垂直方向ＦｅＦＥＴ積層の第二のＦＥＴ構造の両側にメモリセルを有するように構成された第三の強誘電性材料を含む。
実施形態２１．実施形態２０の装置であって、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、同一のワード線の一部である。
実施形態２２．実施形態２１の装置であって、第一の垂直方向ＦｅＦＥＴ積層および第二のＦｅＦＥＴ積層にわたって線形に延びる複数のワード線平行接点をさらに含み、単一のワード線接点は、同一の水平方向軸に沿って第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートに結合する。
実施形態２３．実施形態２０の装置であって、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、異なるワード線の一部である。
実施形態２４．実施形態２３の装置であって、さらなる複数のゲートを含む複数のさらなる垂直方向ＦｅＦＥＴ積層をさらに含み、さらなる垂直方向ＦｅＦＥＴ積層は、第一の垂直方向ＦｅＦＥＴ積層および第二の垂直方向ＦｅＦＥＴ積層と水平方向に積層される。
実施形態２５．実施形態２４の装置であって、第一の垂直方向ＦｅＦＥＴ積層、第二の垂直方向ＦｅＦＥＴ積層および複数のさらなる垂直方向ＦｅＦＥＴ積層に沿って延びる複数の相互に平行なワード線接点をさらに含み、同一の水平方向軸に沿った第一の複数のゲートおよび第二の複数のゲート由来の隣接するゲートは、相互に平行なワード線接点の異なる接点に結合する。
実施形態２６．実施形態２５の装置であって、隣接するゲートのうちの一方は、第一の垂直方向ＦｅＦＥＴ積層の第一の端部に延び、相互のワード線接点のうちの第一の接点と結合し、隣接するゲートのうちの他方は、第二の垂直方向ＦｅＦＥＴ積層のうちの第二の端部に延び、相互のワード線接点のうちの第二の接点と結合する。
実施形態２７．実施形態２５の装置であって、複数のワード線接点は、複数の第一のゲートおよび複数の第二のゲートからオフセットされ、第一の垂直方向ＦｅＦＥＴ積層、第二の垂直方向ＦｅＦＥＴ積層および複数のさらなる垂直方向ＦｅＦＥＴ積層にわたって線形にさらに延びる。
実施形態２８．実施形態２５の装置であって、複数のワード線接点は、隣接するゲートのうちの一つの周囲に延びる弓型形状を各々有する。
実施形態２９．実施形態１９から２８のうちのいずれかの実施形態の装置であって、第一の垂直方向ＦｅＦＥＴ積層および第二の垂直方向ＦｅＦＥＴ積層は、装置の三次元メモリアレイの一部を含む。
実施形態３０．実施形態２９の装置であって、三次元メモリアレイは、装置のメモリデバイスの少なくとも一部を含む。
実施形態３１．実施形態３０の装置であって、メモリデバイスは装置の少なくとも一部を含む。
実施形態３２．実施形態３１の装置であって、メモリデバイスに動作可能なように結合され、第一の垂直方向ＦｅＦＥＴ積層および第二の垂直方向ＦｅＦＥＴ積層のメモリセルに対する動作を実施するために、一つ以上の電圧を印加するように構成された制御回路をさらに含む。
実施形態３３．実施形態３２の装置であって、制御回路に動作可能なように結合された入力デバイスおよび出力デバイスをさらに含む。
実施形態３４．複数のアクセス線の交差点で結合された複数のＦｅＦＥＴを有する強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリアレイを含む装置であって、ＦｅＦＥＴメモリアレイは、複数のＦｅＦＥＴのうちの各ＦｅＦＥＴに対する電流経路に対する実質的に均一の直列抵抗を有するように構成される。
実施形態３５．実施形態３４の装置であって、複数のＦｅＦＥＴのビット線に結合された複数のビット線接点と、複数のＦｅＦＥＴのソース線に結合された複数のソース線接点と、複数のＦｅＦＥＴのワード線に結合された複数のワード線接点とをさらに含み、ビット線接点およびソース線接点は、ＦｅＦＥＴメモリアレイの対向する端に結合される。
実施形態３６．複数のビット線および複数のワード線と結合された強誘電性材料の交点で形成された複数の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリセルを有する三次元メモリアレイを含む装置。
実施形態３７．実施形態３６の装置であって、各ドレイン領域が複数のＦｅＦＥＴメモリセルを形成するために隣接するゲートによって共有されるように、強誘電性材料と結合された少なくとも二つの側を有するドレイン領域に、複数のビット線の各ビット線が結合される。
実施形態３８．実施形態３７の装置であって、隣接するゲートおよびワード線は、同一のビット線に関連付けられた複数のＦｅＦＥＴに独立してアクセスするように構成される。
実施形態３９．実施形態３８の装置であって、複数のＦｅＦＥＴメモリセルは、三次元メモリアレイの垂直ストリングに沿って形成され、垂直ストリングは、複数のワード線と結合されたメモリセルゲートと結合する。
実施形態４０．実施形態３９の装置であって、垂直ストリングは、強誘電性材料によって包囲された垂直チャネルを各々含む。
実施形態４１．三次元強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリアレイの動作方法であって、方法は、三次元ＦｅＦＥＴメモリアレイの複数のＦｅＦＥＴメモリセルに対する所望の動作のために、複数のワード線およびデジット線に、ある組み合わせの電圧を印加することを含み、少なくとも一つのデジット線は、隣接するゲートによってアクセス可能な複数のＦｅＦＥＴメモリセルを有する。
実施形態４２．実施形態４１の方法であって、ある組み合わせの電圧を印加することは、Ｖ／３選択スキームおよびＶ／２選択スキームから成る群からの選択スキームを実施することを含む。
ある例示的実施形態が図面に関連して記述されてきたが、本開示に包含される実施形態は、本明細書に明白に示され、記述された実施形態に限定されることはないことを当業者は認識し理解するであろう。それよりもむしろ、法的均等物を含むこの後に続く請求項など、本開示によって包含される実施形態の範囲から逸脱することなく、本明細書に記述される実施形態に対して、多くの追加、削除および改変が行われてもよい。さらに、開示された実施形態に由来する特徴は、発明者によって考慮される本開示の範囲内に包含されながら、別に開示された特徴と組み合わせられてもよい。

Claims (20)

  1. 三次元メモリアーキテクチャにおいて水平方向および垂直方向に積層された複数の電界効果トランジスタ（ＦＥＴ）構造と、
    前記複数のＦＥＴ構造間に垂直方向に伸び、水平方向に離隔された複数のゲートと、
    前記複数のＦＥＴ構造および前記複数のゲートを分離する強誘電性材料と、
    を含み、
    個々の強誘電性ＦＥＴ（ＦｅＦＥＴ）は、前記複数のＦＥＴ構造、前記複数のゲートおよび前記強誘電性材料の交点に配置され、
    前記強誘電性材料は、同一の垂直方向ＦｅＦＥＴ積層のＦｅＦＥＴによって共有される、
    ことを特徴とする装置。
  2. 個々のＦｅＦＥＴと結合された複数のアクセス線をさらに含み、前記複数のＦｅＦＥＴ構造の各ＦＥＴ構造は、垂直方向配置に積層されたドレイン領域、ボディ領域およびソース領域を含み、前記複数のアクセス線は、
    前記複数のゲートに結合された複数のワード線と、
    前記複数のＦＥＴ構造の前記ドレイン領域に結合された複数のビット線と
    を含む、
    ことを特徴とする請求項１に記載の装置。
  3. 前記複数のワード線は、交互接触スキームに従って、前記複数のゲートに結合する、
    ことを特徴とする請求項１に記載の装置。
  4. 各ＦＥＴ構造は、
    前記ドレイン領域に結合されたドレイン接点と、
    前記ソース領域に結合されたソース接点と、をさらに含み、
    前記ドレイン接点および前記ソース接点は、前記三次元メモリアレイアーキテクチャの対向する端に結合される、
    ことを特徴とする請求項２に記載の装置。
  5. 第一の強誘電性材料によって第一のＦＥＴ構造から分離された第一の複数のゲートを含む第一の垂直方向強誘電性電界効果トランジスタ（ＦｅＦＥＴ）積層と、
    第二の強誘電性材料によって第二のＦＥＴ構造から分離された第二の複数のゲートを含む第二の垂直方向ＦｅＦＥＴ積層と、
    を含み、
    前記第一の垂直方向ＦｅＦＥＴ積層および前記第二の垂直方向ＦｅＦＥＴ積層は、水平方向に積層され、誘電材料によって分離され、
    前記第一の強誘電性材料は、前記第一の垂直方向ＦｅＦＥＴ積層のＦｅＦＥＴによって共有され、前記第二の強誘電性材料は、前記第二の垂直方向ＦｅＦＥＴ積層のＦｅＦＥＴによって共有される、
    ことを特徴とする装置。
  6. 前記誘電材料は、前記第二の垂直方向ＦｅＦＥＴ積層が、前記第二の垂直方向ＦｅＦＥＴ積層の前記第二のＦＥＴ構造の両側にメモリセルを有するように構成された、第三の強誘電性材料を含む、
    ことを特徴とする請求項５に記載の装置。
  7. 同一の水平方向軸に沿った前記第一の複数のゲートおよび前記第二の複数のゲート由来の隣接するゲートは、同一のワード線の一部である、
    ことを特徴とする請求項６に記載の装置。
  8. 前記第一の垂直方向ＦｅＦＥＴ積層および前記第二の垂直方向ＦｅＦＥＴ積層にわたって線形に延びる複数のワード線平行接点をさらに含み、単一のワード線接点は、同一の水平方向軸に沿った前記第一の複数のゲートおよび前記第二の複数のゲート由来の前記隣接するゲートに結合する、
    ことを特徴とする請求項７に記載の装置。
  9. 同一の水平方向軸に沿った前記第一の複数のゲートおよび前記第二の複数のゲート由来の隣接するゲートは、異なるワード線の一部である、
    ことを特徴とする請求項６に記載の装置。
  10. さらなる複数のゲートを含むさらなる複数の垂直方向ＦｅＦＥＴ積層をさらに含み、前記さらなる垂直方向ＦｅＦＥＴ積層は、前記第一の垂直方向ＦｅＦＥＴ積層および前記第二の垂直方向ＦｅＦＥＴ積層と水平方向に積層される、
    ことを特徴とする請求項９に記載の装置。
  11. 前記第一の垂直方向ＦｅＦＥＴ積層、前記第二の垂直方向ＦｅＦＥＴ積層および前記複数のさらなる垂直方向ＦｅＦＥＴ積層に沿って延びる複数の相互に平行なワード線接点をさらに含み、同一の水平方向軸に沿った前記第一の複数のゲートおよび前記第二の複数のゲート由来の隣接するゲートは、前記相互に平行なワード線接点のうちの異なる一つに結合する、
    ことを特徴とする請求項１０に記載の装置。
  12. 前記隣接するゲートのうちの一つは、前記第一の垂直方向ＦｅＦＥＴ積層の第一の端部に延び、前記相互のワード線接点のうちの第一の接点に結合し、
    前記隣接するゲートのうちの他方は、前記第二の垂直方向ＦｅＦＥＴ積層の第二の端部に延び、前記相互のワード線接点のうちの第二の接点と結合する、
    ことを特徴とする請求項１１に記載の装置。
  13. 前記複数のワード線接点は、前記第一の複数のゲートおよび前記第二の複数のゲートからオフセットされ、前記第一の垂直方向ＦｅＦＥＴ積層、前記第二の垂直方向ＦｅＦＥＴ積層および前記複数のさらなる垂直方向ＦｅＦＥＴ積層にわたって線形にさらに伸びる、
    ことを特徴とする請求項１１に記載の装置。
  14. それぞれが互いに並行に延びるソース及びドレインであって、それらの間にボディを介在して積層されたソース及びドレインと、それぞれが前記ソース、前記ドレインおよび前記ボディの積層方向に沿って延びる複数のゲートであって、それぞれが前記ボディとの間に強誘電性材料を介在して前記ソース、前記ドレインおよび前記ボディと交差する複数のゲートとを含むことにより、複数の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリセルが一列に配置され、
    前記複数のゲートをそれぞれワード線とし、前記ドレインをビット線とし、前記ソースをソース線とすることにより、これら複数のＦｅＦＥＴメモリセルのゲートは互いに異なるワード線に、ドレインは共通のビット線に、ソースは共通のソース線に、それぞれ接続されており、
    前記ビット線に流れる電流の向きは、前記複数のＦｅＦＥＴメモリセルの内のどのＦｅＦＥＴメモリセルが選択された場合でも同じにされ、且つ、前記ソース線に流れる電流の向きは、前記複数のＦｅＦＥＴメモリセルの内のどのＦｅＦＥＴが選択された場合でも同じにされると共に前記ビット線に流れる電流の向きと同じにされるように構成されている、
    ことを特徴とする装置。
  15. 前記ビット線は前記複数のＦｅＦＥＴメモリセルの配列構成体の一方の端部側においてビット線接点に結合され、前記ソース線は前記複数のＦｅＦＥＴメモリセルの配列構成体の他方の端部側においてソース線接点に結合されている、
    ことを特徴とする請求項１４に記載の装置。
  16. 複数の強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリセルを有する三次元メモリアレイであって、前記複数のＦｅＦＥＴは、複数のビット線および複数のワード線に結合された強誘電体材料の複数の交差点にそれぞれ配置されている三次元メモリアレイを含み、
    前記複数のＦｅＦＥＴメモリセルは、前記三次元メモリアレイの垂直ストリングに沿って配置され、
    前記強誘電性材料は、前記垂直ストリングに沿った前記複数のＦｅＦＥＴメモリセルによって共有される、
    ことを特徴とする装置。
  17. 各ドレイン領域が、前記複数のＦｅＦＥＴメモリセルを形成するために隣接するゲートによって共有されるように、前記複数のビット線の各ビット線は、前記強誘電性材料と結合された少なくとも二つの側を有するドレイン領域に結合される、
    ことを特徴とする請求項１６に記載の装置。
  18. 前記隣接するゲートおよびワード線は、同一のビット線に関連付けられた前記複数のＦｅＦＥＴに独立してアクセスするように構成される、
    ことを特徴とする請求項１７に記載の装置。
  19. 三次元強誘電性電界効果トランジスタ（ＦｅＦＥＴ）メモリアレイの動作方法であって、
    三次元ＦｅＦＥＴメモリアレイの複数のＦｅＦＥＴメモリセルに対する所望の動作のために、複数のワード線およびデジット線に、ある組み合わせの電圧を印加することを含み、
    少なくとも一つのデジット線は、共有された強誘電性材料を通って隣接するゲートによってアクセス可能な複数のＦｅＦＥＴメモリセルを有する、
    ことを特徴とする方法。
  20. ある組み合わせの電圧を印加することは、Ｖ／３選択スキームおよびＶ／２選択スキームから成る群由来の選択スキームを使用することを含む、
    ことを特徴とする請求項１９に記載の方法。
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