CN108447909B - 具有铁电场效应晶体管存储器阵列的设备及相关方法 - Google Patents

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Abstract

本发明涉及具有铁电场效应晶体管存储器阵列的设备及相关方法。一种设备包括：场效应晶体管FET结构，其水平地及垂直地堆叠成三维存储器阵列架构；栅极，其在所述多个FET结构之间垂直地延伸且水平地隔开；及铁电材料，其分离所述FET结构与所述栅极。个别铁电FET FeFET形成于所述FET结构、所述栅极及所述铁电材料的相交点处。另一设备包括多个位线及字线。每一位线具有与铁电材料耦合的至少两个侧，使得每一位线由相邻栅极共享以形成多个FeFET。

Description

具有铁电场效应晶体管存储器阵列的设备及相关方法
分案申请的相关信息
本案是分案申请。本分案的母案是申请日为2014年5月15日、申请号为201480033124.8、发明名称为“具有铁电场效应晶体管存储器阵列的设备及相关方法”的发明专利申请案。
优先权主张
本申请案针对“具有铁电场效应晶体管存储器阵列的设备及相关方法(APPARATUSES HAVING A FERROELECTRIC FIELD-EFFECT TRANSISTOR MEMORY ARRAY ANDRELATED METHOD)”主张于2013年5月17日提出申请的序列号为13/897,037的美国专利申请案的申请日期的权益。
技术领域
本发明的实施例涉及铁电场效应晶体管(FeFET)结构。特定来说，本发明的实施例涉及采用FeFET的存储器阵列。
背景技术
已考虑将铁电场效应晶体管用于呈非易失性随机存取存储器的形式的存储器阵列中。举例来说，图1A及1B是包含多个FeFET 110的常规存储器阵列100的示意图。特定来说，图1A中的存储器阵列100的部分是沿着图1B中所展示的俯视图的线1A-1A截取的横截面图。每一FeFET 110包含在绝缘衬底130上方形成的源极区域112、漏极区域114及本体区域116(在本文中统称为“FET结构”)。每一FeFET 110可包含通过铁电材料120与FET结构分离的栅极118。换句话说，非常一般地来说，FeFET可具有类似于常规FET的结构，其中栅极氧化物由铁电材料120替换。每一FeFET 110可包括用于存储器阵列100的存储器单元。
存储器阵列100包含在绝缘衬底130上方的FeFET 110的多个二维(平坦)布置。每一FeFET 110可包括用于存储器阵列100的存储器单元以存储将解释为数据的状态。FeFET110的状态可基于铁电材料120的可在存在外部场的情况下进行切换的极化。举例来说，铁电材料120可针对个别FeFET 110展现正极化(其可解释为“1”)或负极化(其可解释为”0”)。在操作中，FeFET可将电压的组合接收到耦合到栅极118、源极区域112及漏极区域114的触点以便写入、擦除或读取FeFET 110的状态。
在读取操作期间，电流102可从选定FeFET 110的源极区域112到漏极区域114而流动穿过FeFET 110。常规存储器阵列100可具有在存储器阵列100的相同侧上的源极触点及漏极触点(未展示)。因此，电流可从存储器阵列100的第一端150流动穿过FeFET110且接着返回到存储器阵列100的相同第一端150。因此，电流路径可取决于FeFET 110在存储器阵列100中的位置而具有不同长度。举例来说，电流102可针对接近第一端150的FeFET 110具有较短的路径且针对接近存储器阵列100的第二端152的FeFET 110具有较长的路径。因此，沿着电流路径的串联电阻在存取存储器阵列100中的一个FeFET110时可并非均匀的(与存取另一FeFET 110相比)。另外，配置为二维架构的常规存储器阵列100可具有为不合意地大且不可实现为实际使用的单元密度的特征大小。
附图说明
图1A及1B是包含多个FeFET的存储器阵列的示意图。
图2是根据本发明的实施例的FeFET的示意图。
图3A是根据本发明的实施例的存储器阵列的示意图的透视图。
图3B是图3A的存储器阵列的一部分的俯视图。
图4A是根据本发明的另一实施例的存储器阵列的示意图的透视图。
图4B是图4A的存储器阵列的一部分的俯视图。
图5到7是存储器阵列的示意图的俯视图，展示用于字线触点的各种接触方案。
图8是存储器阵列的透视图，展示用于包含多个字线的存储器阵列的接触方案。
图9是存储器阵列的一部分的透视图。
图10是根据本发明的实施例的存储器阵列的一部分的示意性电路图。
图11是根据本发明的另一实施例的存储器阵列的一部分的示意图的透视图。
图12是包含垂直存储器单元的电系统的简化框图。
具体实施方式
在以下详细说明中，参考形成本发明的一部分的附图，且在所述附图中以图解说明的方式展示本发明的特定实施例。借助特定细节描述这些实施例以清晰地描述本发明的实施例。然而，尽管指示本发明的实施例的实例，但说明及特定实例仅以图解说明的方式且不以限制的方式给出。可利用其它实施例且可在不背离本发明的范围的情况下做出改变。可做出各种替代、修改、添加、重新布置或其组合且所述各种替代、修改、添加、重新布置或其组合将变得对所属领域的一般技术人员显而易见。另外，来自一个实施例的特征可与另一实施例的特征组合同时仍囊括于如由本发明者预期的本发明的范围内。
应理解，除非明确陈述此限制，否则本文中使用例如“第一”、“第二”等等的名称对元件的任何提及不限制那些元件的数量或次序。而是，这些名称可在本文中用作将两个或两个以上元件或元件的例子区分开的方便方法。因此，对第一及第二元件的提及不意味可采用仅两个元件或第一元件必须以某一方式先于第二元件。另外，除非另外陈述，否则一组元件可包括一个或多个元件。
还应理解，本文中关于存储器单元的特定数目的论述不应解释为限制可存在于存储器阵列或其任何部分中的存储器单元的数目。而是，当论述所描绘实施例时可提及特定数目。然而，本发明的实施例可包含可大致等于由3D存储器阵列架构形成的FeFET的数目的任何数目的存储器单元。在一些实施例中，例如如果存储器单元以某一方式确定为有缺陷的，那么可保留存储器单元中的至少一些存储器单元以供用作替换存储器单元来替换存储器阵列内的其它存储器单元。因此，对于一些实施例来说，存储器阵列的总体容量可小于存储器单元的总数目。另外，存储器阵列可用以替换另一存储器阵列。
除非另有规定，否则本文中所描述的材料及结构可通过包含但不限于旋涂、毯式涂覆、化学汽相沉积(CVD)、原子层沉积(ALD)、电浆增强型ALD或物理汽相沉积(PVD)的任何适合技术形成。取决于待形成的特定材料，用于沉积或生长材料的技术可由所属领域的一般技术人员选择。结构元件可使用常规半导体制作技术形成于本文中所描述的位置及配置中。尽管本文中所描述及所图解说明的材料可形成为层，但所述材料不限制于此且可形成为其它三维配置。
如本文中所使用，参考给定参数、性质或条件，术语“实质上”意指且包含所属领域的一般技术人员将理解的以小变化程度(例如在可接受制造公差内)满足给定参数、性质或条件的程度。以实例的方式，取决于实质上满足的特定参数、性质或条件，所述参数、性质或条件可为至少90％满足、至少95％满足或甚至至少99％满足。
本发明的实施例包含包括FeFET存储器阵列的设备。举例来说，多个FET结构可水平地及垂直地堆叠成三维存储器阵列架构，多个栅极在所述多个FET结构之间垂直地延伸且水平地隔开，且铁电材料分离所述多个FET结构与所述多个栅极。个别铁电FET(FeFET)可形成于所述多个FET结构、所述多个栅极及所述铁电材料的相交点处。一些实施例可包含：第一垂直FeFET堆叠，其包含通过第一铁电材料与第一FET结构分离的第一多个栅极；及第二垂直FeFET堆叠，其包含通过第二铁电材料与第二FET结构分离的第二多个栅极。所述第一垂直FeFET堆叠及所述第二FeFET堆叠可水平地堆叠且通过电介质材料分离。一些实施例可包含三维存储器阵列，所述三维存储器阵列具有形成于铁电材料与多个位线及多个字线耦合的相交点处的多个FeFET存储器单元。所述多个FeFET存储器单元可沿着所述三维存储器阵列的垂直串形成，其中所述垂直串与和所述多个字线耦合的存储器单元栅极耦合。所述垂直串可各自包含由所述铁电材料环绕的垂直通道。
图2是根据本发明的实施例的FeFET 200的示意图。FeFET 200可为较大存储器阵列(例如，参见图3A到10)的存储器单元。FeFET 200包含耦合到通过铁电材料220分离的栅极218的漏极区域212、源极区域214及本体区域216。漏极区域212可耦合到漏极触点222，源极区域214可耦合到源极触点224，且栅极218可耦合到栅极触点。源极区域214及本体区域216可一起系结到相同源极触点224，此可减少在常规FeFET存储器单元上方的触点的数目。
铁电材料220为可展现可通过外部场进行切换的极化(例如，带相反电荷离子的位移且形成偶极矩)的电介质材料(例如，氧化铪(HfOx))。另外，铁电材料220的剩余极化在关断外部场之后可不消失。因此，铁电材料220的极化可解释为存储器单元的状态(例如，1或0)。极化可通过测量FeFET 200的电阻率来确定，所述电阻率取决于铁电材料220的极化状态。换句话说，极化的状态可基于铁电材料220的极化而作为FeFET 200的阈值电压(Vt)移位有效地展示出来，所述阈值电压移位可通过在低偏置下检测FeFET 200的阈值电压来感测。由于铁电材料220的剩余极化可仍存在(即，为非易失性的)，因此FeFET 200可不需要像采用单元电容器作为存储元件的其它RAM技术一样经再新。
漏极区域212、源极区域214及本体区域216可由经掺杂半导电材料(例如，n型半导电材料、p型半导电材料)形成。尽管漏极区域212、源极区域214及本体区域216在图2(及本文中的其它图)中展示为npn结构，但一些实施例可包含pnp结构。
在操作中，可根据施加到漏极触点222、源极触点224及栅极触点228的偏置电压来对FeFET 200进行读取、写入、擦除等。特定来说，可取决于所要操作改变(例如，写入、擦除)或感测(例如，读取)铁电材料220的极性。举例来说，写入操作可包含施加具有比铁电材料220的矫顽场大的振幅的正栅极-源极电压(VGS)(例如，VG＝3V、VS＝0V、VD＝0V)以致使第一极化存在于邻近铁电材料220内。擦除操作可包含施加具有比铁电材料220的矫顽场大的振幅的负栅极-源极电压(-VGS)(例如，VG＝0V、VS＝3V、VD＝3V)以致使第二极化存在于相邻铁电材料220内。尽管称作“擦除”，但擦除操作可仅被视为将相反状态写入到FeFET 200的另一写入操作。任一极化(即，正或负)可解释为“1”或者“0”，只要两个极化经彼此不同地解释即可。读取操作可包含施加不具有比铁电材料220的矫顽场大的振幅的栅极-源极电压(VGS)(例如，VG＝1.5V、VS＝1V、VD＝1V)。
由于源极-漏极电阻率(即，通道电阻率)对铁电材料220的极化状态的相依性，可测量源极-漏极电阻率以确定FeFET 200的状态。举例来说，如果本体区域216中的电子是空乏的(例如，在已施加-VGS从而引起铁电材料220的正极化之后)，那么源极区域214与漏极区域212之间的电阻率增加。如果本体区域216中的电子导致电子在通道中的累积(例如，施加VGS从而引起铁电材料220中的负极化)，那么源极区域214与漏极区域212之间的电阻率减小。读取操作可包含感测由源极触点224接收的电流且响应于此而确定电阻率。
上文操作基于V/3选择方案，依照所述方案，如果VGS＝±V，那么选择存储器单元(对其进行写入)，且如果VGS＝±V/3或0V，那么不选择存储器单元。在上文实例中，V＝3，使得1＝V/3。还可采用如所属领域的一般技术人员可知晓的其它感测方案(例如，V/2选择方案)。
本发明的额外实施例包含存储器阵列，所述存储器阵列包含多个FeFET 200。当在存储器阵列中采用时，漏极区域212可耦合到位线(耦合到多个FeFET的漏极区域)，且栅极218可耦合到字线(耦合到多个FeFET的栅极)。适当位线及字线可经选择以存取所要存储器单元。有时，为方便起见，漏极区域212可称为位线(这是因为其耦合到位线触点)且栅极218可称为字线(这是因为其耦合到字线触点)。
存储器阵列具有三维(3D)架构，所述三维架构可产生具有随机存取的相对高密度3D FeFET存储器阵列。举例来说，在一些实施例中，存储器阵列可包含2F2/n单元，其中“F”为最小装置特征大小且“n”为迭(下文所描述)的数目。因此，所述存储器阵列可在维持随机存取的同时达成与其它类型的常规存储器阵列相比相对较高单元密度、较低电力及较佳循环。
图3A是根据本发明的实施例的存储器阵列300的示意图的透视图。x轴、y轴及z轴提供于图3A中以辅助说明以提供特定特征相对于彼此的参考点及方向。这些轴根据图3A中所展示的定向定义，此不解释为在经制作或投入使用时需要存储器阵列300的任何特定定向。当如所展示定向时，沿着x轴的方向还将称为“水平”，且沿着y轴的方向将称为“垂直”。
存储器阵列300包含配置为三维(3D)结构的多个存储器单元，所述三维结构可大概地类似于立方体(例如，3D正方形)或长方体(例如，3D矩形)形状。每一存储器单元可配置为FeFET。因此，有时，可互换使用术语“存储器单元”及“FeFET”。作为一个此存储器单元的实例，FeFET 310A1包含耦合到通过铁电材料320A分离的栅极318的漏极区域312、源极区域314及本体区域316。漏极区域312、源极区域314及本体区域316可在本文中统称为FET结构311。尽管每一存储器单元的每一特征未在本文中明确标记，但FeFET 310A1,2、310B1,2、310C1,2、310D1,2中的每一者可类似地经配置。另外，应认识到，为方便起见，存储器阵列300的FeFET(例如，FeFET 310A1,2、310B1,2、310C1,2、310D1,2)中的仅一些FeFET在图3A中经标记。额外存储器单元可存在于其中其它FET结构311、栅极318及铁电材料320A、320B、320C、320D、320E、320F形成FeFET的其它位置处。FET结构311可配置为npn结构(如图3A中所展示)；然而，本发明的一些实施例可包含配置为pnp结构(未展示)的FET结构311。
当如图3A中所展示而定向时，多个FET结构311可垂直地堆叠，其中每一FET结构311通过电介质材料324分离。举例来说，第一FeFET 310A1的FET结构311可垂直地堆叠于第二FeFET 310A2的FET结构311上，且通过电介质材料324分离。堆叠於相同垂直FeFET堆叠(例如，垂直FeFET堆叠305)中的FeFET(例如，FeFET 310A1、FeFET310A2)可共享共同栅极318。换句话说，个别栅极318可在y方向上延伸使得个别栅极318可由不同FET结构311共享。对应铁电材料(例如，铁电材料320A)还可由相同垂直FeFET堆叠(例如，垂直FeFET堆叠305)的FeFET(例如，FeFET 310A1、FeFET 310A2)共享。栅极318及铁电材料(例如，铁电材料320A)可(在x方向上)偏移到FET结构311的侧。因此，FeFET堆叠305、306、307在单个y-z平面中包含FET。
个别FET结构311可在z方向上延伸使得个别FET结构311可与多个不同栅极318相关联。铁电材料(例如，铁电材料320A)可分离不同栅极318中的每一者与FET结构311。因此，可沿着个别FET结构311在不同栅极318所定位的每一相交点处形成个别存储器单元。不同栅极318可在y方向上平行，且在z方向上通过电介质材料326彼此分离。垂直FET堆叠(例如，垂直FeFET堆叠305)中的个别FeFET的数目可取决于在z方向上存在的离散栅极318的数目以及FET结构311的数目。举例来说，图3A中所展示的垂直FeFET堆叠305包含三个离散栅极318及两个FET结构311。因此，垂直FeFET堆叠305可沿着铁电材料320A包含六个存储器单元。
在形成3D存储器阵列架构时，垂直FeFET堆叠305、306、307可进一步水平地堆叠以形成额外FeFET(例如，FeFET 310B1,2、FeFET 310C1,2、FeFET 310D1,2)。每一垂直FeFET堆叠可通过铁电材料与其相应相邻垂直FeFET堆叠分离。举例来说，第一垂直FeFET堆叠305及第二垂直FeFET堆叠306可通过铁电材料320B分离。类似地，第二垂直FeFET堆叠306及第三垂直FeFET堆叠307可通过铁电材料320D分离。
图3A中所展示的垂直FeFET堆叠306、307可分别沿着铁电材料320C、320E各自包含六个存储器单元。由于分离相邻垂直FeFET堆叠305、306、307的材料可为铁电材料(例如，铁电材料320B、320D)，因此额外存储器单元可形成于相邻垂直FeFET堆叠305、306、307之间的相交点处。举例来说，FeFET 310B1,2可通过第二垂直FeFET堆叠306的FET结构311、第二铁电材料320B及第一垂直FeFET堆叠305的栅极318形成。类似地，FeFET 310D1,2可通过第三垂直FeFET堆叠307的FET结构311、第三铁电材料320C及第二垂直FeFET堆叠306的栅极318形成。因此，存储器单元可形成于栅极318的每一侧上，这是因为每一栅极318可使耦合到FET结构311的铁电材料在栅极318的每一侧上。
个别存储器单元可经选择以用于通过将电压的适当组合施加到栅极318、漏极区域312及源极区域314进行的操作(例如，读取、写入、擦除等)。每一栅极318还可被视为用以将共同电压施加到相同行的FeFET(例如，FeFET 310A1、FeFET 310A2)的栅极318的“存取线”(例如，字线)。同样，漏极区域312可被视为用以将共同电压施加到相同列的漏极区域312的“存取线”(例如，位线)。术语“行”及“列”不打算要求特定定向，而是仅用作区分漏极区域312的存取线与栅极318的存取线之间的差别的方便方式。为方便起见，将使用术语“字线”(WL)及“位线”(BL)。在此项技术中有时针对位线使用术语“数字线”。行及列为逻辑配置且未必意指物理行及列。在3D存储器阵列的情况下，行及列可包含可根据字线及位线接触方案在不同平面中的存储器单元。
如本文中所使用，术语“迭”是指在x-z平面中堆叠的多个FeFET。换句话说，相同迭301、302的FeFET可具有不同垂直FeFET堆叠305、306、307的FET结构311，但所述堆叠是沿着相同x轴彼此平行。举例来说，第一迭301包含FeFET 310A1、310B1、310C1、310D1，且第二迭302包含FeFET 310A2、310B2、310C2、310D2。本发明的实施例可包含任何数目的迭。
沿着相同x轴平行的相邻栅极318可并非相同字线的部分。换句话说，沿着相同x轴平行的相邻栅极318在操作期间不接收彼此相同的电压。举例来说，沿着相同x轴(在相同x-y平面内)平行的第一群组的栅极318中的栅极318分别为字线WL1、WL2、WL1的部分。因此，在一些实施例中，字线(例如，WL1、WL2)可重复地交替，沿着存储器阵列300在x方向上移动。类似地，在z方向上往回移动一个层级到第二x-y平面，第二群组的栅极318中的栅极318可分别为字线WL3、WL4、WL3的部分。另外，第三群组的栅极318中的栅极318可分别为字线WL5、WL6、WL5的部分。在一些实施例中，沿着相同x轴彼此平行的字线可具有两个以上字线(例如，WL1、WL2、WL3等)，所述字线可重复或可不重复，或可不具有特定可重复图案。
图3A的存储器阵列300是简化示意图，且应认识到，额外元件可与其耦合以促进其操作。举例来说，触点元件可与存储器阵列300耦合以用于将电压施加到存储器阵列1100的各种元件(例如，字线、位线等)以对其执行操作(例如，读取、写入、擦除等)。存储器阵列1100还可包含与栅极318、漏极区域312及源极区域314耦合的控制单元(未展示)。此控制单元可包含串驱动器电路、通过栅极、用于选择栅极的电路、用于选择导电线(例如，位线、字线)的电路、用于放大信号的电路及用于感测信号的电路中的至少一者。
在操作中，可以与上文关于图2所论述的方式类似的方式来对存储器单元进行写入、擦除或读取。在一些实施例中，操作FeFET存储器阵列的方法可包括将电压的组合施加到多个字线及数字线以用于三维FeFET存储器阵列的多个FeFET存储器单元的所要操作，至少一个数字线使多个FeFET存储器单元可由相邻栅极存取。特定来说，电压的适当组合可施加到触点(未展示)使得字线及位线选择用于所要操作的适当存储器单元。举例来说，可根据使用的选择方案(例如，V/3、V/2等)通过将适当电压施加到字线WL1及位线BL1而选择FeFET 310A1以用于所要操作。尽管选择FeFET 310A1，但可不根据使用的选择方案选择其它FeFET 310A2、310B1,2、310C1,2、310D1,2。
图3B是图3A的存储器阵列300的一部分的俯视图。与图3A一样，参考轴(在此情形中，x轴及z轴)经提供以辅助说明以提供特定特征相对于彼此的参考点及方向。特定来说，图3B展示FeFET 310A1到310H1作为存储器阵列300跨越第一迭301的例示性横截面。然而，应认识到，任何数目的FeFET可在y方向上存在(即，根据迭301、302的数目)。如图3A中所展示，存在两个迭301、302。然而，存储器阵列300可包含任何数目的迭。
如上文所论述，沿着相同x轴平行的相邻栅极318可并非相同字线的部分。换句话说，每一FET结构311可耦合到在FET结构311的对置侧上的不同字线的栅极318(与下文图4B的实施例相比，其中相邻FET结构311可耦合到相同字线的栅极318)。因此，每一位线可具有独立地经存取的两个存储器单元。举例来说，位线BL2(图3A)可形成FeFET 310B1及FeFET310C1的部分。由于相邻栅极318中的每一者为(例如，附接到、耦合于)不同字线(例如，WL1、WL2)的部件，因此FeFET 310B1及FeFET 310C1的状态可不一起经存取，且因此可彼此独立。其它群组的栅极318可具有还为不同字线的部分且可以类似方式配置的相邻栅极318。因此，与下文所描述的图4A及4B的存储器阵列400相比，存储器阵列300可具有较大容量及/或较高密度。
因此，设备可包括具有多个位线及多个字线的三维FeFET存储器阵列，其中所述多个位线中的每一位线具有与铁电材料耦合的至少两个侧使得每一位线由相邻栅极共享以形成多个FeFET。
图4A是根据本发明的另一实施例的存储器阵列400的示意图的透视图。存储器阵列400包含配置为大体类似于图3A的存储器阵列300的3D结构的多个存储器单元。因此，图4A的大多数参考编号及大体构造保持与在图3A中相同。图3A与图4A之间的差异在于字线的配置。
如图4A中所展示，在x-y平面中彼此平行的栅极318可为相同字线的部分且接收相同电压信号(例如，通过耦合到共同触点)。举例来说，标记为WL1的栅极318可耦合到共同触点使得其将接收相同电压信号。类似地，标记为WL2的栅极318可耦合到共同触点使得其将接收相同电压信号，标记为WL3的栅极318可耦合到共同触点使得其将接收相同电压信号等。此些触点(在图4A中未展示)可在x方向上延伸跨越存储器阵列400的外表面(或在一些实施例中，中间位置)且与对应栅极318电耦合。
图4B是图4A的存储器阵列400的一部分的俯视图。特定来说，图4A展示FeFET310A1到310H1。如上文所论述，在x方向上平行的每一栅极318可为相同字线的部分。如果相邻栅极318为相同字线(WL)的部分，那么可一起存取(例如，写入、读取等)在相同FET结构311的每一侧上的FeFET，这是因为其为相同位线(BL)及相同字线(WL)的部分。举例来说，如果适当地激活字线WL1及位线BL2(图3A)，那么可一起存取FeFET310B1及310C1。类似地，可在将适当电压施加到字线WL2及位线BL2(图3A)时一起存取FeFET 310F1及310G1。
换句话说，耦合到相同位线的每一FeFET的状态(即，极化)可不彼此独立。因此，可在无法独立存取存储器单元的意义上浪费所述存储器单元。即使铁电材料320B分离相邻垂直FeFET堆叠305、306与额外FeFET 310B1、310F1，但几乎仿佛额外FeFET310B1、310F1不存在。在一些实施例中，分离相邻垂直FeFET堆叠305、306的铁电材料320B(及其它类似地坐落的铁电材料320D等)可由为非铁电的电介质材料替换，此可未必减小存储器阵列400的容量，这是因为每一位线(BL)将有效地使一个存储器单元可用。
当然，使铁电材料320B、320D保留在包含待一起存取的相邻FeFET的此实施例中可仍然具有某一优点。举例来说，所添加冗余可改进可靠性。在此些实施例中，FeFET310B1可用作FeFET 310C1的替换存储器单元，且反之亦然。换句话说，由于一起存取FeFET 310B1及FeFET 310C1，因此如果一者为有缺陷的，那么另一者可保持可操作。
本发明的实施例可包含用于将字线的栅极318耦合在一起的各种接触方案。图5到8是展示用于字线触点的各种接触方案的存储器阵列的示意图的俯视图。字线触点可形成于存储器阵列的3D结构的端处(例如，顶部上)；然而，预期一个或多个字线触点可埋于存储器阵列的3D结构内。特定来说，图5到8中所展示的存储器阵列已经简化以便将论述聚焦在接触方案上。因此，可不描绘及/或标示特定特征(例如，铁电材料、电介质材料等)，但所述特征可以其它方式从相应图的此视图可见。
图5展示用于其中沿着相同x轴的栅极318为相同字线的部分的存储器阵列500的接触方案。举例来说，存储器阵列500可类似于图3A的存储器阵列300而配置。特定来说，沿着相同x轴的第一群组的栅极318可为字线WL1的部分。在z方向上往回移动，沿着相同x轴平行的第二群组的栅极318可为字线WL2的部分。再次在z方向上往回移动，沿着相同x轴平行的第三群组的栅极318可为字线WL3的部分。
第一字线触点502沿着存储器阵列500延伸使得第一字线触点502耦合为第一字线WL1的部分的栅极318中的每一者。第二字线触点504沿着存储器阵列500延伸使得第二字线触点504耦合为第二字线WL2的部分的栅极318中的每一者。第三字线触点506沿着存储器阵列500延伸使得第三字线触点506耦合为第三字线WL3的部分的栅极318中的每一者等等。字线触点502、504、506中的每一者可为实质上线性的且在x方向上彼此平行延伸。另外，字线触点502、504、506中的每一者可直接形成于为相同字线的部分的其相应群组的栅极318上方。
如上文所论述，如果相邻栅极318为相同字线的部分，那么可在位线的每一侧具有与所述侧相关联的铁电材料时一起存取形成于相同位线的每一侧上的FeFET。因此，可不独立地存取具有共同位线的相邻FeFET。
图6展示用于包含多个字线的存储器阵列600的接触方案。举例来说，存储器阵列600可类似于图4A的存储器阵列400而配置。沿着相同x轴的栅极318可为不同字线的部分。特定来说，相邻栅极318可为不同字线的部分。举例来说，沿着相同x轴的第一群组的栅极318可为字线WL1或者字线WL2的部分。如图6中所展示，栅极318可在字线WL1与字线WL2之间交替，在x方向上移动。在z方向上往回移动，沿着相同x轴平行的第二群组的栅极318可为字线WL3或者字线WL4的部分。再次在z方向上往回移动，沿着相同x轴平行的第三群组的栅极318可为字线WL5或者字线WL6的部分。
第一字线触点602沿着存储器阵列600延伸使得第一字线触点602耦合为第一字线WL1的部分的栅极318中的每一者。第二字线触点604沿着存储器阵列600延伸使得第二字线触点604耦合为第二字线WL2的部分的栅极318中的每一者。第三字线触点606沿着存储器阵列600延伸使得第三字线触点606耦合为第三字线WL3的部分的栅极318中的每一者。第四字线触点608沿着存储器阵列600延伸使得第四字线触点608耦合为第四字线WL4的部分的栅极318中的每一者。第五字线触点610沿着存储器阵列600延伸使得第五字线触点610耦合为第五字线WL5的部分的栅极318中的每一者。第六字线触点612沿着存储器阵列600延伸使得第六字线触点612耦合为第六字线WL6的部分的栅极318中的每一者等等。字线触点602、604、606、608、610、612中的每一者可跨越存储器阵列600延伸，具有弯曲(例如，弓形)形状以避免与相邻栅极318接触。对于沿着相同x轴的群组的栅极318，一个字线触点(例如，字线触点602、606、610)可在第一方向上围绕其相邻栅极318弯曲，而其它字线触点(例如，字线触点604、608、612)可在第二方向上围绕其相邻栅极318弯曲。
如上文所论述，如果相邻栅极318为不同字线的部分，那么可独立地存取形成于相同位线的每一侧上的FeFET，此可在存储器阵列600中提供进一步密度及/或容量。
图7展示用于包含多个字线的存储器阵列700的接触方案。举例来说，存储器阵列700可类似于图4A的存储器阵列400而配置。沿着相同x轴的栅极318可为不同字线的部分。特定来说，相邻栅极318可为不同字线的部分。举例来说，沿着相同x轴的第一群组的栅极318可为字线WL1或者字线WL2的部分。如图7中所展示，栅极318可在字线WL1与字线WL2之间交替，在x方向上移动。在z方向上往回移动，沿着相同x轴平行的第二群组的栅极318可为字线WL3或者字线WL4的部分。再次在z方向上往回移动，沿着相同x轴平行的第三群组的栅极318可为字线WL5或者字线WL6的部分。
第一字线触点702沿着存储器阵列700延伸使得第一字线触点702耦合为第一字线WL1的部分的栅极318中的每一者。第二字线触点704沿着存储器阵列700延伸使得第二字线触点704耦合为第二字线WL2的部分的栅极318中的每一者。第三字线触点706沿着存储器阵列700延伸使得第三字线触点706耦合为第三字线WL3的部分的栅极318中的每一者。第四字线触点708沿着存储器阵列700延伸使得第四字线触点708耦合为第四字线WL4的部分的栅极318中的每一者。第五字线触点710沿着存储器阵列700延伸使得第五字线触点710耦合为第五字线WL5的部分的栅极318中的每一者。第六字线触点712沿着存储器阵列700延伸使得第六字线触点712耦合为第六字线WL6的部分的栅极318中的每一者等等。字线触点702、704、706、708、710、712中的每一者可实质上为线性的且在x方向上彼此平行延伸。
为避免与沿着相同x轴的群组的栅极318内的相邻栅极318接触，一个字线触点(例如，字线触点702、706、710)可在第一方向上从栅极318偏移，而其它字线触点(例如，字线触点704、708、712)可在第二方向上从栅极318偏移。因此，字线触点702、704、706、708、710、712中的每一者可在z方向上横向延伸超出相应栅极318而非直接在栅极318上方对准。具有至少部分地偏移而非直接在栅极318上方延伸的字线触点702、704、706、708、710、712可增加存储器阵列700的间距。然而，间距的增加可为用于增加每单位面积独立存储器单元的数目的适当折衷。
如上文所论述，如果相邻栅极318为不同字线的部分，那么可独立地存取形成于相同位线的每一侧上的FeFET，此可在存储器阵列700中提供进一步密度及/或容量。
图8展示用于包含多个字线的存储器阵列800的接触方案。存储器阵列800可通常类似于图4A的存储器阵列400而配置。图8与图4A之间的差异在于字线的形成且特定来说在于栅极318的配置。举例来说，与图6及7一样，沿着相同x轴的栅极318可为不同字线的部分。特定来说，相邻栅极318可为不同字线的部分。举例来说，沿着相同x轴的第一群组的栅极318可为字线WL1或者字线WL2的部分。栅极318可在于x方向上移动时在字线WL1与字线WL2之间交替。在z方向上往回移动，沿着相同x轴平行的第二群组的栅极318可为字线WL3或者字线WL4的部分。再次在z方向上往回移动，沿着相同x轴平行的第三群组的栅极318可为字线WL5或者字线WL6的部分。
第一字线触点802可沿着存储器阵列800延伸，使得第一字线触点802耦合为第一字线WL1的部分的栅极318中的每一者。第一字线触点802可为实质上线性的且可直接形成于栅极318的其相应群组上方(类似于图5)。然而，如图8中所展示，在相同x轴上的群组中的栅极318中的至少一些栅极可不与第一字线触点802耦合。特定来说，相邻栅极318可不与相同字线触点802耦合。此些相邻栅极318可为不同字线(例如，字线WL2)的部分。
作为实例，至少一个栅极318可不完全延伸到存储器阵列800的端(例如，顶部)使得栅极318不与第一字线触点802耦合。举例来说，栅极318可在沿着x方向移动时交替，使得每隔一个栅极318可不延伸到存储器阵列800的端。因此，在x方向上的每隔一个栅极318将为不同字线(例如，字线WL2)的部分。当然，还涵盖其它字线图案，包含在相同x轴上具有两个以上字线的图案以及不重复的图案。
仍然参考图8，为字线WL2的部分的栅极318可与耦合到字线WL2的其它栅极318的第二字线触点804耦合。由于存储器阵列800为三栅极乘以三栅极3D存储器阵列架构，因此未展示耦合到字线WL2的额外栅极318。此些额外栅极318可在存储器阵列800较大的情况下存在。耦合到字线WL2的栅极318的第二字线触点804可形成于存储器阵列800的与第一字线触点802相对的侧上。第一字线WL1的栅极318可不与第二字线触点804耦合。举例来说，第一字线WL1的栅极318可不完全延伸到存储器阵列800的端(例如，底部)使得栅极318不与第二字线触点804耦合。类似地，第二字线WL2的栅极318可不与第一字线触点802耦合。
额外字线触点(未展示)可耦合到存储器阵列800的额外字线(例如，字线WL3、WL4、WL5、WL6)的栅极318。这些额外字线触点可在x方向上彼此平行地延伸且位于x-y平面中。根据图8的实施例，用于奇数字线(例如，字线WL3、WL5)的栅极318可延伸到存储器阵列800的顶部使得奇数字线(例如，字线WL3、WL5)与沿着存储器阵列800的顶部延伸的字线触点(未展示)耦合。用于偶数字线(例如，字线WL4、WL6)的栅极318可不完全延伸到存储器阵列800的顶部使得偶数字线(例如，字线WL4、WL6)可不与沿着存储器阵列800的顶部延伸的字线触点(未展示)耦合。类似地，用于偶数字线(例如，字线WL4、WL6)的栅极318可延伸到存储器阵列800的底部使得偶数字线(例如，字线WL4、WL6)与沿着存储器阵列800的底部延伸的字线触点(未展示)耦合。用于奇数字线(例如，字线WL3、WL5)的栅极318可不完全延伸到存储器阵列800的底部使得奇数字线(例如，字线WL3、WL5)可不与沿着存储器阵列800的底部延伸的字线触点(未展示)耦合。
如上文所论述，如果相邻栅极318为不同字线的部分，那么可独立地存取形成于相同位线的每一侧上的FeFET，此可在存储器阵列800中提供进一步密度及/或容量。
在一些实施例中，设备可包括FeFET存储器阵列，所述FeFET存储器阵列具有在多个存取线的交叉点处耦合的多个FeFET。FeFET存储器阵列可经配置以针对电流路径具有实质上均匀串联电阻，而不管选择多个FeFET中的哪一个FeFET。
图9是存储器阵列900的一部分的透视图。特定来说，存储器阵列900的部分可包含耦合到铁电材料320及多个栅极318的单个FET结构311。存储器阵列900的部分可为3D存储器阵列架构的部分，例如上文关于图3A到8所描述的那些。因此，存储器阵列900可包含形成3D架构所需要的在各种方向上堆叠的额外FET结构311。对于图9中所展示的存储器阵列900的部分，形成三个FeFET(通过借助铁电材料320耦合到FET结构311的三个栅极318)；然而，存储器阵列900可包含额外元件使得任何数目的FeFET可用作存储器单元。
在操作中，可将电压的适当组合施加到用于栅极318、源极区域(源极线)314及漏极区域(位线)312的触点(未展示)以便存取(例如，感测)存储器单元以确定存储器单元的状态。电流902可流动穿过位线312且在栅极318接收适当电压901的位置处到达源极线314。来自源极线314的电流902可经感测以确定铁电材料320在栅极318的位置处的极性。如上文所论述，位线312可耦合到位线触点(未展示)且源极线314可耦合到源极线触点(未展示)。位线触点及源极线触点可在存储器阵列900的相对端上耦合到相应位线312及源极线314。举例来说，位线312可在存储器阵列900的第一端950(表示电流902的箭头在此处开始)处耦合到位线触点。源极线314可在存储器阵列900的第二端952(表示电流902的箭头在此处结束)处耦合到源极线触点。
在源极线触点及位线触点耦合在存储器阵列900的对置端上的情况下，电流902的总路径可为大致相同距离，而不管存取哪个字线。举例来说，如果激活字线WL1、WL2、WL3中的任一者，那么电流902的路径可为大致相同距离。因此，电流902的串联电阻为大致相同的，而不管激活哪个存储器单元。
在读取操作期间，当感测选定存储器单元的阈值电压时，针对给定状态(例如，0或1)感测实质上相同阈值，而不管存储器单元在存储器阵列900中位于何处。与图1相比，常规二维存储器阵列可在存储器阵列的相同端上具有位线及源极线触点。因此，串联电阻可并非均匀的以用于存取存储器阵列的每一存储器单元，且选定单元的阈值电压将取决于在存储器阵列中的位置而不同。因此，与常规二维存储器阵列相比，在阵列的对置侧上包含触点的本发明的实施例可在于读取操作期间感测阈值电压方面变化小。
图10是根据本发明的实施例的存储器阵列1000的一部分的示意性电路图。存储器阵列1000可包含经配置为位于字线(WL)与位线(BL)的交叉点处的FeFET的存储器单元。存储器阵列1000的物理结构可具有3D存储器阵列架构，如上文所论述。
如图10中所展示，在对存储器阵列1000的存储器单元1010的存取期间，电流1002可从存储器阵列1000的一个端流动到存储器阵列1000的另一端。因此，用于位线(BL1-BL6)及源极线(SL1-SL6)的触点可耦合到存储器阵列1000的相对端。因此，电流1002的路径可具有均匀串联电阻，而不管存取哪个存储器单元。
本文中所描述的三维存储器阵列可包含于设备内。所述设备可包含：第一垂直FeFET堆叠，其包含通过第一铁电材料与第一垂直FeFET堆叠分离的第一多个栅极；及第二垂直FeFET堆叠，其包含通过第二铁电材料与第二垂直FeFET堆叠分离的第二多个栅极，其中所述第一垂直FeFET堆叠及所述第二FeFET堆叠水平地堆叠且通过电介质材料分离。
所述设备可进一步包括包含三维存储器阵列的存储器装置。所述设备可进一步包括包含存储器装置的电系统。所述设备可进一步包括以可操作方式耦合到存储器装置且经配置以施加一个或多个电压以对第一垂直FeFET堆叠及第二垂直FeFET堆叠的存储器单元执行操作的控制电路。所述设备可进一步包括以可操作方式耦合到控制电路的输入装置及输出装置。
图11是根据本发明的另一实施例的存储器阵列1100的一部分的示意图的透视图。存储器阵列1100可配置为3D-NAND类型配置，其中存储器单元的多个垂直串11041、11042、11043形成于衬底1102上。每一垂直串11041、11042、11043可在第一端上耦合到上部选择栅极1106(例如，漏极选择栅极)且在第二端上耦合到下部选择栅极1108(例如，源极选择栅极)。存储器阵列1100可包含在上部选择栅极1106与下部选择栅极1108之间的与垂直串11041、11042、11043耦合的多个存储器单元栅极1107。因此，垂直串11041、11042、11043可垂直地且正交于上部选择栅极1106、存储器单元栅极1107及下部选择栅极1108而延伸。上部选择栅极1106、存储器单元栅极1107及下部选择栅极1108可通过例如电介质材料(例如，氧化物)的绝缘材料1101分离。
每一垂直串11041、11042、11043可包含垂直通道1116，所述垂直通道通过上部选择栅极1106、下部选择栅极1108及其之间的存储器单元栅极1107且与所述栅极耦合。垂直通道1116可由多晶硅形成。垂直通道1116可由铁电材料1120环绕。因此，个别FeFET存储器单元可形成于垂直通道1116与存储器单元栅极1107的相交点处。存储器单元栅极1107可耦合到不同字线WL1、WL2、WL3以选择存储器阵列1100的特定行。垂直通道1116可通过N扩散区域耦合到位线BL1、BL2、BL3以选择存储器阵列1100的特定列。衬底1102可耦合到源极线。在操作中，当存取存储器单元时，在选定相交点处的铁电材料可展现解释为如上文所描述的存储器单元的状态的极化。
图11的存储器阵列1100是简化示意图，且应认识到，额外元件可与其耦合以促进其操作。举例来说，存取线(例如，字线、位线、选择线)及其它触点元件可与存储器阵列1100耦合以用于将电压施加到存储器阵列1100的各种元件以对其执行操作(例如，读取、写入、擦除等)。举例来说，选择线可与选择栅极1106、1108耦合。字线可与存储器单元栅极1107耦合，且位线可与垂直串11041、11042、11043耦合。存储器阵列1100还可包含与选择栅极1106、1108、存储器单元栅极1107及垂直串11041、11042、11043耦合的控制单元(未展示)。此控制单元可包含串驱动器电路、通过栅极、用于选择栅极的电路、用于选择导电线(例如，位线、字线)的电路、用于放大信号的电路及用于感测信号的电路中的至少一者。
尽管存储器阵列1100仅展示在单个x-y平面中的FeFET存储器单元，但可为图解说明方便起见而展示存储器阵列1100的此2D部分。存储器阵列1100可为3D存储器阵列1100。举例来说，选择栅极1106、1108、存储器单元栅极1107、衬底1102及绝缘材料1101中的每一者可延伸到z方向上使得额外垂直串可沿着z方向形成于额外位置处使得形成3D结构(例如，立方体、长方体)。换句话说，选择栅极1106、1108及存储器单元栅极1107可配置为实质上平坦的导电板，使得垂直串阵列可通过穿过导电板形成的开口(例如，孔)以与所述导电板耦合。
图12是包含垂直存储器单元的电系统1200的简化框图。电系统1200可包含存储器阵列1210、控制电路1220、以可操作方式耦合以通过控制电路1220彼此连通的输入装置1230与输出装置1240。存储器阵列1210可包含配置为FeFET且布置为3D架构的多个存储器单元。一般来说，存储器阵列1210可包含本文中所描述的存储器阵列的特征的任一组合及其等效物。存储器阵列1210可包含于存储器装置、半导体晶圆或其它类似设备内。
控制电路1220可经配置以控制存储器阵列1210。控制电路1220可包含来自由处理器、硬盘驱动器及光盘驱动器(未展示)组成的群组的一个或多个装置。控制电路1220可以可操作方式耦合到位线312(图9)、源极线314(图9)及栅极318(图9)以便对存储器阵列1210执行所要操作(例如，读取、写入、擦除)。
控制电路1220还可以可操作方式耦合到输入装置1230及输出装置1240。以非限制性实例的方式，输入装置1230可包含键盘、按钮阵列、鼠标装置、触摸屏输入、其它类似装置中的任一者及其组合。控制电路1220可经配置以接收及执行命令且从输入装置1230接收信息。
输出装置1240可以非限制性实例的方式包含液晶显示器(LCD)装置、发光二极管(LED)阵列、阴极射线管(CRT)显示器、声音产生装置、电信号输出端口、其它类似装置中的任一者及其组合。控制电路1220可经配置以致使输出装置1240将信息传递到使用者(未展示)或另一装置(未展示)。
额外非限制性实施例包含：
实施例1.一种设备，其包括：多个场效应晶体管(FET)结构，其水平地及垂直地堆叠成三维存储器阵列架构；多个栅极，其在所述多个FET结构之间垂直地延伸且水平地隔开；及铁电材料，其分离所述多个FET结构与所述多个栅极，其中个别铁电FET(FeFET)形成于所述多个FET结构、所述多个栅极及所述铁电材料的相交点处。
实施例2.根据实施例1所述的设备，其中所述多个FET结构中的每一FET结构包含堆叠成垂直布置的漏极区域、本体区域及源极区域。
实施例3.根据实施例1或实施例2所述的设备，其进一步包括与个别FeFET耦合的多个存取线。
实施例4.根据实施例3所述的设备，其中所述多个存取线包含：多个字线，其耦合到所述多个栅极；及多个位线，其耦合到所述多个FET结构的所述漏极区域。
实施例5.根据实施例4所述的设备，其中所述多个字线根据交替接触方案耦合到所述多个栅极。
实施例6.根据实施例2到5中任一实施例所述的设备，其中每一FET结构进一步包括：漏极触点，其耦合到所述漏极区域；及源极触点，其耦合到所述源极区域，其中所述漏极触点及所述源极触点耦合在所述三维存储器阵列架构的相对端上。
实施例7.根据实施例6所述的设备，其中所述源极触点进一步耦合到对应FET结构的本体区域。
实施例8.根据实施例1到7中任一实施例所述的设备，其中所述多个栅极中的每一栅极使铁电材料安置于所述栅极的至少一侧上。
实施例9.根据实施例1到8中任一实施例所述的设备，其中所述多个栅极中的至少一些栅极具有安置于栅极的至少两个侧上的铁电材料。
实施例10.根据实施例1到9中任一实施例所述的设备，其中所述多个FET结构包含：
第一垂直铁电场效应晶体管(FeFET)堆叠，其包含通过第一铁电材料与第一FET结构分离的第一多个栅极；及
第二垂直FeFET堆叠，其包含通过第二铁电材料与第二FET结构分离的第二多个栅极，其中所述第一垂直FeFET堆叠及所述第二FeFET堆叠水平地堆叠且通过电介质材料分离。
实施例11.根据实施例10所述的设备，其中所述电介质材料包含经配置使得所述第二垂直FeFET堆叠在所述第二垂直FeFET堆叠的所述第二FET结构的两侧上具有存储器单元的第三铁电材料。
实施例12.根据实施例11所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为相同字线的部分。
实施例13.根据实施例12所述的设备，其中所述多个FET结构进一步包括跨越所述第一垂直FeFET堆叠及所述第二FeFET堆叠线性延伸的多个字线平行触点，其中单个字线触点耦合沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极。
实施例14.根据实施例11所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为不同字线的部分。
实施例15.根据实施例14所述的设备，其进一步包括包含额外多个栅极的多个额外垂直FeFET堆叠，所述额外垂直FeFET堆叠与所述第一垂直FeFET堆叠及所述第二垂直FeFET堆叠水平地堆叠。
实施例16.根据实施例15所述的设备，其进一步包括沿着所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个额外垂直FeFET堆叠延伸的多个相互平行字线触点，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极耦合到所述相互平行字线触点中的不同者。
实施例17.根据实施例16所述的设备，其中：所述相邻栅极中的一者延伸到所述第一垂直FeFET堆叠的第一端，且与所述相互平行字线触点中的第一者耦合；且所述相邻栅极中的另一者延伸到所述第二垂直FeFET堆叠的第二端，且与所述相互平行字线触点中的第二者耦合。
实施例18.根据实施例16所述的设备，其中所述多个字线触点从所述第一多个栅极及所述第二多个栅极偏移，且进一步跨越所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个额外垂直FeFET堆叠线性延伸。
实施例19.一种设备，其包括：第一垂直铁电场效应晶体管(FeFET)堆叠，其包含通过第一铁电材料与第一FET结构分离的第一多个栅极；及第二垂直FeFET堆叠，其包含通过第二铁电材料与第二FET结构分离的第二多个栅极，其中所述第一垂直FeFET堆叠及所述第二FeFET堆叠水平地堆叠且通过电介质材料分离。
实施例20.根据实施例19所述的设备，其中所述电介质材料包含经配置使得所述第二垂直FeFET堆叠在所述第二垂直FeFET堆叠的所述第二FET结构的两侧上具有存储器单元的第三铁电材料。
实施例21.根据实施例20所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为相同字线的部分。
实施例22.根据实施例21所述的设备，其进一步包括跨越所述第一垂直FeFET堆叠及所述第二FeFET堆叠线性延伸的多个字线平行触点，其中单个字线触点耦合沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极。
实施例23.根据实施例20所述的设备，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极为不同字线的部分。
实施例24.根据实施例23所述的设备，其进一步包括包含额外多个栅极的多个额外垂直FeFET堆叠，所述额外垂直FeFET堆叠与所述第一垂直FeFET堆叠及所述第二垂直FeFET堆叠水平地堆叠。
实施例25.根据实施例24所述的设备，其进一步包括沿着所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个额外垂直FeFET堆叠延伸的多个相互平行字线触点，其中沿着所述相同水平轴的来自所述第一多个栅极及所述第二多个栅极的相邻栅极耦合到所述相互平行字线触点中的不同者。
实施例26.根据实施例25所述的设备，其中：所述相邻栅极中的一者延伸到所述第一垂直FeFET堆叠的第一端，且与所述相互平行字线触点中的第一者耦合；且所述相邻栅极中的另一者延伸到所述第二垂直FeFET堆叠的第二端，且与所述相互平行字线触点中的第二者耦合。
实施例27.根据实施例25所述的设备，其中所述多个字线触点从所述第一多个栅极及所述第二多个栅极偏移，且进一步跨越所述第一垂直FeFET堆叠、所述第二垂直FeFET堆叠及所述多个额外垂直FeFET堆叠线性延伸。
实施例28.根据实施例25所述的设备，其中所述多个字线触点各自具有围绕所述相邻栅极中的一者延伸的弓形形状。
实施例29.根据实施例19到28中任一实施例所述的设备，其中所述第一垂直FeFET堆叠及所述第二垂直FeFET堆叠包括所述设备的三维存储器阵列的一部分。
实施例30.根据实施例29所述的设备，其中所述三维存储器阵列包括所述设备的存储器装置的至少一部分。
实施例31.根据实施例30所述的设备，其中所述存储器装置包括所述设备的至少一部分。
实施例32.根据实施例31所述的设备，其进一步包括以可操作方式耦合到所述存储器装置且经配置以施加一个或多个电压以对所述第一垂直FeFET堆叠及所述第二垂直FeFET堆叠的存储器单元执行操作的控制电路。
实施例33.根据实施例32所述的设备，其进一步包括以可操作方式耦合到所述控制电路的输入装置及输出装置。
实施例34.一种设备，其包括：铁电场效应晶体管(FeFET)存储器阵列，其具有在多个存取线的交叉点处耦合的多个FeFET，其中所述FeFET存储器阵列经配置以针对用于所述多个FeFET中的每一FeFET的电流路径具有实质上均匀串联电阻。
实施例35.根据实施例34所述的设备，其进一步包括：多个位线触点，其耦合到所述多个FeFET的位线；多个源极线触点，其耦合到所述多个FeFET的源极线；及多个字线触点，其耦合到所述多个FeFET的字线，其中所述位线触点及所述源极线触点耦合在所述FeFET存储器阵列的对置端上。
实施例36.一种设备，其包括：三维存储器阵列，其具有形成于铁电材料与多个位线及多个字线耦合的相交点处的多个铁电场效应晶体管(FeFET)存储器单元。
实施例37.根据实施例36所述的设备，其中所述多个位线中的每一位线耦合到一漏极区域，所述漏极区域具有与铁电材料耦合的至少两个侧，使得每一漏极区域由相邻栅极共享以形成所述多个FeFET存储器单元。
实施例38.根据实施例37所述的设备，其中所述相邻栅极及字线经配置以独立地存取与相同位线相关联的所述多个FeFET。
实施例39.根据实施例38所述的设备，其中所述多个FeFET存储器单元沿着所述三维存储器阵列的所述垂直串形成，其中所述垂直串与和所述多个字线耦合的存储器单元栅极耦合。
实施例40.根据实施例39所述的设备，其中所述垂直串各自包含由所述铁电材料环绕的垂直通道。
实施例41.一种操作三维铁电场效应晶体管(FeFET)存储器阵列的方法，所述方法包括：将电压的组合施加到多个字线及数字线以用于三维FeFET存储器阵列的多个FeFET存储器单元的所要操作，至少一个数字线使多个FeFET存储器单元可由相邻栅极存取。
实施例42.根据实施例41所述的方法，其中施加电压的组合包括采用来自由V/3选择方案及V/2选择方案组成的群组的选择方案。
尽管已结合各图描述特定说明性实施例，但所属领域的一般技术人员将认识到并了解：由本发明囊括的实施例不限于本文中明确展示及描述的那些实施例。而是，可在不背离由本发明囊括的实施例的范围的情况下做出对本文中所描述的实施例的许多添加、删除及修改，例如后文中所主张的那些内容，包含合法等效内容。另外，来自一个所揭示的实施例的特征可与另一所揭示的实施例的特征组合，同时仍囊括于如由发明者预期的本发明的范围内。

Claims (45)

1.一种三维存储器阵列，其包括：
第一组场效应晶体管FET结构，其在第一方向上堆叠；
第一铁电材料，其沿着所述第一组FET结构的第一侧定位且至少在所述第一方向上延伸以使得所述第一铁电材料由所述第一组FET结构中的每一FET结构共享；
第一栅极，其沿着所述第一铁电材料相对于所述第一组FET结构而定位以使得个别铁电场效应晶体管FeFET位于所述第一组FET结构、所述第一栅极和所述第一铁电材料的相交点处；
第二组FET结构，其在所述第一方向上堆叠且在第二方向上从所述第一组FET结构偏移，所述第一栅极在所述第一组FET结构和所述第二组FET结构之间；
第二铁电材料，其沿着所述第二组FET结构的第一侧定位且至少在所述第一方向上延伸以使得所述第二铁电材料由所述第二组FET结构中的每一FET结构共享；及
第二栅极，其沿着所述第二铁电材料相对于所述第二组FET结构而定位以使得个别FeFET位于所述第二组FET结构、所述第二栅极和所述第二铁电材料的相交点处。
2.根据权利要求1所述的三维存储器阵列，其进一步包括：
在每一FET结构中沿着第三方向共同延伸的漏极区域、本体区域和源极区域；及
与所述个别FeFET耦合的存取线，其中所述存取线包括与相应栅极耦合的字线和与每一FET结构的相应漏极区域耦合的位线。
3.根据权利要求2所述的三维存储器阵列，其中每一FET结构进一步包括：
漏极触点，其耦合到所述漏极区域；及
源极触点，其耦合到所述源极区域，其中所述漏极触点和所述源极触点耦合在所述三维存储器阵列的相对端上。
4.根据权利要求3所述的三维存储器阵列，其中所述源极触点进一步耦合到对应FET结构的所述本体区域。
5.根据权利要求1所述的三维存储器阵列，其进一步包括：
第三铁电材料，其沿着所述第一组FET结构的第二侧定位且至少在所述第一方向上延伸以使得所述第三铁电材料由所述第一组FET结构中的每一FET结构在其第二侧上共享；及
第四铁电材料，其沿着所述第二组FET结构的第二侧定位且至少在所述第一方向上延伸以使得所述第四铁电材料由所述第一组FET结构中的每一FET结构在其第二侧上共享。
6.一种半导体存储器装置，其包括：
场效应晶体管FET堆叠，其在x方向上相互偏移以形成三维存储器阵列架构，每一FET堆叠包括在y方向上堆叠且沿着z方向延伸的、通过铁电材料分离每一FET结构和其相应栅极的FET结构，其中：
个别铁电场效应晶体管FeFET位于每一FET结构和其对应栅极的相交点处；及
每一铁电材料的共享部分在至少所述y方向上沿着所述三维存储器阵列架构延伸以形成至少两个个别FeFET，所述两个个别FeFET具有同一FeFET堆叠的不同FET结构。
7.根据权利要求6所述的半导体存储器装置，其中所述铁电材料的所述共享部分包括：
所述铁电材料的第一部分，其在所述y方向上沿着所述三维存储器阵列架构延伸以沿着第一FET堆叠的第一侧形成第一FeFET；及
所述铁电材料的第二部分，其在所述y方向上沿着所述三维存储器阵列架构延伸以沿着所述第一FET堆叠的所述第一侧形成第二FeFET，其中所述第一FeFET和所述第二FeFET由电介质材料分离。
8.根据权利要求7所述的半导体存储器装置，其进一步包括另一铁电材料，所述另一铁电材料在所述y方向上沿着所述第一FET堆叠的第二侧延伸以使得个别FeFET位于所述第一FET堆叠的两侧。
9.根据权利要求8所述的半导体存储器装置，其中沿着不同FeFET堆叠的相同轴定位的个别FET结构的相邻栅极为相同字线的一部分。
10.根据权利要求9所述的半导体存储器装置，其进一步包括相互平行的字线触点，所述字线触点跨越所述不同FeFET堆叠线性地延伸，其中单个字线触点与沿着不同FeFET堆叠的相同轴定位的个别FET结构的所述相邻栅极耦合以形成所述相同字线。
11.根据权利要求10所述的半导体存储器装置，其中沿着不同FeFET堆叠的相同轴定位的个别FET结构的相邻栅极为不同字线的一部分。
12.根据权利要求8所述的半导体存储器装置，其进一步包括：
沿着不同FeFET堆叠延伸的相互平行的字线触点，其中沿着相同轴的所述不同FeFET堆叠的相邻栅极耦合到与所述相互平行的字线触点中的不同字线触点耦合的字线。
13.根据权利要求12所述的半导体存储器装置，其中：
所述相邻栅极中的一者与延伸至所述第一FeFET堆叠的第一端的字线耦合，以与安置于所述第一FeFET堆叠的所述第一端的所述相互平行的字线触点中的第一者耦合；及
所述相邻栅极中的另一者与延伸至所述第二FeFET堆叠的第二端的另一字线耦合，以与安置于所述第二FeFET堆叠的所述第二端的所述相互平行的字线触点中的第二者耦合，所述第二FeFET堆叠的所述第二端与所述第一FeFET堆叠的所述第一端相对。
14.根据权利要求13所述的半导体存储器装置，其中所述相互平行的字线触点从所述相邻栅极偏移，且跨越所述三维存储器阵列架构的所述第一FeFET堆叠、所述第二FeFET堆叠和额外FeFET堆叠而线性地延伸。
15.一种半导体存储器装置，其包括：
三维存储器阵列，其包含：
在第一垂直堆叠中垂直布置且在第一方向上延伸的第一源极区域、第一本体区域和第一漏极区域；
第一电介质材料，其安置在所述第一垂直堆叠上且在所述第一方向上延伸；
在安置在所述第一电介质材料上的第二垂直堆叠中垂直布置且在所述第一方向上延伸的第二源极区域、第二本体区域和第二漏极区域；
第一铁电材料，其邻近所述第一垂直堆叠和所述第二垂直堆叠两者安置；
第一栅极，其邻近所述第一铁电材料安置，且在第二方向上延伸，与所述第一垂直堆叠形成第一铁电场效应晶体管FeFET并与所述第二垂直堆叠形成第二FeFET；及
第二栅极，其在所述第一方向上从所述第一栅极偏离，且邻近所述第一铁电材料安置并在所述第二方向上延伸，与所述第一垂直堆叠形成第三FeFET且与所述第二垂直堆叠形成第四FeFET。
16.根据权利要求15所述的半导体存储器装置，其中所述三维存储器阵列进一步包括：
在第三垂直堆叠中垂直布置且在所述第一方向上延伸的第三源极区域、第三本体区域和第三漏极区域；
第二电介质材料，其安置在所述第三垂直堆叠上且在所述第一方向上延伸；
在安置在所述第二电介质材料上的第四垂直堆叠中垂直布置且在所述第一方向上延伸的第四源极区域、第四本体区域和第四漏极区域；
第二铁电材料，其邻近所述第三垂直堆叠和所述第四垂直堆叠两者安置；
第三栅极，其邻近所述第二铁电材料安置，且在第二方向上延伸，与所述第三垂直堆叠形成第五FeFET并与所述第三垂直堆叠形成第六FeFET；及
第四栅极，其在所述第一方向上从所述第三栅极偏离，且邻近所述第二铁电材料安置并在所述第二方向上延伸，与所述第四垂直堆叠形成第七FeFET且与所述第四垂直堆叠形成第八FeFET。
17.根据权利要求16所述的半导体存储器装置，其中所述三维存储器阵列进一步包括沿着所述第三垂直堆叠和所述第四垂直堆叠延伸的第三铁电材料，所述第三铁电材料邻近所述第一栅极和所述第二栅极中的每一者以：
与所述第三垂直堆叠和所述第一栅极形成第九FeFET；
与所述第四垂直堆叠和所述第一栅极形成第十FeFET；
与所述第三垂直堆叠和所述第二栅极形成第十一FeFET；及
与所述第四垂直堆叠和所述第二栅极形成第十二FeFET。
18.根据权利要求16所述的半导体存储器装置，其中所述三维存储器阵列进一步包括另一材料，所述另一材料沿着所述第三垂直堆叠和所述第四垂直堆叠延伸，且邻近所述第一栅极和所述第二栅极中的每一者。
19.根据权利要求16所述的半导体存储器装置，其中所述三维存储器阵列进一步包括个别触点，所述个别触点耦合至所述第一栅极、所述第二栅极、所述第三栅极和所述第四栅极中的每一者以使得每一栅极为不同字线的一部分。
20.根据权利要求16所述的半导体存储器装置，其中所述三维存储器阵列进一步包括：
第一触点，其耦合至所述第一栅极和所述第三栅极两者以使得每一栅极为共同字线的一部分；及
第二触点，其耦合至所述第二栅极和所述第四栅极两者以使得每一栅极为不同共同字线的一部分。
21.一种半导体存储器装置，其包括：
三维存储器阵列，其包括：
在第一共同平面中的垂直方向上延伸的第一栅极、第二栅极和第三栅极；
在第一垂直堆叠中垂直布置的第一源极区域、第一本体区域和第一漏极区域；
在第二垂直堆叠中垂直布置的第二源极区域、第二本体区域和第二漏极区域；
在第三垂直堆叠中垂直布置的第三源极区域、第三本体区域和第三漏极区域；
在第四垂直堆叠中垂直布置的第四源极区域、第四本体区域和第四漏极区域；
在第五垂直堆叠中垂直布置的第五源极区域、第五本体区域和第五漏极区域；及
在第六垂直堆叠中垂直布置的第六源极区域、第六本体区域和第六漏极区域，其中：
所述第一垂直堆叠和所述第二垂直堆叠邻近安置在所述第一栅极的第一侧上的第一铁电材料安置；
所述第三垂直堆叠和所述第四垂直堆叠邻近安置在所述第二栅极的第一侧上的第二铁电材料安置；且
所述第五垂直堆叠和所述第六垂直堆叠邻近安置在所述第三栅极的第一侧上的第三铁电材料安置。
22.根据权利要求21所述的半导体存储器装置，其中：
所述第三垂直堆叠和所述第四垂直堆叠邻近安置在所述第一栅极的第二侧上的第四铁电材料安置；且
所述第五垂直堆叠和所述第六垂直堆叠邻近安置在所述第二栅极的第二侧上的第五铁电材料安置。
23.根据权利要求22所述的半导体存储器装置，其进一步包括：
在第七垂直堆叠中垂直布置的第七源极区域、第七本体区域和第七漏极区域；及
在第八垂直堆叠中垂直布置的第八源极区域、第八本体区域和第八漏极区域，其中所述第七垂直堆叠和所述第八垂直堆叠邻近安置在所述第三栅极的第二侧上的第六铁电材料安置。
24.根据权利要求21所述的半导体存储器装置，其进一步包括在第二共同平面中的垂直方向上延伸的第四栅极、第五栅极和第六栅极，所述第二共同平面大体上与所述第一共同平面平行。
25.根据权利要求24所述的半导体存储器装置，其中所述垂直堆叠中的每一者的所述源极区域、所述本体区域和所述漏极区域和所述铁电材料中的每一者在横向于所述第一共同平面和所述第二共同平面的方向上延伸，以使得在所述垂直堆叠中的每一者和所述铁电材料中的每一者与相应栅极的每一相交点处形成FeFET。
26.根据权利要求25所述的半导体存储器装置，其进一步包括：
第一电介质材料，其安置在所述第一垂直堆叠和所述第二垂直堆叠之间，且与所述第一垂直堆叠和所述第二垂直堆叠共同延伸；
第二电介质材料，其安置在所述第三垂直堆叠和所述第四垂直堆叠之间，且与所述第三垂直堆叠和所述第四垂直堆叠共同延伸；及
第三电介质材料，其安置在所述第五垂直堆叠和所述第六垂直堆叠之间，且与所述第五垂直堆叠和所述第六垂直堆叠共同延伸。
27.根据权利要求21所述的半导体存储器装置，其进一步包括：
第一触点，其安置在所述三维存储器阵列上与所述第一栅极和所述第三栅极耦合，而不与所述第二栅极耦合；及
第二触点，其安置在所述三维存储器阵列上与所述第二栅极耦合，而不与所述第一栅极或所述第三栅极耦合。
28.根据权利要求27所述的半导体存储器装置，其中所述第一触点安置在所述三维存储器阵列的顶部部分，且所述第二触点安置在所述三维存储器阵列的底部部分。
29.根据权利要求28所述的半导体存储器装置，其中所述第一栅极和所述第三栅极不完全延伸到所述三维存储器阵列的所述底部部分的一端，且所述第二栅极不完全延伸到所述三维存储器阵列的所述顶部部分的一端。
30.一种半导体存储器装置，其包括：
三维存储器阵列，其包括：
在第一方向和第二方向两者上相互间隔开的栅极，所述栅极在第三方向上纵向延伸；
在所述第一方向和第三方向上相互间隔开的垂直堆叠，所述垂直堆叠中的每一者包括在所述第二方向上延伸的源极区域、本体区域和漏极区域；及
铁电材料，其安置在所述栅极和所述垂直堆叠的相交点处以使得在所述三维存储器阵列内的多个栅极和多个垂直堆叠共享共同铁电材料。
31.根据权利要求30所述的半导体存储器装置，其中所述三维存储器阵列中的每一栅极在每一侧上具有与所述垂直堆叠中的一者相邻的铁电材料。
32.根据权利要求30所述的半导体存储器装置，其中沿着不同垂直堆叠定位的个别垂直结构的相邻栅极为相同字线的一部分。
33.根据权利要求30所述的半导体存储器装置，其中共同平面的相邻栅极为相同字线的一部分。
34.根据权利要求30所述的半导体存储器装置，其中共同平面的相邻栅极为不同字线的一部分。
35.一种存储器装置，其包括：
三维存储器阵列，其包括：
存储器单元的第一垂直串，其中所述存储器单元的所述第一垂直串包括：
第一垂直堆叠，其包括第一漏极区域、第一本体区域和第一源极区域；及
第二垂直堆叠，其包括第二漏极区域、第二本体区域和第二源极区域，且所述第一垂直堆叠和所述第二垂直堆叠由电介质材料分离，
其中存储器单元的所述第一垂直串通过水平延伸的存储器单元栅极，其中所述存储器单元栅极中的每个存储器单元栅极包括存取线，
其中所述第一垂直串中的每一存储器单元形成在相应存取线和由所述第一垂直串共用的铁电材料的第一垂直结构之间的相交点。
36.根据权利要求35所述的存储器装置，其进一步包括：
从存储器单元的所述第一垂直串偏移的存储器单元的第二垂直串，其中所述第二垂直串中的每一存储器单元形成在相应存取线和由所述第二垂直串共用的铁电材料的第二垂直结构之间的相交点。
37.根据权利要求35所述的存储器装置，其中所述第一漏极区域和所述第二漏极区域中的每一者包括其他存取线。
38.根据权利要求35所述的存储器装置，其中存储器单元的所述第一垂直串包括由铁电材料的所述第一垂直结构环绕的第一垂直通道。
39.根据权利要求38所述的存储器装置，其中所述垂直通道由多晶硅形成。
40.根据权利要求38所述的存储器装置，其中所述第一垂直通道在第一端与第一选择栅极耦合，且在第二端与第二选择栅极耦合。
41.根据权利要求38所述的存储器装置，其中所述存储器单元栅极耦合至不同的字线。
42.根据权利要求41所述的存储器装置，其中所述第一垂直通道通过扩散区域耦合至位线。
43.一种存储器装置，其包括：
三维存储器阵列，其包括：
存储器单元垂直串，所述存储器单元垂直串在水平方向上且在正交于所述水平方向和垂直方向两者的另一方向上相互间隔开；
铁电材料结构，其由相应的存储器单元垂直串共用；及
存储器单元栅极，其耦合至所述垂直串和相应的铁电材料结构，
其中所述垂直串包括堆叠，所述堆叠包括垂直堆叠且在正交于所述垂直方向和所述水平方向的所述另一方向上延伸的源极区域、本体区域和漏极区域。
44.根据权利要求43所述的存储器装置，其中所述存储器单元栅极在所述垂直方向上延伸以使得相应铁电材料安置在每一存储器单元栅极和相应垂直串的所述堆叠之间。
45.根据权利要求43所述的存储器装置，其中所述垂直串包括在所述垂直方向上延伸的垂直通道，所述垂直通道通过在所述水平方向上延伸的所述存储器单元栅极。
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