TWI530946B - 具有鐵電場效電晶體記憶體陣列之裝置及相關方法 - Google Patents

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Ｄ Ｖ 尼爾摩 拉瑪斯瓦米
亞當Ｄ 強生
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Description

具有鐵電場效電晶體記憶體陣列之裝置及相關方法 優先權主張
本申請案主張於2013年5月17日提出申請之美國專利申請案序列號13/897,037之「APPARATUSES HAVING A FERROELECTRIC FIELD-EFFECT TRANSISTOR MEMORY ARRAY AND RELATED METHOD」之申請日期之權益。
本發明之實施例係關於鐵電場效電晶體(FeFET)結構。特定而言，本發明之實施例係關於採用FeFET之記憶體陣列。
已考量將鐵電場效電晶體用於呈非揮發性隨機存取記憶體形式之記憶體陣列中。舉例而言，圖1A及圖1B係包含複數個FeFET 110之一習用記憶體陣列100之示意圖。特定而言，圖1A中之記憶體陣列100之部分係沿著圖1B中所展示之俯視圖之線1A-1A截取之剖面圖。每一FeFET 110包含在一絕緣基板130上方形成之一源極區域112、一汲極區域114及一本體區域116(在本文中統稱為一「FET結構」)。每一FeFET 110可包含藉由一鐵電材料120與FET結構分離之一閘極118。換言之，廣泛而言，一FeFET可具有類似於一習用FET之一結構，其中閘極氧化物由鐵電材料120替代。每一FeFET 110可包括用於記憶體陣列100之一記憶體胞元。
記憶體陣列100包含FeFET 110在絕緣基板130上方之複數個二維(平坦)配置。每一FeFET 110可包括供記憶體陣列100來儲存將解譯為資料之一狀態之一記憶體胞元。FeFET 110之狀態可係基於可在存在一外部場之情況下進行切換之鐵電材料120之極化。舉例而言，鐵電材料120可針對一個別FeFET 110展現一正極化(其可解釋為一「1」)或一負極化(其可解釋為一「0」)。在操作中，FeFET可將電壓之一組合接收至耦合至閘極118、源極區域112及汲極區域114之觸點以便寫入、抹除或讀取FeFET 110之狀態。
在一讀取操作期間，電流102可自源極區域112流動穿過FeFET 110至所選擇FeFET 110之汲極區域114。習用FeFET 110可具有在記憶體陣列100之相同側上之源極觸點及汲極觸點(未展示)。因此，電流可自記憶體陣列100之一第一端150流動穿過FeFET 110且接著返回至記憶體陣列100之相同第一端150。因此，電流路徑可取決於記憶體陣列100中之FeFET 110之位置而具有一不同長度。舉例而言，電流102可具有針對接近第一端150之一FeFET 110較短且針對接近記憶體陣列100之一第二端152之一FeFET 110較長之一路徑。因此，當與存取記憶體陣列100中之一個FeFET 110相比存取另一FeFET 110時沿著電流路徑之串聯電阻可並非均勻的。另外，組態為一個二維架構之習用記憶體陣列100可具有係不期望地大且可不實現係實用之一胞元密度之特徵大小。
100‧‧‧習用記憶體陣列/記憶體陣列
102‧‧‧電流
110‧‧‧鐵電場效電晶體
112‧‧‧源極區域
114‧‧‧汲極區域
116‧‧‧本體區域
118‧‧‧閘極
120‧‧‧鐵電材料
130‧‧‧絕緣基板
150‧‧‧第一端
152‧‧‧第二端
200‧‧‧鐵電場效電晶體
212‧‧‧汲極區域
214‧‧‧源極區域
216‧‧‧本體區域
218‧‧‧閘極
220‧‧‧鐵電材料
222‧‧‧汲極觸點
224‧‧‧源極觸點
228‧‧‧閘極觸點
300‧‧‧記憶體陣列
301‧‧‧疊/第一疊
302‧‧‧疊
305‧‧‧垂直鐵電場效電晶體堆疊/第一垂直鐵電場效電晶體堆疊/鐵電場效電晶體堆疊
306‧‧‧鐵電場效電晶體堆疊/第二垂直鐵電場效電晶體堆疊/垂直鐵電場效電晶體堆疊
307‧‧‧鐵電場效電晶體堆疊/第三垂直鐵電場效電晶體堆疊/垂 直鐵電場效電晶體堆疊
310A1‧‧‧第一鐵電場效電晶體/鐵電場效電晶體
310A2‧‧‧第二鐵電場效電晶體/鐵電場效電晶體
310B1‧‧‧鐵電場效電晶體
310B2‧‧‧鐵電場效電晶體
310C1‧‧‧鐵電場效電晶體
310C2‧‧‧鐵電場效電晶體
310D1‧‧‧鐵電場效電晶體
310D2‧‧‧鐵電場效電晶體
310E1‧‧‧鐵電場效電晶體
310F1‧‧‧額外鐵電場效電晶體/鐵電場效電晶體
310G1‧‧‧鐵電場效電晶體
310Hn‧‧‧鐵電場效電晶體
311‧‧‧場效電晶體結構/相同場效電晶體堆疊
312‧‧‧汲極區域/位元線
314‧‧‧源極區域/源極線
316‧‧‧本體區域
318‧‧‧閘極/離散閘極
320A‧‧‧鐵電材料
320B‧‧‧鐵電材料/第二鐵電材料
320C‧‧‧鐵電材料/第三鐵電材料
320D‧‧‧鐵電材料
320E‧‧‧鐵電材料
320F‧‧‧鐵電材料
324‧‧‧介電材料
326‧‧‧介電材料
400‧‧‧記憶體陣列
500‧‧‧記憶體陣列
502‧‧‧第一字線觸點/字線觸點
504‧‧‧第二字線觸點/字線觸點
506‧‧‧第三字線觸點/字線觸點
600‧‧‧記憶體陣列
602‧‧‧第一字線觸點/字線觸點
604‧‧‧第二字線觸點/字線觸點
606‧‧‧第三字線觸點/字線觸點
608‧‧‧第四字線觸點/字線觸點
610‧‧‧第五字線觸點/字線觸點
612‧‧‧第六字線觸點/字線觸點
700‧‧‧記憶體陣列
702‧‧‧第一字線觸點/字線觸點
704‧‧‧第二字線觸點/字線觸點
706‧‧‧第三字線觸點/字線觸點
708‧‧‧第四字線觸點/字線觸點
710‧‧‧第五字線觸點/字線觸點
712‧‧‧第六字線觸點/字線觸點
800‧‧‧記憶體陣列
802‧‧‧第一字線觸點/字線觸點
804‧‧‧第二字線觸點
900‧‧‧記憶體陣列
901‧‧‧適當電壓
902‧‧‧電流
950‧‧‧第一端
952‧‧‧第二端
1000‧‧‧記憶體陣列
1002‧‧‧電流
1010‧‧‧記憶體胞元
1100‧‧‧記憶體陣列/三維記憶體陣列
1101‧‧‧絕緣材料
1102‧‧‧基板
11041‧‧‧垂直串
11042‧‧‧垂直串
11043‧‧‧垂直串
1106‧‧‧上部選擇閘極/選擇閘極
1107‧‧‧記憶體胞元閘極
1108‧‧‧下部選擇閘極/選擇閘極
1116‧‧‧垂直通道
1120‧‧‧鐵電材料
1200‧‧‧電系統
1210‧‧‧記憶體陣列
1220‧‧‧控制電路
1230‧‧‧輸入器件
1240‧‧‧輸出器件
1A-1A‧‧‧線
BL1-BL6‧‧‧位元線
D‧‧‧汲極接點
G‧‧‧閘極接點
P‧‧‧p型區域
N‧‧‧n型區域
n‧‧‧n型區域
SL1-SL6‧‧‧源極線
WL1‧‧‧字線/第一字線
WL2‧‧‧字線/第二字線
WL3‧‧‧字線/第三字線
WL4‧‧‧字線/第四字線
WL5‧‧‧字線/第五字線
WL6‧‧‧字線/第六字線
x‧‧‧x軸/方向
y‧‧‧y軸/方向
z‧‧‧z軸/方向
圖1A及圖1B係包含複數個FeFET之一記憶體陣列之示意圖。
圖2係根據本發明之一實施例之一FeFET之示意圖。
圖3A係根據本發明之一實施例之一記憶體陣列之一示意圖之一透視圖。
圖3B係圖3A之記憶體陣列之一部分之一俯視圖。
圖4A係根據本發明之另一實施例之一記憶體陣列之一示意圖之一透視圖。
圖4B係圖4A之記憶體陣列之一部分之一俯視圖。
圖5至圖7係展示用於字線觸點之各種接觸方案之記憶體陣列之一示意圖之俯視圖。
圖8係展示用於包含複數個字線之一記憶體陣列之一接觸方案之一記憶體陣列之一透視圖。
圖9係一記憶體陣列之一部分之一透視圖。
圖10係根據本發明之一實施例之一記憶體陣列之一部分之一示意性電路圖。
圖11係根據本發明之另一實施例之一記憶體陣列之一部分之一示意圖之一透視圖。
圖12係包含一垂直記憶體胞元之一電系統之一簡化方塊圖。
在以下詳細說明中，參考形成本發明之一部分之隨附圖式，且其中以圖解說明之方式展示本發明之特定實施例。以特定細節闡述此等實施例以清晰地闡述本發明之實施例。然而，儘管指示本發明之實施例之實例，但說明及特定實例僅以圖解說明之方式且不以限制之方式給出。可利用其他實施例且可在不背離本發明之範疇之情況下做出改變。可做出各種替代、修改、添加、重新配置或其組合且其將變得對熟習此項技術者顯而易見。另外，來自一項實施例之特徵可與另一實施例之特徵組合而仍囊括於如由本發明者預期之本發明之範疇內。
應理解，除非明確陳述此限制，否則本文中使用諸如「第一」、「第二」及諸如此類之一名稱對一元件之任何提及不限制彼等元件之數量或次序。而是，此等名稱可在本文中用作在兩個或兩個以上元件或一元件之例項之間進行區分之一方便方法。因此，對第一及第二元 件之一提及不意指可採用僅兩個元件或第一元件必須以某一方式先於第二元件。另外，除非另外陳述，否則一組元件可包括一或多個元件。
亦應理解，本文中關於記憶體胞元之一特定數目之論述不應解釋為限制可存在於一記憶體陣列或其任何部分中之記憶體胞元之數目。而是，當討論所繪示實施例時可提及特定數目。然而，本發明之實施例可包含可大致等於由3D記憶體陣列架構形成之FeFET之數目之任何數目之記憶體胞元。在某些實施例中，諸如若記憶體胞元以某一方式判定為係有缺陷的，則可保留記憶體胞元中之至少某些記憶體胞元以供用作替換記憶體胞元來替換記憶體陣列內之其他記憶體胞元。因此，對於某些實施例而言，記憶體陣列之總體容量可小於記憶體胞元之總數目。另外，記憶體陣列可用以替換另一記憶體陣列。
除非另有規定，否則本文中所闡述之材料及結構可藉由包含但不限於旋塗、毯覆式塗佈、化學汽相沈積(CVD)、原子層沈積(ALD)、電漿增強ALD或物理汽相沈積(PVD)之任何適合技術形成。取決於待形成之特定材料，用於沈積或生長材料之技術可由熟習此項技術者選擇。結構元件可使用習用半導體製作技術形成於本文中所闡述之位置及組態中。儘管本文中所闡述及所圖解說明之材料可形成為層，但材料不限制於此且可形成為其他三維組態。
如本文中所使用，參考一給定參數、性質或條件，術語「實質上」意指且包含熟習此項技術者將理解的以一小變化程度(諸如在可接受製造公差內)滿足給定參數、性質或條件之一程度。以實例之方式，取決於實質上滿足之特定參數、性質或條件，該參數、性質或條件可係至少90%滿足、至少95%滿足或甚至至少99%滿足。
本發明之實施例包含包括FeFET記憶體陣列之裝置。舉例而言，複數個FET結構可水平地及垂直地堆疊成一個三維記憶體陣列架構， 複數個閘極在該複數個FET結構之間垂直地延伸且水平地隔開，且一鐵電材料分離該複數個FET結構與該複數個閘極。個別鐵電FET(FeFET)可形成於該複數個FET結構、該複數個閘極及該鐵電材料之相交點處。某些實施例可包含：一第一垂直FeFET堆疊，其包含藉由一第一鐵電材料與一第一FET結構分離之第一複數個閘極；及一第二垂直FeFET堆疊，其包含藉由一第二鐵電材料與一第二FET結構分離之第二複數個閘極。該第一垂直FeFET堆疊及該第二FeFET堆疊可水平地堆疊且藉由一介電材料分離。某些實施例可包含一個三維記憶體陣列，該三維記憶體陣列具有形成於與複數個位元線及複數個字線耦合之鐵電材料之相交點處之複數個FeFET記憶體胞元。可沿著該三維記憶體陣列之垂直串形成該複數個FeFET記憶體胞元，其中該等垂直串與耦合於該複數個字線之記憶體胞元閘極耦合。該等垂直串可各自包含由該鐵電材料環繞之一垂直通道。
圖2係根據本發明之一實施例之一FeFET 200之示意圖。FeFET 200可係一較大記憶體陣列(例如，參見圖3A至圖10)之一記憶體胞元。FeFET 200包含耦合至藉由一鐵電材料220分離之一閘極218之一汲極區域212、源極區域214及本體區域216。汲極區域212可耦合至一汲極觸點222，源極區域214可耦合至一源極觸點224，且閘極218可耦合至一閘極觸點。源極區域214及本體區域216可繫結在一起至相同源極觸點224，此可減少在習用FeFET記憶體胞元上方之觸點之數目。
鐵電材料220係可展現可藉由一外部場進行切換之極化(例如，帶相反電荷離子之一位移且形成一偶極矩)之一介電材料(例如，氧化鉿(HfOx))。另外，鐵電材料220之剩餘極化可不在關斷外部場之後消失。因此，鐵電材料220之極化可解釋為記憶體胞元之狀態(例如，1或0)。極化可藉由量測FeFET 200之電阻率判定，該電阻率係取決於鐵電材料220之極化狀態。換言之，極化之狀態可有效地顯示為基於 鐵電材料220之極化之FeFET 200之一臨限電壓(Vt)移位，該臨限電壓移位可藉由在一低偏壓下偵測FeFET 200之臨限電壓來感測。由於鐵電材料220之剩餘極化可保持(亦即，係非揮發性的)，因此FeFET 200可不需要與採用胞元電容器作為一儲存元件之其他RAM技術一樣經再新。
汲極區域212、源極區域214及本體區域216可由經摻雜半導電材料(例如，n型半導電材料、p型半導電材料)形成。儘管汲極區域212、源極區域214及本體區域216在圖2(及本文中之其他圖)中展示為一npn結構，但某些實施例可包含一pnp結構。
在操作中，FeFET 200可根據施加至汲極觸點222、源極觸點224及一閘極觸點228之偏壓電壓來進行讀取、寫入、抹除等。特定而言，可取決於所期望操作改變(例如，寫入、抹除)或感測(例如，讀取)鐵電材料220之極性。舉例而言，一寫入操作可包含施加具有比鐵電材料220之矯頑場大之一振幅之一正閘極源極電壓(VGS)(例如，VG=3V、VS=0V、VD=0V)以致使一第一極化存在於毗鄰鐵電材料220內。一抹除操作可包含施加具有比鐵電材料220之矯頑場大之一振幅之一負閘極-源極電壓(-VGS)(例如，VG=0V、VS=3V、VD=3V)以致使一第二極化存在於毗鄰鐵電材料220內。儘管稱作「抹除」，但抹除操作可僅視為將相反狀態寫入至FeFET 200之另一寫入操作。任一極化(亦即，正或負)可解釋為一「1」或者一「0，」只要兩個極化彼此不同地解釋即可。一讀取操作可包含施加不具有比鐵電材料220之矯頑場大之一振幅之一閘極-源極電壓(VGS)(例如，VG=1.5V、VS=1V、VD=1V)。
由於源極-汲極電阻率(亦即，通道電阻率)對鐵電材料220之極化狀態之相依性，源極-汲極電阻率可經量測以判定FeFET 200之狀態。舉例而言，若本體區域216中之電子係空乏的(例如，在已施加-VGS從 而致使鐵電材料220之一正極化之後)，則源極區域214與汲極區域212之間的電阻率增大。若本體區域216中之電子導致電子在通道中之一累積(例如，施加VGS從而致使鐵電材料220之一負極化)，則源極區域214與汲極區域212之間的電阻率減小。一讀取操作可包含感測由源極觸點224接收之電流且回應於該電流判定電阻率。
上文操作係基於一V/3選擇方案，依照該方案，若VGS=±V，則選擇(寫入至)一記憶體胞元，且若VGS=±V/3或0V，則不選擇記憶體胞元。在上文實例中，V=3，以使得1=V/3。亦可採用如可由熟習此項技術者知曉之其他感測方案(例如，V/2選擇方案)。
本發明之額外實施例包含記憶體陣列，該等記憶體陣列包含複數個FeFET 200。當在一記憶體陣列中經採用時，汲極區域212可耦合至一位元線(耦合至複數個FeFET之汲極區域)，且閘極218可耦合至一字線(耦合至複數個FeFET之閘極)。適當位元線及字線可經選擇以存取一所期望記憶體胞元。有時，為方便起見，汲極區域212可稱為位元線(此乃因其耦合至位元線觸點)且閘極218可稱為字線(此乃因其耦合至字線觸點)。
記憶體陣列具有可產生具有隨機存取之一相對高密度3D FeFET記憶體陣列之一個三維(3D)架構。舉例而言，在某些實施例中，記憶體陣列可包含一2F2/n胞元，其中「F」係最小器件特徵大小且「n」係疊(下文所闡述)之數目。因此，該記憶體陣列可在維持隨機存取同時達成與其他類型之習用記憶體陣列相比相對較高胞元密度、較低電力及較佳循環。
圖3A係根據本發明之一實施例之一記憶體陣列300之一示意圖之一透視圖。x軸、y軸及z軸提供於圖3A中以輔助說明來為相對於彼此之特定特徵提供一參考點及方向。此等軸根據圖3A中所展示之定向定義，此不解釋為在經製作或投入使用時需要記憶體陣列300之任何 特定定向。當如所展示定向時，沿著x軸之方向亦將稱為「水平」，且沿著y軸之方向將稱為「垂直」。
記憶體陣列300包含組態為一個三維(3D)結構之複數個記憶體胞元，該三維結構可大概地類似於一立方體(例如，3D正方形)或立方形(例如，3D矩形)形狀。每一記憶體胞元可組態為一FeFET。因此，有時，可互換使用術語「記憶體胞元」及「FeFET」。作為一個此記憶體胞元之一實例，一FeFET 310A1包含耦合至藉由一鐵電材料320A分離之一閘極318之一汲極區域312、一源極區域314及一本體區域316。汲極區域312、源極區域314及本體區域316可在本文中統稱為一FET結構311。儘管每一記憶體胞元之每一特徵並非在本文中明確標記，但FeFET 310A1,2、FeFET 310B1,2、FeFET 310C1,2、FeFET 310D1,2中之每一者可類似地經組態。另外，認識到，為方便起見，記憶體陣列300之FeFET(例如，FeFET 310A1,2、FeFET 310B1,2、FeFET 310C1,2、FeFET 310D1,2)中之僅某些FeFET在圖3A中標記。額外記憶體胞元可存在於其中其他FET結構311、閘極318及鐵電材料320A、320B、320C、320D、320E、320F形成FeFET之其他位置處。FET結構311可組態為npn結構(如圖3A中所展示)；然而，本發明之某些實施例可包含組態為pnp結構(未展示)之FET結構311。
當如圖3A中所展示定向時，複數個FET結構311可垂直地堆疊，其中每一FET結構311係藉由一介電材料324分離。舉例而言，第一FeFET 310A1之FET結構311可垂直地堆疊於第二FeFET 310A2之FET結構311上，且藉由介電材料324分離。堆疊成相同垂直FeFET堆疊(例如，垂直FeFET堆疊305)之FeFET(例如，FeFET 310A1、FeFET 310A2)可共用一共同閘極318。換言之，一個別閘極318可在y方向上延伸以使得個別閘極318可由不同FET結構311共用。對應鐵電材料(例如，鐵電材料320A)亦可由相同垂直FeFET堆疊(例如，垂直FeFET堆 疊305)之FeFET(例如，FeFET 310A1、FeFET 310A2)共用。閘極318及鐵電材料(例如，鐵電材料320A)可(在x方向上)偏移至FET結構311之一側。因此，一FeFET堆疊305、306、307在一單個y-z平面中包含FET。
一個別FET結構311可在z方向上延伸以使得個別FET結構311可與複數個不同閘極318相關聯。鐵電材料(例如，鐵電材料320A)可分離不同閘極318中之每一者與FET結構311。因此，可在一不同閘極318所定位之每一相交點處沿著個別FET結構311形成個別記憶體胞元。不同閘極318可在y方向上平行，且在z方向上藉由一介電材料326彼此分離。在一垂直FET堆疊(例如，垂直FeFET堆疊305)中個別FeFET之數目可取決於在z方向上存在之離散閘極318之數目以及FET結構311之數目。舉例而言，圖3A中所展示之垂直FeFET堆疊305包含三個離散閘極318及兩個FET結構311。因此，垂直FeFET堆疊305可沿著鐵電材料320A包含六個記憶體胞元。
在形成3D記憶體陣列架構時，垂直FeFET堆疊305、306、307可進一步水平地堆疊以形成額外FeFET(例如，FeFET 310B1,2、FeFET 310C1,2、FeFET 310D1,2)。每一垂直FeFET堆疊可由一鐵電材料與其各別鄰近垂直FeFET堆疊分離。舉例而言，第一垂直FeFET堆疊305及第二垂直FeFET堆疊306可由鐵電材料320B分離。類似地，第二垂直FeFET堆疊306及第三垂直FeFET堆疊307可由鐵電材料320D分離。
圖3A中所展示之垂直FeFET堆疊306、307可分別沿著鐵電材料320C、320E各自包含六個記憶體胞元。由於分離鄰近垂直FeFET堆疊305、306、307之材料可係一鐵電材料(例如，鐵電材料320B、320D)，因此額外記憶體胞元可形成於鄰近垂直FeFET堆疊305、306、307之間的相交點處。舉例而言，FeFET 310B1,2可由第二垂直FeFET堆疊306之FET結構311、第二鐵電材料320B及第一垂直FeFET 堆疊305之閘極318形成。類似地，FeFET 310D1,2可由第三垂直FeFET堆疊307之FET結構311、第三鐵電材料320C及第二垂直FeFET堆疊306之閘極318形成。因此，記憶體胞元可經形成於閘極318之每一側上，此乃因每一閘極318可在閘極318之每一側上具有耦合至FET結構311之鐵電材料。
個別記憶體胞元可經選擇以用於藉由將電壓之一適當組合施加至閘極318、汲極區域312及源極區域314之一操作(例如，讀取、寫入、抹除等)。每一閘極318亦可視為用以將一共同電壓施加至相同列之FeFET(例如，FeFET 310A1、FeFET 310A2)之閘極318之一「存取線」(例如，字線)。同樣地，汲極區域312可視為用以將一共同電壓施加至相同行之汲極區域312之一「存取線」(例如，位元線)。術語「列」及「行」不意欲需要一特定定向，而僅用作區分汲極區域312之一存取線與閘極318之存取線之間之差別之一方便方式。為方便起見，將使用術語「字線」(WL)及「位元線」(BL)。在此項技術中有時針對一位元線使用術語「數位線」。列及行係邏輯組態且未必意指實體列及行。就一3D記憶體陣列而言，列及行可根據字線及位元線接觸方案而包含可在不同平面中之記憶體胞元。
如本文中所使用，術語「疊」係指在x-z平面中堆疊之複數個FeFET。換言之，相同疊301、302之FeFET可具有不同垂直FeFET堆疊305、306、307之FET結構311，但該等堆疊係沿著相同x軸彼此平行。舉例而言，第一疊301包含FeFET 310A1、FeFET 310B1、FeFET 310C1、FeFET 310D1，且第二疊302包含FeFET 310A2、FeFET 310B2、FeFET 310C2、FeFET 310D2。本發明之實施例可包含任何數目之疊。
沿著相同x軸平行之鄰近閘極318可並非相同字線之部分。換言之，沿著相同x軸平行之鄰近閘極318不在操作期間接收彼此相同之電 壓。舉例而言，沿著相同x軸(在相同x-y平面內)平行之一第一群組之閘極318之閘極318分別係字線WL1、WL2、WL1之部分。因此，在某些實施例中，字線(例如，WL1、WL2)可在x方向上沿著記憶體陣列300交替重複地移動。類似地，在z方向上往回移動一個層級至一第二x-y平面，一第二群組之閘極318之閘極318可分別係字線WL3、WL4、WL3之部分。另外，一第三群組之閘極318之閘極318可分別係字線WL5、WL6、WL5之部分。在某些實施例中，沿著相同x軸彼此平行之字線可具有可或可不重複之兩個以上字線(例如，WL1、WL2、WL3等)，或可不具有特定可重複圖案。
圖3A之記憶體陣列300係一簡化示意圖，且應認識到，額外元件可與其耦合以促進其操作。舉例而言，觸點元件可與記憶體陣列300耦合以用於將電壓施加至記憶體陣列1100之各種元件(例如，字線、位元線等)以對其執行操作(例如，讀取、寫入、抹除等)。記憶體陣列1100亦可包含與閘極318、汲極區域312及源極區域314耦合之一控制單元(未展示)。此一控制單元可包含串驅動器電路、通過閘極、用於選擇閘極之電路、用於選擇導電線(例如，位元線、字線)之電路、用於放大信號之電路、及用於感測信號之電路中之至少一者。
在操作中，可以與上文關於圖2所論述之方式類似之一方式來寫入、抹除或讀取記憶體胞元。在某些實施例中，操作一FeFET記憶體陣列之一方法可包括將電壓之一組合施加至複數個字線及數位線以用於一個三維FeFET記憶體陣列之複數個FeFET記憶體胞元之一所期望操作，至少一個數位線具有可由鄰近閘極存取之複數個FeFET記憶體胞元。特定而言，電壓之一適當組合可施加至觸點(未展示)以使得字線及位元線選擇用於所期望操作之適當記憶體胞元。舉例而言，可根據使用之選擇方案(例如，V/3、V/2等)藉由將適當電壓施加至字線WL1及位元線BL1以用於所期望操作而選擇FeFET 310A1。儘管選擇 FeFET 310A1，但可根據使用之選擇方案不選擇其他FeFET 310A2、FeFET 310B1,2、FeFET 310C1,2、FeFET 310D1,2。
圖3B係圖3A之記憶體陣列300之一部分之一俯視圖。如同圖3A，參考軸(在此情形中，x軸及z軸)經提供以輔助說明來針對相對於彼此之特定特徵提供一參考點及方向。特定而言，圖3B展示作為記憶體陣列300之跨越第一疊301之一例示性剖面之FeFET 310A1至FeFET 310H1。然而，應認識到，任何數目之FeFET可在y方向上存在(亦即，根據疊301、302之數目)。如圖3A中所展示，存在兩個疊301、302。然而，記憶體陣列300可包含任何數目之疊。
如上文所論述，沿著相同x軸平行之鄰近閘極318可並非相同字線之部分。換言之，每一FET結構311可耦合至在FET結構311之相對側上之不同字線之閘極318(與下文圖4B之實施例相比，其中鄰近FET結構311可耦合至相同字線之閘極318)。因此，每一位元線可具有獨立存取之兩個記憶體胞元。舉例而言，位元線BL2(圖3A)可形成FeFET 310B1及FeFET 310C1之部分。由於鄰近閘極318中之每一者係(例如，附接至、耦合於)不同字線(例如，WL1、WL2)之部件，因此FeFET 310B1及FeFET 310C1之狀態可不一起存取，且因此可彼此獨立。其他群組之閘極318可具有亦係不同字線之部分且可以一類似方式組態之鄰近閘極318。因此，與下文所闡述之圖4A及圖4B之記憶體陣列400相比，記憶體陣列300可具有較大容量及/或較高密度。
因此，一裝置可包括具有複數個位元線及複數個字線之一個三維FeFET記憶體陣列，其中該複數個位元線中之每一位元線具有與一鐵電材料耦合之至少兩個側以使得每一位元線由鄰近閘極共用以形成複數個FeFET。
圖4A係根據本發明之另一實施例之一記憶體陣列400之一示意圖之一透視圖。記憶體陣列400包含組態為大體類似於圖3A之記憶體陣 列300之一3D結構之複數個記憶體胞元。因此，圖4A之參考編號之大部分及大體構造保持與在圖3A中相同。圖3A與圖4A之間的差異在於字線之組態。
如圖4A中所展示，在x-y平面中彼此平行之閘極318可係相同字線之部分且接收相同電壓信號(例如，藉由耦合至一共同觸點)。舉例而言，標記為WL1之閘極318可耦合至一共同觸點以使得其將接收相同電壓信號。類似地，標記為WL2之閘極318可耦合至一共同觸點以使得其將接收相同電壓信號，標記為WL3之閘極318可耦合至一共同觸點以使得其將接收相同電壓信號等。此等觸點(在圖4A中未展示)可在x方向上跨越記憶體陣列400之一外表面(或在某些實施例中，一中間位置)延伸且與對應閘極318電耦合。
圖4B係圖4A之記憶體陣列400之一部分之一俯視圖。特定而言，圖4A展示FeFET 310A1至FeFET 310H1。如上文所論述，在x方向上平行之每一閘極318可係相同字線之部分。若鄰近閘極318係相同字線(WL)之部分，則可一起存取(例如，寫入、讀取等)在相同FET結構311之每一側上之FeFET，此乃因其係相同位元線(BL)及相同字線(WL)之部分。舉例而言，若適當地啟動字線WL1及位元線BL2(圖3A)，則可一起存取FeFET 310B1及FeFET 310C1。類似地，可在將適當電壓施加至字線WL2及位元線BL2(圖3A)時一起存取FeFET 310F1及FeFET 310G1。
換言之，耦合至相同位元線之每一FeFET之狀態(亦即，極化)可不彼此獨立。因此，可在無法獨立存取一記憶體胞元之意義上浪費該記憶體胞元。儘管鐵電材料320B分離鄰近垂直FeFET堆疊305、306與額外FeFET 310B1、310F1，但幾乎仿佛額外FeFET 310B1、310F1不存在。在某些實施例中，分離鄰近垂直FeFET堆疊305、306(與其他類似地坐落鐵電材料320D等)之鐵電材料320B可由係非鐵電之一介電材 料替換，此可未必減小記憶體陣列400之容量，此乃因每一位元線(BL)將有效地使得一個記憶體胞元可用。
當然，可仍然存在使得包含待一起存取之鄰近FeFET之鐵電材料320B、320D在此一實施例中保留之某一優點。舉例而言，所添加冗餘可改良可靠性。在此等實施例中，FeFET 310B1可用作FeFET 310C1之一替換記憶體胞元，且反之亦然。換言之，由於一起存取FeFET 310B1及FeFET 310C1，因此若一者係有缺陷的，則另一者可保持可操作。
本發明之實施例可包含用於將字線之閘極318耦合在一起之各種接觸方案。圖5至圖8係展示用於字線觸點之各種接觸方案之記憶體陣列之一示意圖之俯視圖。字線觸點可形成於記憶體陣列之3D結構之端處(例如，於頂部上)；然而，預期一或多個字線觸點可埋於記憶體陣列之3D結構內。特定而言，圖5至圖8中所展示之記憶體陣列已經簡化以便將論述聚焦在接觸方案上。因此，可不繪示及/或標示特定特徵(例如，鐵電材料、介電材料等)，但該等特徵可以其他方式自各別圖之此一視圖可見。
圖5展示用於其中沿著相同x軸之閘極318係相同字線之部分之一記憶體陣列500之一接觸方案。舉例而言，記憶體陣列500可類似於圖3A之記憶體陣列300而經組態。特定而言，沿著相同x軸之第一群組之閘極318可係字線WL1之部分。在z方向上往回移動，沿著相同x軸平行之第二群組之閘極318可係字線WL2之部分。再在z方向上往回移動，沿著相同x軸平行之第三群組之閘極318可係字線WL3之部分。
一第一字線觸點502沿著記憶體陣列500延伸以使得第一字線觸點502耦合係第一字線WL1之部分之閘極318中之每一者。一第二字線觸點504沿著記憶體陣列500延伸以使得第二字線觸點504耦合係第二字線WL2之部分之閘極318中之每一者。一第三字線觸點506沿著記憶 體陣列500延伸以使得第三字線觸點506耦合係第三字線WL3之部分之閘極318中之每一者等。字線觸點502、504、506中之每一者可係實質上線性的且在x方向上彼此平行延伸。另外，字線觸點502、504、506中之每一者可直接形成於係相同字線之部分之其各別群組之閘極318上方。
如上文所論述，若鄰近閘極318係相同字線之部分，則可在位元線之每一側具有與該側相關聯之一鐵電材料時一起存取形成於相同位元線之每一側上之FeFET。因此，可不獨立地存取具有一共同位元線之鄰近FeFET。
圖6展示用於包含複數個字線之一記憶體陣列600之一接觸方案。舉例而言，記憶體陣列600可類似於圖4A之記憶體陣列400而經組態。沿著相同x軸之閘極318可係不同字線之部分。特定而言，鄰近閘極318可係不同字線之部分。舉例而言，沿著相同x軸之第一群組之閘極318可係字線WL1或者字線WL2之部分。如圖6中所展示，閘極318可在於x方向上移動時在字線WL1與字線WL2之間交替。在z方向上往回移動，沿著相同x軸平行之第二群組之閘極318可係字線WL3或者字線WL4之部分。再在z方向上往回移動，沿著相同x軸平行之第三群組之閘極318可係字線WL5或者字線WL6之部分。
一第一字線觸點602沿著記憶體陣列600延伸以使得第一字線觸點602耦合係第一字線WL1之部分之閘極318中之每一者。一第二字線觸點604沿著記憶體陣列600延伸以使得第二字線觸點604耦合係第二字線WL2之部分之閘極318中之每一者。一第三字線觸點606沿著記憶體陣列600延伸以使得第三字線觸點606耦合係第三字線WL3之部分之閘極318中之每一者。一第四字線觸點608沿著記憶體陣列600延伸以使得第四字線觸點608耦合係第四字線WL4之部分之閘極318中之每一者。一第五字線觸點610沿著記憶體陣列600延伸以使得第五字線觸點 610耦合係第五字線WL5之部分之閘極318中之每一者。一第六字線觸點612沿著記憶體陣列600延伸以使得第六字線觸點612耦合係第六字線WL6之部分之閘極318中之每一者等。字線觸點602、604、606、608、610、612中之每一者可跨越具有一彎曲(例如，弓形)形狀以避免與鄰近閘極318接觸之記憶體陣列600延伸。對於沿著相同x軸之一群組之閘極318，一個字線觸點(例如，字線觸點602、606、610)可在一第一方向上圍繞其鄰近閘極318彎曲，而其他字線觸點(例如，字線觸點604、608、612)可在一第二方向上圍繞其鄰近閘極318彎曲。
如上文所論述，若鄰近閘極318係不同字線之部分，則可獨立地存取形成於相同位元線之每一側上之FeFET，此可在記憶體陣列600中提供進一步密度及/或容量。
圖7展示用於包含複數個字線之一記憶體陣列700之一接觸方案。舉例而言，記憶體陣列700可類似於圖4A之記憶體陣列400而經組態。沿著相同x軸之閘極318可係不同字線之部分。特定而言，鄰近閘極318可係不同字線之部分。舉例而言，沿著相同x軸之第一群組之閘極318可係字線WL1或者字線WL2之部分。如圖7中所展示，閘極318可在於x方向上移動時在字線WL1與字線WL2之間交替。在z方向上往回移動，沿著相同x軸平行之第二群組之閘極318可係字線WL3或者字線WL4之部分。再在z方向上往回移動，沿著相同x軸平行之第三群組之閘極318可係字線WL5或者字線WL6之部分。
一第一字線觸點702沿著記憶體陣列700延伸以使得第一字線觸點702耦合係第一字線WL1之部分之閘極318中之每一者。一第二字線觸點704沿著記憶體陣列700延伸以使得第二字線觸點704耦合係第二字線WL2之部分之閘極318中之每一者。一第三字線觸點706沿著記憶體陣列700延伸以使得第三字線觸點706耦合係第三字線WL3之部分之閘極318中之每一者。一第四字線觸點708沿著記憶體陣列700延伸以 使得第四字線觸點708耦合係第四字線WL4之部分之閘極318中之每一者。一第五字線觸點710沿著記憶體陣列700延伸以使得第五字線觸點710耦合係第五字線WL5之部分之閘極318中之每一者。一第六字線觸點712沿著記憶體陣列700延伸以使得第六字線觸點712耦合係第六字線WL6之部分之閘極318中之每一者等。字線觸點702、704、706、708、710、712中之每一者可實質上係線性的且在x方向上彼此平行延伸。
為避免與沿著相同x軸之一群組之閘極318內之鄰近閘極318接觸，一個字線觸點(例如，字線觸點702、706、710)可在一第一方向上自閘極318偏移，而其他字線觸點(例如，字線觸點704、708、712)可在一第二方向上自閘極318偏移。因此，字線觸點702、704、706、708、710、712中之每一者可在z方向上超出各別閘極318橫向延伸而非直接在閘極318上方對準。具有係至少部分地偏移而非直接在閘極318上方延伸之字線觸點702、704、706、708、710、712可增大記憶體陣列700之間距。然而，間距之增大可係用於增大每單元面積獨立記憶體胞元之數目之一適當折衷。
如上文所論述，若鄰近閘極318係不同字線之部分，則可獨立地存取形成於相同位元線之每一側上之FeFET，此可在記憶體陣列700中提供進一步密度及/或容量。
圖8展示用於包含複數個字線之一記憶體陣列800之一接觸方案。記憶體陣列800可通常類似於圖4A之記憶體陣列400經組態。圖8與圖4A之間的差異在於字線之形成且特定而言在於閘極318之組態。舉例而言，如同圖6及圖7，沿著相同x軸之閘極318可係不同字線之部分。特定而言，鄰近閘極318可係不同字線之部分。舉例而言，沿著相同x軸之第一群組之閘極318可係字線WL1或者字線WL2之部分。閘極318可在於x方向上移動時在字線WL1與字線WL2之間交替。在z方 向上往回移動，沿著相同x軸平行之第二群組之閘極318可係字線WL3或者字線WL4之部分。再在z方向上往回移動，沿著相同x軸平行之第三群組之閘極318可係字線WL5或者字線WL6之部分。
一第一字線觸點802可沿著記憶體陣列800延伸以使得第一字線觸點802耦合係第一字線WL1之部分之閘極318中之每一者。第一字線觸點802可係實質上線性的且可直接形成於閘極318之其各別群組上方(類似於圖5)。然而，如圖8中所展示，在相同x軸上之群組中之閘極318中之至少某些閘極可不與第一字線觸點802耦合。特定而言，鄰近閘極318可不與相同字線觸點802耦合。此等鄰近閘極318可係一不同字線(例如，字線WL2)之部分。
作為一實例，至少一個閘極318可不完全延伸至記憶體陣列800之端(例如，頂部)以使得閘極318不與第一字線觸點802耦合。舉例而言，閘極318可在沿著x方向移動時交替，以使得每隔一個閘極318可不延伸至記憶體陣列800之端。因此，在x方向上每隔一個閘極318將係一不同字線(例如，字線WL2)之部分。當然，亦涵蓋包含在相同x軸上具有兩個以上字線之圖案之其他字線圖案以及不重複之圖案。
仍然參考圖8，係字線WL2之部分之閘極318可與耦合至字線WL2之其他閘極318之一第二字線觸點804耦合。由於記憶體陣列800係一個三閘極×三閘極3D記憶體陣列架構，因此未展示耦合至字線WL2之額外閘極318。此等額外閘極318可在記憶體陣列800係較大之情況下存在。耦合至字線WL2之閘極318之第二字線觸點804可形成於記憶體陣列800之與第一字線觸點802相對之側上。第一字線WL1之閘極318可不與第二字線觸點804耦合。舉例而言，第一字線WL1之閘極318可不完全延伸至記憶體陣列800之端(例如，底部)以使得閘極318不與第二字線觸點804耦合。類似地，第二字線WL2之閘極318可不與第一字線觸點802耦合。
額外字線觸點(未展示)可耦合至記憶體陣列800之額外字線(例如，字線WL3、WL4、WL5、WL6)之閘極318。此等額外字線觸點可在x方向上彼此平行延伸且位於x-y平面中。根據圖8之實施例，用於奇數字線(例如，字線WL3、WL5)之閘極318可延伸至記憶體陣列800之頂部以使得奇數字線(例如，字線WL3、WL5)與沿著記憶體陣列800之頂部延伸之字線觸點(未展示)耦合。用於偶數字線(例如，字線WL4、WL6)之閘極318可不完全延伸至記憶體陣列800之頂部以使得偶數字線(例如，字線WL4、WL6)可不與沿著記憶體陣列800之頂部延伸之字線觸點(未展示)耦合。類似地，用於偶數字線(例如，字線WL4、WL6)之閘極318可延伸至記憶體陣列800之底部以使得偶數字線(例如，字線WL4、WL6)與沿著記憶體陣列800之底部延伸之字線觸點(未展示)耦合。用於奇數字線(例如，字線WL3、WL5)之閘極318可不完全延伸至記憶體陣列800之底部以使得奇數字線(例如，字線WL3、WL5)可不與沿著記憶體陣列800之底部延伸之字線觸點(未展示)耦合。
如上文所論述，若鄰近閘極318係不同字線之部分，則可獨立地存取形成於相同位元線之每一側上之FeFET，此可在記憶體陣列800中提供進一步密度及/或容量。
在某些實施例中，一裝置可包括一FeFET記憶體陣列，該FeFET記憶體陣列具有在複數個存取線之交叉點處耦合之複數個FeFET。FeFET記憶體陣列可經組態以針對一電流路徑具有一實質上均勻串聯電阻，而不管選擇複數個FeFET中之哪一個FeFET。
圖9係一記憶體陣列900之一部分之一透視圖。特定而言，記憶體陣列900之部分可包含耦合至一鐵電材料320及複數個閘極318之一單個FET結構311。記憶體陣列900之部分可係一3D記憶體陣列架構之部分，諸如上文關於圖3A至圖8所闡述之彼等。因此，記憶體陣列 900可包含在所需要之各種方向上堆疊以形成3D架構之額外FET結構311。對於圖9中所展示之記憶體陣列900之部分，形成三個FeFET(藉由耦合至具有鐵電材料320之FET結構311之三個閘極318)；然而，記憶體陣列900可包含額外元件以使得任何數目之FeFET可用作記憶體胞元。
在操作中，電壓之一適當組合可施加至用於閘極318、源極區域(源極線)314及汲極區域(位元線)312之觸點(未展示)以便存取(例如，感測)記憶體胞元以判定記憶體胞元之一狀態。電流902可流動穿過位元線312且至在接收一適當電壓901之閘極318之位置處之源極線314。來自源極線314之電流902可經感測以判定在閘極318之位置處鐵電材料320之極性。如上文所論述，位元線312可耦合至一位元線觸點(未展示)且源極線314可耦合至一源極線觸點(未展示)。位元線觸點及源極線觸點可在記憶體陣列900之相對端上耦合至各別位元線312及源極線314。舉例而言，位元線312可在記憶體陣列900之一第一端950處耦合至位元線觸點(其中箭頭表示電流902開始)。源極線314可在記憶體陣列900之一第二端952處耦合至源極線觸點(其中箭頭表示電流902結束)。
在源極線觸點及位元線觸點係在記憶體陣列900之相對端上耦合之情況下，電流902之總路徑可係大致相同距離，而不管存取哪個字線。舉例而言，若啟動字線WL1、WL2、WL3中之任一者，則電流902之路徑可係大致相同距離。因此，電流902之串聯電阻係大致相同的，而不管啟動哪個記憶體胞元。
在一讀取操作期間，當感測所選擇記憶體胞元之臨限電壓時，針對一給定狀態(例如，0或1)感測實質上相同臨限值，而不管記憶體胞元在記憶體陣列900中位於何處。與圖1相比，習用二維記憶體陣列可在記憶體陣列之相同端上具有位元線及源極線觸點。因此，串聯電 阻可並非均勻的，以用於存取記憶體陣列之每一記憶體胞元，且一所選胞元之臨限電壓將取決於記憶體陣列中之位置係不同的。因此，與習用二維記憶體陣列相比，在陣列之相對側上包含觸點之本發明之實施例可在讀取操作期間於感測臨限電壓方面係變化小的。
圖10係根據本發明之一實施例之一記憶體陣列1000之一部分之一示意性電路圖。記憶體陣列1000可包含經組態為位於字線(WL)與位元線(BL)之交叉點處之FeFET之記憶體胞元。記憶體陣列1000之實體結構可具有一3D記憶體陣列架構，如上文所論述。
如圖10中所展示，在對記憶體陣列1000之一記憶體胞元1010之一存取期間，一電流1002可自記憶體陣列1000之一端流動至記憶體陣列1000之另一端。因此，用於位元線(BL1-BL6)及源極線(SL1-SL6)之觸點可經耦合至記憶體陣列1000之相對端。因此，電流1002之路徑可具有一均勻串聯電阻，而不管存取哪個記憶體胞元。
本文中所闡述之三維記憶體陣列可包含於一裝置內。該裝置可包含：一第一垂直FeFET堆疊，其包含由一第一鐵電材料與一第一垂直FeFET堆疊分離之第一複數個閘極；及一第二垂直FeFET堆疊，其包含由一第二鐵電材料與一第二垂直FeFET堆疊分離之第二複數個閘極，其中該第一垂直FeFET堆疊及該第二FeFET堆疊水平地堆疊且由一介電材料分離。
該裝置可進一步包括包含三維記憶體陣列之一記憶體器件。該裝置可進一步包括包含記憶體器件之一電系統。該裝置可進一步包括以可操作方式耦合至記憶體器件且經組態以施加一或多個電壓以對第一垂直FeFET堆疊及第二垂直FeFET堆疊之記憶體胞元執行操作之一控制電路。該裝置可進一步包括以可操作方式耦合至控制電路之一輸入器件及一輸出器件。
圖11係根據本發明之另一實施例之一記憶體陣列1100之一部分之 一示意圖之一透視圖。記憶體陣列1100可組態為一3D-NAND類型組態，其中記憶體胞元之複數個垂直串11041、11042、11043形成於一基板1102上。每一垂直串11041、11042、11043可在一第一端上耦合至一上部選擇閘極1106(例如，汲極選擇閘極)且在一第二端上耦合至一下部選擇閘極1108(例如，源極選擇閘極)。記憶體陣列1100可包含與上部選擇閘極1106與下部選擇閘極1108之間的垂直串11041、11042、11043耦合之複數個記憶體胞元閘極1107。因此，垂直串11041、11042、11043可垂直地且正交於上部選擇閘極1106、記憶體胞元閘極1107及下部選擇閘極1108而延伸。上部選擇閘極1106、記憶體胞元閘極1107及下部選擇閘極1108可藉由諸如一介電材料(例如，氧化物)之一絕緣材料1101分離。
每一垂直串11041、11042、11043可包含一垂直通道1116，該垂直通道通過上部選擇閘極1106、下部選擇閘極1108及其間之記憶體胞元閘極1107且與該等閘極耦合。垂直通道1116可由多晶矽形成。垂直通道1116可由一鐵電材料1120環繞。因此，個別FeFET記憶體胞元可形成於垂直通道1116及記憶體胞元閘極1107之相交點處。記憶體胞元閘極1107可耦合至不同字線WL1、WL2、WL3以選擇記憶體陣列1100之一特定列。垂直通道1116可透過一N擴散區域耦合至一位元線BL1、BL2、BL3以選擇記憶體陣列1100之一特定行。基板1102可耦合至一源極線。在操作中，當存取一記憶體胞元時，在所選擇相交點處之鐵電材料可展現解釋為如上文所闡述之記憶體胞元之狀態之一極化。
圖11之記憶體陣列1100係一簡化示意圖，且應認識到，額外元件可與其耦合以促進其操作。舉例而言，存取線(例如，字線、位元線、選擇線)及其他觸點元件可與用於將電壓施加至記憶體陣列1100之各種元件以對其執行操作(例如，讀取、寫入、抹除等)之記憶體陣列1100耦合。舉例而言，選擇線可與選擇閘極1106、1108耦合。字線 可與記憶體胞元閘極1107耦合，且位元線可與垂直串11041、11042、11043耦合。記憶體陣列1100亦可包含與選擇閘極1106、1108、記憶體胞元閘極1107及垂直串11041、11042、11043耦合之一控制單元(未展示)。此一控制單元可包含串驅動器電路、通過閘極、用於選擇閘極之電路、用於選擇導電線(例如，位元線、字線)之電路、用於放大信號之電路及用於感測信號之電路中之至少一者。
儘管記憶體陣列1100僅在一單個x-y平面中展示FeFET記憶體胞元，但可為圖解說明之方便起見而展示記憶體陣列1100之此一2D部分。記憶體陣列1100可係一3D記憶體陣列1100。舉例而言，選擇閘極1106、1108、記憶體胞元閘極1107、基板1102及絕緣材料1101中之每一者可延伸至z方向上以使得額外垂直串可沿著z方向形成於額外位置處以使得形成一3D結構(例如，立方體、立方形)。換言之，選擇閘極1106、1108及記憶體胞元閘極1107可組態為係實質上平坦之導電板，以使得一垂直串陣列可通過穿過導電板形成之開口(例如，孔)以與該等導電板耦合。
圖12係包含一垂直記憶體胞元之一電系統1200之一簡化方塊圖。電系統1200可包含一記憶體陣列1210、一控制電路1220、以可操作方式耦合以透過控制電路1220彼此連通之一輸入器件1230與一輸出器件1240。記憶體陣列1210可包含組態為FeFET且配置為一3D架構之複數個記憶體胞元。一般而言，記憶體陣列1210可包含本文中所闡述之記憶體陣列之特徵之任一組合及其等效物。記憶體陣列1210可包含於一記憶體器件、一半導體晶圓或其他類似裝置內。
控制電路1220可經組態以控制記憶體陣列1210。控制電路1220可包含來自由一處理器、一硬碟機及一光碟機(未展示)組成之群組之一或多個器件。控制電路1220可以可操作方式耦合至位元線312(圖9)、源極線314(圖9)及閘極318(圖9)以便對記憶體陣列1210執行所期 望操作(例如，讀取、寫入、抹除)。
控制電路1220亦可以可操作方式耦合至輸入器件1230及輸出器件1240。以非限制性實例之方式，輸入器件1230可包含一鍵盤、一按鈕陣列、一滑鼠器件、一觸控螢幕輸入、其他類似器件中之任一者及其組合。控制電路1220可經組態以接收及執行命令且自輸入器件1230接收資訊。
輸出器件1240可以非限制性實例之方式包含一液晶顯示器(LCD)器件、一發光二極體(LED)陣列、一陰極射線管(CRT)顯示器、一聲音產生器件、一電信號輸出埠、其他類似器件中之任一者及其組合。控制電路1220可經組態以致使輸出器件1240將資訊傳遞至一使用者(未展示)或另一器件(未展示)。
額外非限制性實施例包含：
實施例1。一種裝置，其包括：複數個場效電晶體(FET)結構，其水平地及垂直地堆疊成一個三維記憶體陣列架構；複數個閘極，其在該複數個FET結構之間垂直地延伸且水平地隔開；及一鐵電材料，其分離該複數個FET結構與該複數個閘極，其中個別鐵電FET(FeFET)形成於該複數個FET結構、該複數個閘極及該鐵電材料之相交點處。
實施例2。實施例1之裝置，其中該複數個FET結構中之每一FET結構包含堆疊成一垂直配置之一汲極區域、一本體區域及一源極區域。
實施例3。實施例1或實施例2之裝置，其進一步包括與個別FeFET耦合之複數個存取線。
實施例4。實施例3之裝置，其中該複數個存取線包含：複數個字線，其耦合至該複數個閘極；及複數個位元線，其耦合至該複數個FET結構之該等汲極區域。
實施例5。實施例4之裝置，其中該複數個字線根據一交替觸點 方案耦合至該複數個閘極。
實施例6。實施例2至實施例5中之任一者之裝置，其中每一FET結構進一步包括：一汲極觸點，其耦合至該汲極區域；及一源極觸點，其耦合至該源極區域，其中該汲極觸點及該源極觸點在該三維記憶體陣列架構之相對端上耦合。
實施例7。實施例6之裝置，其中該源極觸點進一步耦合至對應FET結構之本體區域。
實施例8。實施例1至實施例7中之每一者之裝置，其中該複數個閘極中之每一閘極具有安置於該閘極之至少一側上之鐵電材料。
實施例9。實施例1至實施例8中任一者之裝置，其中該複數個閘極中之至少某些閘極具有安置於閘極之至少兩個側上之鐵電材料。
實施例10。實施例1至實施例9中任一者之裝置，其中該複數個FET結構包含：一第一垂直鐵電場效電晶體(FeFET)堆疊，其包含藉由一第一鐵電材料與一第一FET結構分離之第一複數個閘極；及一第二垂直FeFET堆疊，其包含藉由一第二鐵電材料與一第二FET結構分離之第二複數個閘極，其中該第一垂直FeFET堆疊及該第二FeFET堆疊水平地堆疊且藉由一介電材料分離。
實施例11。實施例10之裝置，其中該介電材料包含經組態以使得該第二垂直FeFET堆疊在該第二垂直FeFET堆疊之該第二FET結構之兩側上具有記憶體胞元之一第三鐵電材料。
實施例12。實施例11之裝置，其中沿著相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係相同字線之部分。
實施例13。實施例12之裝置，其中該複數個FET結構進一步包括跨越該第一垂直FeFET堆疊及該第二FeFET堆疊線性地延伸之複數個字線平行觸點，其中一單個字線觸點耦合沿著該相同水平軸之來自該 第一複數個閘極及該第二複數個閘極之鄰近閘極。
實施例14。實施例11之裝置，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係不同字線之部分。
實施例15。實施例14之裝置，其進一步包括包含額外複數個閘極之複數個額外垂直FeFET堆疊，該等額外垂直FeFET堆疊與該第一垂直FeFET堆疊及該第二垂直FeFET堆疊水平地堆疊。
實施例16。實施例15之裝置，其進一步包括沿著該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊延伸之複數個相互平行字線觸點，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極耦合至該等相互平行字線觸點中之不同者。
實施例17。實施例16之裝置，其中：該等鄰近閘極中之一者延伸至該第一垂直FeFET堆疊之一第一端，且與該等相互字線觸點中之一第一者耦合；且該等鄰近閘極中之另一者延伸至該第二垂直FeFET堆疊之一第二端，且與該等相互字線觸點中之一第二者耦合。
實施例18。實施例16之裝置，其中該複數個字線觸點自該第一複數個閘極及該第二複數個閘極偏移，且進一步跨越該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊線性地延伸。
實施例19。一種裝置，其包括：一第一垂直鐵電場效電晶體(FeFET)堆疊，其包含藉由一第一鐵電材料與一第一FET結構分離之第一複數個閘極；及一第二垂直FeFET堆疊，其包含藉由一第二鐵電材料與一第二FET結構分離之第二複數個閘極，其中該第一垂直FeFET堆疊及該第二FeFET堆疊水平地堆疊且藉由一介電材料分離。
實施例20。實施例19之裝置，其中該介電材料包含經組態以使得該第二垂直FeFET堆疊在該第二垂直FeFET堆疊之該第二FET結構 之兩側上具有記憶體胞元之一第三鐵電材料。
實施例21。實施例20之裝置，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係相同字線之部分。
實施例22。實施例21之裝置，其進一步包括跨越該第一垂直FeFET堆疊及該第二FeFET堆疊線性地延伸之複數個字線平行觸點，其中一單個字線觸點耦合沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極。
實施例23。實施例20之裝置，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係不同字線之部分。
實施例24。實施例23之裝置，其進一步包括包含額外複數個閘極之複數個額外垂直FeFET堆疊，該等額外垂直FeFET堆疊與該第一垂直FeFET堆疊及該第二垂直FeFET堆疊水平地堆疊。
實施例25。實施例24之裝置，其進一步包括沿著該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊延伸之複數個相互平行字線觸點，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極耦合至該等相互平行字線觸點中之不同者。
實施例26。實施例25之裝置，其中：該等鄰近閘極中之一者延伸至該第一垂直FeFET堆疊之一第一端，且與該等相互字線觸點中之一第一者耦合；且該等鄰近閘極中之另一者延伸至該第二垂直FeFET堆疊之一第二端，且與該等相互字線觸點中之一第二者耦合。
實施例27。實施例25之裝置，其中該複數個字線觸點自該第一複數個閘極及該第二複數個閘極偏移，且進一步跨越該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊線性地延伸。
實施例28。實施例25之裝置，其中該複數個字線觸點各自具有 圍繞該等鄰近閘極中之一者延伸之一弓形形狀。
實施例29。實施例19至實施例28中之任一者之裝置，其中該第一垂直FeFET堆疊及該第二垂直FeFET堆疊包括該裝置之一個三維記憶體陣列之一部分。
實施例30。實施例29之裝置，其中該三維記憶體陣列包括該裝置之一記憶體器件之至少一部分。
實施例31。實施例30之裝置，其中該記憶體器件包括該裝置之至少一部分。
實施例32。實施例31之裝置，其進一步包括以可操作方式耦合至該記憶體器件且經組態以施加一或多個電壓以對該第一垂直FeFET堆疊及該第二垂直FeFET堆疊之記憶體胞元執行操作之一控制電路。
實施例33。實施例32之裝置，其進一步包括以可操作方式耦合至該控制電路之一輸入器件及一輸出器件。
實施例34。一種裝置，其包括：一鐵電場效電晶體(FeFET)記憶體陣列，其具有在複數個存取線之交叉點處耦合之複數個FeFET，其中該FeFET記憶體陣列經組態以針對用於該複數個FeFET中之每一FeFET之一電流路徑具有一實質上均勻串聯電阻。
實施例35。實施例34之裝置，其進一步包括：複數個位元線觸點，其耦合至該複數個FeFET之位元線；複數個源極線觸點，其耦合至該複數個FeFET之源極線；及複數個字線觸點，其耦合至該複數個FeFET之字線，其中該等位元線觸點及該等源極線觸點在該FeFET記憶體陣列之相對端上耦合。
實施例36。一種裝置，其包括：一個三維記憶體陣列，其具有形成於與複數個位元線及複數個字線耦合之鐵電材料之相交點處之複數個鐵電場效電晶體(FeFET)記憶體胞元。
實施例37。實施例36之裝置，其中該複數個位元線中之每一位 元線耦合至具有與鐵電材料耦合之至少兩個側之一汲極區域以使得每一汲極區域由鄰近閘極共用以形成該複數個FeFET記憶體胞元。
實施例38。實施例37之裝置，其中該等鄰近閘極及字線經組態以獨立地存取與相同位元線相關聯之該複數個FeFET。
實施例39。實施例38之裝置，其中該複數個FeFET記憶體胞元沿著該三維記憶體陣列之該等垂直串形成，其中耦合於記憶體胞元閘極之垂直串與該複數個字線耦合。
實施例40。實施例39之裝置，其中該等垂直串各自包含由該鐵電材料環繞之一垂直通道。
實施例41。一種操作一個三維鐵電場效電晶體(FeFET)記憶體陣列之方法，該方法包括：將電壓之一組合施加至複數個字線及數位線以用於一個三維FeFET記憶體陣列之複數個FeFET記憶體胞元之一所期望操作，至少一個數位線具有可由鄰近閘極存取之複數個FeFET記憶體胞元。
實施例42。實施例41之方法，其中施加電壓之一組合包括採用來自由一V/3選擇方案及一V/2選擇方案組成之群組之一選擇方案。
儘管已結合圖闡述特定說明性實施例，但熟習此項技術者將認識並瞭解由本發明囊括之實施例不限於本文中明確所展示及所闡述之彼等實施例。而是，可在不背離由本發明囊括之實施例(諸如後文中所主張之彼等)之範疇之情況下做出對本文中所闡述之實施例之諸多添加、刪除及修改(包含合法等效物)。另外，來自一項所揭示之實施例之特徵可與另一所揭示之實施例之特徵組合在一起，而仍囊括於如由發明者涵蓋之本發明之範疇內。
300‧‧‧記憶體陣列
301‧‧‧疊/第一疊
302‧‧‧疊
305‧‧‧垂直鐵電場效電晶體堆疊/第一垂直鐵電場效電晶體堆疊/鐵電場效電晶體堆疊
306‧‧‧鐵電場效電晶體堆疊/第二垂直鐵電場效電晶體堆疊/垂直鐵電場效電晶體堆疊
307‧‧‧鐵電場效電晶體堆疊/第三垂直鐵電場效電晶體堆疊/垂直鐵電場效電晶體堆疊
310A1‧‧‧第一鐵電場效電晶體/鐵電場效電晶體
310A2‧‧‧第二鐵電場效電晶體/鐵電場效電晶體
310B1‧‧‧鐵電場效電晶體
310B2‧‧‧鐵電場效電晶體
310C1‧‧‧鐵電場效電晶體
310C2‧‧‧鐵電場效電晶體
310D1‧‧‧鐵電場效電晶體
310D2‧‧‧鐵電場效電晶體
311‧‧‧場效電晶體結構/相同場效電晶體堆疊
312‧‧‧汲極區域/位元線
314‧‧‧源極區域/源極線
316‧‧‧本體區域
318‧‧‧閘極/離散閘極
320A‧‧‧鐵電材料
320B‧‧‧鐵電材料/第二鐵電材料
320C‧‧‧鐵電材料/第三鐵電材料
320D‧‧‧鐵電材料
320E‧‧‧鐵電材料
320F‧‧‧鐵電材料
324‧‧‧介電材料
326‧‧‧介電材料
BL1-BL6‧‧‧位元線
WL1‧‧‧字線/第一字線
WL2‧‧‧字線/第二字線
WL3‧‧‧字線/第三字線
WL4‧‧‧字線/第四字線
WL5‧‧‧字線/第五字線
WL6‧‧‧字線/第六字線
x‧‧‧x軸/方向
y‧‧‧y軸/方向
z‧‧‧z軸/方向

Claims (20)

  1. 一種具有一鐵電場效電晶體記憶體陣列之裝置，其包括：複數個場效電晶體(FET)結構，其經水平地及垂直地堆疊成一個三維記憶體陣列架構；複數個閘極，其在該複數個FET結構之間垂直地延伸且經水平地隔開；及一鐵電材料，其分離該複數個FET結構與該複數個閘極，其中：個別鐵電FET(FeFET)位於該複數個FET結構、該複數個閘極及該鐵電材料之相交點處；及該鐵電材料由一相同垂直FeFET堆疊之FeFET所共用。
  2. 如請求項1之裝置，進一步包括與個別FeFET耦合之複數個存取線，其中該複數個FET結構中之每一FET結構包含經堆疊成一垂直配置之一汲極區域、一本體區域及一源極區域，且其中該複數個存取線包含：複數個字線，其經耦合至該複數個閘極；及複數個位元線，其經耦合至該複數個FET結構之該等汲極區域。
  3. 如請求項2之裝置，其中該複數個字線根據一交替觸點方案耦合至該複數個閘極。
  4. 如請求項2之裝置，其中每一FET結構進一步包括：一汲極觸點，其經耦合至該汲極區域；及一源極觸點，其經耦合至該源極區域，其中該汲極觸點及該源極觸點係耦合於該三維記憶體陣列架構之相對端上。
  5. 如請求項1至4中任一項之裝置，其中該複數個FET結構包含： 一第一垂直鐵電場效電晶體(FeFET)堆疊，其包含由一第一鐵電材料與一第一FET結構分離之第一複數個閘極；及一第二垂直FeFET堆疊，其包含由一第二鐵電材料與一第二FET結構分離之第二複數個閘極，其中該第一垂直FeFET堆疊及該第二FeFET堆疊係水平地堆疊且由一介電材料分離。
  6. 如請求項5之裝置，其中該介電材料包含經組態使得該第二垂直FeFET堆疊在該第二垂直FeFET堆疊之該第二FET結構之兩側上具有記憶體胞元之一第三鐵電材料。
  7. 如請求項6之裝置，其中沿著相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係相同字線之部分。
  8. 如請求項7之裝置，其中該複數個FET結構進一步包括跨越該第一垂直FeFET堆疊及該第二FeFET堆疊線性地延伸之複數個字線平行觸點，其中一單個字線觸點耦合沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之該等鄰近閘極。
  9. 如請求項6之裝置，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極係不同字線之部分。
  10. 如請求項9之裝置，進一步包括包含額外複數個閘極之複數個額外垂直FeFET堆疊，該等額外垂直FeFET堆疊係與該第一垂直FeFET堆疊及該第二垂直FeFET堆疊水平地堆疊。
  11. 如請求項10之裝置，進一步包括沿著該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊延伸之複數個相互平行字線觸點，其中沿著該相同水平軸之來自該第一複數個閘極及該第二複數個閘極之鄰近閘極耦合至該等相互平行字線觸點中之不同者。
  12. 如請求項11之裝置，其中：該等鄰近閘極中之一者延伸至該第一垂直FeFET堆疊之一第一 端，且與該等相互平行字線觸點中之一第一者耦合；及該等鄰近閘極中之另一者延伸至該第二垂直FeFET堆疊之一第二端，且與該等相互平行字線觸點中之一第二者耦合。
  13. 如請求項11之裝置，其中該複數個字線觸點自該第一複數個閘極及該第二複數個閘極偏移，且進一步跨越該第一垂直FeFET堆疊、該第二垂直FeFET堆疊及該複數個額外垂直FeFET堆疊線性地延伸。
  14. 一種具有一鐵電場效電晶體記憶體陣列之裝置，其包括：一鐵電場效電晶體(FeFET)記憶體陣列，其具有在複數個存取線之交叉點處耦合之複數個FeFET，該複數個存取線共用形成該複數個FeFET之一鐵電材料，其中該FeFET記憶體陣列經組態以針對用於該複數個FeFET中之每一FeFET之一電流路徑具有一實質上均勻串聯電阻。
  15. 如請求項14之裝置，進一步包括：複數個位元線觸點，其經耦合至該複數個FeFET之位元線；複數個源極線觸點，其經耦合至該複數個FeFET之源極線；及複數個字線觸點，其經耦合至該複數個FeFET之字線，其中該等位元線觸點及該等源極線觸點係耦合於該FeFET記憶體陣列之相對端上。
  16. 如請求項14之裝置，其中該FeFET記憶體陣列包括一個三維記憶體陣列，該三維記憶體陣列具有形成於與複數個位元線及複數個字線耦合之鐵電材料之該等交叉點處之複數個鐵電場效電晶體(FeFET)記憶體胞元。
  17. 如請求項16之裝置，其中該複數個位元線中之每一位元線經耦合至具有與鐵電材料耦合之至少兩個側之一汲極區域，使得每一汲極區域由鄰近閘極共用以形成該複數個FeFET記憶體胞元。
  18. 如請求項17之裝置，其中該等鄰近閘極及字線經組態以獨立地存取與相同位元線相關聯之該複數個FeFET。
  19. 一種操作一個三維鐵電場效電晶體(FeFET)記憶體陣列之方法，該方法包括：將電壓之一組合施加至複數個字線及數位線，用於一個三維FeFET記憶體陣列之複數個FeFET記憶體胞元之一所期望操作，至少一個數位線具有可透過一共用鐵電材料由鄰近閘極存取之複數個FeFET記憶體胞元。
  20. 如請求項19之方法，其中施加電壓之一組合包括採用來自由一V/3選擇方案及一V/2選擇方案組成之群組之一選擇方案。
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