CN117769243A - 半导体结构及其制备方法 - Google Patents
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Abstract
一种半导体结构的制备方法包括：形成第一基底，所述第一基底包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区，字线设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；在所述第一基底上形成电荷存储结构，所述电荷存储结构与所述有源区的第一端电连接；形成第二基底，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸；以所述第一基底背离所述电荷存储结构的第一表面及所述第二基底具有所述位线结构的第二表面作为连接面，将所述第一基底与所述第二基底连接，其中，所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
Description
技术领域
本公开涉及集成电路领域，尤其涉及一种半导体结构及其制备方法。
背景技术
一些计算机等电子设备中常用的半导体装置，例如，动态随机存储器(DynamicRandom Access Memory，DRAM)，由多个存储单元构成，每个存储单元通常包括晶体管和电容器。所述晶体管的栅电极与字线电连接、源电极与位线电连接、漏电极与电容器电连接，字线上的字线电压能够控制晶体管的开启和关闭，从而通过位线能够读取存储在电容器中的数据信息，或者将数据信息写入到电容器中。
目前，该些半导体装置的主流结构是位线(Bit line)和电容(Capacitor)都在字线(Word line)的同一侧，在制备DRAM时先形成字线，再形成位线，最后形成电容。在该种DRAM结构中，由于位线和电容位于字线的同一侧，使得字线一侧的空间比较拥挤，不利于位线及电容的制作，增大了制备的工艺难度。
因此，如何降低制备的工艺难度，是当前亟待解决的技术问题。
发明内容
本公开所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够降低制备的工艺难度。
为了解决上述问题，本公开提供了一种半导体结构的制备方法，其包括：形成第一基底，所述第一基底包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区，字线设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；在所述第一基底上形成电荷存储结构，所述电荷存储结构与所述有源区的第一端电连接；形成第二基底，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸；以所述第一基底背离所述电荷存储结构的第一表面及所述第二基底具有所述位线结构的第二表面作为连接面，将所述第一基底与所述第二基底连接，其中，所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
在一实施例中，采用键合工艺将所述第一基底与所述第二基底连接。
在一实施例中，将所述第一基底与所述第二基底连接的步骤之前还包括：减薄所述第一基底，暴露出所述有源区的第二端。
在一实施例中，在执行键合工艺之前还包括如下步骤：对所述第一基底的第一表面及所述第二基底的第二表面进行等离子体处理。
在一实施例中，采用键合工艺将所述第一基底与所述第二基底连接的步骤包括：对所述第一基底的第一表面及所述第二基底的第二表面进行亲水处理；将所述第一基底的第一表面及所述第二基底的第二表面贴合；进行退火处理。
在一实施例中，采用键合工艺将所述第一基底与所述第二基底连接包括如下步骤：在所述第一基底的所述第一表面形成第一接触结构，所述第一接触结构与所述有源区的第二端电连接；在所述第二基底的所述第二表面形成第二接触结构，所述第二接触结构与所述位线电连接；以所述第一接触结构及所述第二接触结构作为键合结构进行键合。
在一实施例中，在所述第一基底的所述第一表面形成第一接触结构的步骤包括：在所述第一基底的所述第一表面形成第一接触层，所述第一接触层包括第一填充层及设置在所述第一填充层内的所述第一接触结构；在所述第二基底的所述第二表面形成第二接触结构的步骤包括：在所述第二基底的所述第二表面形成第二接触层，所述第二接触层包括第二填充层及设置在所述第二填充层内的所述第二接触结构；以所述第一接触结构及所述第二接触结构作为键合结构进行键合的步骤包括：以所述第一接触层及所述第二接触层作为键合层进行键合，所述第一填充层与所述第二填充层键合，所述第一接触结构与所述第二接触结构键合。
在一实施例中，形成所述电荷存储结构的步骤之后包括：形成第一层间介质层，所述第一层间介质层覆盖所述电荷存储结构表面及所述第一基底的表面；在将所述第一基底与所述第二基底连接的步骤之后包括：自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构，所述字线引出结构贯穿所述第一层间介质层并与所述字线电连接、所述位线引出结构贯穿所述第一层间介质层及所述第一基底并与所述位线电连接，所述电荷存储引出结构贯穿所述第一层间介质层并与所述电荷存储结构电连接。
在一实施例中，所述半导体结构包括核心区及外围区，所述字线、所述位线及所述电荷存储结构位于所述核心区，在形成所述第一基底的步骤中，在所述外围区还形成字线连接结构，所述字线连接结构与所述字线电连接；在形成所述第二基底的步骤中，在所述外围区还形成位线连接结构，所述位线连接结构与所述位线电连接；自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构的步骤中，所述字线引出结构形成在所述外围区，并与所述字线连接结构电连接，所述位线引出结构形成在所述外围区，并与所述位线连接结构电连接，所述电荷存储引出结构形成在所述核心区。
在一实施例中，形成第一层间介质层的步骤之后还包括：提供第三基底；以所述第一层间介质层的表面作为连接面，将所述第三基底与所述第一基底连接；自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构的步骤之前还包括：去除所述第三基底。
在一实施例中，在所述第一基底内形成字线的步骤包括：在所述第一基底内形成多条间隔设置的字线沟槽；在所述字线沟槽内填充字线材料；去除部分所述字线材料，至少保留位于所述有源区相对两侧的所述字线材料，形成所述字线；在相邻设置的两条所述字线之间形成第一隔离层。
在一实施例中，在所述第一基底上形成电荷存储结构的步骤之前包括：在所述第一基底上形成电容连接结构，所述电容连接结构与所述有源区的第一端电连接。
在一实施例中，在所述第一基底上形成电荷存储结构的步骤包括：形成层间支撑层；形成电容孔，所述电容孔贯穿所述层间支撑层至所述电容连接结构；在所述电容孔内形成下电极，所述下电极与所述电容连接结构连接，且所述下电极侧壁与所述电容孔侧壁具有间隔；于所述下电极侧壁及所述电容孔侧壁形成电容介电层；形成上电极，所述上电极覆盖所述电容介电层表面。
在一实施例中，形成第二基底的步骤包括：在所述第二衬底内形成位线沟槽；在所述位线沟槽内形成覆盖所述位线沟槽内壁的第二隔离层；在所述位线沟槽内形成位线，所述第二隔离层设置在所述位线与所述第二衬底之间。
本公开实施例还提供一种半导体结构，其包括：第一基底，包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区；字线，设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；电荷存储结构，设置在所述第一基底上，且与所述有源区的第一端电连接；第二基底，设置在所述第一基底背离所述电荷存储结构的一面，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸，且所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
在一实施例中，所述第一基底具有第一表面，所述第一表面具有第一接触结构，所述第一接触结构与所述有源区的第二端电连接；所述第二基底具有与所述第一表面相对的第二表面，所述第二表面具有第二接触结构，所述第二接触结构与所述位线以及所述第一接触结构电连接。
在一实施例中，还包括设置在所述第一表面的第一填充层及设置在所述第二表面的第二填充层，所述第一接触结构设置在所述第一填充层内，所述第二接触结构设置在所述第二填充层内，且所述第一填充层与所述第二填充层连接。
在一实施例中，还包括：字线连接结构，设置在所述第一基底内，且与所述字线电连接；位线连接结构，设置在所述第二基底内，且与所述位线电连接；第一层间介质层，覆盖所述第一基底及所述电荷存储结构；字线引出结构，贯穿所述第一层间介质层，与所述字线连接结构电连接；位线引出结构，贯穿所述第一层间介质层及所述第一基底，与所述位线连接结构电连接。
在一实施例中，还包括核心区及外围区，所述字线及所述位线设置在所述核心区，所述字线连接结构及所述位线连接结构设置在所述外围区。
在一实施例中，还包括电荷存储引出结构，贯穿所述第一层间介质层，且与所述电荷存储结构电连接。
本公开实施例提供的制备方法能够在第一基底形成字线与电荷存储结构，在第二基底形成位线，再将第一基底与第二基底连接，从而形成位线与电荷存储结构位于字线两侧的半导体结构，一方面避免了字线一侧过于拥挤的情况，降低了字线同一侧的器件密度，降低了制备的工艺难度，另一方面能够单独制备位线，从而避免在同一基底上形成字线、位线及电荷存储结构而造成的器件结构被破坏等不良影响，提高了半导体结构的可靠性及稳定性。并且，本公开实施例提供的制备方法在第一基底上形成电荷存储结构后再将第一基底与第二基底连接，避免形成电荷存储结构的工艺对第一基底与第二基底的连接处产生影响，提高了半导体结构的稳定性及可靠性。
附图说明
图1是本公开实施例提供的半导体结构的制备方法的步骤示意图
图2～图19是本公开实施例提供的制备方法的主要步骤形成的半导体结构示意图。
具体实施方式
下面结合附图对本公开实施例做详细的说明。在详述本公开实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。本公开实施例中所述的半导体结构可以是但不限于DRAM。
图1是本公开实施例提供的半导体结构的制备方法的步骤示意图，请参阅图1，所述制备方法包括：步骤S10，形成第一基底，所述第一基底包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区，字线设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；步骤S11，在所述第一基底上形成电荷存储结构，所述电荷存储结构与所述有源区的第一端电连接；步骤S12，形成第二基底，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸；步骤S13，以所述第一基底背离所述电荷存储结构的第一表面及所述第二基底具有所述位线结构的第二表面作为连接面，将所述第一基底与所述第二基底连接，其中，所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
下面结合图1～图18对本公开实施例提供的半导体器件的形成方法进行详细说明，其中，图2～图19是本公开实施例提供的制备方法的主要步骤形成的半导体结构示意图。所述半导体结构包括核心区CORE(Core)及外围区PERI(Periphery)。第一方向D1及第二方向D2为平行于第一衬底201顶面的方向，且两者相交，第三方向D3为垂直于第一衬底201顶面的方向。在本公开实施例中，以第一方向D1为笛卡尔坐标系中的Y轴方向，第二方向D2为笛卡尔坐标系中的X轴方向及第三方向D3为笛卡尔坐标系中的Z轴方向为例对附图进行说明。
请一并参阅图1及图7，在图7中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；步骤S10，形成第一基底200，所述第一基底200包括第一衬底201及设置在所述第一衬底201内的沿第一方向D1及第二方向D2阵列排布的有源区220，字线210设置在所述第一基底200内，所述字线210沿所述第二方向D2延伸且至少覆盖所述有源区220的相对两侧。
在本实施例中，所述字线210覆盖所述有源区220的相对两侧，在另一些实施例中，所述字线环绕所述有源区220一周，即形成环栅结构。在该步骤中，在所述核心区CORE形成所述字线210，在所述外围区PERI，形成所述字线连接结构213，所述字线连接结构213与所述字线210连接，用于将所述字线210连接至其他导电结构。
作为示例，本公开实施例提供一种形成所述第一基底200的方法。具体包括如下步骤：
请参阅图2，在图2中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；提供第一衬底201，在所述第一衬底201内形成多个间隔设置的隔离结构202，所述隔离结构202沿第一方向D1延伸。
所述第一衬底201可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等；所述第一衬底201还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第一衬底201还可以为叠层结构，例如硅/锗硅叠层等；另外，所述第一衬底201可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂；所述第一衬底201中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，所述第一衬底201为硅衬底，其内部还可以包括其他器件结构，例如晶体管结构、金属布线结构等，但由于与本发明无关，所以不绘示。
多个所述隔离结构202沿第二方向D2间隔设置，且每一隔离结构202沿所述第一方向D1延伸，所述第一衬底201也被所述隔离结构202分隔为多个条形结构。在本实施例中，在所述核心区CORE示意性地绘示三个隔离结构202，在所述外围区PERI示意性绘示两个隔离结构202。
在本实施例中，在所述第一衬底201表面还覆盖有保护层203，用于在工艺步骤中保护所述第一衬底201，所述隔离结构202贯穿所述保护层203。所述保护层203可为氧化物层，例如二氧化硅层。在图2的(a)图中，所述隔离结构202被保护层203遮挡，为了清楚显示本公开实施例的半导体结构采用虚线绘示所述隔离结构202。
作为示例，本公开实施例提供一种形成所述隔离结构202的方法。所述方法包括：在所述第一衬底201表面形成保护层203及氮化物层；刻蚀部分所述保护层203、氮化物层及所述第一衬底201，形成多个浅沟槽，所述浅沟槽沿所述第一方向D1延伸，多个所述浅沟槽沿所述第二方向D2间隔排列；在所述浅沟槽内沉积隔离材料；回刻蚀所述隔离材料，并去除所述氮化物层，形成所述隔离结构202。所述隔离结构202包括但不限于氧化物层、氮化物层或者氧化物层、氮化物层的复合结构。在本实施例中，以所述隔离结构202仅包括氧化物层为例进行说明，所述氧化物层包括但不限于二氧化硅层。
请参阅图3，在图3中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；在所述第一基底200内形成多条间隔设置的字线沟槽211，所述字线沟槽211沿所述第二方向D2延伸，且穿过所述隔离结构202，多个所述字线沟槽211沿所述第一方向D1间隔设置。所述字线沟槽211不仅形成在核心区CORE，还形成在外围区PERI。
在该步骤中，可采用光刻及刻蚀工艺形成所述字线沟槽211。具体地说，在所述保护层203及所述隔离结构202表面覆盖图案化的掩膜层，所述掩膜层遮挡不需要刻蚀的区域，暴露需要刻蚀的区域；以所述掩膜层作为遮挡，刻蚀所述保护层203、隔离结构202及所述衬底，形成所述字线沟槽211。
所述字线沟槽211及所述隔离结构202垂直相交，将所述第一衬底201分隔为多个彼此独立的半导体柱，所述半导体柱作为所述半导体结构的有源区。在本实施例中，在所述外围区PERI，也形成所述字线沟槽211。
在一些实施例中，在形成所述字线沟槽211后，还包括形成字线介质层212的步骤。具体地说，请参阅图4，在图4中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；在所述字线沟槽211内形成字线介质层212，所述字线介质层212覆盖所述字线沟槽211侧壁，其中隔离结构202被所述字线介质层212遮挡，采用虚线绘示。在该步骤中，可采用化学气相沉积(CVD)、原子层沉积(ALD)等工艺形成所述字线介质层212。所述字线介质层212的材料包括但不限于二氧化硅、高K介质等，例如，在本实施例中，采用原子层沉积工艺沉积二氧化硅层，所述二氧化硅层作为所述字线介质层212。在所述核心区CORE及所述外围区PERI的所述字线沟槽211内壁均覆盖有所述字线介质层212。可以理解的是，所述字线介质层212仅覆盖所述字线沟槽211的内壁，并未填充满所述字线沟槽211，以为后续形成字线留有足够的空间。
请参阅图5，在图5中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；在所述字线沟槽211内填充字线材料300。在本实施例中，所述字线材料300包括氮化钛(TiN)与金属钨(W)。则在该步骤中，采用原子层沉积工艺在所述字线沟槽211内沉积氮化钛(TiN)与金属钨(W)，为了清楚简要地显示本申请实施例的技术方案，在附图中仅示意性地绘示一层结构。所述字线材料300覆盖所述字线介质层212表面，且填满所述字线沟槽211。
请参阅图6，在图6中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；去除部分所述字线材料300，保留位于所述字线沟槽211相对侧壁上的所述字线材料300，形成相邻设置的两条字线210。在该步骤中，回刻蚀部分所述字线材料300至所述字线沟槽211底部，形成两条相对独立的字线210，该两条字线210分别设置在所述字线沟槽211相对的两侧壁上。所述字线210与所述隔离结构202围成的衬底区域为所述有源区220。例如，在图6中，刻蚀位于相邻有源区220之前的字线材料，形成两条字线，分别为字线210A及字线210B，则字线210A、字线210B、隔离结构202A、隔离结构202B围成的第一衬底201区域为有源区220，则字线210aA与字线210B共同作为所述有源区220的环栅，所述字线210A及所述字线210B对应的有源区220作为后续形成的晶体管的沟道区域。在该步骤中，在所述外围区PERI，所述字线材料300被刻蚀形成字线连接结构213。
请继续参阅图7，在相邻设置的所述两条字线210之间形成第一隔离层214。在该步骤中，沉积隔离材料，形成所述第一隔离层214，所述第一隔离层214还覆盖所述第一衬底201表面。由于所述隔离结构202及所述字线210被所述第一隔离层214遮挡，在附图中采用虚线绘示所述隔离结构202及所述字线210。所述第一隔离层214作为相邻字线210之间的隔离绝缘层，以避免相邻字线210导通，影响半导体结构的性能。
在沉积所述隔离材料后可采用化学机械研磨工艺(Chemical MechanicalPolishing，CMP)抛光所述隔离材料的表面，以获得具有平坦表面的第一隔离层214，为后续在其上形成其他半导体结构提供良好基础，以降低工艺难度，提高半导体结构的可靠性。所述第一隔离层214包括但不限于氮化硅层、氮氧化硅层等。
在本实施例中，在形成所述字线210之后及形成所述电荷存储结构240之前，所述制备方法还包括：在所述第一基底200上形成电容连接结构230，所述电容连接结构230与所述有源区220的第一端电连接。所述电容连接结构230包括接触垫231及导电插塞232，所述接触垫231与所述有源区220的第一端电连接，所述导电插塞232与所述接触垫231电连接。
作为示例，本公开实施例提供一种形成所述电容连接结构230的方法。所述方法包括如下步骤：
请参阅图8，在图8中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；形成接触垫231，所述接触垫231与所述有源区220的第一端电连接。所述有源区220的第一端指在第三方向D3上所述有源区220朝向所述第一基底200正面的一端。在该步骤中采用光刻及刻蚀工艺形成过孔，所述过孔贯穿所述第一隔离层214、所述第一字线介质层212及所述保护层203至所述有源区220，在所述过孔内填充导电材料，形成所述接触垫231。所述导电材料包括但不限于多晶硅。
在形成所述接触垫231后，请继续参阅图8，形成覆盖层310，所述覆盖层310仅覆盖所述核心区CORE的半导体结构的表面，并不覆盖所述外围区PERI的半导体结构的表面，则在后续在外围区PERI形成外围栅极400时所述覆盖层310保护所述核心区CORE的半导体结构。所述覆盖层310包括但不限于氮化硅层。在附图中，接触垫231被所述覆盖层310遮挡，因此，采用虚线绘示所述接触垫231。
请参阅图9，在图9中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；在所述外围区PERI形成外围栅极400。
作为示例，本公开实施例提供一种形成所述外围栅极400的方法，所述方法包括：在所述外围区PERI，去除所述第一隔离层214，暴露出所述字线介质层212；在所述字线介质层212上沉积多晶硅层、氮化钛层、金属钨层及氮化硅层；采用光刻及刻蚀工艺去除部分所述多晶硅层、氮化钛层、金属钨层及氮化硅层，形成栅极，所述栅极与所述外围区PERI的有源区220对应；在所述栅极侧壁形成立墙。在去除所述多晶硅层、氮化钛层、金属钨层及氮化硅层的步骤中，暴露的所述字线介质层212也被去除。
请参阅图10，在图10中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；形成第二层间介质层320。在所述核心区CORE，所述第二层间介质层320覆盖所述覆盖层310，在所述外围区PERI，所述第二层间介质层320覆盖所述外围栅极400及所述第一基底200的表面。所述第一基底200的表面包括所述第一衬底201及所述第一衬底201表面暴露的其他半导体结构，例如字线连接结构213、保护层203、隔离结构202等。在本实施例中，可采用化学气相沉积等工艺形成所述第二层间介质层320。所述第二层间介质层320包括但不限于掺杂硼和磷的二氧化硅层。
请参阅图11，在图11中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图。在形成第二层间介质层320后，所述方法包括如下步骤：
形成导电插塞232，所述导电插塞232贯穿所述第二层间介质层320，并与所述接触垫231电连接。在该步骤中，刻蚀所述第二层间介质层320形成过孔，所述过孔暴露出所述接触垫231，在所述过孔内填充导电材料，形成所述导电插塞232。所述导电插塞232包括但不限于氮化钛与金属钨的复合层。在一些实施例中，在填充导电材料之前还包括对所述接触垫231表面进行钴化处理，形成硅化钴层(附图中未绘示)的步骤。所述导电插塞232形成在核心区CORE及外围区PERI，在所述外围区PERI，所述导电插塞232与所述字线连接结构213及所述外围栅极400一侧的有源区220连接。在本实施例中，在所述核心区CORE，所述导电插塞232还贯穿所述覆盖层310。
形成所述导电插塞232后，所述制备方法还包括：在所述第二层间介质层320表面及所述导电插塞232表面沉积金属材料；图案化所述金属材料，形成连接垫233，所述连接垫233与所述导电插塞232连接；形成第三层间介质层330，所述第三层间介质层330覆盖所述第二层间介质层320的上表面且填充在相邻的所述连接垫233之间。在本实施例中，可采用化学气相沉积等工艺形成所述第三层间介质层330。所述第三层间介质层330包括但不限于氮化硅层。
在所述核心区CORE，所述接触垫231、所述导电插塞232及所述连接垫233共同作为所述电容连接结构230，在所述外围区PERI，所述导电插塞232与所述连接垫233共同作为外围连接结构。
请一并参阅图1及图13，在图13中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；步骤S11，在所述第一基底200上形成电荷存储结构240，所述电荷存储结构240与所述有源区220的第一端电连接。在本实施例中，在形成所述电容连接结构230后，在所述第三层间介质层330上形成所述电荷存储结构240。
在本实施例中，所述电荷存储结构为电容结构。所述电荷存储结构240包括下电极241、电容介电层242及上电极243。所述下电极241与所述电容连接结构230电连接，所述电容介电层242覆盖所述下电极241表面，所述上电极243覆盖所述电容介电层242表面。在另一些实施例中，所述电荷存储结构还可包括磁存储元件。
作为示例，本公开实施例提供一种形成所述电荷存储结构240的方法。所述方法包括如下步骤：请参阅图12，在图12中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；形成层间支撑层340，并形成电容孔341，所述电容孔341贯穿所述层间支撑层340至所述电容连接结构230。
在本实施例中，在所述第三层间介质层330表面形成所述层间支撑层340。所述层间支撑层340可包括底层支撑层、中间支撑层及顶部支撑层，用于支撑电荷存储结构240。在本实施例中，仅示意性绘示一层支撑层。所述层间支撑层340的具体结构此处不再赘述。
在该步骤中，采用光刻及刻蚀工艺形成电容孔341，所述电容孔341贯穿所述层间支撑层340，并暴露出所述连接垫233。
请继续参阅图13；在所述电容孔341内形成下电极241，所述下电极241与所述电容连接结构230连接，且所述下电极241侧壁与所述电容孔341侧壁具有间隔；于所述下电极241侧壁及所述电容孔341侧壁形成电容介电层242；形成上电极243，所述上电极243覆盖所述电容介电层242表面。
在该步骤中，可采用化学气相沉积工艺、原子层沉积工艺等沉积氮化钛材料层；回刻蚀所述氮化钛材料层，形成下电极241柱，所述下电极241柱与所述电容孔341侧壁之间具有间隔，以用于形成所述电容介电层242及所述上电极243。所述电容介电层242可为高K介质层，所述上电极243可为氮化钛层。
请继续参阅图13，在本实施例中，在形成所述电荷存储结构240后，还包括如下步骤，形成硅锗层350，所述硅锗层350覆盖所述电荷存储结构240表面。在本实施例中，所述硅锗层350覆盖所述上电极243表面。在形成所述硅锗层350后，形成第一层间介质层360，所述第一层间介质层360覆盖所述硅锗层350表面，用于对所述电荷存储结构240起到保护作用。在所述外围区PERI，并未形成所述硅锗层350，所述第一层间介质层360覆盖所述连接垫233及所述第三层间介质层330表面。所述第一层间介质层360可为单层结构也可为多层复合结构，例如，在本实施例中，所述第一层间介质层360为单层二氧化硅，在其他实施例中，所述第一层间介质层360为二氧化硅层与氮化硅层复合结构。
在形成所述第一层间介质层360之后，还包括如下步骤：提供第三基底500；以所述第一基底200具有所述电荷存储结构240的一面作为连接面，将所述第一基底200与所述第三基底500连接。具体地说，在本实施例中，请参阅图14，在图14中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；提供第三基底500，并以所述第一层间介质层360为连接面，将所述第三基底500与所述第一基底200连接。其中，可采用键合工艺将所述第三基底500表面与所述第一层间介质层360连接。所述第三基底500在后续工艺中，用于支撑所述第一基底200，且用于保护所述第一基底200内的半导体结构。所述第三基底500可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等。本实施例中，所述第三基底500为硅衬底。
请一并参阅图1及图15，在图15中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；步骤S12，形成第二基底600，所述第二基底600包括第二衬底601及设置在所述第二衬底601内的多条间隔设置的位线250，所述位线250沿所述第一方向D1延伸。在该步骤中，所述位线250表面暴露于所述第二衬底601的表面，以便于后续与有源区220的连接。
所述第二衬底601可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等；所述第二衬底601还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第二衬底601还可以为叠层结构，例如硅/锗硅叠层等；另外，所述第二衬底601可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂；所述第二衬底601中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或二极管等。本实施例中，所述第二衬底601为硅衬底，其内部还可以包括其他器件结构，例如晶体管结构、金属布线结构等，但由于与本发明无关，所以不绘示。
多条所述位线250沿所述第二方向D2间隔设置，且所述位线250的设置位置与所述第一基底200内的有源区220的位置对应。在所述位线250与所述第二衬底601之间，设置有第二隔离层251。所述第二隔离层251包括但不限于氧化物层，所述位线250包括但不限于氮化钛与金属钨的复合层。
所述第二基底600也包括核心区CORE及外围区PERI，在该步骤中，在所述核心区CORE形成所述位线250，在所述外围区PERI形成所述位线连接结构252。
作为示例，本公开实施例提供一种形成所述位线250的方法。所述方法包括：在所述第二衬底601内形成位线沟槽(附图中未标示)，所述位线沟槽不仅位于所述核心区CORE，也位于所述外围区PERI。在所述位线沟槽内形成覆盖所述位线沟槽内壁的第二隔离层251。在所述核心区CORE，所述位线沟槽内形成位线250，在所述外围区PERI，在所述位线沟槽内形成位线连接结构252，所述第二隔离层251设置在所述位线250与所述第二衬底601之间及所述位线连接结构252与所述第二衬底601之间。
请参阅图16，在图16中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；由于在所述第一基底200的背面，所述有源区220并未被暴露，因此，在该步骤中，在所述第一基底200背离所述电荷存储结构240的一面，减薄所述第一衬底201，暴露出所述有源区220的第二端，以用于与位线250连接。所述第二端为在第三方向D3上所述有源区220背离所述第二基底600正面的一端，所述第一端与所述第二端相对设置。在该步骤中，减薄所述第一衬底201的方法包括但不限于化学机械研磨工艺。可以理解的是，为了避免所述字线210与所述位线250连接，在该步骤中，所述字线210并未被暴露。
请参阅图17，在图17中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；步骤S13，以所述第一基底200背离所述电荷存储结构240的第一表面及所述第二基底600具有所述位线结构250的第二表面作为连接面，将所述第一基底200与所述第二基底600连接，其中，所述位线250与所述有源区220的第二端电连接，所述第一端与所述第二端相对设置。
在本实施例中采用键合工艺将所述第一基底200与所述第二基底600连接。具体地说，以所述第一基板220被减薄的表面作为所述第一表面，以所述第二基板600暴露出所述位线250的表面作为所述第二表面，所述第一表面及所述第二表面作为键合界面，采用键合工艺将所述第一基板220与所述第二基板600连接。
作为示例，本公开实施例提供了一种键合方法。
在执行键合工艺之前，对所述第一基底200的第一表面及所述第二基底600的第二表面进行等离子体处理，以激活所述第一表面及第二表面，为键合做准备。所述等离子体处理可包括氮气等离子体处理、氩气等离子体处理、氖气等离子体处理中的任意一种。所述等离子体处理能够增加第一表面及第二表面的悬挂键，例如Si-悬挂键，第一表面及第二表面的悬挂键越多，表面能越大，则后续键合时第一表面与第二表面键合强度越大，结合越牢固。
对所述第一基底200的第一表面及所述第二基底600的第二表面进行亲水处理，在第一表面就第二表面形成O-H键。O-H键能够与Si-悬挂键结合，形成Si-O-H键，Si-O-H键具有强吸附性，第一表面与第二表面通过Si-O-H键键合的强度更大。在一些实施例中，可在对所述第一基底200的第一表面及所述第二基底600的第二表面进行等离子体处理时通入一定量的水，水会被电离形成羟基，羟基与Si-悬挂键结合，形成Si-O-H键。在另一些实施例中，也可在执行等离子处理之后进行亲水处理，例如，采用化学清洗液分别清洗所述第一表面及所述第二表面，一方面可以去除所述第一表面及第二表面的杂质，另一方面可以使所述第一表面及所述第二表面形成O-H键，成为亲水性表面。
将所述第一基底200的第一表面及所述第二基底600的第二表面贴合。例如，在一些实施例中，在常温常压下将所述第一基底200的第一表面及所述第二基底600的第二表面贴合。
将所述第一基底200的第一表面及所述第二基底600的第二表面贴合后，进行退火处理。退火处理可使第一表面及第二表面的O-H键变为水蒸发，实现第一表面与第二表面的键合连接。在一些实施例中，退火的温度的范围在100-250℃，从而能够避免高温对半导体结构产生不良影响。
作为示例，本公开实施例还提供一种键合方法。具体地说，请参阅图18，采用键合工艺将所述第一基底200与所述第二基底600连接包括如下步骤：
在所述第一基底200的所述第一表面形成第一接触结构800，所述第一接触结构800与所述有源区220的第二端电连接。在该步骤中，在所述第一基底200的所述第一表面形成第一接触层，所述第一接触层包括第一填充层801及设置在所述第一填充层801内的所述第一接触结构800。在一些实施例中，形成所述第一接触层的方法包括：在所述第一表面形成所述第一填充层801；对所述第一填充层801进行图案化处理；在第一填充层801的图案内填充导电材料，形成所述第一接触结构800。
在所述第二基底600的所述第二表面形成第二接触结构810，所述第二接触结构810与所述位线250电连接。在该步骤中，在所述第二基底600的所述第二表面形成第二接触层，所述第二接触层包括第二填充层811及设置在所述第二填充层811内的所述第二接触结构810。在一些实施例中，形成所述第二接触层的方法包括：在所述第二表面形成所述第二填充层811；对所述第二填充层811进行图案化处理；在第二填充层811的图案内填充导电材料，形成所述第二接触结构810。
以所述第一接触结构800及所述第二接触结构810作为键合结构进行键合。在本实施例中，在该步骤中，以所述第一接触层及所述第二接触层作为键合层，即所述第一填充层801及所述第二填充层811也作为键合结构进行键合。所述第一填充层801及所述第二填充层811能够作为填充所述第一表面与所述第二表面之间的空隙，以提供支撑及密封。
本公开实施例提供的制备方法在形成电荷存储结构后再执行键合工艺，从而避免形成电荷存储结构时的高温等工艺对键合界面的不良影响，提高了半导体结构的可靠性及稳定性。
可以理解的是，在形成的半导体结构中，在所述外围区PERI，在第三方向D3上，所述位线连接结构252与所述字线连接结构213、所述外围栅极400所在的晶体管错位设置，以避免所述字线连接结构213、所述外围栅极400所在的晶体管对所述位线连接结构252的遮挡，便于后续将所述位线连接结构252电学引出。
在将所述第一基底200与所述第二基底600连接的步骤之后包括：自所述第一基底200背离所述第二基底600的一侧形成字线引出结构700、位线引出结构701及电荷存储引出结构702，所述字线引出结构700贯穿所述第一层间介质层360并与所述字线210电连接、所述位线引出结构701贯穿所述第一层间介质层360及所述第一基底200并与所述位线250电连接，所述电荷存储引出结构702贯穿所述第三层间介质层360并与所述电荷存储结构240电连接。在本实施例中，所述字线引出结构700通过所述字线连接结构与所述字线210电连接，所述位线引出结构701通过所述位线连接结构与所述位线250电连接。
具体地说，在本实施例中，形成所述字线引出结构700、位线引出结构701及电荷存储引出结构702的方法还包括如下步骤：请参阅图19，在图19中，(a)图为半导体结构核心区CORE的俯视图，(b)图为沿(a)图中A-A1线截面示意图，(c)图为沿(a)图中B-B1线截面示意图，(d)图为沿(a)图中C-C1线截面示意图，(e)图为沿(a)图中E-E1线截面示意图，(f)图为半导体结构外围区PERI的截面示意图；去除所述第三基底500，自所述第一基底200背离所述第二基底600的一侧形成字线引出结构700、位线引出结构701及电荷存储引出结构702，所述字线引出结构700形成在所述外围区PERI，贯穿所述第一层间介质层360并与所述字线连接结构电连接、所述位线引出结构701形成在所述外围区PERI，贯穿所述第一层间介质层360及所述第一基底200并与所述位线连接结构电连接，所述电荷存储引出结构702形成在核心区CORE，贯穿所述第一层间介质层360并与所述电荷存储结构240电连接。
在本实施例中，可采用激光切割等工艺移除所述第三基底500。移除所述第三基底500后，所述第一层间介质层360被暴露，可采用光刻及刻蚀工艺形成过孔，在所述核心区CORE，所述过孔暴露出所述硅锗层350，在所述外围区PERI，所述过孔暴露出所述连接垫233及所述位线连接结构252。在所述过孔内沉积导电材料，形成所述字线引出结构700、位线引出结构701及电荷存储引出结构702。
在本实施例中，在所述核心区CORE，所述电荷存储引出结构702与所述硅锗层350连接，作为所述电荷存储结构240的电学引出，在所述外围区PERI，字线引出结构700通过所述连接垫233及所述导电插塞232与所述字线连接结构213电连接，位线引出结构701与所述位线连接结构252电连接，实现字线210及位线250的电学引出。在一些实施例中，还存在外围引出结构703，与外围栅极400的有源区220电连接，实现外围晶体管的电学引出。
本公开实施例提供的制备方法能够形成位线250与电荷存储结构240位于字线210两侧的半导体结构，一方面避免了字线210一侧过于拥挤的情况，降低了字线210同一侧的器件密度，降低了制备的工艺难度，另一方面能够单独制备位线250，从而避免在同一基底上形成字线210、位线250及电荷存储结构240而造成的器件结构被破坏等不良影响，提高了半导体结构的稳定性。
本公开实施例还提供一种采用上述制备方法制备的半导体结构。请参阅图2～图19，所述半导体结构包括第一基底200、字线210、电荷存储结构240及第二基底600。
所述第一基底200包括第一衬底201及设置在所述第一衬底201内的多个有源区220。所述有源区220沿第一方向D1及第二方向D2阵列排布。在本实施例中，在所述第一衬底201表面还覆盖有保护层203，用于保护所述第一衬底201。
所述字线210设置在所述第一基底200内，所述字线210沿第二方向D2延伸且至少覆盖所述有源区220的相对两侧。在本实施例中，所述字线210仅覆盖所述有源区220相对的两侧，在其他实施例中，所述字线210环绕所述有源区220，形成环栅结构。
在本实施例中，多条所述字线210沿所述第一方向D1间隔设置，在第二方向D2上，同一所述有源区220的两侧均设置有所述字线210，该两条字线210对应的有源区220作为晶体管的沟道区域。例如，请参阅图6，字线210A、字线210B、隔离结构202A、隔离结构202B围成的第一衬底201区域为有源区220，则字线210A与字线210B共同作为所述有源区220的栅极，所述字线210A及所述字线210B对应的有源区220作为晶体管的沟道区域。
在本实施例中，在所述字线210与所述有源区220之间还设置有字线介质层212，用于绝缘隔离所述字线210与所述有源区220。
在本实施例中，在第二方向D2上，相邻所述有源区220之间设置有两条字线210，且所述两条字线210之间设置有第一隔离层214，所述第一隔离层214用于绝缘隔离该两条字线210。
所述电荷存储结构240设置在所述第一基底200上，且与所述有源区220的第一端电连接。在本实施例中，所述电荷存储结构240为电容结构，所述电荷存储结构240包括下电极241、覆盖所述下电极241表面的电容介电层242及覆盖所述电容介电层242表面的上电极243。
在本实施例中，所述电荷存储结构240通过电容连接结构230与所述有源区220的第一端电连接，即所述电容连接结构230的一端与所述有源区220的第一端电连接，另一端与所述电荷存储结构240的下电极241电连接。所述电容连接结构230包括与所述有源区220的第一端电连接的接触垫231、与所述接触垫231连接的导电插塞232、与所述导电插塞232连接的连接垫233，所述连接垫233与所述下电极241电连接。
在本实施例中，所述半导体结构还包括硅锗层350，所述硅锗层350覆盖所述电荷存储结构240表面，具体地说，所述硅锗层350覆盖所述上电极243表面。
所述第二基底600设置在所述第一基底200背离所述电荷存储结构240的一面，所述第二基底600包括第二衬底601及设置在所述第二衬底601内的多条间隔设置的位线250，所述位线250沿所述第一方向D1延伸，且所述位线250与所述有源区220的第二端电连接。多条所述位线250沿所述第二方向D2间隔排列。
在本实施例中，所述半导体结构还包括第二隔离层251，所述第二隔离层251设置在所述位线250与所述第二衬底601之间，以绝缘隔离所述第二衬底601与所述位线250。
在本实施例中，请参阅图18，所述第一基底200具有第一表面，所述第一表面具有第一接触结构800，所述第一接触结构800与所述有源区220的第二端电连接；所述第二基底600具有与所述第一表面相对的第二表面，所述第二表面具有第二接触结构810，所述第二接触结构810与所述位线250以及所述第一接触结构800电连接。即所述有源区220与所述位线250通过所述第一接触结构800及所述第二接触结构810实现电连接。所述第一接触结构800与所述第二接触结构810通过键合方式实现连接，两者接触面为键合界面。
在一些实施例中，所述半导体结构还包括设置在所述第一表面的第一填充层801及设置在所述第二表面的第二填充层811，所述第一接触结构800设置在所述第一填充层801内，所述第二接触结构810设置在所述第二填充层811内，且所述第一填充层801与所述第二填充层810连接。即所述填充鞥801及所述第二填充层811填充所述第一表面与所述第二表面之间的空隙，以提供支撑及密封。
所述半导体结构还包括字线连接结构213、位线连接结构252、第一层间介质层360、字线引出结构700及位线引出结构701。字线连接结构213设置在所述第一基底200内，且与所述字线210电连接；位线连接结构252设置在所述第二基底600内，且与所述位线250电连接。第一层间介质层360覆盖所述第一基底600及所述电荷存储结构240。字线引出结构700贯穿所述第一层间介质层360，与所述字线连接结构213电连接。位线引出结构701贯穿所述第一层间介质层360及所述第一基底200，与所述位线连接结构252电连接。
在一些实施例中，所述半导体结构包括核心区CORE及外围区PERI，所述字线210、所述位线250及所述电荷存储结构240设置在所述核心区CORE；字线连接结构213及位线连接结构252设置在所述外围区PERI。
所述半导体结构还包括电荷存储引出结构702。所述电荷存储引出结构702贯穿所述第一层间介质层360，且与所述电荷存储结构240电连接。具体地说，在本实施例中，所述电荷存储引出结构702与所述硅锗层350电连接。
在所述外围区PERI，所述半导体结构还设置有外围晶体管，所述外围晶体管包括位于所述第一衬底201表面的外围栅极400及位于所述第一衬底201内的源漏区，导电插塞232也设置在所述外围区PERI，并与所述外围晶体管的源漏区电连接，所述连接垫233与所述导电插塞232连接，外围引出结构703与所述连接垫233电连接，即所述外围引出结构703通过所述连接垫233及所述导电插塞232与所述外围晶体管的源漏区电连接。
本公开实施例提供的半导体结构，位线250及电荷存储结构240位于字线210的两侧，大大降低了字线210同一侧的器件密度，提供了半导体结构的稳定性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (20)
1.一种半导体结构的制备方法，其特征在于，包括：
形成第一基底，所述第一基底包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区，字线设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；
在所述第一基底上形成电荷存储结构，所述电荷存储结构与所述有源区的第一端电连接；
形成第二基底，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸；
以所述第一基底背离所述电荷存储结构的第一表面及所述第二基底具有所述位线结构的第二表面作为连接面，将所述第一基底与所述第二基底连接，其中，所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，采用键合工艺将所述第一基底与所述第二基底连接。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，将所述第一基底与所述第二基底连接的步骤之前还包括：减薄所述第一基底，暴露出所述有源区的第二端。
4.根据权利要求2所述的半导体结构的制备方法，其特征在于，在执行键合工艺之前还包括如下步骤：
对所述第一基底的第一表面及所述第二基底的第二表面进行等离子体处理。
5.根据权利要求4所述的半导体结构的制备方法，其特征在于，采用键合工艺将所述第一基底与所述第二基底连接的步骤包括：
对所述第一基底的第一表面及所述第二基底的第二表面进行亲水处理；
将所述第一基底的第一表面及所述第二基底的第二表面贴合；
进行退火处理。
6.根据权利要求2所述的半导体结构的制备方法，其特征在于，采用键合工艺将所述第一基底与所述第二基底连接包括如下步骤：
在所述第一基底的所述第一表面形成第一接触结构，所述第一接触结构与所述有源区的第二端电连接；
在所述第二基底的所述第二表面形成第二接触结构，所述第二接触结构与所述位线电连接；
以所述第一接触结构及所述第二接触结构作为键合结构进行键合。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，在所述第一基底的所述第一表面形成第一接触结构的步骤包括：在所述第一基底的所述第一表面形成第一接触层，所述第一接触层包括第一填充层及设置在所述第一填充层内的所述第一接触结构；
在所述第二基底的所述第二表面形成第二接触结构的步骤包括：
在所述第二基底的所述第二表面形成第二接触层，所述第二接触层包括第二填充层及设置在所述第二填充层内的所述第二接触结构；
以所述第一接触结构及所述第二接触结构作为键合结构进行键合的步骤包括：以所述第一接触层及所述第二接触层作为键合层进行键合，所述第一填充层与所述第二填充层键合，所述第一接触结构与所述第二接触结构键合。
8.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述电荷存储结构的步骤之后包括：形成第一层间介质层，所述第一层间介质层覆盖所述电荷存储结构表面及所述第一基底的表面；在将所述第一基底与所述第二基底连接的步骤之后包括：自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构，所述字线引出结构贯穿所述第一层间介质层并与所述字线电连接、所述位线引出结构贯穿所述第一层间介质层及所述第一基底并与所述位线电连接，所述电荷存储引出结构贯穿所述第一层间介质层并与所述电荷存储结构电连接。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述半导体结构包括核心区及外围区，所述字线、所述位线及所述电荷存储结构位于所述核心区，在形成所述第一基底的步骤中，在所述外围区还形成字线连接结构，所述字线连接结构与所述字线电连接；在形成所述第二基底的步骤中，在所述外围区还形成位线连接结构，所述位线连接结构与所述位线电连接；自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构的步骤中，所述字线引出结构形成在所述外围区，并与所述字线连接结构电连接，所述位线引出结构形成在所述外围区，并与所述位线连接结构电连接，所述电荷存储引出结构形成在所述核心区。
10.根据权利要求8所述的半导体结构的制备方法，其特征在于，形成第一层间介质层的步骤之后还包括：
提供第三基底；
以所述第一层间介质层的表面作为连接面，将所述第三基底与所述第一基底连接；
自所述第一基底背离所述第二基底的一侧形成字线引出结构、位线引出结构及电荷存储引出结构的步骤之前还包括：去除所述第三基底。
11.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一基底内形成字线的步骤包括：
在所述第一基底内形成多条间隔设置的字线沟槽；
在所述字线沟槽内填充字线材料；
去除部分所述字线材料，至少保留位于所述有源区相对两侧的所述字线材料，形成所述字线；
在相邻设置的两条所述字线之间形成第一隔离层。
12.根据权利要求1所述的半导体结构的制备方法，其特征在于，在所述第一基底上形成电荷存储结构的步骤之前包括：在所述第一基底上形成电容连接结构，所述电容连接结构与所述有源区的第一端电连接。
13.根据权利要求12所述的半导体结构的制备方法，其特征在于，在所述第一基底上形成电荷存储结构的步骤包括：
形成层间支撑层；
形成电容孔，所述电容孔贯穿所述层间支撑层至所述电容连接结构；
在所述电容孔内形成下电极，所述下电极与所述电容连接结构连接，且所述下电极侧壁与所述电容孔侧壁具有间隔；
于所述下电极侧壁及所述电容孔侧壁形成电容介电层；
形成上电极，所述上电极覆盖所述电容介电层表面。
14.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成第二基底的步骤包括：
在所述第二衬底内形成位线沟槽；
在所述位线沟槽内形成覆盖所述位线沟槽内壁的第二隔离层；
在所述位线沟槽内形成位线，所述第二隔离层设置在所述位线与所述第二衬底之间。
15.一种半导体结构，其特征在于，包括：
第一基底，包括第一衬底及设置在所述第一衬底内的沿第一方向及第二方向阵列排布的有源区；
字线，设置在所述第一基底内，所述字线沿所述第二方向延伸且至少覆盖所述有源区的相对两侧；
电荷存储结构，设置在所述第一基底上，且与所述有源区的第一端电连接；
第二基底，设置在所述第一基底背离所述电荷存储结构的一面，所述第二基底包括第二衬底及设置在所述第二衬底内的位线，所述位线沿所述第一方向延伸，且所述位线与所述有源区的第二端电连接，所述第一端与所述第二端相对设置。
16.根据权利要求15所述的半导体结构，其特征在于，所述第一基底具有第一表面，所述第一表面具有第一接触结构，所述第一接触结构与所述有源区的第二端电连接；所述第二基底具有与所述第一表面相对的第二表面，所述第二表面具有第二接触结构，所述第二接触结构与所述位线以及所述第一接触结构电连接。
17.根据权利要求16所述的半导体结构，其特征在于，还包括设置在所述第一表面的第一填充层及设置在所述第二表面的第二填充层，所述第一接触结构设置在所述第一填充层内，所述第二接触结构设置在所述第二填充层内，且所述第一填充层与所述第二填充层连接。
18.根据权利要求15所述的半导体结构，其特征在于，还包括：
字线连接结构，设置在所述第一基底内，且与所述字线电连接；
位线连接结构，设置在所述第二基底内，且与所述位线电连接；
第一层间介质层，覆盖所述第一基底及所述电荷存储结构；
字线引出结构，贯穿所述第一层间介质层，与所述字线连接结构电连接；
位线引出结构，贯穿所述第一层间介质层及所述第一基底，与所述位线连接结构电连接。
19.根据权利要求18所述的半导体结构，其特征在于，还包括核心区及外围区，所述字线及所述位线设置在所述核心区，所述字线连接结构及所述位线连接结构设置在所述外围区。
20.根据权利要求18所述的半导体结构，其特征在于，还包括电荷存储引出结构，贯穿所述第一层间介质层，且与所述电荷存储结构电连接。
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