JPH02144963A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、Ｄ　ＲＡ
　Ｍ　（Ｊｌｙｎａｍｉｃ　ｆｉａｎｄｏｍ人ｃｃｅｓ
ｓ　ｌｅｍｏｒｙ）を有する半導体集積回路装置に適用
して有効な技術に関するものである。

〔従来の技術〕

ＤＲＡＭのメモリセルは、メモリセル選択用のＭＩＳＦ
ＥＴとその一方の半導体領域に直列に接以下余白 続された情報蓄積用容量素子とで構成されている。

前記メモリセル選択用ＭＩＳＦＥＴは、ｐ型基板（又は
、ｐ型ウェル領域）の主面に形成され、ゲート絶縁膜、
ゲート電極、ソース領域及びドレイン領域である一対の
Ｎ型半導体領域で構成されている。前記ゲート電極は、
ワード線に接続され、このワード線によって制御されて
いる。

また、プレーナ型と呼ばれるメモリセルでは、メモリセ
ル選択用のＭＩＳＦＥＴのソース領域又はドレイン領域
と情報蓄積用容量素子とが直列に接続され、情報蓄積用
容量素子は、一方の電極であるｎ型半導体領域、誘電体
膜、他方の電極であるプレート電極とを順次積層して構
成されている。

この種のＤＲＡＭのメモリセルには、α線で生じるメモ
リセルモードのソフトエラーを防止するために、ポテン
シャルバリア層が設けられている。

ポテンシャルバリア層は、情報蓄積用容量素子下のｐ型
基板の主面部に形成された、ｐ型基板よりも高不純物濃
度のｐ型半導体領域で構成されている。

このようなプレーナ構造の情報蓄積用容量素子及びポテ
ンシャルバリア層を有するＤＲＡＭについては、特開昭
６１−２４７０６９号公報に記載されている。

また、Ｆｉｇ、　１２に示すようにメモリセル選択用の
ＭＩｆ！３ＦＥＴのソース又はドレイン領域は、アルミ
ニウムからなるデータ線に中間導電膜を介して接続され
ている。

中間導電膜８は、ＣＶＤで堆積させた多結晶珪素膜で形
成され、抵抗値を低減するｎ型不純物が導入されている
。中間導電膜８は、ゲート電極３の側壁に形成されたサ
イドウオールスペーサ６に規定された接続孔７を通して
、ゲート電極３に対して自己整合的に他方の半導体領域
５に接続されている。メモリセル選択用ＭＩＳＦＥＴＱ
ｓの他方の半導体領域５と中間導電膜８との接続部分に
は、中間導電膜８に導入されたｎ型不純物が拡散され、
ｎ生型半導体領域９が構成されている。ゲート電極３と
中間導電膜８とは層間絶縁膜４で電気的に分離されてい
る。データ線１２は、層間絶縁膜１０に形成された接続
孔１１を通して中間導電膜８に接続されている。データ
線１２の上部には層間絶縁膜１３が設けられている。

このように構成されるＤＲＡＭは、メモリセル選択用Ｍ
ＩＳＦＥＴＱｓの半導体領域５（実際には９）とデータ
線１２との製造工程におけるマスク合せずれを中間導電
膜８で緩和することができる。つまり、中間導電膜８は
、メモリセル選択用ＭＩＳＦＥＴの他方の半導体領域５
０面積を前記マスク合せずれ量に相当する分縮小するこ
とができるので、ＤＲＡＭの集積度を向上できる特徴が
ある。

なお、前述の半導体領域に多結晶珪素膜を自己整合的に
接続する技術については、ジャパニーズジャーナルオプ
アプライドフィジックス（ＪａｐａｎｅｓｅＪｏｕｒｎ
ａｌ　　ｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ　）ｔ
　Ｖｏｌ　ｌ　１３（１９７９）、　Ｓｕｐｐｌｅｍｅ
ｎｔ　１８−１．　　ｐ、３５−４２に記載されている
。

〔発明が解決しようとする課題〕

本発明者の検討によれば、前述のＤＲＡＭには次のよう
な問題点があることを見出した。

第１に、 前記メモリセル選択用ＭＩＳＦＥＴのソース領域及びド
レイン領域（一方及び他方の半導体領域）は、高不純物
濃度のイオン打込みによって形成されている。つまり、
ゲート電極形成後に、ゲート電極を不純物導入用マスク
として用い、半導体基板の主面部にｎ型不純物（Ａｓ又
はＰ）をイオン打込みで導入し、ソース領域及びドレイ
ン領域を形成している。ｎ型不純物は１０”（ａｔｏｍ
ｓ／ｄ〕以上の高不純物濃度のイオン打込みで導入され
ろ。このイオン打込みによる高濃度の不純物の導入は半
導体基板（実際にはウェル領域）の主面部に結晶欠陥を
多発する。この結晶欠陥は、後工程の熱処理（アニール
）で充分に回復させることができない。このため、結晶
欠陥によって情報蓄積用容量素子に蓄積される電荷が半
導体基板側にリークするので、ＤＲＡＭの情報保持特性
が劣化する。この情報保持特性の劣化は、リフレッシ−
のＭ４度が高くなるので、ＤＲＡＭの消費電力が増加す
る。

第２に、本発明者の実験によれば、 ＤＲＡＭはメモリセルの情報蓄積用容量素子下にポテン
シャルバリア層を設けることによってメモリセルモード
のソフトエラーを低減できる実験結果を得た。メモリセ
ルモードのソフトエラーは、メモリセルに情報となる電
荷を蓄積中に、メモリセルに少数キャリアが捕獲される
ことで生じるソフトエラーである。しかしながら、この
メモリセルモードのソフトエラーの低減と共に、データ
線モード（ビット線モード）のソフトエラーによって情
報読出動作で誤動作が生じる事実が多発した。

データ線モードのソフトエラーは、情報読出動作におい
て、ワード線の選択からセンスアンプの駆動までの期間
内にデータ線に接続される半導体領域（拡散層）にα線
が入射したことによって生じるソフトエラーである。デ
ータ線に接続される半導体領域としては以下のものがあ
る。メモリセルのメモリセル選択用ＭＩＳＦＥＴのデー
タ線に接続される側の半導体領域。ワード線の選択時に
前記データ線に接続される側の半導体領域と短絡するメ
モリセル選択用ＭＩＳＦＥＴの情報蓄積用容量素子に接
続される側の半導体領域。センスアンプ回路を構成する
ＭＩＳＦＥＴの半導体領域、入出力選択用（Ｙスイッチ
）ＭＩＳＦＥＴ、プリチャージ用ＭＩＳＦＥＴの夫々の
半導体領域。

第３に、 第１２図に示す中間導電膜８は、半導体領域９のｐｎ接
合深さが深くなりメモリセル選択用ＭＩＳＦＥＴＱｓの
短チヤネル効果が生じないように、ｎ型不純物の固相拡
散を１０”（ａｔｏｍｓ／ｃＩ／！：１未満に設定して
いた。また、イオン打込みの場合、ｎ型不純物の導入は
、１０”　（ａｔｏｍｓ　／（ｙ／ｌ　）程度の高濃度
であったが、中間導電膜８の表面層だけに導入していた
。このように構成される中間導電膜８は、本発明者の解
析の結果、特に段差部分に結晶粒界の配向が変わる変曲
点１４を形成する事実が確認された。この変曲点１４は
、中間導電膜８の珪素原子とデータ線１２のアルミニウ
ム原子とを置換する出入口となり、中間導電膜８とデー
タ線１２との接触部分の近傍において、データ線１２内
部に珪素の析出物１５を発生させた。このため、データ
線１２の抵抗値が増大するばかりか、抵抗値の増大によ
って発生する熱でデータ線１２が断線するという問題点
が生じた。データ線１２の断線は、ＤＲＡＭの電気的信
頼性を低下させる。

本発明の目的は、ＤＲＡＭにおいて、メモリセルのりフ
レッシュ特性を向上すると共に、動作速度の高速化を図
ることが可能な技術を提供することにある。

本発明の他の目的は、ＤＲＡＭにおいて、メモリセルモ
ードのソフトエラー及びデータ線モードのソフトエラー
の発生率を低減することが可能な技術を提供することに
ある。

本発明の他の目的は、前記目的を達成し、ＤＲＡＭの誤
動作を防止することが可能な技術を提供することにある
。

本発明の他の目的は、半導体領域に珪素膜を介在させて
配線を接続する半導体集積回路装置において、前記配線
の内部に珪素析出物が発生することを防止することが可
能な技術を提供することにある。

本発明の他の目的は、前記目的を達成するための製造方
法を提供することにある。

本発明の他の目的は、前記目的を達成し、半導体集積回
路装置の電気的信頼性を向上することが可能な技術を提
供することにある。

本発明の前記ならびＫその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）ＤＲＡＭのメモリセルにおいて、メモリセル選択
用ＭＩＳＦＥＴの半導体領域を、メモリセル以外の周辺
回路のＭＩＳＦＥＴの半導体領域に比べて低不純物濃度
のイオン打込みで形成する。

（２）ＤＲＡＭのメモリセル下及びデータ線に接続され
る半導体領域下にポテンシャルバリア層を設ける。

（３）半導体領域に珪素膜を介在させて配線を接続する
半導体集積回路装置であって、前記珪素膜の結晶粒界の
配向が変わる変曲点をなくす。

（４）多結晶珪素膜を形成し、この多結晶珪素膜に高濃
度の不純物を導入し、その多結晶性を破壊して非晶質珪
素膜を形成し、この非晶質珪素膜に熱処理を施し、非晶
質珪素膜を単結晶珪素膜に形成するととＫよって、前記
珪素膜を形成する。

〔作用〕

上記手段（１）により、メモリセル選択用ＭＩＳＦＥＴ
の半導体領域を形成するのに、高不純物濃度のイオン打
込みを使わないので、高不純物濃度のイオン打込み時に
発生する結晶欠陥を防止でき、リーク電流を低減できる
ので、ＤＲＡＭのりフレッシュ特性を向上できる。

また、上記手段（２）Ｋより、メモリセルの情報蓄積用
容量素子の下だけでなく、データ線に接続されるＭＩＳ
ＦＥＴの下にもポテンシャルバリア層を設けたことによ
りセルモード及びデータ線モードの両ソフトエラーに強
いＤＲＡＭとすることができる。

また、データ線に接続されるＭＩＳＦＥＴ以外のＭＩＳ
ＦＥＴの下にはポテンシャルバリア層を設けない為、周
辺回路用ＭＩＳＦＥＴのソース及びドレインと基板間の
容量を小さくでき、周辺回路の高速化を達成できる。

また、上記手段（３）又は（４）により半導体領域に中
間導電膜を介在させてデータ線（配線）を接続するＤＲ
ＡＭであって、前記中間導電膜の結晶粒界の配向が変わ
る変曲点をなくすことにより、変曲点に起因する、中間
導電膜の珪素原子とデータ線のアルミニウム原子との置
換反応をなくすことができるので、データ線内部に珪素
析出物が形成されることを防止し、データ線の抵抗値の
低減或はデータ線の断線の防止を図ることができる。

〔発明の実施例〕

本発明の実施例であるＤＲＡＭの構成を第１図（要部等
価回路図）で示す。

第１図に示すように、フォールプツトビットライン方式
（折り返しビット線方式）を採用するＤＲＡＭのメモリ
セルアレイ（メモリセルマット）ＭＡ内には行列状にメ
モリセルＭを複数配置している。メモリセルＭは、互い
に平行に列方向に延在する２本の一対のデータ線（ビッ
ト線）ＢＬ、。

ＢＬ、と行方向に延在するワード線ＷＬとの交差部分に
配置されている。

メモリセルＭはメモリセル選択用ＭＩｆ！３ＦＥＴＱｓ
と情報蓄積用容量素子Ｃとの直列回路で構成されている
。このメモリセル選択用ＭＩＳＦＥＴＱｓはｎチャネル
で構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓ
の一方の半導体領域はデータ線ＢＬ、　（又はＢＬ、）
に接続される。他方の半導体領域は、情報蓄積用容量素
子Ｃの一方の電極に接続される。ゲート電極はワード線
ＷＬに接続される。情報蓄積用容量素子Ｃの他方の電極
は電源電圧１／２Ｖｃｃに接続される。電源電圧１／２
ＶＣＣは、電源電圧Ｖｃｃ（例えば回路の動作電位５［
Ｖ））と基準電圧■３３（回路の接地電位ＯＣｖ〕）と
の中間の電位（約２．５（Ｖ））である。前記ワード線
ＷＬはＸデコーダ回路ＸＤｅｃＫ接続されている。

メモリセルアレイＭＡの側部にはダミーメモリセルアレ
イＤＭＡが設けられており、このダミーメモリセルアレ
イＤＭＡにはダミーメモリセルＤＭが複数配置されて℃
・る。ダミーメモリセルＤＭは、一対のビット線ＢＬ、
、ＢＬ、の夫々に別々に設けられており、メモリセルＭ
と同様に、一対のビット線ＢＬとダミーワード＃１ＩＤ
ＷＬとの交差部分に配置されている。ダミーメモリセル
ＤＭはダミーメモリセル選択用ＭＩＳＦＥＴで構成され
ている。ダミーメモリセル選択用ＭＩＳＦＥＴはｎチャ
ネルで構成される。

前記メモリセルＭの情報蓄積用容量素子の他方の電極に
電源電圧１／２Ｖｃｃを印加する、１／２Ｖｃｃプレ一
ト方式においては、ダミーメモリセルＤＭは本質的に必
要ではない。また、ダミーメモリセルＤＭは、ワード線
ＷＬとデータ線ＢＬとの間のカップリング雑音を相殺す
るために用いる場合がある。

前記一対のデータ＃ＪＢＬは、データ線プリチャージ回
路ＢＰ、センスアンプ回路ＳＡ、入出力選択回路Ｉ１０
の夫々に接続されている。

データ線プリチャージ回路ＢＰは、プリチャージ信号線
φＰに夫々ゲート電極が接続された２個のプリチャージ
用ＭＩＳＦＥＴＱ、同様にプリチャージ信号線φＰにゲ
ート電極が接続されたショート用ＭＩＳＦＥＴＱＳＨで
構成されている。

ＭＩＳＦＥＴＱは、一方の半導体領域をデータ線ＢＬに
接続し、他方の半導体領域をリセット信号線（基準電位
Ｖｓｓ）φＲに接続している。ＭＩＳＦＥＴＱｓＨの夫
々の半導体領域はデータ線ＢＬに接続されている。この
ＭＩＳＦＥＴＱ、ＭＩＳＦＥＴＱｓＨの夫々は、ｎチャ
ネルで構成されている。

センスアンプ回路ＳＡは、２個のｎチャネルＭＩＳＦＥ
ＴＱｎと２個のｐチャネルＭＩＳＦ’ＥＴＱｐとで構成
されている。センスアンプ回路ＳＡのＭ　Ｉ　８　Ｆ　
Ｅ　Ｔ　Ｑ　ｎの夫々の一方の半導体領域はデータ、Ｉ
！ＢＬＫ接続され、夫々の他方の半導体領域はリセット
信号線（コモンソース線を兼用）φＲに接続されている
。ＭＩＳＦＥＴＱｎの夫々のゲート電極は、互いに交差
し一方の半導体領域が接続されたデータ線ＢＬと異なる
他方のデータ線ＢＬＫ接続されている。センスアンプ回
路ＳＡのＭＩＳＦＥＴＱｐの夫々の一方の半導体領域は
データ線ＢＬに接続され、夫々の他方の半導体領域はコ
モンソース線（電源電圧Ｖｃｃ）φＳに接続されている
。ＭＩＳＦＥＴＱｐの夫々のゲート電極は、同様に、互
いに交差し一方の半導体領域が接続されたデータ線ＢＬ
と異なる他方のデータ線ＢＬに接続されている。

入出力選択回路Ｉ１０はｎチャネルで形成された、Ｙス
イッチ用ＭＩＳＦＥＴＱＹで構成されている。Ｙスイッ
チ用ＭＩＳＦＥＴＱＹは、一方の半導体領域をデータ線
ＢＬに接続し、他方の半導体領域を入出力信号Ａｌｌ１
０１　、ｌ１０ｆの夫々に接続している。Ｙスイッチ用
ＭＩＳＦＥＴＱｙのゲート電極にはＹセレクト信号線Ｙ
ＳＬが接続されている。Ｙセレクト信号線ＹＳＬはＹデ
コーダ回路ＹＤｅｃに接続されている。

第２図に示すように、ＤＲＡＭのメモリセルは、メモリ
セル選択用のｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　
ｓとプレーナ構造の情報蓄積用容量素子Ｃとの直列回路
で構成されている。メモリセルは、単結晶珪素からなる
ｎ−型半導体基板２０の主面部に設けられたｐ−型ウェ
ル領域２１の主面に構成されている。

ウェル領域２１０半導体素子（メモリセル）形成領域間
の主面には、素子間分離用絶縁膜（フィールド絶縁膜）
２２及びｐ型チャネルストッパ領域２３Ａが設けられて
いる。素子間分離用絶縁膜２２及びチャネルストッパ領
域２３Ａは、半導体素子間を電気的に分離するように構
成されている。

前記ウェル領域２１のメモリセル形成領域の主面部には
ｐ中型ポテンシャルバリア層２３Ｂが設けられている。

ポテンシャルバリア／１２３Ｂは、少なくとも情報蓄積
用容量素子Ｃ形成領域下に設けられていればよいが、本
実施例においてはメモリセル形成領域の実質的に全面に
設けられている。

ポテンシャルバリア層２３Ｂは、主に、半導体基板２０
．ウェル領域２１の夫々の内部にα線の入射で発生する
少数キャリアに対してポテンシャルバリアを構成するよ
うになっている。つまり、ポテンシャルバリア層２３Ｂ
は、少数キャリアが情報蓄積用容量素子Ｃに侵入するこ
とを阻止し、ソフトエラーを防止するように構成されて
いる。また、ポテンシャルバリア層２３Ｂは、情報蓄積
用容量素子Ｃの電荷蓄積量を増加するように構成されて
いる。

メモリセルの情報蓄積用容量素子Ｃは、一方の電極（下
側電極）であるｎ中型半導体領域２４、誘電体膜２５、
他方の電極（上側電極）であるプレート電極２６を順次
積層して構成されている。

情報蓄積用容量素子Ｃは、前述のようにプレーナ構造で
構成されている。

前記プレート電極２６は電源電圧１／２Ｖｃｃが印加さ
れている。電源電圧１／２ＶＣＣは、半導体領域２４と
プレート電極２６との間の電極間の電界強度を低減する
ことができるので、誘電体膜２５を薄膜化し、情報蓄積
用容量素子Ｃの電荷蓄積量を増加できるよ５になってい
る。電源電圧１／２ＶＣＣは回路の基準電圧Ｖｓｓ（＝
Ｏ（Ｖ））と回路の電源電圧Ｖｃｃ（＝５（Ｖ））との
中間電位（約２．５（Ｖ〕）である。プレート電極２６
は例えば抵抗値を低減するｎ型不純物（Ａｓ或はＰ）が
導入された多結晶珪素膜で構成されている。

前記半導体領域２４は、メモリセル選択用ＭＩＳ　Ｆ　
Ｅ　Ｔ　Ｑ　ｓを通して、デー１１ｍＣ３８、ＤＬ）か
らの情報となる電位（Ｖｓｓ又はＶｃｃ）が印加される
ように構成されている。半導体領域２４は、プレート電
極２６を電源電圧１　／　２　Ｖ　ｃ　ｃに印加した場
合においても、情報となる電荷を確実に蓄積できるよう
に構成されている。グレート電極２６に電源電圧１／２
ＶＣＣを印加した場合、ＭＩｓ容量においては、しきい
値電圧よりもプレート電極２６の電位が低くなると、空
乏層が伸びてチャネルが形成されなくなるので、容量素
子を構成しなくなる。

半導体領域２４はｌＸｌ０”〜Ｉ　Ｘ　１０’″（ａｔ
ｏｍｓ／ｃｒＩ〕程度の範囲内の中不純物濃度のＡｓ（
又はＰ）をイオン打込みによって導入することによって
構成する。Ｉ　Ｘ　１０”　（ａｔｏｍｓ　／ｄｉ　）
を越える高不純物濃度のイオン打込みで半導体領域２４
を形成すると、半導体領域２４やポテンシャルバリア層
２３Ｂにイオン打込みに基づく結晶欠陥が残存する。こ
の結晶欠陥はイオン打込み後の熱処理（アニール）でも
完全に回復することができないので、情報蓄積用容量素
子Ｃの情報保持特性を劣下させる。また、高不純物濃度
のイオン打込みで半導体領域２４を形成すると、半導体
領域２４０表面の酸化速度が速くなるので、薄い膜厚の
酸化珪素膜を形成することができない。この酸化珪素膜
は誘電体膜２５として使用されるので、膜厚の厚い誘電
体膜２５は情報蓄積用容量素子Ｃの電荷蓄積量を低下さ
せるｏ　Ｉ　Ｘ　１０”（ａｔｏｍｓ／ｉ）よりも少な
い低不純物濃度のイオン打込みで半導体領域２４を形成
すると、半導体領域２４内に空乏層が広がり電荷蓄積量
が低下する。したがって、半導体領域２４は前述の範囲
内の不純物濃度のイオン打込みで形成する。

誘電体膜２５は、前述のように半導体領域２４０表面を
酸化して形成した酸化珪素膜で構成する。

また、誘電体膜２５は、酸化珪素膜と窒化珪素膜とを重
ね合せた複合膜で構成してもよい。

情報蓄積用容量素子Ｃは、基本的には前述のように半導
体領域２４、誘電体膜２５及びプレート電極２６で構成
されているが、半導体領域２４とポテンシャルバリア層
２３Ｂとのｐｎ接合容琶が電荷蓄積量の増加に寄与して
いる。

前記情報蓄積用容量素子Ｃの表面には、上層の導電膜と
電気的に分離する層間絶縁膜２７が設けられている。

メモリセルのメモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　ｓは、ウェル領域２１（実際にはポテンシャルバ
リア層２３Ｂ）の主面部に構成されている。ＭＩＳＦＥ
ＴＱｓは、素子間分離用絶縁膜２２及びチャネルストッ
パ領域２３Ａで囲まれた領域内に構成されている。この
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓは、主に、ウェル領域
２１、ゲート絶縁膜２８、ゲート電極２９、ソース領域
又はドレイン領域である一対のｎ型半導体領域３１で構
成されている。

前記ウェル領域２１はＭＩＳＦＥＴＱｓのチャネル形成
領域として使用されている。

ゲート絶縁膜２８はウェル領域２１の主面を酸化して形
成した酸化珪素膜で構成されている。

ゲート電極２９は、ゲート絶縁膜２８の所定上部に設け
られ、抵抗値を低減する不純物が導入された多結晶珪素
膜とその上部に高融点金属シリサイド膜を積層した複合
膜で形成されている。前記層間絶縁膜２７を介在させた
情報蓄積用容量素子Ｃの上部には、ゲート電極２９と同
一製造工程で形成されたワード線（ＷＬ）２９が延在す
るように構成されている。また、ゲート電極２９及びワ
ード線２９は、高融点金属膜若しくは高融点金属シリサ
イド膜の単層で形成してもよい。

一対の半導体領域３１のうち、情報蓄積用容量素子Ｃの
一方の電極である半導体領域２４に接続された（一体化
された）一方の半導体領域３１は、低不純物濃度のイオ
ン打込みで形成されている。

すなわち、一方の半導体領域３１は、メモリセル以外の
デコーダ回路等の周辺回路のＭＩＳＦＥＴのソース領域
又はドレイン領域に比べて低不純物濃度のイオン打込み
で形成されている。また、方の半導体領域３１は、情報
蓄積用容量素子Ｃの一方の電極である半導体領域２４に
比べて、低不純物濃度のイオン打込みで形成されている
。この一方の半導体領域３１は、主に、ゲート電極２９
、プレート電極２６及び素子間分離用絶縁膜２２を不純
物導入用マスクとして用い、夫々に対して自己整合で形
成されている。本実施例のＤＲＡＭにおいて、一方の半
導体領域３１は、Ｉ　Ｘ　１０’″（ａｔｏｍｓ　／ｃ
ｒｔｌ”３以上でＩ　Ｘ　１０　”　（ａｔｏｍｓ　／
ｃ７Ｉ〕未満の範囲内の低不純物濃度のＡｓ又はＰイオ
ンを用いたイオン打込みで形成されている。この低不純
物濃度で形成される一方の半導体領域３１は、１〜２［
ＫΩ〕の抵抗値を有するが、メモリセル選択用ＭＩＳＦ
ＥＴＱｓのＯＮ抵抗が数〔ＫΩ〕程度あるので、情報書
込動作及び情報読出動作上の問題はない。

一対の半導体領域３１のうち、他方の半導体領域（デー
タ線に接続される側）３１は、基本的には一方の半導体
領域３１と同様に（同一製造工程の）低不純物濃度のイ
オン打込みで形成されている。他方の半導体領域３１は
、少なくともデータ線（実際には中間導電層３４）と接
続される部分が高不純物濃度のｎ十型半導体領域３５で
構成されている。半導体領域３５は、それに対して自己
整合的に接続された中間導電層３４からｎ型不純物を熱
拡散で導入することＫよって形成されている。中間導電
層３４は、例えばＰ（又はＡｓ）が高不純物濃度で導入
された多結晶珪素膜で形成する。中間導電層３４は、ゲ
ート電極２９の側壁に形成されたサイドウオールスペー
サ３２で規定された接続孔３３を通して半導体領域３５
に接続されている。高不純物濃度の半導体領域３５は、
例えば表面濃度でｌＸｌ０”〜Ｉ　Ｘ　１０”　（ａｔ
ｏｍｓ／ｆｆ１）程度又はそれ以上の高不純物濃度で形
成する。

このように多結晶珪素膜からなる中間導電層３４に高濃
度の不純物を導入して、９００〜１０００℃程度の高温
で熱処理することＫより、多結晶珪素膜を単結晶化する
ことができる。その為、第１１図に符号３４Ａを付は点
線で囲まれた領域、つまり特に段差部分に結晶粒界の配
向が変わる変曲点が存在していない。

中間導電層３４は、中央部分が半導体領域３５と接続さ
れ、周辺部分がゲート電極２９の上部に延在するように
構成されている。中間導電層３４とゲート電極２９とは
、層間絶縁膜３０を介在させて電気的に分離されている
。前記高不純物濃度の半導体領域３５は、主に他方の半
導体領域３１と中間導電層３４とのオーミック特性を良
好にし、両者間の接触抵抗値を低減するよ５に構成され
ている。

前記中間導電層３４には、眉間絶縁膜３６に形成された
接続孔３７を通してデータ線（ＤＬ）３８が接続されて
いる。データ線３８は半導体領域３５に対して製造工程
におけるマスク合せずれを生じるが、中間導電層３４の
中央部分が半導体領域３５に自己整合的に接続されてい
るので、この中間導電層３４を介在させることによって
実質的にデータ線３８と半導体領域３５とをゲート電極
２９間の狭い領域において接続することができる。

データ線３８は、例えばアルミニウムか、Ｓｉ又は及び
Ｃｕを添加したアルミニウム合金膜３８Ｂと高融点シリ
サイド膜３８Ａとの複合膜で形成する。

高融点シリサイド膜３８Ａは例えばＭｏＳｉ２で形成さ
れる。高融点シリサイド膜３８Ａは、例えばアルミニウ
ム合金膜３８Ｂと中間導電層３４との接続部分でアルミ
ニウム合金膜３８Ｂ内に珪素が侵入するのを防止する。

データ＠３８の上部には、層間絶縁膜３９を介在させて
、シャント用ワード線（ＷＬ）４０が設けられている。

図示しないが、シャント用ワード線４０は、所定領域に
おいてワード線２９と接続され、その抵抗値を低減する
ように構成されている。シャント用ワード線４０は、例
えばデータ線３８と同様の材料で形成する。

第２図の右側に示したのは、周辺回路を構成するＭＩＳ
ＦＥＴであるが、その中でも前記データ線３８に接続さ
れたＭＩＳＦＥＴＱである。このようなデータ線に接続
されたＭＩＳＦＥＴＱとしては、第１図に示すように次
のものがある。ダミーメモリセルＤＭであるダミーメモ
リセル選択用ＭＩＳＦＥＴ０データ線プリチャージ回路
ＢＰのプリチャージ用ＭＩＳＦＥＴＱ及びシ、−ト用Ｍ
ＩＳＦＥＴＱｓ、、セ７スアンプ回路８Ａのｎチャネル
ＭＩＳＦＥＴＱｎ　、入出力選択回路Ｉ１０のＹスイッ
チ用ＭＩＳＦＥＴＱＹである。これらノｆ−タｌｓ３８
　ＫｔＳｅＰサレ？、＝Ｍ　Ｉ　８　Ｆ　Ｅ　Ｔ　ＱＪ
！、第２図の右側に示すよ５にフィールド絶縁膜２２及
びチャネルストッパ領域２３Ａで規定された領域内のポ
テンシャルバリア層２３Ｂの主面に構成されている。

ＭＩＳＦＥＴＱは、主に、ゲート絶縁膜２８、ゲート電
極２９、ソース領域及びドレイン領域である一対のｎ型
牛導体領域３１及びｎ中型半導体領域４１で構成されて
いる。また、ＭＩＳＦＥＴＱは前記メモリセル選択用Ｍ
ＩＳＦＥＴＱｓと同一構造（ソース領域及びドレイン領
域が半導体領域３１及び３５で構成される）で構成して
もよい。

前記ＭＩＳＦＥＴＱの半導体領域３１は、前記メモリセ
ル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの半導体領域
３１と同様に、低不純物濃度のイオン打込みで形成され
ている。半導体領域３１は、ＭＩＳＦＥＴＱのドレイン
領域のチャネル形成領域側を低不純物濃度で形成するよ
うになっており、ＬＤＤ（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ
　Ｄｒａｉｎ）構造のＭＩＳＦＥＴＱを構成する。半導
体領域４１は、高不純物濃度のイオン打込みで形成され
ている。半導体領域４１　は、　　ｌＸ１０１６〜　ｌ
Ｘｌ０’フ　（ａｔｏｍｓ／ｃｉ　　〕程度のＡｓをイ
オン打込みで導入することにより形成される。

ＭＩＳＦＥＴＱの夫々の半導体領域４１には配線３８が
接続されている。配線３８はデータ線３８と同一製造工
程で形成される。配線３８と半導体領域４１との接続部
分には、接続孔４２を通してｎ型不純物を導入し形成し
た高不純物濃度のｎ生型半導体領域４３が設けられてい
る。この半導体領域４３は、主に、製造工程におけるマ
スク合せずれによって生じる配線３８とポテンシャルバ
リア層２３Ｂとの短絡を防止するように構成されている
。

少なくとも、データ線３８に接続される側のＭＩ　５Ｆ
ＥＴＱの半導体領域３１及び４３下には、メモリセルＭ
の情報蓄積用容量素子Ｃの下に設けられるポテンシャル
バリア層２３Ｂと同一製造工程で形成されるポテンシャ
ルバリア層２３Ｂが設けられている。メモリセル選択用
Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの一方の半導体領域３
１及び３５下にもポテンシャルバリア層２３Ｂが設けら
れている。このポテンシャルバリア層２３Ｂは、メモリ
セルアレイＭＡの全面に形成されるので、結果的にデー
タ線３８に接続されるＭＩＳＦＥＴの下に全面的に形成
される。データ線が接続されるＭＩ　８　Ｆ　Ｅ　Ｔの
下に形成されたポテンシャルバリア層２３Ｂは、データ
線モードのソフトエラーの発生率を低減するように構成
されている。すなわち、情報読出動作において、データ
線プリチャージが終ってからセンスアンプ回路ＳＡの駆
動までの期間内にデータ＠ＢＬに接続される半導体領域
３１，３５゜４１及び４３にα線が入射したことによっ
て生じるソフトエラーの発生率を低減することができる
。

このように、ＤＲＡＭのメモリセルＭ下及びデータ線Ｂ
Ｌに接続される半導体領域３１，３５゜４１及び４３下
にポテンシャルバリア層２３Ｂを設けることにより、メ
モリセルモードのソフトエラーの発生率を低減すると共
に、データ線モードのソフトエラーの発生率を低減する
ことができるので、ＤＲＡＭの誤動作を防止することが
できる。

また、Ｄ　Ｒ，ＡＭの周辺回路例えばＸデコーダ回路Ｘ
Ｄｅｃ及びＹデコーダ回路ＹＤｅｃを構成するＭＩＳＦ
ＥＴは、図示しないが、前記ＭＩＳＦＢＴＱと実質的に
同一構造で構成されている。この周辺回路を構成するＭ
ＩＳＦＥＴの牛導体領域下にはポテンシャルバリア層２
３Ｂを設けない方が好ましい。すなわち、前記周辺回路
のＭＩＳＦＥＴのしきい値電圧の上昇を抑え、かつソー
ス領域及びドレイン領域である半導体領域と基板２０と
のｐｎ接合耐圧を向上することができる。

以　　下　　余　　白 ＤＲ，ＡＭのメモリセルにおいて、メモリセル選択用Ｍ
　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓの一方の半導体領域３１
を、メモリセル以外の周辺回路のＭ　Ｉ　Ｓ　Ｆ　Ｂ　
’ｌ’　Ｑの半導体領域４１に比べて低不純物濃度のイ
オン打込みで形成し、メモリセル選択用ＭＩＳＦＥＴＱ
Ｓの他方の半導体領域３１を、前記低不純物濃度のイオ
ン打込みと高不純物濃度の熱散拡（半導体領域３５）と
で形成することＫより、高不純物濃度のイオン打込みに
基づく基板表面の結晶欠陥の発生を低減し、前記情報蓄
積用容量素子Ｃに蓄積された情報とな′る電荷のリーク
を低減し、情報保持特性を向上することができるので、
ＤＲＡＭのリフレッシュ特性を向上することができると
共に、他方の半導体領域３１とデータ線３８（実際には
中間導電層３４）との接触抵抗値を低減することができ
るので、ＤＨ，ＡＭの動作速度の高速化を図ることがで
きる。本発明者の基礎研究によれば、Ｉ　Ｘ　１０Ｉ４
［ａｔｏｍｓ　／Ｃ１ｌ！コ未ｍｃｖ低不純物ｍＫのイ
オン打込みで形成した半導体領域３１は、不純物の導入
に起因しウェル領域２１の主面部に発生する結晶欠陥が
少なく、不純物の導入後の熱処理によって結晶欠陥を充
分忙回復することができる結果を 次に、前記ＤＲＡＭの第２図に対応する断面の具体的な
製造方法について、第３図乃至第１０図（各製造工程毎
に示す要部断面図）を用いて簡単に説明する。

まず、ｎ−型半導体基板２０を用意する。

次に、メモリセル形成領域及びｎチャネルＭＩＳＦＥＴ
形成領域において、半導体基板２０の主面部にｐ−型ウ
ェル領域２１を形成する。

次に１牛導体素子形成領域間において、半導体基板２０
．ウェル領域２１の夫々の主面上に素子間分離用絶縁膜
２２を形成する。

この素子間分離用絶縁膜は５０００１程度の厚さにする
。

次に、第３図に示すように、ウェル領域２１のメモリセ
ル形成領域の主面部にｐ　型ポテンシャルバリア層２３
Ｂを形成する。ポテンシャルバリア層２３Ｂは、ｐ型不
純物例えばボロンを２００〜２５０ＫｅＶ程度の高エネ
ルギのイオン打込みで導入することＫよってＩ　Ｘ　１
０”〜５Ｘ　１０”　ａｔｏｍｓ　／ｃＪ程度の濃度に
形成するので、この時同時に素子間分離用絶縁膜２２下
のウェル領域２１の主面部にｐ型チャネルストッパ領域
２３Ａを形成することができる。

周辺回路を構成するＭＩＳＦＥＴのうちデータ線に接続
されているＭ　ｌ　８　）’　Ｅ　Ｔ　Ｑが形成される
領域には、同時にポテンシャルバリアＮ２５Ｂが形成さ
れる。しかし、周辺回Ｍを構成するＭＩＳＦ　Ｅ　’１
’のうちデータ線に接続されていないＭＩＳＦＥＴ　Ｅ
　’ｌ’が形成される領域はフォトレジスト膜等の不純
物導入用マスクで覆われている。

次に１第４図に示すように、メモリセルの情報蓄積用容
ｉ累子Ｃ形成領域において、ポテンシャルバリア層２３
Ｂの主面部にｎ　型半導体領域２４を形成する。半導体
領域２４は情報蓄積用容量素子Ｃの一方の電極を形成す
るようになっている。

半導体領域２４は前述のように１×１０１４〜１×１０
　ｓｓ　ａｔｏｍｓ　／ｃｎｌＯＡ　Ｓ又はＰを１００
〜１５０ＫｅＶの打込みエネルギーでイオン打して形成
する。

このイオン打込みの工程においても、半導体基板の表面
に結晶欠陥が発生し、この結晶欠陥はリーク電流の原因
となる。しかし、このイオン打込みの工程は、後述のメ
モリセル選択用のＭ　Ｉ　Ｓ　）’ＥＴのソース・ドレ
イン形成用のイオン打込みよりも早い工程で行われる為
、その分多くの熱処理工程を経ることになる。従って結
晶欠陥もそれだけ回復しやすいので、メモリセル選択用
のＭＩＳＦ　Ｅ　Ｔのソース・ドレイン形成用のイオン
打込みよりも高濃度にすることができる。

次に１前記半導体領域２４の主面上に誘電体膜２５を形
成する。誘電体膜２５Ｖｉ例えば半導体領域２４の主面
を熱酸化して形成した５０１）Ａ程度の酸化珪素膜で形
成する。

次に、前記誘電体膜２５の上部にプレート電極２６を形
成する。プレート電極２６は、ＣＶＤで堆積した厚さ３
０００〜４０００Ａの多結晶珪素膜にｎ型不純物を導入
し、所定のパターンニング７１すことで形成する。この
プレート電極２６を形成することによって、情報蓄積用
容量素子Ｃが完成する。

次に、第５図に示すように、プレート電極２６の表面を
珈う層間絶縁膜２７を形成する。この層間絶縁膜２７を
形成する工程と同一製造工程によって、メモリセル選択
用ＭＩＳＦＥＴＱ！ｉ％　ｎチャネルＭＩＳＦＥＴＱの
夫々の形成領域のウェル領域２１の主面部にゲート絶縁
膜２８を形成する。

層間絶縁膜２７は、多結晶珪素膜の表面を酸化した酸化
珪素膜で形成する。ケート絶縁膜２８は、ウェル領域２
゛１の主面を酸化した酸化珪素膜で形成する。

次に１ゲート絶縁膜２８の所定上部に２０００〜２５０
ＯＡのポリシリコンとその上に形成されたＷＳＩｆｆｉ
の二層膜からなるゲート電極２９及びその上部に層間絶
縁膜３０を形成すると共に１層間絶縁膜２７及び素子間
分離用絶縁膜２２上を延在するワード線２９及び層間絶
縁膜３０を形成する。ゲート電極２９及びワード線２９
は、ＣＶＤ所定のパターンニングを施して形成する。層
間絶縁膜３０ａＣＶＤで堆積した酸化珪素膜で形成し。

ゲート電極２９と同一工程でパターンニングを行う。

次に、第６図に示すように、メモリセル選択用ＭＩＳＦ
ＥＴＱｓ形成領域のポテンシャルバリア層２３ＢＯ主面
部、ｎ　チャ４　ルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ形成領
域のポテンシャルバリア層２３Ｂの主面部にｎ型半導体
領域３１を形成する。半導体領域３１は、主にゲート電
極２９（実際には層間絶縁膜３０或はそのエツチングマ
スク）を不純物導入用マスクとして用い、前述のようＫ
　Ａ　ｓ又Ｖｉｐを１×１０　”　〜Ｉ　Ｘ　Ｉ　Ｑ　
’４　ａｔｏｍｓ　／ＣＩｌ！の低不純物濃度でイオン
打込みエネルギー５０〜１００　ＫｅＶでイオン打して
形成する。

次に１ゲート電極２９の側壁にサイドウオールスペーサ
３２を形成する。サイドウオールスペース３２は、ＣＶ
Ｄで堆積した酸化珪素膜に几ＩＥ等の異方性エツチング
を施すことによって形成す次に、メモリセル選択用Ｍ　
Ｉ　Ｂ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ形成領域の他方の半導体領
域３１の上部のゲート絶縁膜２８を除去し、第７因に示
すように、接続孔３３を形成する。接続孔３３は、サイ
ドウオールスペーサ３２によって規定された領域内圧形
成される。

次に、前記接続孔３３全通して半導体領域３１に接続す
るように、層間絶縁膜３０の上部に中間導電層３４を形
成する。中間導電層３４は、６３０〜６５０［’Ｃコ程
度のＣＶＤで堆積した膜厚２０００〜３０００Ａの多結
晶珪素膜にｎ型不純物を導入し、所定のパターンニング
を施すことＫよって形成することができる。次に多結晶
珪素膜３４に高濃度のｎ型不純物を導入する。ｎ型不純
物は、例えば１０１’　［ａｔｏｍｓ　／ｃｆコ以上の
高濃度のＰ（又はＡｓ）を用い、７０〜９０　［ＫｅＶ
］程度ノエネルギのイオン打込みで導入する。このｎ型
不純物の導入は抵抗値を低減することができる。さらに
、ｎ型不純物は、多結晶珪素膜３４の結晶粒界に拡散し
、結晶間に歪を生じさせることができ、る、ので、多結
晶珪素膜３４の結晶を破壊することができる。この結晶
の破壊は、多結晶珪素膜３４の厚さ方向において全て行
う。このように、高濃度のｎ型不純物の導入で結晶が破
壊されると、多結晶珪素膜３４は非晶質珪素膜（所謂ア
モー７アスシリコン膜）３４になる。非晶質珪素膜３４
は、少なくとも、メモリセル選択用Ｍ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　ｓの他方の半導体領域３１と多結晶珪素膜３
４との接続部分だけに形成されればよい。

また、非晶質珪素膜３４は固相拡散でｎ型不純物を導入
することによって形成してもよい。同相拡散でｎ型不純
物を導入する場合は８５０〜９００［℃コの熱処理と１
０　”　［ａ　ｔ　０ｎｌＳ　／　ｃ％コ以上）高濃度
で行う。

次に１前記非晶質珪素膜３４Ｃを所定の形状（中間導電
膜３４の形状）にパターンニングする。

このパターンニングは例えば凡ＩＥ等の異方性エツチン
グで行う。

次に、前記非晶質珪素膜３４ＣＫ熱処理を施す。

熱処理は９００〜１ｏｏｏ［’Ｃ］程度の高温度で３０
分程度行う。この熱処理によって、単結晶珪素である、
メモリセル選択用ＭＩＳＦＥＴＱｓの他方の半導体領域
３１に接触する部分から非晶質珪素膜３４内にグレイン
が形成され、グレインが成長してそのサイズが大きくな
り、単結晶化された中間溝１！ｆ膜３４を形成すること
ができる。前記低温ＣＶＤで形成した多結晶珪素膜３４
はグレインサイズが小さく結晶粒界の配向が変わる変曲
点を形成し易いが、単結晶化された中間環１！膜３４は
前記変曲点が存在しない。

この中間導電膜３４を形成する熱処理工程によって、中
間導電膜３４に導入されているｎ型不純物がメモリセル
選択用ＭＩＳＦＥＴ’Ｑｓの他方の半導体領域３１の主
面部に熱拡散され、高１１度のｎ＋型半導体領域３５を
形成することができる。

第８図に示すように、中間溝［ｆｆ１３４に導入された
ｎ型不純物は、熱処理によって半導体領域３１の主面部
に拡散され、高不純物濃度のｎ＋型半導体領域３５を形
成する。この半導体領域３５を形成することによって、
メモリセル選択用ＭＩ　ＳＦ次に、第９図に示すように
１周辺回路のｎチャネルＭ　Ｉ　８　Ｆ　Ｅ　’Ｉ’　
Ｑ形成領域の半導体領域３１及びウェル領域２１の主面
部にｎ＋型半導体領域４１を形成する。半導体領域４１
は、主にサイドウオールスペーサ３２を不純物導入用マ
スクとして用い、前述のように高不純物濃度のイオン打
込みによって形成する。この半導体領域４１を形成する
ことによって、ｎチャネルＭＩＳＦＥＴＱｎが完成する
。

この半導体領域４１はＡｓを８０ＫｅＶで１×１０　”
　〜Ｉ　Ｘ　Ｉ　Ｑ　’？　ａｔｏｍｓ　／ＣＩｌ＋で
イオン打込みすることＫより形成する。

次に、層間絶縁膜３６、接続孔３７を順次形成する。層
間絶縁膜はＢ　Ｐ　８　Ｇ　（Ｂｏｒｏｎ−ｐｈｏｓｐ
ｈ　−ｆ９ｉ１ｉｃａｔｅ−Ｇｌａｓｓ）で厚さ６００
０〜８０００Ａである。この後、周辺回路のｎチャネル
Ｍ　Ｉ　Ｓ　ＦＥＴＱＳ形成領域において、接続孔３７
を通して半導体領域４１の主面部にｎ型不純物を導入し
、高不純物濃度のｎ＋型半導体領域４３を形成する。

次に１第１０図に示すように、前記接続孔３７全通して
、中間導電層３４に接続するようにデータ線３８及び半
導体領域４３に接続するように配線３８を形成する。

次に、データ線３８及び配線３８の上層に眉間絶縁膜３
９を形成し、前記第２図に示すように、層間絶縁膜３９
の上部にシャント用ワード線４０を形成する。これら一
連の製造工程を施すことＫよって、本実施例のＤＲＡＭ
は完成する。

〔効果〕

本願において開示される発明のうち代表的なものＫよっ
て得られる効果を簡単に説明すれは、下説のとおりであ
る。

多結晶珪素膜に高濃度のｎ型不純物を導入し、その多結
晶性を破壊して非晶質珪素膜を形成し、この非晶質珪素
膜に熱処理を施し、非晶質珪素膜を単結晶珪素膜に形成
することによって前記中間導電膜を形成することにより
、結晶粒界の配向が変わる変曲点のない中間導電膜を形
成することができる。

すなわち、半導体領域に中間導電膜を介在させてデータ
線（配線）を接続するＤＲＡＭであって、前記中間導電
膜の結晶粒界の配向が変わる変曲点をなくすことにより
、変曲点に起因する、中間導電膜の珪素原子とデータ線
のアルミニウム原子トの置換反応をなくすことができる
ので、テータ線内部に珪素析出物が形成されることを防
止し、データ線の抵抗値の低減或はデータ線の断線の防
止を図ることができる。この効果は、メモリセルアレイ
内だけでなく、半導体領域に中間４電膜を介在させて配
線を接続する周辺回路圧おいても同様である。この結果
、ＤＲＡＭの電気的信頼性を向上することができる。

また、メモリセル部の半導体領域を形成する際に高不純
物濃度のイオン打込みを用いない為、リーク電流を低減
できる。これによってＤＲＡＭのリフレッシュ特性を向
上することができる。

さらに、メモリセルの情報蓄積用容量素子の下だけでな
く、データ線に接続されるＭＩＳＦＥＴの下にもポテン
シャルバリア層を設けたことによりモルモード及びデー
タ線モードの両ソフトエラ−に強いＤＲＡＭとすること
ができる。

また、データ線に接続されるＭＩＳＦＥＴ以外のＭ　Ｉ
　Ｓ　Ｐ　Ｅ’１’の下にはポテンシャルバリアミｔ設
けない為、周辺回路用ＭＩ　５ＦＥＴのソース及びドレ
インと基板間の容ｉを小さくでき、周辺回路の高速化を
達成できる。

以上、本発明者によってなされた発明を前記実施例に基
づき具体的に説明したが、本発明は、前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て檀々変形し得ることは勿論である。

ｍは、メモリセル選択用ＭＩＳＦＥＴ 明する為のＤＲＡＭのメモリセルの要部断面図である。

図中、２０・・・半導体基板、２１・・・ウェル領域、
３１．３５．４１．４３・・・半導体領域、３３．４７
・・・接続孔、３４・・・中間導電膜、３８・・・デー
タ線及び周辺回路の中間導電膜、Ｑｓ・・・メモリセル
選択用ＭＩ　Ｓ）’Ｅ’ｌ’、　Ｃ・・・情報蓄積用容
量素子、Ｍ・・・メモリセルである。

路を構成し、かつデータ線に接続されたＭＩＳＦル部及
び周辺回路を構成するＭＩＳＦＥＴｒの製造工程を示す
断面図、 図 図 １（ｐ″″）

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上に行及び列方向に配置された複数のメ
   モリセルと周辺回路を構成するための複数のＭＩＳＦＥ
   Ｔとを有する半導体集積回路装置において、 メモリセルは、メモリセル選択用ＭＩＳＦＥＴとそれと
   直列接続された情報蓄積用容量素子とからなり、前記メ
   モリセル選択用ＭＩＳＦＥＴはソース、ドレイン領域で
   ある第１、第２半導体領域と、前記第１、第２の半導体
   領域の間でかつ前記半導体基板上に位置するゲート電極
   である第１導電層とからなり、前記情報蓄積用容量素子
   は前記半導体基板内表面に位置する第１電極である第３
   半導体領域と、前記半導体基板表面で前記第３半導体領
   域上に位置する第２電極である第２導電層と、前記第１
   及び第２電極間に位置する誘電体層とからなり、 前記ＭＩＳＦＥＴは、ソース及びドレイン領域と、その
   間でかつ前記半導体基板上に位置するゲート電極である
   第３導電層とからなり、前記ソース及びドレイン領域は
   各々、高濃度の第４半導体領域と低濃度の第５半導体領
   域とで構成されていて、前記第１半導体領域は前記第３
   半導体領域よりも低濃度であり、かつ前記第４半導体領
   域よりも低濃度であることを特徴とする半導体集積回路
   装置。 ２、前記第１半導体領域と前記第５半導体領域との不純
   物濃度は等しいことを特徴とする特許請求の範囲第１項
   記載の半導体集積回路装置。 ３、前記第１及び第５半導体領域は　１×１０＾１＾３
   〜１×１０＾１＾４［ａｔｏｍｓ／ｃｍ＾２］の不純物
   をイオン打込みして形成された領域であることを特徴と
   する特許請求の範囲第２項記載の半導体集積回路装置。 ４、前記第３半導体領域は　１×１０＾１＾４〜１×１
   ０＾１＾５［ａｔｏｍｓ／ｃｍ＾２］の不純物をイオン
   打して形成された領域であることを特徴とする特許請求
   の範囲第３項記載の半導体集積回路装置。 ５、前記第１、第２及び第３半導体領域の下に位置し、
   α線に帰因するソフトエラー防止の為のバリア層として
   働く前記第１、第２、及び第３半導体領域とは反対導電
   型の第６半導体領域を有することを特徴とする特許請求
   の範囲第１項記載の半導体集積回路装置。 ６、前記第４、第５半導体領域の下に位置し、α線に帰
   因するソフトエラー防止の為のバリア層として働く前記
   第４、第５半導体領域とは反対導電型の第７半導体領域
   を有することを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ７、前記ＭＩＳＦＥＴはデータ線に接続されていること
   を特徴とする特許請求の範囲第６項記載の半導体集積回
   路装置。 ８、前記周辺回路は、センスアンプ回路、入出力選択用
   回路、又はプリチャージ用回路であり、前記ＭＩＳＦＥ
   Ｔは前記周辺回路の中のデータ線に接続されていること
   を特徴とする特許請求の範囲第７項記載の半導体集積回
   路装置。 ９、（ａ）半導体基板表面の一部を露出する工程；（ｂ
   ）前記露出された部分にポリシリコン層を形成する工程
   ； （ｃ）前記ポリシリコン層に不純物を導入し、前記ポリ
   シリコン層の不純物濃度を１×１０＾２＾０［ａｔｏｍ
   ｓ／ｃｍ＾３］以上にする工程；（ｄ）前記ポリシリコ
   ン層を９００〜１０００℃の温度で熱処理する工程 からなる半導体集積回路装置の製造方法。 １０．１×１０＾１＾６［ａｔｏｍｓ／ｃｍ＾２］の不
   純物をイオン打込みすることによって前記ポリシリコン
   の不純物濃度を１×１０＾２＾０［ａｔｏｍｓ／ｃｍ＾
   ３］とすることを特徴とする特許請求の範囲第９項記載
   の半導体集積回路装置の製造方法。 １１、前記（ｅ）の工程の後に前記ポリシリコン層に接
   続するようにアルミニウム配線を形成する工程を有する
   ことを特徴とする特許請求の範囲第９項記載の半導体集
   積回路装置の製造方法。 １２、前記ポリシリコン層はＭＩＳＦＥＴのソース又は
   ドレイン領域に接続されていることを特徴とする特許請
   求の範囲第１１項記載の半導体集積回路装置の製造方法
   。 １３、前記ＭＩＳＦＥＴは情報蓄積用容量素子に直列に
   接続されており、前記アルミニウム配線はデータ線であ
   ることを特徴とする特許請求の範囲第１２項記載の半導
   体集積回路回路装置の製造方法。