KR20020071708A

KR20020071708A - 불휘발성 반도체 기억 장치

Info

Publication number: KR20020071708A
Application number: KR1020010077757A
Authority: KR
Inventors: 다까노요시노리; 다우라다다유끼; 단자와도루
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-12-11
Filing date: 2001-12-10
Publication date: 2002-09-13
Also published as: US6807097B2; JP2002184190A; US20020071313A1; US6639837B2; US20040090824A1; KR100470574B1

Abstract

불휘발성 반도체 기억 장치는 제어 게이트를 갖는 트랜지스터 구조를 갖고, 전기적으로 재기입 가능하며 불휘발적으로 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 통상 판독 동작 및 기입, 또는 소거 시의 데이터 상태를 확인하는 검증 판독 동작에 각각 이용되는 제1 및 제2 참조 전류를 발생하기 위한 참조 전류원 회로와, 상기 통상 판독 동작 및 검증 판독 동작에 있어서 선택된 메모리 셀의 판독 전류를 상기 제1 및 제2 참조 전류와 비교하여 데이터를 검지하는 감지 증폭기와, 상기 통상 판독 동작 및 검증 판독 동작에 있어서 선택된 메모리 셀의 제어 게이트에 동일한 판독 전압을 공급하는 드라이버를 포함한다.

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

본 발명은 전기적으로 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것이다.

EEPROM의 메모리 셀은 통상, 전하를 축적하기 위한 부유 게이트와 제어 게이트가 적층된 트랜지스터 구조를 갖는다. 이 메모리 셀은 부유 게이트에 전자가 주입된 임계치 전압이 높은 상태와, 부유 게이트의 전자가 방출된 임계치 전압이 낮은 상태를 "1", "0"의 2치 데이터로서 기억한다. 메모리 셀의 데이터 판독은 제어 게이트에 판독 전압을 공급하여, 메모리 셀이 온 상태로 되어 전류를 인입하고 있는(온 셀), 오프 상태 그대로인지(오프 셀)를 검지함으로써 행해진다.

메모리 셀 데이터를 검지하는 감지 증폭기에는 전류 감지 증폭기가 이용된다. 감지 증폭기는 선택 메모리 셀의 비트선이 접속되는 감지 노드와 참조 노드를 구비하며, 참조 노드에는 데이터를 검지하기 위한 참조 전류가 흐르는 참조 셀이 접속된다. 참조 셀에는, 예를 들면 메모리 셀과 마찬가지의 구조를 갖는 것을 이용하고, 그것이 흘리는 참조 전류를 온 셀의 전류의 1/2 정도로 설정한다. 이에 따라, 메모리 셀의 전류와 참조 셀의 전류와의 비교에 의해 데이터 검지가 이루어진다.

EEPROM의 메모리 셀은 상호 컨덕턴스 gm이 제조 프로세스의 변동에 기인하여 변동을 갖는다. 이 상태를 메모리 셀의 전류에 대하여 관찰하면, 도 18과 같아진다. 도 18은 제어 게이트 전압 Vcg와 셀 전류 Icell의 관계를 나타낸 것으로, 여기서는 선택 메모리 셀의 임계치 전압이 Vth인 경우에, 제어 게이트에 판독 전압 Vread를 공급했을 때의, 셀 전류 Icell의 변동을 나타내고 있다. 상호 컨덕턴스의 최대치 gm(max), 최소치 gm(min)의 범위에 대응하여, 판독되는 셀 전류는 Icell (max)∼Icell(min)의 범위에서 변동하게 된다.

파선으로 나타낸 참조 셀의 참조 전류 Iref는, 상술한 바와 같이 온 셀의 전류의 1/2 정도로 설정된다. 만약 gm의 변동에 의해 최소 셀 전류 Icell(min)이 참조 전류 Iref보다 작은 상태가 되면, 오판독이 발생한다. 또한, 오판독이 되지 않았다고 해도, 셀 전류와 참조 전류와의 차이가 작기 때문에, 판독에 시간이 걸려서, 고속 판독을 할 수 없게 된다.

이상의 문제는 다치 기억을 행하는 경우에는 보다 심각하게 된다. 예를 들면, 2치 기억의 경우와 동일한 구조의 메모리 셀을 이용하여, 도 19에 도시한 바와 같이 임계치 분포를 미세하게 제어함으로써, 다치 기억을 행하는 방식이 있다. 도 19는 임계 전압이 낮은 쪽에서부터, "00", "01", "10", "11"의 4치 기억을 행하는 경우를 나타내고 있다.

데이터 "00"는 부유 게이트의 전자를 방출시킨 임계치 전압이 가장 낮은 상태(예를 들면, 소거 상태로 함)이다. 이 소거 상태로부터, "10" 데이터를 기입하기 위해서는 상위 비트의 "1" 기입을 행한다. "01" 데이터를 기입하기 위해서는 하위 비트의 "1" 기입을 행한다. "11" 데이터를 기입하기 위해서는 "01" 데이터를 기입한 후, 다시 상위 비트의 "1" 기입을 행하게 된다.

이상의 데이터 기입 또는 소거에 있어서는 2치 데이터의 경우와 마찬가지로, 각 데이터를 소정의 임계치 분포에 대응시키기 위해서, 검증 판독 동작이 행해진다. 도 19의 각 데이터 "00", "01", "10"에 따라, 임계치 분포의 상한과 하한을 보증하기 위해서는 검증 판독 시의 판독 전압 (Vvl0, Vvu0), (Vvl1, Vvu1), (Vvl2, Vvu2)이 필요하게 된다.

이에 따라, 보증되는 각 데이터의 임계치 분포는 예를 들면, "00"인 경우,1.5V∼2.5V, "01"인 경우, 3.5V∼4.5V, "10"인 경우, 5.5V∼6.5V, "11"인 경우, 7.7V 이상이 된다.

한편, 통상의 판독 동작에 있어서는 각 데이터의 임계치 분포 사이에 설정된 판독 전압 Vread0, Vread1, Vread2가 이용된다.

이와 같은 미세한 임계치 분포 제어를 행하기 위해서는 판독 전압 및 검증 판독 전압에 많은 값이 필요할 뿐만 아니라, 전술한 메모리 셀의 gm의 변동의 영향은 더욱 크게 된다. 즉, 각 판독 전압, 검증 판독 전압에 따라, 참조 셀의 참조 전류를 미세하게 설정할 필요가 있고, 도 18에서 설명한 gm의 변동에 의한 셀 전류 Icell의 변동의 허용 범위는 보다 좁게 되기 때문이다.

그리고, 오판독 등을 방지하기 위해서는, 예를 들면 각 데이터의 임계치 분포 사이를 1V가 아닌, 1.5V로 하는 등의, 마진의 증대가 필요하게 된다. 그러나, 이와 같이 마진을 확대하면, 판독 전압의 상한치는 매우 높게 된다. 그리고, 판독 동작마다 그와 같은 고전압이 메모리 셀에 걸리는 것은, EEPROM의 신뢰성을 저하시키는 원인이 된다. 또한, 판독 전압 등의 고전압은 통상 내장하는 승압 회로에서 생성되지만, 많은 종류의 고전압을 생성해야만 한다면, 승압 회로의 칩 점유 면적이 증대한다.

도 1은 본 발명의 실시예에 따른 EEPROM의 구성도.

도 2는 본 발명의 실시예의 EEPROM의 메모리 셀 구조도.

도 3은 본 발명의 실시예의 판독 회로계의 구성도.

도 4는 본 발명의 실시예의 판독 동작 및 검증 판독 동작의 원리를 설명하기 위한 도면.

도 5는 본 발명의 실시예의 판독 동작을 설명하기 위한 도면.

도 6은 본 발명의 실시예의 기입 동작 모드의 전압 파형도.

도 7은 본 발명의 실시예의 기입에 따른 임계치 분포도.

도 8은 본 발명의 다른 실시예에 따른 판독 회로계의 구성을 나타내는 도면.

도 9는 본 발명의 다른 실시예에 따른 참조 전류원 분포도.

도 10은 도 8의 분할 변환 회로의 구성도.

도 11은 본 발명의 또다른 실시예에 따른 판독 회로계의 구성도.

도 12는 본 발명의 또다른 실시예에 따른 참조 전류원 분포도.

도 13은 도 11의 차분할 변환 회로의 구성도.

도 14는 셀 전류 분포의 측정법을 나타내는 도면.

도 15는 셀 전류 분포의 측정법에 의해 측정되는 셀 전류 분포도.

도 16은 셀 전류 분포의 다른 측정법을 나타내는 도면.

도 17은 셀 전류 분포의 다른 측정법을 나타내는 도면.

도 18은 종래의 EEPROM의 셀 전류 분포도.

도 19는 4치 데이터의 임계치 분포도.

〈도면의 주요 부분에 대한 부호의 설명〉

1 : 메모리 셀 어레이

2 : 로우 디코더

3 : 컬럼 디코더

3a : 컬럼 게이트

4 : 감지 증폭기/데이터 래치

5 : 어드레스 레지스터

6 : 제어 회로

7 : 승압 회로

8 : I/O 버퍼

불휘발성 반도체 기억 장치는 제어 게이트를 갖는 트랜지스터 구조를 갖고, 전기적으로 재기입 가능하고 불휘발적으로 데이터를 기억하는 메모리 셀이 배열된메모리 셀 어레이와, 통상 판독 동작 및, 기입 또는 소거 시의 데이터 상태를 확인하는 검증 판독 동작에 각각 이용되는 제1 및 제2 참조 전류를 발생하는 참조 전류원 회로와, 상기 통상 판독 동작 및 검증 판독 동작에 있어서 선택된 메모리 셀의 판독 전류를 상기 제1 및 제2 참조 전류와 비교하여 데이터를 검지하는 감지 증폭기, 및 상기 통상의 판독 동작 및 검증 판독 동작에 있어서, 선택된 메모리 셀의 제어 게이트에 동일한 판독 전압을 공급하는 드라이버를 포함한다.

〈제1 실시예〉

도 1은 본 발명의 실시예에 따른 EEPROM의 전체 구성을 나타내고 있다. 메모리 셀 어레이(1)는 복수의 메모리 셀을 매트릭스 배열하여 구성된다. 이 메모리 셀 어레이(1)의 구성은 NAND형, NOR형, DINOR형 등 어떠한 방식이라도 좋다.

하나의 메모리 셀의 구조는 도 2와 같이 되어 있다. n형 실리콘 기판(11)의 메모리 셀 어레이(1)의 영역에는 p형 웰(12)이 형성되어 있다. 이 p형 웰(12)에 터널 전류가 흐를 수 있는 게이트 절연막(15)을 통해 부유 게이트(16)가 형성되고, 그 위에 절연막(17)을 통해 제어 게이트(18)가 적층되고, 제어 게이트(18)에 자기 정합된 n⁺형 소스, 드레인 확산층(13, 14)이 형성되어 있다.

부유 게이트(16)는 다결정 실리콘막에 의해 형성되고, 제어 게이트(18)는 다결정 실리콘막 또는 폴리사이드막(다결정 실리콘막과 금속 실리사이드막의 적층막)에 의해 형성된다. 게이트간 절연막(17)에는 통상, ONO막(실리콘 산화막/실리콘 질화막/실리콘 산화막의 적층막)에 의해 형성된다. 또한, 부유 게이트(16)의 측벽은 통상 실리콘 질화막 등의 측벽으로 보호된다.

부유 게이트(16)는 각 메모리 셀마다 독립적이고, 제어 게이트(18)는 지면에 직교하는 방향으로 연속적으로 배치되어 워드선이 된다. 메모리 셀은 층간 절연막 (19)으로 덮이고, 그 위에 셀의 n⁺형 확산층(13)에 접속된 비트선(20)이 워드선과 교차하여 배치된다.

메모리 셀 어레이(1)의 메모리 셀 선택은 로우 디코더(2)와 컬럼 디코더(3) 및 컬럼 게이트(3a)에 의해 행해진다. I/O 버퍼(8)를 통해 어드레스 레지스터(5)에 저장되는 어드레스 중, 로우 어드레스, 컬럼 어드레스가 각각 로우 디코더(2), 컬럼 디코더(3)로 디코드된다. 로우 디코더(2)는 워드선 드라이버를 포함하고, 선택된 워드선에 동작 모드에 따라 다른 전압이 공급된다. 컬럼 디코더(3)의 출력으로 선택되는 컬럼 게이트(3a)에 의해 비트선이 선택된다.

데이터 감지/데이터 래치 회로(4)는 판독 데이터를 검지하는 감지 증폭기와, 기입 데이터를 보유하는 데이터 래치를 포함한다. 데이터 기입은 후술하는 바와 같이 기입 펄스 인가 동작과 그 후의 검증 판독 동작의 반복에 의해 행해진다. 이 기입 모드의 시퀀스 제어는 제어 회로(6)에 의해 행해진다. 데이터 소거에 대해서도 필요에 따라 소거 동작과 검증 판독 동작이 행해지지만, 그와 같은 소거 모드의 시퀀스 제어도 제어 회로(6)에 의해 행해진다.

기입, 소거 및 판독 동작에 이용되는 전원 전압보다 높은 각종 고전압은, 고전압 발생 회로(7)에 의해 생성되고, 제어 회로(6)에 의해 제어되어 동작 모드에따라 로우 디코더(2)나 셀 어레이(1)에 공급된다.

도 3은 본 실시예의 EEPROM에서 통상 판독 동작 및 기입 시의 검증 판독 동작에 직접 관계하는 판독 회로계의 구성을 추출하여 나타내고 있다. 감지 증폭기 (31)는 연산 증폭기 OP와, 그 입력 단자인 감지 노드 SN과 참조 노드 RN에 접속된 부하 PMOS 트랜지스터 P0, P1로 구성된다. 감지 노드 SN에는 메모리 셀 어레이(1)의 선택된 메모리 셀 MC에 연결되는 비트선 BL이 접속되고, 참조 노드 RN에는 참조 전류원 회로(30)에 의해 하나의 참조 전류원이 선택되어 접속된다. 참조 전류원 회로(30)는 복수의 참조 전류원(32)과, 그 중 하나를 선택하는 스위치 회로(33)로 구성된다.

복수의 참조 전류원(32)으로서, 통상 판독 동작 및 검증 판독 동작에 필요한, 메모리 셀 MC와 마찬가지의 구조를 갖는 복수의 참조 셀 RC01∼RC03, RC11 ∼RC13, RC21∼RC23이 준비되어 있다. 이 참조 전류원(32)의 구체적인 설명에 앞서, 본 실시예에서의 통상 판독 동작 및 검증 판독 동작의 원리를 도 4를 참조하여 설명한다. 도 4는 4치 기억의 경우를 예로 들어, 각 데이터의 임계치 분포와, 통상 판독 및 검증 판독 시의 셀 전류와의 관계를 나타내고 있다.

4치 데이터의 기입 원리는 도 19에서 설명한 종래 방식과 동일하다. 즉, "0 0"은 임계치 전압이 가장 낮은 데이터 상태로서, 예를 들면 플래시형 EEPROM이면, 데이터 기입에 앞서, 임의의 메모리 블록의 모든 셀을 일괄 소거하여, "00"의 소거 상태가 된다. 이 소거 상태에서 1회 내지 2회의 비트 데이터 기입에 의해, "11", "01", "10"의 기입이 행해진다. 데이터 소거는 도 2의 셀 구조에 있어서, p형웰(12)과 제어 게이트(18) 사이에서, p형 웰(12)측이 플러스가 되는 고전압(소거 전압)을 인가하여, 부유 게이트(16)의 전자를 채널측에 방출시킴으로써 행해진다.

데이터 기입은 제어 게이트(18)에 플러스의 고전압(기입 펄스)을 인가하고, 비트선을 통해 드레인 또는 채널에 제공되는 데이터 전위에 따라, 부유 게이트(16)에의 전자 주입을 행하거나, 전자 주입을 행하지 않게 함으로써, 선택적으로 임계치 전압을 상승시킨다. 기입 동작은 실제로는 상술한 바와 같이 제어 게이트에의 기입 펄스 인가와, 검증 판독 동작의 반복에 의해, 소정의 기입 상태를 얻게 된다.

본 실시예에 있어서 특징적인 것은 도 4에 도시한 바와 같이 통상 판독 동작에 있어서 메모리 셀 MC의 제어 게이트에 공급되는 판독 전압 Vread가 기입 시 검증 판독 동작에 있어서도 그대로 이용되는 것이다. 여기서, 통상 판독 동작에서 이용되는 판독 전압 Vread는 어떤 데이터 상태를 읽는 경우에도 공통이고, 하나의 판독 전압 Vread를 이용하여, "00", "01", "10", "11"의 모든 데이터가 판정된다.

그리고, 판독 전압 Vread를 공급한 검증 판독 동작에 있어서는 이 판독 전압 Vread를 공급함으로써 온 상태가 되는 데이터 "00", " 01", "10"에 대하여 각각 이들의 임계치 분포의 거의 상/하한에서의 전류에 상당하는 검증 판독용 참조 전류치 Iverify0(상한치: Iverifyl0, 하한치: Iverifyu0), Iverify1(상한치: Iverifyl1, 하한치: Iverifyu1), Iverify2(상한치: Iverifyl2, 하한치: Iverifyu2)를 설정하고 있다.

"00" 데이터에 대해서는 일괄 소거인 경우에는 소거 검증 동작이 되지만, 판독 전압 Vread를 인가한 검증 판독에 있어서, 셀 전류가 상한치: Iverifyl0과 하한치: Iverifyu0 사이에 있는 것이 확인되면, 패스가 된다. 마찬가지로, "01" 기입인 경우에는 동일한 판독 전압 Vread를 인가한 검증 판독에 있어서, 셀 전류가 상한치: Iverifyl1과 하한치: Iverifyu1 사이에 있는 것이 확인되면, 패스가 된다. "10" 기입인 경우에는 동일한 판독 전압 Vread를 인가한 검증 판독에 있어서, 셀 전류가 상한치: Iverifyl2와 하한치: Iverifyu2 사이에 있는 것이 확인되면, 패스가 된다.

단, 실제 검증 판정에는 참조 전류치로서 상술한 바와 같이 상한치 및 하한치를 이용하지 않고 어느 한쪽만으로 할 수도 있다.

또한, 데이터 "11"의 검증 판독은 판독 전압 Vread와는 다른, 예를 들면 이보다 높은 검증 판독 전압을 제어 게이트에 공급하여, 오프 상태임을 확인하는 방법을 이용하면 좋다.

이상과 같은 검증 판독을 행하면, 종래의 방식과 같이 기입 데이터의 임계치 전압을 보증하고 있는 것은 아니고, 판독 전압 Vread 인가 시의 셀 전류에 의해 데이터를 보증한 것이 된다. 그리고, 본 실시예의 경우, 검증 판독 동작과 마찬가지로, 통상의 판독 동작에 있어서도, 동일한 판독 전압 Vread를 이용한다. 즉, 종래는 각 데이터의 임계치 분포 사이에 판독 전압을 설정하여 셀 전류를 판독하는 것에 대하여, 하나의 판독 전압 Vread를 이용하여, 도 4에 도시한 판독용 참조 전류치 Iread01, Iread12, Iread23과의 비교에 의해 "00", "01", "10", "11" 데이터의 판정을 행한다. 판독용 참조 전류치 Iread01은 검증 판독용 참조 전류치 Iverifyu0과 Iverifyl1 사이에 설정되고, 마찬가지로 참조 전류치 Iread12는 참조전류치 Iverifyu1과 Iverifyl2 사이에 설정되고, 참조 전류치 Iread23은 참조 전류치 Iverifyu2보다 작게 설정된다.

이와 같은 검증 판독 동작 및 통상 판독 동작을 행하면, 기입 데이터는 판독 전압 Vread에서의 셀 전류로 보증되어 있기 때문에, 메모리 셀의 gm에 변동이 있었다고 해도, 원리적으로, 판독 동작 시에 셀 전류와 참조 전류치가 역전하는 사태는 발생하지 않는다. 따라서, 오판독이 방지되고, 또한 고속 판독이 가능하게 된다.

도 3의 참조 전류원 회로(30)는 상술한 통상 판독 동작 및 검증 판독 동작에 이용되는 복수의 참조 전류를 각각 생성하는 전류원인 참조 셀 RC를 이용하여 구성되어 있다. 도 3의 참조 전류원(32)은 도 4에서 설명한 4치 기억의 경우의 구성예를 구체적으로 나타내고 있다. 참조 셀 RC01, RC02는 "00" 데이터 판정을 위한 검증 판독에 이용되는 참조 전류 Iverifyl0, Iverifyu0을 생성하고, 참조 셀 RC03은 "00" 데이터 판정을 위한 통상 판독에 이용되는 참조 전류 Iread01을 생성하는 전류원이다. 참조 셀 RC11, RC12는 "01" 데이터 판정을 위한 검증 판독에 이용되는 참조 전류 Iverifyl1, IVerifyu1을 생성하고, 참조 셀 RC13은 "01" 데이터 판정을 위한 통상 판독에 이용되는 참조 전류 Iread12를 생성하는 전류원이다. 참조 셀 RC21, RC22는 "10" 데이터 판정을 위한 검증 판독에 이용되는 참조 전류 Iverifyl2, Iverifyu2를 생성하고, 참조 셀 RC23은 "10" 데이터 판정을 위한 통상 판독에 이용되는 참조 전류 Iread23을 생성하는 전류원이다.

이들 참조 셀 RC01∼RC03, RC11∼RC13, RC21∼RC23은 전부 메모리 셀 MC와 동일한 구조, 치수를 갖고, 제어 게이트에 판독 전압 Vread를 인가했을 때에 도 4에서 설명한 각 참조 전류치가 얻어지도록, 게이트 임계치 전압이 각각 다른 값으로 조정되어 있다. 이들 제어 게이트는 참조 워드선 RWL에 공통 접속되어 있다. 이 참조 워드선 RWL에는 판독 동작 시 및 검증 판독 동작 시에, 로우 디코더(2) 내의 워드선 드라이버로부터 선택 워드선 WL에 공급되는 판독 전압 Vread와 동일한 판독 전압이 공급되게 된다.

검증 판독 동작에 있어서는 확인해야 할 기입 데이터에 따라 스위치 회로 (33)에 의해 선택된 검증 판독용 참조 셀 RC01, RC02, RC11, RC12, RC21, RC22 중 어느 것인가가 선택되어, 그 드레인이 감지 증폭기(31)의 참조 노드 RN에 접속된다. 통상 판독 동작에 있어서는 스위치 회로(33)에 의해 선택된 통상 판독용 참조 셀 RC03, RC13, RC23 중 어느 것인가가 선택되어, 그 드레인이 감지 증폭기(31)의 참조 노드 RN에 접속된다.

단, 4치 데이터 "00", "01", "10", "11"의 판정을 간단히 행하기 위해서는 판독용 참조 전류 Iread01, Iread12, Iread23을 동시에 선택하여 각각이 별개의 참조 노드에 제공되도록 감지 증폭기(31)가 실제로는 복수개 준비된다. 도 5는 3개의 감지 증폭기(31a∼31c)를 이용하여, 각각에 통상 판독용 참조 전류 Iread01, Iread12, Iread23을 동시에 제공하는 판독 동작을 나타내고 있다. 셀 전류 Icell과, 참조 전류 Iread01, Iread12, Iread23과의 대소 관계로 데이터는 다음과 같이 판정된다. Icell>Iread01이면, 감지 증폭기(31a∼31c)의 출력은 모두 "0"이 되고, 이에 따라 데이터 "00"이 판정된다. Iread01>Icell>Iread12이면, 감지 증폭기 (31a)의 출력이 "1", 나머지 감지 증폭기(31b, 31c)의 출력이 "0"이고, 이에 따라데이터 "01"이 판정된다. Iread12>Icell>Iread23이면, 감지 증폭기(31a, 31b)의 출력이 "1", 감지 증폭기(31c)의 출력이 "0"이고, 이에 따라 데이터 "10"이 판정된다. Iread23>Icell이면, 감지 증폭기(31a, 31b, 31c)의 출력이 모두 "1"이고, 이에 따라 데이터 "11"이 판정된다.

도 6은 기입 모드에서의 메모리 셀 MC와 참조 셀 RC의 제어 게이트 전압 Vcg의 파형을 나타내고 있다. 이는 예를 들면, 도 4의 데이터 "00"의 소거 상태에 있는 메모리 셀 MC에, 그 하위 비트에 "1" 기입을 행하여, "01" 데이터를 기입하는 경우의 예이다. 이 때, 스위치 회로(33)에 의해 선택되는 참조 셀 RC는 RC11 또는 RC12이고, 그 제어 게이트에는 본체 셀 MC와 동일한 판독 전압 Vread가 인가된다. 메모리 셀 MC에는 기입 펄스 전압 Vpgm의 인가와 검증 판독 전압 Vread의 인가가 반복된다.

그리고, 기입 펄스 인가에 의해 본체 셀 MC의 임계치가 점차 높아지고, 검증 판독 시의 메모리 셀 MC의 셀 전류가, 예를 들면 참조 셀 RC12에 의한 참조 전류 Iverifyu1보다 작아지면, 감지 증폭기(31)의 출력이 반전하고, 기입 종료라고 판정되게 된다. 이에 따라, "01" 데이터 기입은 패스가 된다. "01" 데이터의 임계치 분포의 하한(실제로는 대응하는 셀 전류)을 보증하기 위해서는 참조 셀 RC11을 이용하여, 참조 전류 Iverifyl1에서의 검증 판정도 행할 필요가 있다.

그 밖의 데이터 "00", "10"의 기입 또는 소거의 경우에도, 선택하는 참조 셀 RC가 다를 뿐이고, 마찬가지로 참조 셀 RC에 판독 전압 Vread를 공급한 검증 판독이 행해진다. "11" 데이터에 대해서는 상술한 바와 같이 판독 전압 Vread와는 다른 검증 판독 전압이 이용된다.

본 실시예에 따른 기입 동작에서는 셀 전류를 보증한다는 검증 판독이 행해지기 때문에, 실제로 기입된 데이터의 임계치 분포는 종래에 비하여 확대된다고 생각된다. 그 모습을 도 7에 도시한다. 참조 전류치 IverifyA에 의해 임의의 데이터 상태가 보증되기 때문에, 이 데이터 상태의 임계치 분포는 메모리 셀의 gm이 최소치 gm(min)의 경우와 최대치 gm(max) 경우의 사이에서, 도시한 바와 같이 Vth1로부터 Vth2의 범위의 변동이 생긴다. 따라서, 참조 전류치 IverifyA보다 작은 참조 전류치 IverifyB에 의해 보증되는 데이터 상태는 파선으로 도시한 바와 같이 인접한 데이터의 임계치 분포가 중첩되는 경우도 있을 수 있다.

그러나, 이 임계치 분포의 중첩 상태는 오판독의 원인이 되지 않는다. 왜냐하면, 판독 전압 Vread를 인가한 검증 판독 시의 참조 전류치 IverifyA에 대하여, 통상 판독 시에는 동일한 판독 전압 Vread를 이용한, 보다 낮은 참조 전류치 IreadA에서의 셀 전류를 판독하게 된다. 이 참조 전류치 IreadA가 검증 판독 시의 참조 전류치 IverifyA와 IverifyB 사이에 설정되면, 임계치 분포의 여하에 관계없이, 참조 전류치 IverifyA로 보증된 데이터가 판독된다.

〈제2 실시예〉

도 4에서는 참조 전류원(32)으로서, 필요한 복수의 참조 전류치에 대응하여 각각 메모리 셀 MC와 마찬가지의 구조를 갖는 참조 셀 RC를 준비하였다. 이에 대하여, 기본이 되는 참조 셀 RC를 하나 준비하여, 이에 기초하여 다른 복수의 참조 전류를 생성하도록 참조 전류원 회로를 구성할 수 있다. 도 8은 그와 같은 참조전류원 회로(71)를 갖는 제2 실시예의 구성을 도 3에 대응시켜서 나타내고 있다.

본 실시예에서의 참조 전류원 회로(71)는 판독 전압 Vread를 제어 게이트에 공급했을 때에 참조 전류 I0이 얻어지는 하나의 참조 셀 RC0을 이용한다. 그리고, 분할 변환 회로(72)에 의해 도 9에 도시한 바와 같이 참조 전류 I0을 플러스의 수 x(=a, b…)로 분할한 복수의 참조 전류 I0/a, I0/b, …를 생성한다. 그리고, 감지 증폭기(31)의 참조 노드 RN에 접속된 NMOS 트랜지스터 QN0에는 분할 변환 회로(72)에 의해 선택되는 참조 전류가 흐르도록, 게이트에 전압 V0이 공급되도록 구성된다.

분할 변환 회로(71)의 구성은 도 10과 같이 된다. 전류원 부하인 PMOS 트랜지스터 QP0과 기본이 되는 참조 셀 RC0이 참조 전류 회로(721)를 구성한다. 참조 셀 RC0은 메모리 셀 MC와 마찬가지의 구조를 갖고, 그 제어 게이트에 판독 전압 Vread를 공급했을 때에, 전류 I0이 흐른다. 이 참조 전류 회로(721)에 대하여, PMOS 트랜지스터 QP0과 함께 전류 미러 회로(722)를 구성하는 복수(n개)의 전류원 PMOS 트랜지스터 QP11, QP12, …, QP1n이 설치된다. 이들 PMOS 트랜지스터 QP11, QP12, …, QP1n은 PMOS 트랜지스터 QP0의 채널 폭을 W로 하여, 채널 폭이 순차적으로 W/a, W/b, …가 되도록 사이즈가 설정되어 있다. 채널 길이는 전부 PMOS 트랜지스터 QP0과 동일한 것으로 한다.

이에 따라, PMOS 트랜지스터 QP11, QP12, …는 각각 I0/a, I0/b, …의 참조 전류를 흘리는 전류원이 된다. 이들이, 앞의 실시예에서의 검증 판독용의 각 참조 전류원 Iverify 및 통상 판독용의 각 참조 전류원 Iread로서 이용되게 된다. 이들PMOS 트랜지스터 QP11, QP12, …, QP1n은 소스가 각각 활성화용 스위치 SW1, SW2, …, SWn을 통해 전원 VCC에 접속되고, 드레인은 공통으로 다이오드 접속된 NMOS 트랜지스터 QN1에 접속되어 있다.

NMOS 트랜지스터 QN1은 전류를 전압으로 변환하는 출력 트랜지스터로서, 스위치 SW1, SW2, …에 의해 선택된 PMOS 트랜지스터 QP11, QP12, …에 의해 결정되는 참조 전류 I0/x가 흐른다. 이 NMOS 트랜지스터 QN1의 드레인 전압 V0이 감지 증폭기(31)의 참조 노드 RN에 접속된 NMOS 트랜지스터 QN0의 게이트에 공급된다. 이들 NMOS 트랜지스터 QN0, QN1도 전류 미러 회로를 구성하고 있으며, 그 치수가 동일하다고 하면, NMOS 트랜지스터 QN0에는 참조 전류 I0/x가 흐른다.

이상과 같이 본 실시예에 의하면, 기본이 되는 참조 셀 RC0에 의해 결정되는 참조 전류 I0을 분할하여, 복수의 통상 판독용 참조 전류 및 검증 판독용 참조 전류를 생성할 수 있다. 그리고, 앞의 실시예와 마찬가지로, 통상 판독 동작 및 검증 판독 동작에 따라, 필요한 참조 전류를 스위치로 선택할 수 있다. 검증 판독 및 통상의 판독 동작 모두, 참조 셀 RC0의 제어 게이트에는 동일한 판독 전압 Vread가 공급되고, 이에 따라 앞의 실시예와 마찬가지의 원리로 셀 전류를 보증한 기입이 행해진다.

또, 도 9의 예는 전류 분할비 x(=a, b, …)가 1이상인 경우, 즉, 원래의 참조 전류 I0을 최대치로 하여, I0/a, I0/b, …가 순차적으로 작아지는 경우를 나타내고 있지만, 비율 x는 1 이하라도 좋다. 즉, 참조 전류 I0보다 큰 참조 전류를 생성하도록 해도 좋다. 구체적으로 예를 들면, 필요한 많은 참조 전류치의 중간적인 레벨로 원래의 참조 전류 I0을 설정하고, 그 상하에 그 밖의 참조 전류치를 생성하도록, 전류 분할비 x를 설정할 수 있다.

본 실시예에 의하면, 앞의 실시예와 같이 메모리 셀 MC와 마찬가지의 복잡한 구조를 갖는, 치수가 다른 다수의 참조 셀 RC를 만드는 경우에 비하여, 참조 전류원 회로의 제조는 용이하게 된다.

〈제3 실시예〉

제2 실시예에서는 참조 셀이 RC0의 하나이고, 그 참조 전류를 분할하여 복수의 참조 전류를 생성하고 있다. 이 때문에, 단순하게 전류 분할한 경우, 도 4에서 설명한 최소의 참조 전류치 Iread23을 보증할 수 없게 될 가능성이 있다. 최소의 참조 전류치 Iread23은 단순한 판독 참조 전류라기 보다, 셀의 최소 판독 전류도 보증하는 의미가 있다. 예를 들면, NOR형 플래시 EEPROM의 경우, 비트선에 다수의 메모리 셀이 병렬 접속되기 때문에, 판독 시, 다수의 비선택 셀의 누설이 선택 셀의 전류에 중첩된다. 따라서, 온 셀의 전류가 누설 전류의 총합보다 작은 상태에서는 데이터 판정을 할 수 없기 때문이다.

그래서, 본 실시예에서는 적어도 두 개의 참조 셀을 이용하여, 상술한 최소판독 전류치를 보증할 수 있다. 그와 같은 구성을 도 8에 대응시켜서, 도 11에 도시한다. 참조 전류원 회로(101)는 판독 전압 Vread를 제어 게이트에 공급했을 때의 전류치가 IA인 참조 셀 RCA와 전류치가 IB인 참조 셀 RCB를 이용한다. 단, IA>IB이다. 참조 셀 RCB가 최소 전류치를 보증하기 위한 것이다. 그리고, 차분할 변환 회로(102)에 의해, 도 12에 도시한 바와 같이 최소 전류치 IB와 최대 전류치IA 사이에서, 이들 차분 전류치를 플러스의 수 x(=a, b …)로 분할한 참조 전류치 (IA-IB)/a, (IA-IB)/b, …를 생성한다.

감지 증폭기(31)의 참조 노드 RN에는 두 개의 NMOS 트랜지스터 QNA, QNB가 병설된다. NMOS 트랜지스터 QNB는 최소 판독 전류를 보증하기 위한 것이다. 즉, NMOS 트랜지스터 QNB에는 참조 셀 RCB에 의해 결정되는 최소 전류 IB가 흐르고, NMOS 트랜지스터 QNA에는 차분할 변환 회로(102)에 의해 분할된 참조 전류치 (IA-IB)/x가 흐르도록, NMOS 트랜지스터 QNA, QNB를 구동하는 차분할 변환 회로(102)가 구성된다.

구체적으로, 차분할 변환 회로(102)는 도 13과 같이 구성된다. 하나의 참조 셀 RCA와 전류원 PMOS 트랜지스터 QP0이 제1 참조 전류 회로(201)를 구성하고, 다른 하나의 참조 셀 RCB와 전류원 PMOS 트랜지스터 QP22가 제2 참조 전류 회로(202)를 구성한다. 참조 셀 RCA, RCB는 메모리 셀과 마찬가지의 구조를 갖고, 그 제어 게이트에 판독 전압 Vread를 공급했을 때에, 각각 전류 IA, IB가 흐르도록, 임계치 전압이 조정되어 있다.

제2 참조 전류 회로(202)의 PMOS 트랜지스터 QP22와 전류 미러를 구성하는 PMOS 트랜지스터 QP23에 의해, 다이오드 접속된 NMOS 트랜지스터 QN2에 전류 IB가 흐른다. NMOS 트랜지스터 QN2는 전류를 전압으로 변환하는 것으로, 그 드레인 전압 Vb가 참조 노드 RN에 접속된 하나의 NMOS 트랜지스터 QNB의 게이트에 공급된다. NMOS 트랜지스터 QNB와 QN2를 동일한 치수라고 하면, NMOS 트랜지스터 QNB에는 전류 IB가 흐른다.

제2 참조 전류 회로(202)의 PMOS 트랜지스터 QP22와 전류 미러를 구성하는 다른 하나의 PMOS 트랜지스터 QP21에 의해, 전류 IB는 제1 참조 전류 회로(201)의 참조 셀 RCA에도 공급된다. 이에 따라, 제1 참조 전류 회로(201)의 부하 PMOS 트랜지스터 QP0에는 두 개의 참조 전류치의 차분 전류 (IA-IB)가 흐른다.

제1 참조 전류 회로(201)에 대하여, PMOS 트랜지스터 QP0과 함께 전류 미러 회로(203)를 구성하는 복수(n개)의 PMOS 트랜지스터 QP11, QP12, …, QP1n이 설치된다. 이들 PMOS 트랜지스터 QP11, QP12, …, QP1n은 PMOS 트랜지스터 QP0의 채널 폭을 W로 하여, 채널 폭이 순차적으로 W/a, W/b, …가 되도록 사이즈가 설정되어 있다. 채널 길이는 전부 PMOS 트랜지스터 QP0과 동일한 것으로 한다.

이에 따라, PMOS 트랜지스터 QP11, QP12, …, QP1n은 각각 (IA-IB)/a, (IA-IB)/b, …의 참조 전류를 흘리는 전류원이 된다. 이들이, 앞의 실시예에서의 검증 판독 시의 각 참조 전류원 Iverify 및 통상 판독 시의 각 참조 전류원 Iread로서 이용되게 된다. 이들 PMOS 트랜지스터 QP11, QP12, …, QP1n은 소스가 각각 활성화용 스위치 SW1, SW2, …를 통해 전원 VCC에 접속되고, 드레인은 공통으로, 다이오드 접속된 NMOS 트랜지스터 QN1에 접속되어 있다.

이에 따라, NMOS 트랜지스터 QN1에는 스위치 SW1, SW2, …에 의해 선택된 PMOS 트랜지스터 QP11, QP12, …에 의해 결정되는 복수의 통상 판독용 참조 전류 및 검증 판독용 참조 전류 (IA-IB)/x가 얻어진다. 이 NMOS 트랜지스터 QN1의 드레인 전압 Va가 비교기(31)의 참조 노드 RN에 접속된 다른 하나의 NMOS 트랜지스터 QNA의 게이트에 공급된다. NMOS 트랜지스터 QNA, QN1의 치수가 동일하다고 하면,NMOS 트랜지스터 QNA에는 QN1과 동일한 전류가 흐른다.

이상과 같이 본 실시예에 의하면, 참조 노드 RN 측의 참조 전류는 최소 전류치 IB를 보증하여, 두 개의 참조 전류치 IA, IB의 차이를 분할한 (IA-IB)/x와 IB를 합성한 값이 된다. 따라서, 앞의 실시예와 마찬가지로, 동작 모드에 따라, 활성화용 스위치에 의해 선택된 참조 전류가 얻어지고, 판독 전류로 데이터를 보증한 기입이 행해짐과 함께, 최소 판독 전류를 확실하게 보증할 수 있다.

또, 위의 예는 두 개의 참조 셀을 이용하여, 이에 따라 전류 분할하는 범위를 설정했지만, 3개 이상의 참조 셀을 준비하여, 셀 전류의 범위를 여러 개로 나누어, 각 범위에서 차분 전류치를 생성하는 차분할 변환 회로를 구성해도 좋다.

여기까지의 실시예에 있어서, 참조 셀 RC로서 메모리 셀 MC와 마찬가지의 구조를 이용했지만, 이는 이유가 있어서인 것이다. 예를 들면, 통상의 트랜지스터를 이용하여 참조 전류를 만드는 것도 원리적으로는 가능하다. 그러나, 이 경우에는 메모리 셀 어레이의 메모리 셀 MC가 제조 프로세스의 변동 등에 의해, 평균적 gm이 작은 쪽으로 변화했다고 하면, 메모리 셀 MC와 다른 프로세스로 만들어진 트랜지스터를 참조로 하는 참조 전류치로 검증 판독을 행했을 때, 도 4의 "00" 데이터의 분포가 임계치 전압 마이너스의 상태에 걸칠 가능성이 있다. 그렇게 하면, 통상 판독 동작에 있어서, 비선택 셀의 누설이 큰 것으로 되어, 정상적인 판독을 할 수 없게 될 가능성이 있다. 이에 대하여, 참조 전류원을 메모리 셀 MC과 동일한 구조의 참조 셀 RC에 의해 만들면, 참조 셀 RC가 칩의 평균적인 셀 특성의 변동을 반영하기 때문에, 상술한 문제는 회피되게 된다.

지금까지의 실시예에 있어서 기입을 행한 메모리 셀의 데이터 기입(또는 소거) 상태를 체크하는 방법을 다음에 설명한다. 종래는 기입 데이터의 체크에는 임계치 분포 측정을 행하고 있다. 이 경우, 판정 전류 레벨을 일정하게 하여, 메모리 셀 MC의 제어 게이트에 외부로부터 제어 전압을 공급하고, 메모리 셀 MC가 온 상태로부터 오프 상태가 되는 제어 전압치를 메모리 셀의 게이트 임계치 전압으로 한다. 그러나, 본 발명에 의한 EEPOM에서는 각 실시예에서 설명한 바와 같이 메모리 셀의 데이터는 셀 전류를 보증하는 기입 검증 판독을 행하고 있으며, 도 7을 이용하여 설명한 바와 같이 인접한 데이터 사이에서 임계치 분포가 중첩되는 것을 허용하고 있다. 따라서, 종래와 마찬가지의 임계치 분포 측정을 행해도, 데이터를 판별할 수 없는 경우가 발생한다.

〈제4 실시예〉

그래서, 본 발명의 제4 실시예에 있어서는 기입 데이터의 상태 체크를 위해서, 셀 전류 분포 측정을 행한다. 구체적으로는 도 14에 도시한 바와 같이 EEPROM 칩에, 외부 전류원용 패드(301)를 설치하고, 이에 외부 참조 전류원(302)을 접속한다. 외부 전류원용 패드(301)는 감지 증폭기(31)의 참조 노드 RN에 접속되는 것으로 한다. 감지 증폭기(31)의 감지 노드 SN에 접속되는 메모리 셀 MC의 워드선 WL에는 판독 전압 Vread를 공급한다. 그리고, 외부 참조 전류원(302)의 전류치를 주사하여 비교기(31)의 출력이 반전하는 전류치를 모니터한다.

이에 따라, 도 15에 도시한 바와 같이 4치 데이터에 대응하는 셀 전류 분포가 구해진다. 도 15에서는 4치 데이터의 임계치 분포를 실선으로 나타내고, "00","01", "10" 데이터에 대하여, 판독 전압 Vread로 판독했을 때의 셀 전류의 분포를 파선으로 나타내고 있다. "11" 데이터에 대해서는 판독 전압 Vread에서는 셀 전류가 흐르지 않기 때문에, 전류 분포는 구해지지 않고, 구할 필요성도 없다. 도 15에서는 인접 데이터의 임계치 분포에 중첩이 없는 상태를 나타내고 있지만, 상술한 바와 같이 임계치 분포가 중첩되는 상태였다고 해도, 파선으로 나타내는 셀 전류 분포는 정상적으로 데이터 기입이 이루어져 있는 한, 상호 중첩되지 않는다.

〈제5 실시예〉

도 16은 도 14의 셀 전류 분포 측정 방식을 변형한 제5 실시예이다. 이 경우, 참조 전류원 패드(301)에 접속되는 외부 참조 전류원(302)은 고정인 것으로 한다. 칩 내부에는 이 외부 참조 전류원(302)의 전류치를 1/z(z는 플러스의 수)로 분할한 분포 측정용 참조 전류를 생성하여, 감지 증폭기(31)의 참조 노드 RN에 접속하는 참조 전류 생성 회로(304)를 내장한다. 그리고, 이 참조 전류 생성 회로 (304)를 외부 제어 신호에 의해 제어하기 위해서 외부 제어 신호 패드(303)를 설치한다.

참조 전류 생성 회로(303)는 앞의 도 8의 실시예에서 설명한 참조 전류원 회로(71)와 마찬가지의 사고 방식으로, 전류 미러 회로를 이용하여 소정의 분할비로 복수의 참조 전류를 생성하는 회로로서 구성하면 좋다.

이와 같은 분포 측정 방식을 이용하면, 외부 참조 전류원(302)의 전류치를 바꿀 필요가 없고, 외부 측정 기기의 부담이 경감된다.

〈제6 실시예〉

도 17은 제6 실시예에 따른 셀 전류 분포 측정 방식이다. 감지 증폭기(31)의 참조 노드 RN에 드레인이 접속되고, 소스가 접지되고, 게이트가 외부 전압원 패드(306)에 접속된 분포 측정용 참조 트랜지스터(305)를 설치한다. 분포 측정용 참조 트랜지스터(305)는 바람직하게는 메모리 셀 MC와 마찬가지의 구조를 갖는 참조 셀인 것으로 한다. 외부 전압원 패드(306)에는 외부 참조 전압원(307)을 접속한다.

이와 같은 구성으로서, 외부 참조 전압원(307)의 전압을 주사하여, 분포 측정용 참조 트랜지스터(305)로 전압-전류 변환하여 감지 증폭기(31)에 공급하고, 감지 증폭기(31)의 출력이 반전하는 전압치를 모니터한다. 분포 측정용 참조 트랜지스터(306)의 전압-전류 특성을 사전에 알 수 있으면, 도 15에서 설명한 바와 같은 기입(또는 소거) 데이터의 셀 전류 분포를 구할 수 있다.

이상의 실시예에서는 다치 기억의 경우를 설명했지만, 본 발명은 2치 기억의 경우도 마찬가지로 유효하다. 2치 기억의 경우, 예를 들면 임계치가 높은 "1" 데이터 상태와 이보다 임계치가 낮은 "0" 데이터 상태가 이용된다. 판독 전압은 "0", "1" 데이터의 임계치 분포 사이에 설정된다. "1" 데이터를 소거 상태로서, "0" 데이터 기입을 행하는 경우, 종래의 EEPROM에서는 기입 검증 판독 모드에 있어서, 통상 판독 모드에서의 판독 전압보다 낮은 판독 전압이 이용되고, 셀의 온 오프 판정이 행해진다. 이에 대하여, 4치의 실시예에서 설명한 것과 마찬가지로, 검증 판독 시에도 통상 판독 시와 동일한 판독 전압을 이용하여, 셀 전류를 보증하는 기입을 행함으로써, 메모리 셀의 gm의 영향을 받지 않은 기입이 가능하게 된다.

본 발명에 따르면, 불휘발성 반도체 기억 장치에서의 검증 판독 동작 및 통상 판독 동작 시에 기입 데이터는 판독 전압에서의 셀 전류로 보증되기 때문에, 메모리 셀의 상호 컨덕턴스에 변동이 있다고 해도, 판독 동작 시에 셀 전류와 참조 전류가 역전하는 사태가 발생하지 않기 때문에 오판독이 방지되고 고속 판독이 가능하게 된다.

Claims

불휘발성 반도체 기억 장치에 있어서,

제어 게이트를 갖는 트랜지스터 구조를 갖고, 전기적으로 재기입 가능하며 불휘발적으로 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,

통상 판독 동작 및, 기입 또는 소거 시의 데이터 상태를 확인하는 검증 판독 동작에 각각 이용되는 제1 및 제2 참조 전류를 발생하는 참조 전류원 회로와,

상기 통상 판독 동작 및 검증 판독 동작에 있어서 선택된 메모리 셀의 판독 전류를 각각, 상기 제1 및 제2 참조 전류와 비교하여 데이터를 검지하는 감지 증폭기, 및

상기 통상의 판독 동작 및 검증 판독 동작에 있어서, 선택된 메모리 셀의 제어 게이트에 동일한 판독 전압을 공급하는 드라이버를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 참조 전류원 회로는,

상기 제1 참조 전류를 발생하는 통상 판독용 참조 전류원과,

상기 제2 참조 전류를 발생하는 검증 판독용 참조 전류원, 및

상기 통상 판독용 참조 전류원과 검증 판독용 참조 전류원을 선택적으로 상기 감지 증폭기에 접속하는 스위치 회로를 포함하는 것을 특징으로 하는 불휘발성반도체 기억 장치.
제2항에 있어서,

상기 통상 판독용 참조 전류원 및 검증 판독용 참조 전류원은, 각각 상기 메모리 셀과 동일한 구조이며 상호 다른 게이트 임계치 전압을 갖고, 제어 게이트에 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은 제어 게이트에 상기 판독 전압이 공급됐을 때의 셀 전류의 분포에 의해 다치 데이터 기억을 행하는 것이고,

상기 참조 전류원 회로는,

상기 통상 판독 동작에 있어서 판독해야 하는 데이터에 따라 전환하여 이용되는 복수의 통상 판독용 참조 전류원과,

상기 검증 판독 동작에 있어서 확인해야 하는 데이터에 따라 전환하여 이용되는 복수의 검증 판독용 참조 전류원, 및

상기 복수의 통상 판독용 참조 전류원과 복수의 검증 판독용 참조 전류원 중, 어느 하나를 선택하여 상기 감지 증폭기에 접속하는 스위치 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 통상 판독용 참조 전류원 및 검증 판독용 참조 전류원은, 각각 상기 메모리 셀과 동일한 구조이며 서로 다른 게이트 임계치 전압을 갖고, 제어 게이트에 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은 제어 게이트에 상기 판독 전압이 공급됐을 때의 셀 전류의 분포에 의해 다치 데이터 기억을 행하는 것이고,

상기 참조 전류원 회로는,

기준이 되는 참조 전류원, 및

상기 참조 전류원의 출력 전류에 기초하여 복수의 통상 판독용 참조 전류 및 복수의 검증 판독용 전류를 생성하고, 그 중 어느 하나를 선택하여 상기 감지 증폭기에 공급하는 분할 변환 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 참조 전류원은 상기 메모리 셀과 동일한 구조를 갖고, 제어 게이트에 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제7항에 있어서,

상기 분할 변환 회로는,

상기 참조 셀에 전류를 공급하는 부하 PMOS 트랜지스터와,

상기 부하 PMOS 트랜지스터와 함께 전류 미러 회로를 구성하여 상기 통상 판독용 참조 전류 및 상기 검증 판독용 참조 전류를 생성하는 복수의 전류원 PMOS 트랜지스터와,

상기 복수의 전류원 PMOS 트랜지스터의 출력을 선택적으로 활성화하는 스위치 회로와,

상기 스위치 회로에 의해 선택된 출력 전류를 전압으로 변환하여 출력하는 출력 NMOS 트랜지스터, 및

상기 출력 NMOS 트랜지스터의 출력 전압이 게이트에 공급되고, 드레인이 상기 감지 증폭기의 참조 노드에 접속된 전류원 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀은 제어 게이트에 상기 판독 전압이 공급됐을 때의 셀 전류의 분포에 의해 다치 데이터 기억을 행하는 것이고,

상기 참조 전류원 회로는,

적어도 두 개의 참조 전류원, 및

상기 두 개의 참조 전류원의 출력 전류의 차분에 기초하여 복수의 통상 판독용 참조 전류 및 복수의 검증 판독용 참조 전류를 생성하고, 그 중 어느 하나를 선택하여 상기 감지 증폭기에 접속하는 차분할 변환 회로를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제9항에 있어서,

상기 두 개의 참조 전류원은 상기 메모리 셀과 동일한 구조를 갖고 제어 게이트에 상기 메모리 셀과 동일한 판독 전압이 공급되는 제1 참조 셀과, 이보다 큰 전류를 흘리는 제2 참조 셀로 구성되어 있는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제10항에 있어서,

상기 차분할 변환 회로는,

상기 제1 참조 셀의 출력 전류에 대응하는 전류를 상기 제2 참조 셀에 공급하는 제1 PMOS 전류 미러 회로와,

상기 제1 PMOS 전류 미러 회로의 전류를 전압으로 변환하는 제1 출력 NMOS 트랜지스터와,

상기 제1 참조 셀에 제1 참조 셀의 전류와 제2 참조 셀의 전류의 차분 전류를 공급하는 부하 PMOS 트랜지스터와,

상기 부하 PMOS 트랜지스터와 함께 제2 PMOS 전류 미러 회로를 구성하여 상기 통상 판독용 참조 전류 및 검증 판독용 참조 전류를 생성하는 복수의 전류원 PMOS 트랜지스터와,

상기 전류원 PMOS 트랜지스터의 출력을 선택적으로 활성화하는 스위치 회로와,

상기 스위치 회로에 의해 선택된 전류를 전압으로 변환하여 출력하는 제2 출력 NMOS 트랜지스터, 및

상기 제1 및 제2 출력 NMOS 트랜지스터의 출력 전압이 각각 게이트에 공급되고, 드레인이 상기 감지 증폭기의 참조 노드에 접속된 두 개의 전류원 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀의 기입 또는 소거 데이터의 셀 전류 분포를 측정하기 위해서, 상기 감지 증폭기의 참조 노드를 외부 참조 전류원에 접속하기 위한 참조 전류원 패드를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀의 기입 또는 소거 데이터의 셀 전류 분포를 측정하기 위해서, 외부 참조 전류원에 접속하기 위한 참조 전류원 패드와, 상기 외부 참조 전류원의 전류에 기초하여 복수의 다른 참조 전류를 생성하고, 그 중 어느 하나를 선택적으로 상기 감지 증폭기의 참조 노드에 접속하기 위한 참조 전류 생성 회로와, 이참조 전류 생성 회로를 외부 제어 신호에 의해 제어하기 위한 외부 제어 신호 패드를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀의 기입 또는 소거 데이터의 셀 전류 분포를 측정하기 위해서, 상기 감지 증폭기의 참조 노드에 드레인이 접속되고, 소스가 접지된 참조용 트랜지스터와, 상기 참조용 트랜지스터의 게이트를 외부 참조 전압원에 접속하기 위한 외부 전압원 패드를 더 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치에 있어서,

전기적으로 재기입 가능하고 불휘발적으로 데이터를 기억하는 메모리 셀이 배열된 메모리 셀 어레이와,

상기 복수의 판독 동작 모드에서 이용되는 복수의 참조 전류를 발생하는 참조 전류원 회로와,

상기 메모리 셀 어레이의 선택된 메모리 셀에, 상기 복수의 판독 동작 모드에서 공통으로 이용되는 판독 전압을 공급하는 드라이버, 및

상기 선택된 메모리 셀의 판독 전류를 판독 동작 모드에 따라 상기 복수의 참조 전류 중에서 선택된 하나와 비교하여 데이터를 검지하는 감지 증폭기를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제15항에 있어서,

상기 복수의 판독 동작 모드는 통상 판독 동작 모드와, 데이터 기입 또는 소거 시의 검증 판독 동작 모드를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제16항에 있어서,

상기 메모리 셀은 상기 판독 전압이 공급됐을 때의 셀 전류의 분포에 의해 다치 데이터 기억을 행하는 것인 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제16항에 있어서,

상기 참조 전류원 회로는,

상기 통상 판독 동작 모드에서 이용되는 참조 전류를 발생하는 통상 판독용 참조 전류원과,

상기 검증 판독 동작 모드에서 이용되는 참조 전류를 발생하는 검증 판독용 참조 전류원, 및

상기 통상 판독용 참조 전류원과 검증 판독용 참조 전류원을 선택적으로 상기 감지 증폭기에 접속하는 스위치 회로를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제18항에 있어서,

상기 통상 판독용 참조 전류원 및 검증 판독용 참조 전류원은, 각각 상기 메모리 셀과 동일한 구조이며 상호 다른 게이트 임계치 전압을 갖고, 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제17항에 있어서,

상기 참조 전류원 회로는,

상기 통상 판독 모드에 있어서 판독해야 하는 데이터에 따라 전환하여 이용되는 복수의 통상 판독용 참조 전류원과,

상기 검증 판독 모드에 있어서 확인해야 하는 데이터에 따라 전환하여 이용되는 복수의 검증 판독용 참조 전류원, 및

상기 복수의 통상 판독용 참조 전류원과 복수의 검증 판독용 참조 전류 중의 어느 하나를 선택하여 상기 감지 증폭기에 접속하는 스위치 회로를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제20항에 있어서,

상기 판독용 참조 전류원 및 검증 판독용 참조 전류원은, 각각 상기 메모리셀과 동일한 구조이며 서로 다른 게이트 임계치 전압을 갖고, 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제17항에 있어서,

상기 참조 전류원 회로는,

기준이 되는 참조 전류원, 및

상기 참조 전류원의 출력 전류에 기초하여 복수의 통상 판독용 참조 전류 및 복수의 검증 판독용 전류를 생성하고, 그 중 어느 하나를 선택하여 상기 감지 증폭기에 공급하는 분할 변환 회로를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제22항에 있어서,

상기 참조 전류원은 상기 메모리 셀과 동일한 구조를 갖고, 상기 메모리 셀과 동일한 판독 전압이 공급되는 참조 셀에 의해 구성되어 있는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제22항에 있어서,

상기 분할 변환 회로는,

상기 참조 셀에 전류를 공급하는 부하 PMOS 트랜지스터와,

상기 부하 PMOS 트랜지스터와 함께 전류 미러 회로를 구성하여 상기 판독용 참조 전류 및 상기 검증 판독용 참조 전류를 생성하는 복수의 전류원 PMOS 트랜지스터와,

상기 복수의 전류원 PMOS 트랜지스터의 출력을 선택적으로 활성화하는 스위치 회로와,

상기 스위치 회로에 의해 선택된 출력 전류를 전압으로 변환하여 출력하는 출력 NMOS 트랜지스터, 및

상기 출력 NMOS 트랜지스터의 출력 전압이 게이트에 공급되고, 드레인이 상기 감지 증폭기의 참조 노드에 접속된 전류원 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제17항에 있어서,

상기 참조 전류원 회로는,

두 개의 참조 전류원, 및

상기 두 개의 참조 전류원의 출력 전류의 차분에 기초하여 복수의 판독용 참조 전류 및 복수의 검증 판독용 참조 전류를 생성하고, 그 중 어느 하나를 선택하여 상기 감지 증폭기에 접속하는 차분할 변환 회로를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제25항에 있어서,

상기 두 개의 참조 전류원은 상기 메모리 셀과 동일한 구조를 갖고, 상기 메모리 셀과 동일한 판독 전압이 공급되는 제1 참조 셀과, 이보다 큰 전류를 흘리는 제2 참조 셀로 구성되어 있는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.
제25항에 있어서,

상기 차분할 변환 회로는,

상기 제1 참조 셀의 출력 전류에 대응하는 전류를 상기 제2 참조 셀에 공급하는 제1 PMOS 전류 미러 회로와,

상기 제1 PMOS 전류 미러 회로의 전류를 전압으로 변환하는 제1 출력 NMOS 트랜지스터와,

상기 제1 참조 셀에 제1 참조 셀의 전류와 제2 참조 셀의 전류의 차분 전류를 공급하는 부하 PMOS 트랜지스터와,

상기 부하 PMOS 트랜지스터와 함께 제2 PMOS 전류 미러 회로를 구성하여 상기 판독용 기준 전류 및 검증 판독용 기준 전류를 생성하는 복수의 전류원 PMOS 트랜지스터와,

상기 전류원 PMOS 트랜지스터의 출력을 선택적으로 활성화하는 스위치 회로와,

상기 스위치 회로에 의해 선택된 전류를 전압으로 변환하여 출력하는 제2 출력 NMOS 트랜지스터, 및

상기 제1 및 제2 출력 NMOS 트랜지스터의 출력 전압이 각각 게이트에 공급되는, 드레인이 상기 감지 증폭기의 참조 노드에 접속된 두 개의 전류원 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 복수의 판독 동작 모드를 갖는 불휘발성 반도체 기억 장치.