KR19990003405A - 파워-다운셀프리프레시 모드를 갖는 다이나믹 램 장치 - Google Patents

파워-다운셀프리프레시 모드를 갖는 다이나믹 램 장치 Download PDF

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KR19990003405A
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Abstract

본 발명의 파워-다운 셀프 리프레시 동작 모드를 갖는 다이나믹 램 장치는 한 쌍의 비트 라인들과; 상기 비트 라인들에 접속되는 적어도 하나의 메모리 셀 및; 상기 메모리 셀은 데이터 신호를 저장하는 커패시터 및 전달 트랜지스터를 갖고, 상기 커패시터에 저장된 데이터 신호의 전압 레벨은 접지 전위로 변화하려는 경향을 가지며; 노멀 동작시 제 1 레벨의 전원 전압을 공급하고, 상기 리프레시 동작시 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압을 공급하는 전원 공급 회로와; 리프레시 제어 신호가 활성화될 때 상기 전원 공급 회로로부터 공급되는 전압을 사용하여 상기 비트 라인 쌍을 프리 챠아지하기 위한 회로를 포함하고; 상기 프리 챠아지 회로는 상기 제 2 레벨의 상기 전원 전압이 공급될 때 상기 제 2 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 제 1 프리 챠아지 전압을 발생하고, 상기 프리 챠아지 수단은 상기 제 1 레벨의 상기 전원 전압이 공급될 때 상기 제 1 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 전압과 상기 제 1 프리 챠아지 전압 사이의 레벨을 갖는 제 2 프리 챠아지 전압을 발생하는 것을 특징으로 한다.

Description

셀프-리프레시 모드를 가지는 다이나믹 랜덤 엑세스 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 데이터 신호를 저장하는 저장 커패시터와 전달 트랜지스터로 구성된 메모리 셀들을 구비하고, 파워-다운 셀프 리프레시 동작 모드(power-down self refresh mode of operation)를 갖는 다이나믹 램 (dynamic random access memory : DRAM) 장치에 관한 것이다.
일반적으로 스태틱 램 (static random access memory : 이하 SRAM이라 칭함)들은 개인용 컴퓨터에 배터리 백업 메모리들로서 사용되어 왔다. 그러나, 최근 몇 년 동안, 다이나믹 램 (이하, DRAM이라 칭함)들이 상기 SRAM 보다 더 높은 저장 능력을 갖기 때문에, 상기 DRAM들을 사용하는 것이 제안되어 왔다. 이러한 목적을 달성하기 위해 상기 DRAM이 데이터를 유지하고 있는 상태에서 어드레싱되지 않는 동안에 가능한 최소량의 전류를 소모하는 것이 요구된다.
즉, 최근 반도체 기술이 발달함에 따라 상기 DRAM을 사용하는 시스템은 소형화·경량화되고, 그 결과 휴대가 가능하게 되었다. 휴대용 시스템 (portable system)은 지속적인 전원의 공급이 불가능하기 때문에 배터리의 수명이 중요한 문제가 된다. 따라서, 시스템 설계자들은 전력 소비를 최소화하여 배터리의 수명을 연장하기 위한 방안으로 다음과 같은 방식을 채용하고 있다.
상기 다이나믹 램(DRAM)은, 잘 알려진 바와 같이, 휘발성 메모리(volatile memory)이기 때문에 일정 시간이 경과하면 그것의 기억 장소에 저장된 데이터가 소실되는 특성을 갖는다. 따라서, 상기 DRAM의 경우 내부의 데이터가 소실되지 않도록 하기 위해 주기적으로 리프레시 동작 (refresh operation)이 수행되어야만 한다. 상기 리프레시 동작 모드의 하나인 셀프 리프레시 (self refresh)는 CBR(before) 모드로 진입하고 소정 시간(예를 들면, 100μS)이 경과한 후 수행된다.
최근 시스템 설계자들은 셀프 리프레시 동작 동안에, 잘 알려진 바와 같이, 데이터를 읽고 쓰는 정상적인 기입/독출 동작을 수행하지 않고 단지 데이터의 보존을 위한 동작만이 수행된다는 점에 착안하여, 셀프 리프레시 동작 동안에 정상적인 동작시의 전원 전압을 낮춰 리프레시 동작이 수행되도록 하였다. 상기한 리프레시 동작을 파워-다운 셀프 리프레시 동작 (power-down self refresh operation)이 칭한다. 상기 파워-다운 셀프 리프레시 동작을 수행함으로써 리프레시 동작 동안에 소모되는 전력을 줄일 수 있다. 잘 알려진 바와같이, 셀프 리프레시 동작은 데이터를 센싱한 후 외부로 출력하지 않고 상기 센싱된 데이터를 재 기입하기 때문에 정상적인 동작 모드시의 전원 전압보다 낮은 전원 전압에서 동작 가능함은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다.
도 1은 파워-다운 셀프 리프레시 동작시 동작 신호들 () 및 () 및 전원 전압 (VENT)의 타이밍도이다.
도 1에 도시된 바와 같이, CBR 모드, 즉 셀프 리프레시 모드 진입 후, 전원 전압(VENT)을 미리 설정된 리프레시 전압 (Vrefresh)으로 낮춰 리프레시 동작이 수행되고, 즉 파워-다운 셀프 리프레시 동작이 수행되고, 정상적인 독출/기입 동작을 수행하기 위해 상기 파워-다운 셀프 리프레시 모드를 빠져나오기 전에 상기 리프레시 전압 (Vrefresh)을 정상적인 동작시의 전원 전압 (VENT)의 레벨로 올려주게 된다. 상기 파워-다운 셀프 리프레시 동작 모드를 사용하는 경우, 상기 파워-다운 셀프 리프레시 동작 동안에 데이터 '1'은 상기 리프레시 전압 (Vrefresh)의 레벨로 셀의 커패시터에 저장되기 때문에, 상기 데이터 '1'의 레벨을 노멀 동작시 전원 전압 (VENT)의 레벨로 바꿔주기 위해 상기 파워-다운 리프레시 동작 모드를 빠져나오기 전에 통상적으로 2 사이클에 해당하는 리프레시 동작이 도 1의 구간 (tA) 동안에 수행된다.
상기 DRAM의 셀 어레이는 데이터 신호를 저장하는 커패시터 (C)와 어드레스 신호에 응답하여 상기 커패시터로의 데이터 신호의 입출력을 제어하는 트랜지스터 (T)로 구성된 메모리 셀들로 구성되며, 상기 셀들은 도 3과 같이 대응되는 비트 라인들에 각각 접속된다. 편의상 도면에는 도시되지 않았지만, 하나의 비트 라인에는 수백개의 커패시터들이 접속되기 때문에 그것의 로딩(loading)은 대략 175f Farat으로 매우 크다. 하나의 커패시터에 대한 커패시턴스는 대략 25f Farat으로, 하나의 셀이 선택되면 그에 대응되는 프리 챠아지된 비트 라인 상의 전압 레벨은 상기 선택된 셀의 커패시턴스와 비트 라인의 커패시턴스 사이의 챠아지 세어링 (charge sharing)에 의해서 하기한 수학식 1에 해당하는 전위만큼 변한다.
[수학식 1]
여기서, Vcell은 셀에 저장된 데이터에 해당하는 전압이고 VBL은 비트 라인 프리 챠아지 전압이다. 통상적으로, 비트 라인은 동작 전압의로 프리 챠아지된다. 즉, 상기 커패시터 (C)에 데이터 '1'이 저장되는 경우, 상기 데이터 '1'에 해당하는 전압 레벨은 전원 전압 (VENT)의 레벨이고, 상기 커패시터 (C)에 데이터 '0'이 저장되는 경우, 상기 데이터 '0'에 해당하는 전압 레벨은 접지 전위 (ground potential)이다. 따라서, 상기 커패시터 (C)에 데이터 '1'이 저장된 것으로 가정하여, 상기 수학식 1에 따른 비트 라인 상의 변화된 전위차 (△V)를 계산하면 하기한 수학식 2와 같다.
[수학식 2]
상기 수학식 2로 표현된 프리 챠아지된 비트 라인 상의 변화된 전위차 (△V)는 데이터 '1'인 경우 프리 챠아지된 비트 라인 전압 (VBL)의 레벨보다 상기 전위차 (△V) 만큼 승압되고, 데이터 '0'인 경우 프리 챠아지된 비트 라인 전압 (VBL)의 레벨보다 그것 만큼 감압된다. 따라서, 도 5의 감지 증폭 회로 (150)은 상기 전압차 (△V)를 감지하여 데이터 '1'은 전원 전압 (VENT)으로, 데이터 '0'은 접지 전위로 발전(develop)시킨다.
그러나, 종래의 DRAM 장치는 도 1에 도시된 구간 (tA) 동안에 데이터 '1'에 대한 독출 오동작이 유발되며, 도 1에 도시된 바와 같이, 상기 오동작은 상기 전원 전압 (VENT)와 상기 리프레시 전압 (Vrefresh) 사이의 전압차가 클수록 더 많이 유발된다. 이러한 문제점을 좀 더 상세히 설명하면 다음과 같다. 리프레시 동작이 수행되기 이전에 정상적인 동작 모드에서 셀의 커패시터 (C)에 저장된 데이터가 논리적으로 '1'인 경우 그것의 전압 레벨은 상기 전원 전압 (VENT)의 레벨로 저장된다. 이후, 상기 파워-다운 셀프 리프레시 동작이 수행됨에 따라 데이터 '1'의 레벨은, 도 1에 도시된 바와같이, 상기 전원 전압 (VENT)이 파워-다운된 상기 리프레시 전압 (Vrefresh)의 레벨이 된다.
계속해서, 상기 리프레시 동작 모드를 빠져나오기 전에 상기 구간 (tA) 동안에 리프레시 동작이 수행될 때, 프리 챠아지된 비트 라인 전압 (VBL)의 레벨은 상기 전원 전압 (VENT)의 절반에 해당하는 레벨 (VBL1)이고, 리프레시 동작 동안에 저장된 데이터 '1'의 전압 레벨은 상기 리프레시 전압 (Vrefresh)에 해당하는 레벨이다. 결과적으로, 리프레시 동작이 수행되는 동안에, 전원 전압 (VENT)이 인가되는 동안에 수행되는 리프레시 동작시 비트 라인 상의 전위차 (△V)는 리프레시 전압 (Vrefresh)이 인가되는 동안에 수행되는 리프레시 동작시의 그것보다 감소된다. 이를 수학식으로 표현하면 다음과 같다.
[수학식 3]
상기 수학식 3에 의한 전위차 (△V)는 수학식 1의 그것보다 적음을 알 수 있다. 결국, 상기 구간 (tA) 동안에 수행되는 리프레시 동작시 감지 증폭 회로 (150)는 상기 전위차 (△V)를 감지하지 못하기 때문에 독출 오동작이 유발될 수 있다. 그리고, 상기 전위차 (△V)는 상기 리프레시 전압 (Vrefresh)과 상기 전원 전압 (VENT) 사이의 전압차가 더 클수록 더 적어지기 때문에 상기 전원 전압 (VENT)의 레벨 변화가 클수록 독출 오동작이 유발될 가능성이 더 높아진다.
도 2는 전원 전압 (VENT)과 리프레시 전압 (Vrefresh)을 변화시킴에 따른 패스·페일 여부를 나타내는 도면이다. 도 2에 도시된 바와 같이, 상기 리프레시 전압 (Vrefresh)이 낮으면 낮을수록 오른쪽 아래 영역에서 페일이 집중적으로 발생됨을 알 수 있다. 만약, 이를 개선하기 위해 정상적인 동작시의 비트 라인 프리 챠아지 전압보다 셀프 리프레시 동작시의 그것보다 낮게 유지하면, 상기 전원 전압 (VENT)의 레벨이 낮아질 때 데이터 '0'에 해당하는 전위차 (△V)이 감소되어 데이터 '0'에 대한 독출 동작의 페일이 유발될 수 있다.
따라서 본 발명의 목적은 파워-다운 셀프 리프레시 동작시 안정된 센싱 마진을 확보하기 위한 다이나믹 램 장치를 제공하는 것이다.
본 발명의 다른 목적은 파워-다운 셀프 리프레시 동작 동안에 전원 전압이 변화되더라도 비트 라인 프리 챠아지 전압의 레벨을 일정하게 유지시키는 다이나믹 램 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 안정된 파워-다운 셀프 리프레시 동작을 수행하는 다이나믹 램 장치를 제공하는 것이다.
도 1은 종래 및 본 발명을 비교하기 위한 파워-다운 셀프 리프레시 모드시 동작 신호들의 타이밍도;
도 2는 종래의 다이나믹 램 장치에 따른 파워-다운 셀프 리프레시 동작 모드시의 패스·페일을 보여주는 도면;
도 3은 본 발명의 바람직한 실시예에 따른 다이나믹 램 장치의 구성을 보여주는 블럭도;
도 4는 본 발명의 바람직한 실시예에 따른 도 2의 VBL발생 회로의 상세 회로를 보여주는 회로도;
도 5는 본 발명에 따른 파워-다운 셀프 리프레시 동작 모드시의 패스·페일을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 셀 어레이110 : 어드레스 버퍼
120 : 행 디코더130 : 열 디코더
140 : 입출력 게이팅 회로150 : 감지 증폭 회로
160 : 등화 회로170 : RAS 버퍼
180 : VINT발생 회로190 : Half Vcc 발생 회로
200 : VBL발생 회로
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 파워-다운 셀프 리프레시 동작 모드를 갖는 다이나믹 램 장치에 있어서, 한 쌍의 비트 라인들과; 상기 비트 라인들에 접속되는 적어도 하나의 메모리 셀 및; 상기 메모리 셀은 데이터 신호를 저장하는 커패시터 및 전달 트랜지스터를 갖고, 상기 커패시터에 저장된 데이터 신호의 전압 레벨은 접지 전위로 변화하려는 경향을 가지며; 노멀 동작시 제 1 레벨의 전원 전압을 공급하고, 상기 리프레시 동작시 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압을 공급하는 수단과; 리프레시 제어 신호가 활성화될 때 상기 전원 공급 수단으로부터 공급되는 전압을 사용하여 상기 비트 라인 쌍을 프리 챠아지하기 위한 수단을 포함하고; 상기 프리 챠아지 수단은 상기 제 2 레벨의 상기 전원 전압이 공급될 때 상기 제 2 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 제 1 프리 챠아지 전압을 발생하고, 상기 프리 챠아지 수단은 상기 제 1 레벨의 상기 전원 전압이 공급될 때 상기 제 1 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 전압과 상기 제 1 프리 챠아지 전압 사이의 레벨을 갖는 제 2 프리 챠아지 전압을 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 프리 챠아지 전압들은 상기 제 1 레벨의 전원 전압과 상기 접지 전위 사이의 전압 레벨인 것을 특징으로 한다.
이 실시예에 있어서, 상기 프리 챠아지 수단은, 상기 제 1 레벨의 상기 전원 전압이 소정의 기준 전압보다 높을 때 상기 전원 전압의 변화에 관계없이 일정하게 유지되고, 상기 전원 전압이 상기 기준 전압보다 낮을 때 상기 전원 전압을 따라 변화하는 제 1 전압을 발생하는 수단 및; 상기 제 1 전압을 입력받아 상기 제 1 전압의 절반에 해당하는 레벨을 갖는 상기 프리 챠아지 수단으로부터의 전압을 발생하는 수단을 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 전압 발생 수단은, 상기 프리 챠아지 수단으로부터의 전압을 출력하기 위한 출력단자와; 상기 제 1 전압을 분압한 제 2 전압을 발생하는 수단과; 상기 기준 전압과 상기 제 2 전압을 비교한 신호를 발생하는 수단 및; 상기 비교 신호에 응답하여 상기 출력단자를 상기 전원 공급부로부터 출력된 공급 전압으로 구동하는 수단을 포함하고; 상기 제 2 전압 발생 수단은 상기 리프레시 동작 동안에 상기 프리 챠아지 제어 신호에 응답하여 상기 노멀 동작시의 레벨보다 더 낮은 레벨의 상기 제 2 전압을 발생하는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 파워-다운 셀프 리프레시 동작 모드를 갖는 다이나믹 램 장치에 있어서, 한 쌍의 비트 라인들과; 상기 비트 라인들에 접속되는 적어도 하나의 메모리 셀 및; 상기 메모리 셀은 데이터 신호를 저장하는 커패시터 및 전달 트랜지스터를 갖고, 상기 커패시터에 저장된 데이터 신호의 전압 레벨은 접지 전위로 변화하려는 경향을 가지며; 노멀 동작시 제 1 레벨의 전원 전원을 공급하고, 상기 리프레시 동작시 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압을 공급하는 수단과; 리프레시 제어 신호가 활성화될 때 상기 비트 라인 쌍을 프리 챠아지하기 위한 프리 챠아지 전압을 발생하는 수단 및; 상기 프리 챠아지 전압 발생 수단은, 상기 제 1 레벨의 전원 전압이 인가될 때 상기 전원 전압의 변화에 관계없이 일정하게 유지되고, 상기 제 2 레벨의 전원 전압이 인가될 때 상기 전원 전압을 따라 변화하는 제 1 전압을 발생하는 수단 및; 상기 제 1 전압을 입력받아 상기 제 1 전압의 절반에 해당하는 레벨의 상기 프리 챠아지 전압을 출력하는 수단으로 구성되며; 상기 비트 라인 쌍을 상기 프리 챠아지 전압으로 등화하기 위한 수단을 포함하고; 상기 프리 챠아지 전압은 상기 제 2 레벨의 상기 전원 전압이 공급될 때 상기 제 2 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 제 1 프리 챠아지 전압이고, 상기 제 1 레벨의 상기 전원 전압이 공급될 때 상기 제 1 레벨의 상기 전원 전압의 절반에 해당하는 레벨의 전압과 상기 제 1 프리 챠아지 전압 사이의 레벨을 갖는 제 2 프리 챠아지 전압으로 가변되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 및 제 2 프리 챠아지 전압들은 상기 제 1 레벨의 전원 전압과 상기 접지 전위 사이의 전압 레벨인 것을 특징으로 한다.
이와 같은 장치에 의해서, 파워-다운 셀프 리프레시 동작 동안에 전원 전압이 파워-다운될 때와 정상적인 동작 전압일 때의 비트 라인 프리 챠아지 전압과 셀 전압 사이의 센싱 마진을 확보할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 3 내지 도 5에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 다이나믹 램 장치는 전원 전압 (VENT)이 전원 절감을 위한 파워-다운 셀프 리프레시 동작 동안 그것보다 낮은 전원 전압 (Vrefresh)의 레벨로 낮아질 때, 비트 라인 프리 챠아지 전압 (VBL)을 상기 파워-다운된 전압 (Vrefresh)의 절반에 해당하는 레벨 (VBL1=)으로 유지하고, 상기 전원 전압 (VENT)이 노멀 동작시의 전압 레벨로 파워-업되더라도 도 1의 구간 (tA) 동안에 상기 프리 챠아지 전압 (VBL)을 상기 전원 전압의 절반에 해당하는 레벨 (VBL2=)과 상기 전압 (VBL1) 사이의 레벨에 해당하는 전압 (VBL3)로 유지되도록 VINT발생 회로 (180) 및 Half Vcc 발생 회로 (190)을 구비한 VBL발생 회로 (200)을 제공한다. 이로써, 상기 파워-다운 셀프 리프레시 동작시 안정된 센싱 마진을 확보하고, 상기 전원 전압 (VENT)이 변화되더라도 상기 프리 챠아지 전압 (VBL)의 레벨을 일정하게 유지시키며, 안정된 파워-다운 셀프 리프레시 동작이 수행된다. 결과적으로, 상기 파워-다운 셀프 리프레시 모드를 빠져나오기 이전에 상기 구간 (tA) 동안에 수행되는 리프레시 동작 중 발생되었던 데이터 '1' 또는 '0'에 대한 독출 오동작을 방지할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 다이나믹 램 장치의 구성을 보여주는 블럭도이다. 그리고, 도 4는 도 3의 VBL발생 회로의 상세 회로를 보여주는 회로도이다.
도 3을 참조하면, 본 발명의 다이나믹 램 장치는 메모리 셀 어레이 (memory cell array) (100), 어드레스 버퍼 회로 (address buffer circuit) (110), 행 디코더 (row decoder) (120), 열 디코더 (column decoder) (130), 입출력 게이팅 회로 (I/O gating circuit) (140), 감지 증폭 회로 (sense amplifier circuit) (150), 등화 회로 (equalize circuit) (160), RAS버퍼 (170), VBL발생 회로 (VBLgenerating circuit) (200), 리프레시 제어 회로 (refresh control circuit) (210), 그리고 전원 공급 회로 (power supply circuit) (220)을 포함한다.
상기 메모리 셀 어레이 (100)은 행 방향으로 신장하는 워드 라인들, 열 방향으로 신장하는 비트 라인들, 그리고 데이터를 저장하는 커패시터 (capacitor) (C)와 상기 데이터의 입출력을 제어하기 위한 전달 트랜지스터 (transfer transistor) (T)로 구성된 메모리 셀들 (memory cells)를 포함한다. 상기 어드레스 버퍼 (110)이, 도면에는 도시되지 않았지만, 행 어드레스 버퍼 (row address buffer)와 열 어드레스 버퍼 (column address buffer)로 구성됨은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다.
상기 행 디코더 (120)은 상기 어드레스 버퍼 (110)로부터 행 어드레스 (RA)을 입력받아 상기 워드 라인들 중 하나를 선택하여 활성화시킨다. 이에 따라, 상기 선택된 워드 라인에 접속된 메모리 셀의 전달 트랜지스터 (T)가 턴-온되고, 그 결과 상기 워드 라인에 대응되는 커패시터 (C) 및 비트 라인 (bit line : BL) 사이에 챠아지 세어링이 발생된다. 그리고, 상기 열 디코더 (130)은 상기 어드레스 버퍼 (110)로부터 열 어드레스 (CA)을 입력받아 상기 메모리 셀 어레이 (100)의 열들 중 하나를 선택하며, 상기 감지 증폭 회로 (150)은 상기 행 및 열 디코더들 (120) 및 (130)에 의해서 상기 선택된 메모리 셀의 데이터를 감지하고 증폭하여, 상기 입출력 게이팅 회로 (140)을 통해 입출력 라인으로 출력한다.
일반적으로, 상기 감지 증폭 회로 (150)은 한 쌍의 비트 라인들(예를 들면, BL 및) 사이에 접속되며, 그것들 사이의 전위차를 감지 증폭하게 된다. 독출 동작이 수행되기 이전에 상기 비트 라인 쌍 (BL) 및 ()은, 통상적으로, 공급 전원의 절반에 해당하는 레벨로 프리 챠아지된다. 그리고, 상기 선택된 메모리 셀의 커패시터 (C)와 그것에 대응되는 비트 라인 (예를 들면, BL) 사이의 챠아지 세어링에 의해서 상기 커패시터 (C)에 저장된 데이터에 따라 비트 라인 (BL)의 전압 레벨이 수학식 1에 따라 변하게 된다. 반면, 상기 비트 라인 (BL)의 기준 라인 (reference line)이 되는 비트 라인 ()은 초기 프리 챠아지된 전압 레벨 (Half Vcc)로 유지된다. 따라서, 상기 감지 증폭 회로 (150)는 독출 동작시 상기 비트 라인쌍 (BL) 및 () 사이에 발생되는 전압차를 감지하고 증폭하게 된다.
상기 리프레시 제어 회로 (210)은, 앞서 설명된 바와 같이, 다이나믹 램 (DRAM)의 경우 메모리 셀의 커패시터 (C)에 저장된 데이터의 전위, 즉 전하는 시간이 경과함에 따라 상기 커패시터 (C)와 상기 전달 트랜지스터 (T)의 접합 영역 (junction region)으로 누설된다. 따라서, 상기 DRAM은 주기적으로 상기 커패시터 (C)에 저장된 데이터를 리프레시 해주어야 하기 때문에 상기 리프레시 제어 회로 (210)를 제공한다. 통상적으로, 도면에는 도시되지 않았지만, 상기 리프레시 제어 회로 (210)는 리프레시 타이머 (refresh timer), 리프레시 제어기 (refresh controller) 및 리프레시 카운터 (refresh counter)을 포함한다. 이러한 구성에 의해서, 리프레시 동작이 수행되는 동안 내부적으로 어드레스를 순차적으로 발생하여 워드 라인들을 활성화시키게 된다. 상기 리프레시 제어 회로 (210)에 관련된 동작은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있기 때문에 여기서 생략한다.
상기 RAS 버퍼 (170)은 상기 DRAM 장치가 CBR 모드로 진입될 때 행 어드레스 스트로브 신호 ()가 활성화되고 약 100μS가 경과한 후 상기 신호 ()를 반전시킨 리프레시 제어 신호 (PSRAS)를 출력한다. 그리고, 상기 리프레시 제어 신호 (PSRAS)는 상기 행 어드레스 스트로브 신호 ()가 프리 챠아지 상태, 즉 비활성화되고 약 70∼80μS가 경과한 후 비활성화되며, 그 결과 셀프 리프레시 동작이 완료된다.
상기 VBL발생 회로 (200)은, 상기한 바와 같이, 독출 동작 이전에 비트 라인쌍 (BL) 및 ()을 선충전하기 위한 프리 챠아지 전압 (VBL)을 발생한다. 상기 전원 공급 회로 (220)는 노멀 동작시 미리 설정된 레벨의 전원 전압 (VENT)을 공급하고, 상기 리프레시 동작시 상기 노멀 동작 동안에 공급되는 상기 전원 전압 (VENT)보다 낮은 전압 (Vrefresh, 이하 리프레시 전압이라 칭한다.)을 상기 VINT발생 회로 (180)에 공급한다. 여기서, 상기 프리 챠아지 전압 (VBL)은, 도 1에 도시된 바와같이, 상기 전원 전압 (Vrefresh)이 공급될 때 상기 전원 전압 (Vrefresh)의 절반에 해당하는 레벨 (VBL1)이고, 상기 전원 전압 (VENT)이 공급될 때 상기 전원 전압 (VENT)의 절반에 해당하는 레벨 (VBL2)과 상기 전압 (VBL1) 사이의 레벨을 갖는 전압 (VBL3)이다. 상기 VBL발생 회로 (200)는 VINT발생 회로 (180)와 Half Vcc 발생 회로 (190)로 구성된다.
상기 VINT발생 회로 (180)로부터 출력되는 전압 (VINT)은 상기 전원 전압 (VENT)이 소정 레벨의 기준 전압 (Vref)보다 높을 때 일정하게 유지되고, 상기 전원 전압 (VENT)이 상기 기준 전압 (Vref)보다 낮을 때 상기 전원 전압 (VENT)을 따라 움직이는 특성을 갖는다. 상기 행 어드레스 스트로브 신호 ()가 활성화될 때, 즉 상기 프리 챠아지 제어 신호 (PSRAS)가 활성화될 때, 상기 VINT발생 회로 (180)로부터 출력된 상기 전압 (VINT)의 레벨은 상기 신호 (PARAS)가 비활성화될 때 발생된 상기 전압 (VINT)의 레벨보다 더 낮아진다. 그리고 상기 Half Vcc 발생 회로 (190)은 상기 전압 (VINT)을 입력받아 그것의 절반(half)에 해당하는 레벨의 전압 (VBL), 즉 상기 프리 챠아지 전압 (VBL)을 출력하며, 상기 등화 회로 (160)는 상기 비트 라인쌍 (BL) 및 ()을 상기 프리 챠아지 전압 (VBL)으로 등화한다.
본 발명의 바람직한 실시예에 따른 상기 VBL발생 회로 (200)의 상세 회로가 도 4에 도시되어 있다. 도 4를 참조하면, 상기 VINT발생 회로 (180)은 차동 증폭기 (differential amplifier) (182), 드라이버 (driver) (184) 및 분압기 (voltage divider) (186)을 포함한다.
상기 차동 증폭기 (182)는 기준 전압 (Vref)과 상기 분압기 (186)로부터 출력되는 전압 (Vdiv)을 비교한 비교 신호 (S_comp)을 발생한다. 2 개의 PMOS 트랜지스터들 (M1) 및 (M2)와 4 개의 NMOS 트랜지스터들 (M3)∼(M7)로 구성된다. 상기 PMOS 트랜지스터 (M1)의 소오스-드레인 채널은 전원 (VENT)과 상기 차동 증폭기 (182)의 출력단 (N1) 사이에 형성되고, 상기 PMOS 트랜지스터 (M2)의 드레인-소오스 채널은 상기 전원 (VENT)과 접속점 (N2) 사이에 형성된다. 그리고, 상기 트랜지스터들 (M1) 및 (M2)의 게이트들은 상호 연결되고, 상기 PMOS 트랜지스터 (M2)의 게이트와 드레인이 상호 접속되어 있다.
상기 NMOS 트랜지스터들 (M3) 및 (M4)의 드레인-소오스 채널들은 각각 상기 출력단 (N1)과 접속점 (N3) 사이에, 그리고 상기 접속점들 (N2) 및 (N3) 사이에 형성되며, 그것들의 게이트들은 각각 기준 전압 (Vref)과 상기 분압기 (186)으로부터의 전압 (Vdiv)이 인가된다. 그리고, 상기 NMOS 트랜지스터들 (M6) 및 (M7)의 드레인-소오스 채널들은 상기 접속점 (N3)과 접지 사이에 직렬로 형성되며, 그것들의 게이트들로 상기 기준 전압 (Vref)이 인가된다.
상기 드라이버 (184)는 상기 비교 신호 (S_comp)에 응답하여 상기 전압 (VINT)의 출력을 위한 상기 출력단자 (N4)을 상기 전원 공급부 (220)로부터 공급되는 전압으로 구동한다. 상기 드라이버 (184)는 상기 전원 (VENT)과 접속점 (N4) 사이에 형성되는 소오스-드레인 채널과 상기 차동 증폭기 (182)의 출력단 (N1)에 접속된 게이트를 갖는 PMOS 트랜지스터 (M8)로 구성된다. 상기 분압기 (186)은 상기 전압 (VINT)을 분압한 상기 전압 (Vdiv)을 발생한다. 여기서, 상기 분압기 (186)은 상기 리프레시 동작 동안에 상기 프리 챠아지 제어 신호 (PSRAS)에 응답하여 노멀 동작시의 레벨보다 더 낮은 레벨의 상기 전압 (Vdiv)을 발생한다. 상기 분압기 (186)은 4 개의 PMOS 트랜지스터들 (M9)∼(M12)과 하나의 NMOS 트랜지스터 (M13)으로 구성된다.
상기 트랜지스터들 (M9)∼(M12)의 소오스-드레인 채널들은 상기 접속점 (N4)와 접지 사이에 직렬로 형성된다. 상기 트랜지스터들 (M9) 및 (M10)의 게이트들은 상기 차동 증폭기 (182)의 NMOS 트랜지스터 (M4)의 게이트와 연결된 접속점 (N5) 사이에 공통 접속되며, 상기 트랜지스터들 (M11) 및 (M12)의 게이트들은 상기 접지에 공통 접속된다. 그리고, 상기 NMOS 트랜지스터 (M13)의 드레인-소오스 채널은 상기 PMOS 트랜지스터 (M12)의 소오스-드레인 채널 사이에 형성되며, 그것의 게이트로 RAS 버퍼 (170)의 출력 신호 (PSRAS)가 인가된다. 아울러, 상기 접속점 (N4)는 상기 Half Vcc 발생 회로 (190) 사이에 채널이 형성되고, 게이트가 접지 된 PMOS 트랜지스터 (M14)를 더 포함한다.
이와 같은 회로 구성을 갖는 상기 VINT 발생 회로 (180)은 상기 신호 (PSRAS)가 하이 레벨 (H level)로 활성화되면 상기 분압기 (186)의 NMOS 트랜지스터 (M13)이 턴-온되기 때문에 상기 분압기 (186)의 저항들 (R1) 및 (R2)의 비가 변화된다. 이로 인해, 상기 전압 (VINT)의 레벨은 상기 신호 (PSRAS)가 비활성화될 때의 레벨보다 더 낮아지게 된다.
상기 Half Vcc 발생 회로 (190)은 4 개의 PMOS 트랜지스터들 (M15), (M16), (M18) 및 (M22)와 4 개의 NMOS 트랜지스터들 (M17), (M19), (M20) 및 (M21)로 구성된다. 상기 NMOS 트랜지스터 (M21)과 상기 PMOS 트랜지스터 (M22)의 드레인-소오스 채널들은 상기 회로 (180)의 출력 전압 (VINT)과 접지 전위 (ground potential) 사이에 직렬로 형성되며, 상기 채널들 사이의 접속점은 등화 회로 (160)에 접속된 신호 라인 (VBL)에 연결되어 있다. 상기 트랜지스터들 (M15)∼(M20)의 드레인-소오스 채널들은 상기 전압 (VINT)과 상기 접지 전위 사이에 직렬로 순차로 형성되어 있다. 상기 PMOS 트랜지스터들 (M15) 및 (M16)의 게이트들은 상기 신호 라인 (VBL)에 공통 접속되고, 상기 NMOS 트랜지스터들 (M19) 및 (M20)의 게이트들 역시 상기 신호 라인 (VBL)에 공통 접속되어 있다. 그리고, 상기 NMOS 트랜지스터들 (M17) 및 (M21)의 게이트들은 접속점 (N6)에 연결되고, 상기 PMOS 트랜지스터들 (M18) 및 (M22)의 게이트들은 접속점 (N7)에 연결되어 있다.
본 발명에 따른 동작은 도 1 및 도 3 내지 도 5에 의거하여 이하 설명된다. 도 1에 도시된 바와 같이, CBR(befor) 모드로 진입한 후 소정 시간 (약 100μS)가 경과되면, 셀프 리프레시 동작을 알리는 리프레시 제어 신호 (PSRAS)가 활성화된다. 파워-다운 셀프 리프레시 동작 모드를 갖는 DRAM 장치는 리프레시 동작이 수행되는 동안 전원 절감을 위해 전원 전압 (VENT)을 낮춘 리프레시 전압 (Vrefresh)하에서 상기 리프레시 동작을 수행하게 된다. 계속해서, 리프레시 제어 회로 (210), 행 디코더 (120) 및 열 디코더 (130)에 의해서 선택되는 셀들에 대한 리프레시 동작이 순차적으로 수행된다. 이때, 셀들의 커패시터 (C)에 저장된 데이터가 논리적으로 '1'인 경우 파워-다운 리프레시 모드에서 리프레시 동작이 수행되면, 상기 데이터 '1'은 상기 파워-다운된 리프레시 전압 (Vrefresh)의 레벨로 저장된다.
이후, 설정된 시간 동안 리프레시 동작이 수행되면, 리프레시 모드를 빠져나오기 전에 도 1의 구간 (tA) 동안 상기 데이터 '1'의 레벨을 노멀 동작시의 전원 전압 (VENT)의 레벨로 재 저장하기 위한 리프레시 동작이 대략 2사이클 정도 수행된다. 이때, 종래의 경우 상기 구간 (tA) 동안 프리 챠아지 전압 (VBL)의 레벨은 점선과 같은 레벨 (VBL2)로 유지된다. 그 결과, 상기 구간 (tA)에서 리프레시 동작이 수행되면, 커패시터 (C)에 저장된 데이터 '1'의 전압 레벨은 상기 리프레시 전압 (Vrefresh)이고 상기 프리 챠아지 전압 (VBL)의 레벨은 ()이다. 따라서, 셀 데이터의 전압 레벨 (VCELL)과 상기 프리 챠아지 전압 (VBL)의 레벨차는 도 1의 기호 (H1)과 같다.
반면, 본 발명의 경우 상기 구간 (tA) 동안 상기 프리 챠아지 전압 (VBL)은 도 1에서 실선으로 표시된 레벨 (VBL3)로 유지된다. 그 결과, 상기 구간 (tA)에서 리프레시 동작이 수행되면, 상기 커패시터 (C)에 저장된 데이터 '1'의 전압 레벨은 상기 리프레시 전압 (Vrefresh)이고 상기 프리 챠아지 전압 (VBL)의 레벨은, 도 1에 도시된 바와 같이, 상기 전압 (VBL1:)과 상기 전압 (VBL2:) 사이의 레벨을 갖는 전압 (VBL3)이다. 따라서, 셀 데이터의 전압 레벨과 상기 프리 챠아지 전압 (VBL)의 레벨 차는 도 1의 기호 (H2)와 같다.
이와 같이, 상기 구간 (tA)에서 수행되는 리프레시 동작시 본 발명에서 셀 데이터의 전압 레벨과 상기 프리 챠아지 전압 (VBL)의 레벨 차에 의해 발생되는 챠아지 세어링에 의한 비트 라인 상의 전위차 (△V1)는 종래 기술에서 셀의 데이터의 전압 레벨과 상기 프리 챠아지 전압 (VBL)의 레벨과의 차에 의해 발생되는 챠아지 세어링에 의한 그것 (△V2)보다 커짐을 알 수 있다. 결국, 감지 증폭 회로 (150)을 통해 감지될 수 있는 전위차의 마진을 향상시킬 수 있기 때문에 파워-다운 셀프 리프레시 동작 모드에서 도 1의 구간 (tA) 동안 발생되었던 독출 오동작을 방지할 수 있다.
상기한 바와 같이, 파워-다운 셀프 리프레시 동작 동안에 전원 전압이 파워-다운될 때와 정상적인 동작 전압일 때의 비트 라인 프리 챠아지 전압을 일정하게 유지함으로써 리프레시 동작 동안에 발생되었던 오동작을 방지할 수 있다.

Claims (6)

  1. 파워-다운 셀프 리프레시 동작 모드를 갖는 다이나믹 램 장치에 있어서,
    한 쌍의 비트 라인들과;
    상기 비트 라인들에 접속되는 적어도 하나의 메모리 셀 및;
    상기 메모리 셀은 데이터 신호를 저장하는 커패시터 및 전달 트랜지스터를 갖고, 상기 커패시터에 저장된 데이터 신호의 전압 레벨은 접지 전위로 변화하려는 경향을 가지며;
    노멀 동작시 제 1 레벨의 전원 전압 (VENT)을 공급하고, 상기 리프레시 동작시 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압 (Vrefresh)을 공급하는 수단과;
    리프레시 제어 신호 (PSRAS)가 활성화될 때 상기 전원 공급 수단으로부터 공급되는 전압을 사용하여 상기 비트 라인 쌍을 프리 챠아지하기 위한 수단을 포함하고;
    상기 프리 챠아지 수단은 상기 제 2 레벨의 상기 전원 전압 (Vrefresh)이 공급될 때 상기 제 2 레벨의 상기 전원 전압 (Vrefresh)의 절반에 해당하는 레벨의 제 1 프리 챠아지 전압 (VBL1)을 발생하고, 상기 프리 챠아지 수단은 상기 제 1 레벨의 상기 전원 전압 (VENT)이 공급될 때 상기 제 1 레벨의 상기 전원 전압 (VENT)의 절반에 해당하는 레벨의 전압 (VBL2)과 상기 제 1 프리 챠아지 전압 (VBL1)사이의 레벨을 갖는 제 2 프리 챠아지 전압 (VBL3)을 발생하는 것을 특징으로 하는 디램 장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 프리 챠아지 전압들 (VBL1) 및 (VBL3)은 상기 제 1 레벨의 전원 전압 (VENT)과 상기 접지 전위 사이의 전압 레벨인 것을 특징으로 하는 디램 장치.
  3. 제 1 항에 있어서,
    상기 프리 챠아지 수단은,
    상기 제 1 레벨의 상기 전원 전압 (VENT)이 소정의 기준 전압 (Vref)보다 높을 때 상기 전원 전압 (VENT)의 변화에 관계없이 일정하게 유지되고, 상기 전원 전압 (VENT)이 상기 기준 전압 (Vref)보다 낮을 때 상기 전원 전압 (VENT)을 따라 변화하는 제 1 전압 (VINT)을 발생하는 수단 및;
    상기 제 1 전압 (VINT)을 입력받아 상기 제 1 전압 (VINT)의 절반에 해당하는 레벨을 갖는 상기 프리 챠아지 수단으로부터의 전압을 발생하는 수단을 포함하는 것을 특징으로 하는 디램 장치.
  4. 제 3 항에 있어서,
    상기 제 1 전압 발생 수단은,
    상기 프리 챠아지 수단으로부터의 전압을 출력하기 위한 출력단자 (VBL)와;
    상기 제 1 전압 (VINT)을 분압한 제 2 전압 (Vdiv)을 발생하는 수단과;
    상기 기준 전압 (Vref)과 상기 제 2 전압 (Vdiv)을 비교한 신호 (S_comp)를 발생하는 수단 및;
    상기 비교 신호 (S_comp)에 응답하여 상기 출력단자 (VBL)를 상기 전원 공급부로부터 출력된 공급 전압으로 구동하는 수단을 포함하고;
    상기 제 2 전압 발생 수단은 상기 리프레시 동작 동안에 상기 프리 챠아지 제어 신호 (PSRAS)에 응답하여 상기 노멀 동작시의 레벨보다 더 낮은 레벨의 상기 제 2 전압 (Vdiv)을 발생하는 것을 특징으로 하는 디램 장치.
  5. 파워-다운 셀프 리프레시 동작 모드를 갖는 다이나믹 램 장치에 있어서,
    한 쌍의 비트 라인들과;
    상기 비트 라인들에 접속되는 적어도 하나의 메모리 셀 및;
    상기 메모리 셀은 데이터 신호를 저장하는 커패시터 및 전달 트랜지스터를 갖고, 상기 커패시터에 저장된 데이터 신호의 전압 레벨은 접지 전위로 변화하려는 경향을 가지며;
    노멀 동작시 제 1 레벨의 전원 전원 (VENT)을 공급하고, 상기 리프레시 동작시 상기 제 1 레벨보다 낮은 제 2 레벨의 상기 전원 전압 (Vrefresh)을 공급하는 수단과;
    리프레시 제어 신호 (PSRAS)가 활성화될 때 상기 비트 라인 쌍을 프리 챠아지하기 위한 프리 챠아지 전압 (VBL)을 발생하는 수단 및;
    상기 프리 챠아지 전압 발생 수단은,
    상기 제 1 레벨의 전원 전압 (VENT)이 인가될 때 상기 전원 전압 (VENT)의 변화에 관계없이 일정하게 유지되고, 상기 제 2 레벨의 전원 전압 (Vrefresh)이 인가될 때 상기 전원 전압 (VENT)을 따라 변화하는 제 1 전압 (VINT)을 발생하는 수단 및;
    상기 제 1 전압 (VINT)을 입력받아 상기 제 1 전압 (VINT)의 절반에 해당하는 레벨의 상기 프리 챠아지 전압 (VBL)을 출력하는 수단으로 구성되며;
    상기 비트 라인 쌍을 상기 프리 챠아지 전압으로 등화하기 위한 수단을 포함하고;
    상기 프리 챠아지 전압 (VBL)은 상기 제 2 레벨의 상기 전원 전압 (Vrefresh)이 공급될 때 상기 제 2 레벨의 상기 전원 전압 (Vrefresh)의 절반에 해당하는 레벨의 제 1 프리 챠아지 전압 (VBL1)이고, 상기 제 1 레벨의 상기 전원 전압 (VENT)이 공급될 때 상기 제 1 레벨의 상기 전원 전압 (VENT)의 절반에 해당하는 레벨의 전압 (VBL2)과 상기 제 1 프리 챠아지 전압 (VBL1) 사이의 레벨을 갖는 제 2 프리 챠아지 전압 (VBL3)으로 가변되는 것을 특징으로 하는 디램 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 프리 챠아지 전압들 (VBL1) 및 (VBL3)은 상기 제 1 레벨의 전원 전압 (VENT)과 상기 접지 전위 사이의 전압 레벨인 것을 특징으로 하는 디램 장치.
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