JPH1173767A - セルフ−リフレッシュモードを備えたｄｒａｍ装置 - Google Patents
セルフ−リフレッシュモードを備えたｄｒａｍ装置Info
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Abstract
(57)【要約】
【課題】 感知マージンが改善されたＤＲＡＭ装置を提
供する。 【解決手段】 ＤＲＡＭ装置は、第１電圧発生器及び第
２電圧発生器で構成されるビットラインプレチャージ電
圧発生回路を提供する。回路は、セルフ−リフレッシュ
モードを示す制御信号に応じてビットラインプレチャー
ジ電圧を発生する。ビットラインプレチャージ電圧は、
動作電圧が第１電源電圧レベルから第２電源電圧レベル
に低下されるセルフ−リフレッシュモードの間に動作電
圧の半分で維持される。そして、ビットラインプレチャ
ージ電圧は、たとえＤＲＡＭ装置の動作電圧が第２電源
電圧から第１電源電圧レベルに変化されるとしても第２
電源電圧の半分と第１電源電圧の半分との間の電圧レベ
ルで維持される。というわけで、ビットライン上の電圧
変化（或いは、感知増幅器の感知マージン）は、増加さ
れ、その結果データ‘１’に対する読出誤動作が防止で
きる。
供する。 【解決手段】 ＤＲＡＭ装置は、第１電圧発生器及び第
２電圧発生器で構成されるビットラインプレチャージ電
圧発生回路を提供する。回路は、セルフ−リフレッシュ
モードを示す制御信号に応じてビットラインプレチャー
ジ電圧を発生する。ビットラインプレチャージ電圧は、
動作電圧が第１電源電圧レベルから第２電源電圧レベル
に低下されるセルフ−リフレッシュモードの間に動作電
圧の半分で維持される。そして、ビットラインプレチャ
ージ電圧は、たとえＤＲＡＭ装置の動作電圧が第２電源
電圧から第１電源電圧レベルに変化されるとしても第２
電源電圧の半分と第１電源電圧の半分との間の電圧レベ
ルで維持される。というわけで、ビットライン上の電圧
変化（或いは、感知増幅器の感知マージン）は、増加さ
れ、その結果データ‘１’に対する読出誤動作が防止で
きる。
Description
【０００１】
【発明の属する技術分野】本発明は、セルフ−リフレッ
シュモードを備えた半導体メモリ装置に関するものであ
り、より詳しくは、半導体メモリ装置のビットラインを
プレチャージするビットラインプレチャージ回路に関す
るものである。
シュモードを備えた半導体メモリ装置に関するものであ
り、より詳しくは、半導体メモリ装置のビットラインを
プレチャージするビットラインプレチャージ回路に関す
るものである。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭｓ）の集積度は、コンピュータシステムでメ
ーンメモリ装置として一般的に使用され、３年毎に約４
倍に増加しているし、高速動作及び低電力消耗に対する
努力が続いてきた。ＤＲＡＭの高速動作は、ＤＲＡＭと
プロセッサーとの間の動作速度の差を減らすように要求
され、特に携帯用装置に関連して低電力消耗が要求され
る。高速動作を達成するように意図されたＤＲＡＭの例
は、システムクラックを使用する同期型ＤＲＡＭ及びラ
ンバス社（Ｒａｍｂｕｓ、Ｉｎｃ．）のランバスＤＲＡ
Ｍを含む。又ＤＲＡＭは、携帯用コンピュータ、移動電
話、又はそれと類似したもののようなバッテリーを使用
する携帯用装置のため、低電力消耗を目的としている。
（ＤＲＡＭｓ）の集積度は、コンピュータシステムでメ
ーンメモリ装置として一般的に使用され、３年毎に約４
倍に増加しているし、高速動作及び低電力消耗に対する
努力が続いてきた。ＤＲＡＭの高速動作は、ＤＲＡＭと
プロセッサーとの間の動作速度の差を減らすように要求
され、特に携帯用装置に関連して低電力消耗が要求され
る。高速動作を達成するように意図されたＤＲＡＭの例
は、システムクラックを使用する同期型ＤＲＡＭ及びラ
ンバス社（Ｒａｍｂｕｓ、Ｉｎｃ．）のランバスＤＲＡ
Ｍを含む。又ＤＲＡＭは、携帯用コンピュータ、移動電
話、又はそれと類似したもののようなバッテリーを使用
する携帯用装置のため、低電力消耗を目的としている。
【０００３】ＤＲＡＭのメモリセルに貯蔵されたデータ
が時間の経過と共に無くなる（放電される）ため、メモ
リセルデータは周期的に再充電されなければならない。
そのような動作は、一般的に“リフレッシュ動作”と称
する。リフレッシュ動作は、一般的に動作方法によって
ＲＯＲリフレッシュ、ヒドンリフレッシュ（ｈｉｄｅｎ
ｒｅｆｒｅｓｈ）、ＣＢＲ（ＣＡＳ’ ｂｅｆｏｒｅ
ＲＡＳ’）リフレッシュ、そして拡張ＣＢＲ（ＥＣＢ
Ｒ）リフレッシュ動作に分類される。なお、表記の都合
上、ＣＡＳのバー、即ち反転信号をＣＡＳ’と表記す
る。同様に、本明細書においては、ＲＡＳ’等、反転信
号であることを’の記号により示す。上述のように、Ｃ
ＢＲリフレッシュ動作とＲＯＲリフレッシュ動作との間
の差異は、ＲＯＲリフレッシュ動作において、単にＣＢ
Ｒリフレッシュ入力信号がコンロトーラから入力され、
余りの動作は、オンチップ内部回路によって遂行される
という点である。ＲＯＲリフレッシュ動作と比較して、
ＣＢＲリフレッシュ動作は、コンロトーラの負荷を減ら
す利点を有する。ワードラインを選択するための行アド
レス（ｒｏｗ ａｄｄｒｅｓｓ）のラッチ動作は、行ア
ドレスストローブ信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｔ
ｏｂｅ ｓｉｇｎａｌ、以下ＲＡＳ’と称する）のトグ
リング（ｔｏｇｇｌｉｎｇ）によって遂行される。
が時間の経過と共に無くなる（放電される）ため、メモ
リセルデータは周期的に再充電されなければならない。
そのような動作は、一般的に“リフレッシュ動作”と称
する。リフレッシュ動作は、一般的に動作方法によって
ＲＯＲリフレッシュ、ヒドンリフレッシュ（ｈｉｄｅｎ
ｒｅｆｒｅｓｈ）、ＣＢＲ（ＣＡＳ’ ｂｅｆｏｒｅ
ＲＡＳ’）リフレッシュ、そして拡張ＣＢＲ（ＥＣＢ
Ｒ）リフレッシュ動作に分類される。なお、表記の都合
上、ＣＡＳのバー、即ち反転信号をＣＡＳ’と表記す
る。同様に、本明細書においては、ＲＡＳ’等、反転信
号であることを’の記号により示す。上述のように、Ｃ
ＢＲリフレッシュ動作とＲＯＲリフレッシュ動作との間
の差異は、ＲＯＲリフレッシュ動作において、単にＣＢ
Ｒリフレッシュ入力信号がコンロトーラから入力され、
余りの動作は、オンチップ内部回路によって遂行される
という点である。ＲＯＲリフレッシュ動作と比較して、
ＣＢＲリフレッシュ動作は、コンロトーラの負荷を減ら
す利点を有する。ワードラインを選択するための行アド
レス（ｒｏｗ ａｄｄｒｅｓｓ）のラッチ動作は、行ア
ドレスストローブ信号（ｒｏｗ ａｄｄｒｅｓｓ ｓｔ
ｏｂｅ ｓｉｇｎａｌ、以下ＲＡＳ’と称する）のトグ
リング（ｔｏｇｇｌｉｎｇ）によって遂行される。
【０００４】最近、ＥＣＢＲリフレッシュ動作を拡張し
たセルフ−リフレッシュ動作（ｓｅｌ−ｆｒｅｆｒｅｓ
ｈ ｏｐｅｒａｔｉｏｎ）が幅広く使用される。セルフ
−リフレッシュ動作は、バッテリーを使用するコンピュ
ータシステムの動作時間を延長するため、ＤＲＡＭでの
電力消耗を最大量に減らす。ＤＲＡＭにアクセスが長時
間なされない場合、ＤＲＡＭは、セルフリフレッシュモ
ードに進入し、ＤＲＡＭの電力消耗を減らすためにＤＲ
ＡＭの動作を最大量に抑圧する。例えば、ラップトップ
コンピュータが飛行機内でワープロ作業のため使用され
ると、一定レベルの電力がコンピュータに供給されない
ため、運行中に使用されるコンピュータは、その内蔵バ
ッテリーにより、長時間連続動作されなければならな
い。即ち、ＤＲＡＭに貯蔵されたデータを損失すること
なしに、どれ程長くコンピュータの使用時間を延長する
ことができるかが重要である。その上に、他のシステム
において、特にＤＲＡＭのアクセスされない時、ＤＲＡ
Ｍの電力消耗節減は非常に重要である。
たセルフ−リフレッシュ動作（ｓｅｌ−ｆｒｅｆｒｅｓ
ｈ ｏｐｅｒａｔｉｏｎ）が幅広く使用される。セルフ
−リフレッシュ動作は、バッテリーを使用するコンピュ
ータシステムの動作時間を延長するため、ＤＲＡＭでの
電力消耗を最大量に減らす。ＤＲＡＭにアクセスが長時
間なされない場合、ＤＲＡＭは、セルフリフレッシュモ
ードに進入し、ＤＲＡＭの電力消耗を減らすためにＤＲ
ＡＭの動作を最大量に抑圧する。例えば、ラップトップ
コンピュータが飛行機内でワープロ作業のため使用され
ると、一定レベルの電力がコンピュータに供給されない
ため、運行中に使用されるコンピュータは、その内蔵バ
ッテリーにより、長時間連続動作されなければならな
い。即ち、ＤＲＡＭに貯蔵されたデータを損失すること
なしに、どれ程長くコンピュータの使用時間を延長する
ことができるかが重要である。その上に、他のシステム
において、特にＤＲＡＭのアクセスされない時、ＤＲＡ
Ｍの電力消耗節減は非常に重要である。
【０００５】ＤＲＡＭのセルフ−リフレッシュ動作は、
次のような方法に遂行される。一般的に、セルフ−リフ
レッシュ入力信号は、ＣＢＲ及びタイマー出力の組合で
作られる。ＣＢＲサイクルが設定される時、通常動作が
中止され、リフレッシュモードが始まる。ここて、ワー
ドライン選択は、外部アドレスではなく、チップ内部に
接地されたカウンタによって順次的に遂行される。その
上に、チップ外部にデータを出力する動作は遂行されな
く、チップ内部でセルデータ再貯蔵動作が遂行される。
次のような方法に遂行される。一般的に、セルフ−リフ
レッシュ入力信号は、ＣＢＲ及びタイマー出力の組合で
作られる。ＣＢＲサイクルが設定される時、通常動作が
中止され、リフレッシュモードが始まる。ここて、ワー
ドライン選択は、外部アドレスではなく、チップ内部に
接地されたカウンタによって順次的に遂行される。その
上に、チップ外部にデータを出力する動作は遂行されな
く、チップ内部でセルデータ再貯蔵動作が遂行される。
【０００６】図１は、従来技術及び本発明のリフレッシ
ュ動作の実行による動作電圧ＶＯＰとビットラインプレ
チャージ電圧ＶＢＬ変化を示すタイミング図である。リ
フレッシュモードがＣＢＲサイクルによって始まった
後、信号ＲＡＳ’が、所定時間（例えば、約１００μ
ｓ）にわたってトグルされない場合、セルフ−リフレッ
シュ動作が始まる。リフレッシュモードの間の電力消耗
を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰが
図１に図示されたように第１電源電圧ＶＣＣレベルから
電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が
遂行される。以後、電圧ＶＲＦＨは第２電源電圧と称す
る。そして、セルフ−リフレッシュ動作を済ませる前
に、動作電圧ＶＯＰは第２電源電圧から第１電源電圧に
復帰され、１回、又はその以上のリフレッシュサイクル
が図１の時間ｔＡの間遂行される。
ュ動作の実行による動作電圧ＶＯＰとビットラインプレ
チャージ電圧ＶＢＬ変化を示すタイミング図である。リ
フレッシュモードがＣＢＲサイクルによって始まった
後、信号ＲＡＳ’が、所定時間（例えば、約１００μ
ｓ）にわたってトグルされない場合、セルフ−リフレッ
シュ動作が始まる。リフレッシュモードの間の電力消耗
を減らすため、ＤＲＡＭで使用される動作電圧ＶＯＰが
図１に図示されたように第１電源電圧ＶＣＣレベルから
電圧ＶＲＦＨに低下され、セルフ−リフレッシュ動作が
遂行される。以後、電圧ＶＲＦＨは第２電源電圧と称す
る。そして、セルフ−リフレッシュ動作を済ませる前
に、動作電圧ＶＯＰは第２電源電圧から第１電源電圧に
復帰され、１回、又はその以上のリフレッシュサイクル
が図１の時間ｔＡの間遂行される。
【０００７】通常（normal）動作及びＣＢＲリフレッシ
ュ動作の間においては、データ‘１’は、第１電源電圧
ＶＣＣレベルでＤＲＡＭのメモリセルに貯蔵される。一
方、セルフ−リフレッシュ動作の間においては、データ
‘１’は、第２電源電圧ＶＲＦＨレベルでメモリセルに
貯蔵される。リフレッシュ動作が完了される前に、動作
電圧ＶＯＰが第２電源電圧ＶＲＦＨから第１電源電圧Ｖ
ＯＰに遷移された後、少なくとも１回のリフレッシュ動
作が区間ｔＡの間に遂行される。この時、以後詳細に説
明される１つの問題点が発生される。
ュ動作の間においては、データ‘１’は、第１電源電圧
ＶＣＣレベルでＤＲＡＭのメモリセルに貯蔵される。一
方、セルフ−リフレッシュ動作の間においては、データ
‘１’は、第２電源電圧ＶＲＦＨレベルでメモリセルに
貯蔵される。リフレッシュ動作が完了される前に、動作
電圧ＶＯＰが第２電源電圧ＶＲＦＨから第１電源電圧Ｖ
ＯＰに遷移された後、少なくとも１回のリフレッシュ動
作が区間ｔＡの間に遂行される。この時、以後詳細に説
明される１つの問題点が発生される。
【０００８】一般的に、貯蔵キャパシタとアクセストラ
ンジスターで各々構成される数百のメモリセルが１つの
ビットラインに連結される。ビットラインローディング
（ｌｏａｄｉｎｇ）が約１７５Ｆａｒａｄであり、１つ
の貯蔵キャパシタのローディングが２５Ｆａｒａｄと仮
定してみよう。この仮定下で、１つのメモリセルが選択
される時、キャパシタと選択されたメモリセルに連結さ
れたビットラインとの間のチャージシェアリング（ｃｈ
ａｒｇｅ ｓｈａｒｉｎｇ）が発生される。以前にプレ
チャージされたビットラインの電圧レベル（一般的に、
第１電源電圧ＶＲＦＨの半分、即ちＶＲＦＨ／２）は、
チャーシェアリングによって変化される。ビットライン
上の電圧変化ΔＶＢＬはセンス増幅器即ち感知増幅器
（図３参照）によって感知増幅される。電圧変化ΔＶＢ
Ｌ（又は、図３の感知増幅回路の感知マージン）は、次
の式で表現できる。
ンジスターで各々構成される数百のメモリセルが１つの
ビットラインに連結される。ビットラインローディング
（ｌｏａｄｉｎｇ）が約１７５Ｆａｒａｄであり、１つ
の貯蔵キャパシタのローディングが２５Ｆａｒａｄと仮
定してみよう。この仮定下で、１つのメモリセルが選択
される時、キャパシタと選択されたメモリセルに連結さ
れたビットラインとの間のチャージシェアリング（ｃｈ
ａｒｇｅ ｓｈａｒｉｎｇ）が発生される。以前にプレ
チャージされたビットラインの電圧レベル（一般的に、
第１電源電圧ＶＲＦＨの半分、即ちＶＲＦＨ／２）は、
チャーシェアリングによって変化される。ビットライン
上の電圧変化ΔＶＢＬはセンス増幅器即ち感知増幅器
（図３参照）によって感知増幅される。電圧変化ΔＶＢ
Ｌ（又は、図３の感知増幅回路の感知マージン）は、次
の式で表現できる。
【０００９】
【数１】
【００１０】ここで、記号ＶＣＥＬＬは、選択されたメ
モリセルに貯蔵されたデータに相応する電圧を示し、記
号ＶＢＬは、ビットラインプレチャージ電圧を示す。こ
の分野によく知らせたように、ビットラインプレチャー
ジ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣの半分、即
ちＶＣＣ／２に対応する。もし動作電圧ＶＯＰとして第
１電源電圧ＶＣＣが供給される時、データ‘１’がメモ
リセルに貯蔵されたら、データ‘１’の電圧レベルは第
１電源電圧ＶＣＣレベルである。しかし、もし動作電圧
ＶＯＰとして第２電源電圧ＶＲＦＨが供給される時、デ
ータ‘０’がメモリセルに貯蔵されたら、データ‘０’
の電圧レベルは接地電圧ＶＳＳレベルである。データ
‘１’がメモリセルに貯蔵されたという仮定下で、メモ
リセルに関連されたビットライン上の電圧変化ΔＶＢＬ
は、次のようである。
モリセルに貯蔵されたデータに相応する電圧を示し、記
号ＶＢＬは、ビットラインプレチャージ電圧を示す。こ
の分野によく知らせたように、ビットラインプレチャー
ジ電圧ＶＢＬレベルは、第１電源電圧ＶＣＣの半分、即
ちＶＣＣ／２に対応する。もし動作電圧ＶＯＰとして第
１電源電圧ＶＣＣが供給される時、データ‘１’がメモ
リセルに貯蔵されたら、データ‘１’の電圧レベルは第
１電源電圧ＶＣＣレベルである。しかし、もし動作電圧
ＶＯＰとして第２電源電圧ＶＲＦＨが供給される時、デ
ータ‘０’がメモリセルに貯蔵されたら、データ‘０’
の電圧レベルは接地電圧ＶＳＳレベルである。データ
‘１’がメモリセルに貯蔵されたという仮定下で、メモ
リセルに関連されたビットライン上の電圧変化ΔＶＢＬ
は、次のようである。
【００１１】
【数２】
【００１２】前者の場合において、プレチャージされた
ビットライン上の電圧レベルは数式２での電圧変化ΔＶ
ＢＬ程増加し、後者の場合において、プレチャージされ
たビットラインの電圧レベルは、数式２の電圧変化ΔＶ
ＢＬ程減少する。それから、ビットライン電圧変化ΔＶ
ＢＬ、即ち選択されたメモリセルに関連されたビットラ
イン双の間の差は、感知増幅回路（図３の１０５参照）
によって検出される。
ビットライン上の電圧レベルは数式２での電圧変化ΔＶ
ＢＬ程増加し、後者の場合において、プレチャージされ
たビットラインの電圧レベルは、数式２の電圧変化ΔＶ
ＢＬ程減少する。それから、ビットライン電圧変化ΔＶ
ＢＬ、即ち選択されたメモリセルに関連されたビットラ
イン双の間の差は、感知増幅回路（図３の１０５参照）
によって検出される。
【００１３】
【発明が解決しようとする課題】しかし、データ‘１’
に対する読出誤動作が図１に示した時間ｔＡの間にリフ
レッシュ動作が遂行される時、発生するのが従来の１つ
の問題点である。第１電源電圧ＶＣＣと第２電源電圧Ｖ
ＲＦＨの差が大きければ大きい程、データ‘１’に対す
る読出誤動作の可能性はもっと高い。
に対する読出誤動作が図１に示した時間ｔＡの間にリフ
レッシュ動作が遂行される時、発生するのが従来の１つ
の問題点である。第１電源電圧ＶＣＣと第２電源電圧Ｖ
ＲＦＨの差が大きければ大きい程、データ‘１’に対す
る読出誤動作の可能性はもっと高い。
【００１４】上述のように、リフレッシュ動作が遂行さ
れる前に、データ‘１’は第１電源電圧ＶＣＣレベルを
使用して選択されたメモリセルに貯蔵される。セルフ−
リフレッシュ動作が遂行される時、データ‘１’は電圧
ＶＣＣレベルより低い第２電源電圧ＶＲＦＨレベルを利
用して再貯蔵される。上述のように、１回、又はその以
上のリフレッシュサイクルがリフレッシュモードを済ま
せる前に時間ｔＡの間に遂行される。この時、ビットラ
インは第１電源電圧ＶＣＣの半分に相応する電圧レベル
でプレチャージされ、データ‘１’はセルフ−リフレッ
シュモードの間に第２電源電圧ＶＲＦＨレベルを利用し
て再貯蔵される。
れる前に、データ‘１’は第１電源電圧ＶＣＣレベルを
使用して選択されたメモリセルに貯蔵される。セルフ−
リフレッシュ動作が遂行される時、データ‘１’は電圧
ＶＣＣレベルより低い第２電源電圧ＶＲＦＨレベルを利
用して再貯蔵される。上述のように、１回、又はその以
上のリフレッシュサイクルがリフレッシュモードを済ま
せる前に時間ｔＡの間に遂行される。この時、ビットラ
インは第１電源電圧ＶＣＣの半分に相応する電圧レベル
でプレチャージされ、データ‘１’はセルフ−リフレッ
シュモードの間に第２電源電圧ＶＲＦＨレベルを利用し
て再貯蔵される。
【００１５】この条件下で、もしリフレッシュ動作が時
間ｔＡの間に遂行されると、感知増幅器はデータ‘１’
が貯蔵されたメモリセルに関連されたビットライン双の
間の電圧差ΔＶＢＬが感知増幅できない。即ち、アクセ
ストレンジスターを通して貯蔵キャパシタに連結された
１つのビットラインの電圧変化ΔＶＢＬは、次のように
低下される。
間ｔＡの間に遂行されると、感知増幅器はデータ‘１’
が貯蔵されたメモリセルに関連されたビットライン双の
間の電圧差ΔＶＢＬが感知増幅できない。即ち、アクセ
ストレンジスターを通して貯蔵キャパシタに連結された
１つのビットラインの電圧変化ΔＶＢＬは、次のように
低下される。
【００１６】
【数３】
【００１７】数式３で、電圧差ΔＶＢＬは、数式２での
それより低いため、感知増幅器（図３参照）によって感
知できない。これは時間ｔＡの間にデータ‘１’に対す
る読出誤動作の原因になる。第１電源電圧ＶＣＣと第２
電源電圧ＶＲＦＨとの間の差が大きければ大きい程、そ
して動作電圧ＶＯＰの変化が大きければ大きい程、ビッ
トライン電圧変化ΔＶＢＬ（又は、図３で感知増幅器１
５０の感知マージン）はもっと小さくなる。これが読出
誤動作の可能性が高い原因になるということはよく分か
る。図２を参照すると、第２電源電圧ＶＣＣが低下され
るのによって、データ‘１’の読出誤動作は、右の方の
下部分に集中される。これを改善するため、もしビット
ラインプレチャージ電圧ＶＢＬがセルフ−リフレッシュ
動作の間のそれより低く設定されると、データ‘０’に
対する感知マージンが減少される別の問題点が発生さ
れ、データ‘０’に対する読出誤動作が生じる。
それより低いため、感知増幅器（図３参照）によって感
知できない。これは時間ｔＡの間にデータ‘１’に対す
る読出誤動作の原因になる。第１電源電圧ＶＣＣと第２
電源電圧ＶＲＦＨとの間の差が大きければ大きい程、そ
して動作電圧ＶＯＰの変化が大きければ大きい程、ビッ
トライン電圧変化ΔＶＢＬ（又は、図３で感知増幅器１
５０の感知マージン）はもっと小さくなる。これが読出
誤動作の可能性が高い原因になるということはよく分か
る。図２を参照すると、第２電源電圧ＶＣＣが低下され
るのによって、データ‘１’の読出誤動作は、右の方の
下部分に集中される。これを改善するため、もしビット
ラインプレチャージ電圧ＶＢＬがセルフ−リフレッシュ
動作の間のそれより低く設定されると、データ‘０’に
対する感知マージンが減少される別の問題点が発生さ
れ、データ‘０’に対する読出誤動作が生じる。
【００１８】従って、本発明の目的は、リフレッシュ動
作時の改善された感知マージンを持つＤＲＡＭ装置を提
供するものである。
作時の改善された感知マージンを持つＤＲＡＭ装置を提
供するものである。
【００１９】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１つの特徴によると、セルフ−リフ
レッシュモードを持つＤＲＡＭ装置において、メモリセ
ルアレーに連結される少なくとも１対のビットライン
と、１対のビットライン上の電圧レベルを所定のプレチ
ャージ電圧で等化する手段と、通常モードの間に第１電
圧レベルをセルフ−リフレッシュモードの間に第２電圧
レベルを各々供給する手段と、第１電圧レベルは、第２
電圧レベルより高いし、セルフ−リフレッシュモードを
示す制御信号に応じて、供給手段からの第１、又は第２
電圧を使用してプレチャージ電圧を発生するが、セルフ
−リフレッシュモードの間にプレチャージ電圧として第
２電圧の半分と同一の電圧レベルの第３電圧を発生し、
セルフ−リフレッシュモードの間に供給手段からの出力
が第２電圧レベルから第１電圧レベルに変化される時、
プレチャージ電圧として第１電圧の半分と第３電圧との
間の第４電圧を発生する手段を含む。
するための本発明の１つの特徴によると、セルフ−リフ
レッシュモードを持つＤＲＡＭ装置において、メモリセ
ルアレーに連結される少なくとも１対のビットライン
と、１対のビットライン上の電圧レベルを所定のプレチ
ャージ電圧で等化する手段と、通常モードの間に第１電
圧レベルをセルフ−リフレッシュモードの間に第２電圧
レベルを各々供給する手段と、第１電圧レベルは、第２
電圧レベルより高いし、セルフ−リフレッシュモードを
示す制御信号に応じて、供給手段からの第１、又は第２
電圧を使用してプレチャージ電圧を発生するが、セルフ
−リフレッシュモードの間にプレチャージ電圧として第
２電圧の半分と同一の電圧レベルの第３電圧を発生し、
セルフ−リフレッシュモードの間に供給手段からの出力
が第２電圧レベルから第１電圧レベルに変化される時、
プレチャージ電圧として第１電圧の半分と第３電圧との
間の第４電圧を発生する手段を含む。
【００２０】この望ましい実施例において、制御信号
は、行アドレスストローブ信号から得られる。
は、行アドレスストローブ信号から得られる。
【００２１】この望ましい実施例において、発生手段
は、供給手段からの第１、又は第２電圧を受け入れる入
力端子と、入力端子に連結され、所定の基準電圧と所定
の分配電圧を比較して、その比較結果で比較信号を発生
する比較器と、入力端子とノードとの間に連結され、比
較信号に応じて動作する駆動器と、ノードに連結され、
ノード上の電圧を分圧して制御信号の活性／非活性状態
によって変化する分配電圧を発生する分配器と、ノード
に連結され、プレチャージ電圧としてノード上の電圧の
半分を生成する１／２電圧発生器を含む。
は、供給手段からの第１、又は第２電圧を受け入れる入
力端子と、入力端子に連結され、所定の基準電圧と所定
の分配電圧を比較して、その比較結果で比較信号を発生
する比較器と、入力端子とノードとの間に連結され、比
較信号に応じて動作する駆動器と、ノードに連結され、
ノード上の電圧を分圧して制御信号の活性／非活性状態
によって変化する分配電圧を発生する分配器と、ノード
に連結され、プレチャージ電圧としてノード上の電圧の
半分を生成する１／２電圧発生器を含む。
【００２２】この望ましい実施例において、制御信号の
活性状態の間に生成される分配電圧は、制御信号の非活
性状態の間に生成される電圧より低い。
活性状態の間に生成される分配電圧は、制御信号の非活
性状態の間に生成される電圧より低い。
【００２３】このような装置によって、セルフ−リフレ
ッシュモードを済ませる前に遂行される少なくとも１
回、或いはその以上のリフレシュサイクルの間に、ＤＲ
ＡＭで使用される動作電圧が第２電源電圧ＶＲＦＨから
第１電源電圧ＶＣＣに変化されるとしても、ビットライ
ンプレチャージ電圧ＶＢＬはＶＣＣ／２とＶＲＦＨ／２
との間で維持される。その結果、リフレッシュサイクル
の間に発生できるデータ‘１’に対する読出誤動作が防
止できる。
ッシュモードを済ませる前に遂行される少なくとも１
回、或いはその以上のリフレシュサイクルの間に、ＤＲ
ＡＭで使用される動作電圧が第２電源電圧ＶＲＦＨから
第１電源電圧ＶＣＣに変化されるとしても、ビットライ
ンプレチャージ電圧ＶＢＬはＶＣＣ／２とＶＲＦＨ／２
との間で維持される。その結果、リフレッシュサイクル
の間に発生できるデータ‘１’に対する読出誤動作が防
止できる。
【００２４】
【発明の実施の形態】図３を参照すると、本発明の新規
したＤＲＡＭ装置は、第１電圧発生器１８０及び第２電
圧発生器１９０で構成されるビットラインプレチャージ
電圧発生回路２００を提供する。回路２００は、セルフ
−リフレッシュモードを示す制御信号ＰＳＲＡＳに応じ
てビットラインプレチャージ電圧ＶＢＬを発生する。ビ
ットラインプレチャージ電圧ＶＢＬは動作電圧ＶＯＰが
第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレ
ベルに低下されるセルフ−リフレッシュモードの間に動
作電圧ＶＯＰの半分で維持される。そして、時間ｔＡ
（図１参照）の間に、ビットラインプレチャージ電圧Ｖ
ＢＬは、たとえＤＲＡＭの動作電圧ＶＯＰが第２電源電
圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化
されるとしても、第２電源電圧の半分（即ち、ＶＲＦＨ
／２）と第１電源電圧の半分（即ち、ＶＣＣ／２）との
間の電圧レベルで維持される。というわけで、ビットラ
イン上の電圧変化ΔＶＢＬ（或いは、感知増幅マージ
ン）は、増加され、その結果時間ｔＡの間にデータ
‘１’に対する読出誤動作が防止できる。
したＤＲＡＭ装置は、第１電圧発生器１８０及び第２電
圧発生器１９０で構成されるビットラインプレチャージ
電圧発生回路２００を提供する。回路２００は、セルフ
−リフレッシュモードを示す制御信号ＰＳＲＡＳに応じ
てビットラインプレチャージ電圧ＶＢＬを発生する。ビ
ットラインプレチャージ電圧ＶＢＬは動作電圧ＶＯＰが
第１電源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレ
ベルに低下されるセルフ−リフレッシュモードの間に動
作電圧ＶＯＰの半分で維持される。そして、時間ｔＡ
（図１参照）の間に、ビットラインプレチャージ電圧Ｖ
ＢＬは、たとえＤＲＡＭの動作電圧ＶＯＰが第２電源電
圧ＶＲＦＨレベルから第１電源電圧ＶＣＣレベルに変化
されるとしても、第２電源電圧の半分（即ち、ＶＲＦＨ
／２）と第１電源電圧の半分（即ち、ＶＣＣ／２）との
間の電圧レベルで維持される。というわけで、ビットラ
イン上の電圧変化ΔＶＢＬ（或いは、感知増幅マージ
ン）は、増加され、その結果時間ｔＡの間にデータ
‘１’に対する読出誤動作が防止できる。
【００２５】再び、図３を参照すると、本発明によるＤ
ＲＡＭ装置がブロック図の形態で図示されている。メモ
リセルアレー１００は、複数のメモリセルを含み、各メ
モリセルの貯蔵キャパシタは対応するワードラインによ
って選択されるアクセストレンジスターを通して対応す
るビットラインに連結される。アドレスバッファ１１０
が、たとえ図３に図示されなかったが、行アドレスバッ
ファ及び列アドレスバッファで構成されることは、この
分野に通常の知識を持っている者には自明である。メモ
リセルアレー１００の少なくとも１つのメモリセルと少
なくとも１対のビットラインは、アドレスバッファ１１
０からの対応するアドレスＲＡ及びＣＡを各々受け入れ
る行及び列ディコーダ１２０及び１３０によって選択さ
れる。選択されたメモリセルに貯蔵されたビットデータ
（論理‘１’、或いは論理‘０’）は感知増幅器回路１
５０によって対応する電圧レベル（第１電源電圧レベ
ル、或いは接地電圧レベル）で感知増幅される。一般的
に、選択されたメモリセルに対する感知増幅動作が感知
増幅器回路１５０によって遂行される前に、一対のビッ
トラインは、等化回路（equalization circuit）１６０
によってビットラインプレチャージ電圧発生回路２００
から供給されるビットラインプレチャージ電圧ＶＢＬレ
ベルでプレチャージされる。ビットラインプレチャージ
電圧ＶＢＬレベルは、電源供給部２２０から供給される
動作電圧ＶＯＰの半分レベルである。回路１１０〜１６
０は、この分野に通常の知識を持っている者によく知ら
せたため、それの詳細な説明は省略される。
ＲＡＭ装置がブロック図の形態で図示されている。メモ
リセルアレー１００は、複数のメモリセルを含み、各メ
モリセルの貯蔵キャパシタは対応するワードラインによ
って選択されるアクセストレンジスターを通して対応す
るビットラインに連結される。アドレスバッファ１１０
が、たとえ図３に図示されなかったが、行アドレスバッ
ファ及び列アドレスバッファで構成されることは、この
分野に通常の知識を持っている者には自明である。メモ
リセルアレー１００の少なくとも１つのメモリセルと少
なくとも１対のビットラインは、アドレスバッファ１１
０からの対応するアドレスＲＡ及びＣＡを各々受け入れ
る行及び列ディコーダ１２０及び１３０によって選択さ
れる。選択されたメモリセルに貯蔵されたビットデータ
（論理‘１’、或いは論理‘０’）は感知増幅器回路１
５０によって対応する電圧レベル（第１電源電圧レベ
ル、或いは接地電圧レベル）で感知増幅される。一般的
に、選択されたメモリセルに対する感知増幅動作が感知
増幅器回路１５０によって遂行される前に、一対のビッ
トラインは、等化回路（equalization circuit）１６０
によってビットラインプレチャージ電圧発生回路２００
から供給されるビットラインプレチャージ電圧ＶＢＬレ
ベルでプレチャージされる。ビットラインプレチャージ
電圧ＶＢＬレベルは、電源供給部２２０から供給される
動作電圧ＶＯＰの半分レベルである。回路１１０〜１６
０は、この分野に通常の知識を持っている者によく知ら
せたため、それの詳細な説明は省略される。
【００２６】上述のように、ＤＲＡＭが揮発性であるた
め、ＤＲＡＭに貯蔵されたデータは周期的に再充電され
る。そのような機能は、図３でリフレッシュ制御回路２
１０によって遂行される。図３に図示されなかったが、
リフレッシュ制御回路２１０はリフレッシュタイマー、
リフレッシュコントローラ及びリフレッシュカウンタを
含む。リフレッシュ動作が遂行される間に、行アドレス
はリフレッシュ制御回路２１０によって順次的に発生さ
れる。その結果、メモリセルアレー１００内の複数のワ
ードラインは順次的に活性化され、リフレッシュ動作が
遂行される。
め、ＤＲＡＭに貯蔵されたデータは周期的に再充電され
る。そのような機能は、図３でリフレッシュ制御回路２
１０によって遂行される。図３に図示されなかったが、
リフレッシュ制御回路２１０はリフレッシュタイマー、
リフレッシュコントローラ及びリフレッシュカウンタを
含む。リフレッシュ動作が遂行される間に、行アドレス
はリフレッシュ制御回路２１０によって順次的に発生さ
れる。その結果、メモリセルアレー１００内の複数のワ
ードラインは順次的に活性化され、リフレッシュ動作が
遂行される。
【００２７】制御信号ＰＳＲＡＳは信号ＲＡＳ’が活性
化され、所定時間（例えば、１００μｓ）が経過した
後、ＲＡＳバッファ１７０から発生される。即ちリフレ
ッシュモードがＣＢＲサイクルによって始まって所定時
間が経過した後、制御信号ＰＳＲＡＳは高レベル（例え
ば、第１電源電圧レベル）から低レベル（例えば、接地
電圧レベル）に遷移する。そして、信号ＲＡＳ’が高レ
ベルから低レベルに遷移し、所定時間（例えば、約７０
〜８０μｓ）が経過した後、制御信号ＰＳＲＡＳは低レ
ベルに非活性化され、その結果リフレッシュモードが完
了される。
化され、所定時間（例えば、１００μｓ）が経過した
後、ＲＡＳバッファ１７０から発生される。即ちリフレ
ッシュモードがＣＢＲサイクルによって始まって所定時
間が経過した後、制御信号ＰＳＲＡＳは高レベル（例え
ば、第１電源電圧レベル）から低レベル（例えば、接地
電圧レベル）に遷移する。そして、信号ＲＡＳ’が高レ
ベルから低レベルに遷移し、所定時間（例えば、約７０
〜８０μｓ）が経過した後、制御信号ＰＳＲＡＳは低レ
ベルに非活性化され、その結果リフレッシュモードが完
了される。
【００２８】電源電圧供給部２２０は、通常モード及び
リフレッシュモード（例えば、ＣＢＲモード）の間に動
作電圧ＶＯＰとして所定レベルの第１電源電圧ＶＣＣを
ビットラインプレチャージ電圧発生回路２００に提供す
る。電源電圧供給部２２０は、動作電圧ＶＯＰとして回
路２００に第２電源電圧ＶＲＦＨを供給する。第２電源
電圧ＶＲＦＨのレベルは第１電源電圧ＶＣＣのレベルよ
り低い。
リフレッシュモード（例えば、ＣＢＲモード）の間に動
作電圧ＶＯＰとして所定レベルの第１電源電圧ＶＣＣを
ビットラインプレチャージ電圧発生回路２００に提供す
る。電源電圧供給部２２０は、動作電圧ＶＯＰとして回
路２００に第２電源電圧ＶＲＦＨを供給する。第２電源
電圧ＶＲＦＨのレベルは第１電源電圧ＶＣＣのレベルよ
り低い。
【００２９】ビットラインプレチャージ電圧発生回路２
００は、第１電圧発生器１８０及び第２電圧発生器１９
０を含む。第１電圧発生器１８０は、電源供給部２２０
から動作電圧ＶＯＰとして第１電源電圧ＶＣＣ、或いは
第２電源電圧ＶＲＦＨを各々受け入れ、バッファ１７０
からの制御信号ＰＳＲＡＳに応じて第１電圧ＶＩＮＴを
発生する。第１電源電圧ＶＣＣが動作電圧ＶＯＰとして
供給され、制御信号ＰＳＲＡＳが非活性化される時、即
ち通常モード及びＣＢＲモードの間に、第１電圧ＶＩＮ
Ｔは、所定電圧レベルで一定に維持される。第２電源電
圧ＶＲＦＨ、或いは第１電源電圧ＶＣＣが供給され、そ
して制御信号ＰＳＲＡＳが活性化される時、即ちセルフ
−リフレッシュ動作が遂行される間に、第１電圧ＶＩＮ
Ｔは、動作電圧ＶＯＰによって可変される。通常モード
及びＣＢＲモードの間の第１電圧ＶＩＮＴレベルは、セ
ルフ−リフレッシュモードの間のそれより高い。第２電
圧発生器１９０は、ビットラインプレチャージ電圧とし
て第１電圧ＶＩＮＴレベルの電圧に相応する第２電圧Ｖ
ＢＬを発生する。
００は、第１電圧発生器１８０及び第２電圧発生器１９
０を含む。第１電圧発生器１８０は、電源供給部２２０
から動作電圧ＶＯＰとして第１電源電圧ＶＣＣ、或いは
第２電源電圧ＶＲＦＨを各々受け入れ、バッファ１７０
からの制御信号ＰＳＲＡＳに応じて第１電圧ＶＩＮＴを
発生する。第１電源電圧ＶＣＣが動作電圧ＶＯＰとして
供給され、制御信号ＰＳＲＡＳが非活性化される時、即
ち通常モード及びＣＢＲモードの間に、第１電圧ＶＩＮ
Ｔは、所定電圧レベルで一定に維持される。第２電源電
圧ＶＲＦＨ、或いは第１電源電圧ＶＣＣが供給され、そ
して制御信号ＰＳＲＡＳが活性化される時、即ちセルフ
−リフレッシュ動作が遂行される間に、第１電圧ＶＩＮ
Ｔは、動作電圧ＶＯＰによって可変される。通常モード
及びＣＢＲモードの間の第１電圧ＶＩＮＴレベルは、セ
ルフ−リフレッシュモードの間のそれより高い。第２電
圧発生器１９０は、ビットラインプレチャージ電圧とし
て第１電圧ＶＩＮＴレベルの電圧に相応する第２電圧Ｖ
ＢＬを発生する。
【００３０】ここで、ビットラインプレチャージ電圧Ｖ
ＢＬは、第２電源電圧ＶＲＦＨが電源供給部２２０から
動作電圧ＶＯＰとして、ビットラインプレチャージ電圧
発生回路２００に供給される時、ＶＲＦＨ／２に相応す
る電圧ＶＢＬ１（図１参照）レベルを有する。又ビット
ラインプレチャージ電圧ＶＢＬは、電圧ＶＢＬ１（即ち
ＶＲＦＨ／２）及び電圧ＶＣＣ／２との間の電圧レベル
を有する。
ＢＬは、第２電源電圧ＶＲＦＨが電源供給部２２０から
動作電圧ＶＯＰとして、ビットラインプレチャージ電圧
発生回路２００に供給される時、ＶＲＦＨ／２に相応す
る電圧ＶＢＬ１（図１参照）レベルを有する。又ビット
ラインプレチャージ電圧ＶＢＬは、電圧ＶＢＬ１（即ち
ＶＲＦＨ／２）及び電圧ＶＣＣ／２との間の電圧レベル
を有する。
【００３１】図４を参照すると、ビットラインプレチャ
ージ電圧発生回路２００の詳細回路が図示されている。
ビットラインプレチャージ電圧発生回路２００は、第１
電圧発生器１８０と第２電圧発生器１９０を含む。第１
電圧発生器１８０は、比較器１８２、駆動器１８４及び
分配器１８６を持つ。比較器１８２は、所定レベルの基
準電圧ＶＲＥＦと分配器１８６からの分配電圧Ｖｄｉｖ
を比較して比較結果として比較信号Ｓ＿ｃｏｍｐを発生
する。基準電圧ＶＲＥＦは、動作電圧ＶＯＰ変化に関係
なしに一定に維持される。比較器１８２は、図４に図示
されたように連結された２つのＰＭＯＳトレンジスター
Ｍ１及びＭ２と４つのＮＭＯＳトレンジスターＭ３〜Ｍ
６で構成される。
ージ電圧発生回路２００の詳細回路が図示されている。
ビットラインプレチャージ電圧発生回路２００は、第１
電圧発生器１８０と第２電圧発生器１９０を含む。第１
電圧発生器１８０は、比較器１８２、駆動器１８４及び
分配器１８６を持つ。比較器１８２は、所定レベルの基
準電圧ＶＲＥＦと分配器１８６からの分配電圧Ｖｄｉｖ
を比較して比較結果として比較信号Ｓ＿ｃｏｍｐを発生
する。基準電圧ＶＲＥＦは、動作電圧ＶＯＰ変化に関係
なしに一定に維持される。比較器１８２は、図４に図示
されたように連結された２つのＰＭＯＳトレンジスター
Ｍ１及びＭ２と４つのＮＭＯＳトレンジスターＭ３〜Ｍ
６で構成される。
【００３２】駆動器１８４は、動作電圧ＶＯＰとノード
ＮＤ１との間に連結され、信号Ｓ＿ｃｏｍｐによってス
イッチオン／オフされる１つのＰＭＯＳトレンジスター
Ｍ７を含み、第１電圧ＶＩＮＴはゲートが接地されたＰ
ＭＯＳトレンジスターＭ８を通してノードＮＤ１から出
力される。動作電圧ＶＯＰは、通常モード及びリフレッ
シュモード（即ち、ＣＢＲモード）の間にＶＣＣレベル
を有し、セルフ−リフレッシュモードの間にＶＲＦＨレ
ベルを有する。駆動器１８６は、ＲＡＳバッファ１７０
からの制御信号ＰＳＲＡＳに応じてノードＮＤ１に連結
され、ノードＮＤ１上の電圧、即ち第１電圧ＶＩＮＴを
分配し、その結果分配された電圧Ｖｄｉｖを出力する。
分配器１８６は、４つのＰＭＯＳトレンジスターＭ９〜
Ｍ１２と１つのＮＭＯＳトレンジスターＭ１３で構成さ
れる。抵抗Ｍ９及びＭ１０は、第１抵抗Ｒ１として作用
し、抵抗Ｍ１１〜Ｍ１３は第２抵抗Ｒ２として作用す
る。
ＮＤ１との間に連結され、信号Ｓ＿ｃｏｍｐによってス
イッチオン／オフされる１つのＰＭＯＳトレンジスター
Ｍ７を含み、第１電圧ＶＩＮＴはゲートが接地されたＰ
ＭＯＳトレンジスターＭ８を通してノードＮＤ１から出
力される。動作電圧ＶＯＰは、通常モード及びリフレッ
シュモード（即ち、ＣＢＲモード）の間にＶＣＣレベル
を有し、セルフ−リフレッシュモードの間にＶＲＦＨレ
ベルを有する。駆動器１８６は、ＲＡＳバッファ１７０
からの制御信号ＰＳＲＡＳに応じてノードＮＤ１に連結
され、ノードＮＤ１上の電圧、即ち第１電圧ＶＩＮＴを
分配し、その結果分配された電圧Ｖｄｉｖを出力する。
分配器１８６は、４つのＰＭＯＳトレンジスターＭ９〜
Ｍ１２と１つのＮＭＯＳトレンジスターＭ１３で構成さ
れる。抵抗Ｍ９及びＭ１０は、第１抵抗Ｒ１として作用
し、抵抗Ｍ１１〜Ｍ１３は第２抵抗Ｒ２として作用す
る。
【００３３】図４に図示されたように、もしＮＭＯＳト
レンジスターＭ１３が制御信号ＰＳＲＡＳの活性化／非
活性化状態を基礎としてターンオン、或いはターンオフ
されると、抵抗Ｒ１及びＲ２の比が変化され、その結果
分配された電圧Ｖｄｉｖもなお変化される。即ち制御信
号ＰＳＲＡＳの活性化状態（例えば、論理高レベル）の
間の分配された電圧Ｖｄｉｖは、制御信号ＰＳＲＡＳの
非活性状態（例えば、論理低レベル）の間のそれより低
い。それ故に、制御信号ＰＳＲＡＳの活性化状態の間の
第１電圧ＶＩＮＴは、制御信号ＰＳＲＡＳの非活性化状
態の間のそれより低いレベルを有する。第２電圧発生器
１９０は、図４に図示されたように、連結された４つの
ＰＭＯＳトレンジスターＭ１４、Ｍ１５、Ｍ１７及びＭ
２１と４つのＮＭＯＳトレンジスターＭ１６，Ｍ１８、
Ｍ１９及びＭ２０で構成される。第２電圧発生器１９０
は、ＰＭＯＳトレンジスターＭ８を通してノードＮＤ１
に連結され、ビットラインプレチャージ電圧ＶＢＬとし
て第１電圧ＶＩＮＴの半分を発生する。
レンジスターＭ１３が制御信号ＰＳＲＡＳの活性化／非
活性化状態を基礎としてターンオン、或いはターンオフ
されると、抵抗Ｒ１及びＲ２の比が変化され、その結果
分配された電圧Ｖｄｉｖもなお変化される。即ち制御信
号ＰＳＲＡＳの活性化状態（例えば、論理高レベル）の
間の分配された電圧Ｖｄｉｖは、制御信号ＰＳＲＡＳの
非活性状態（例えば、論理低レベル）の間のそれより低
い。それ故に、制御信号ＰＳＲＡＳの活性化状態の間の
第１電圧ＶＩＮＴは、制御信号ＰＳＲＡＳの非活性化状
態の間のそれより低いレベルを有する。第２電圧発生器
１９０は、図４に図示されたように、連結された４つの
ＰＭＯＳトレンジスターＭ１４、Ｍ１５、Ｍ１７及びＭ
２１と４つのＮＭＯＳトレンジスターＭ１６，Ｍ１８、
Ｍ１９及びＭ２０で構成される。第２電圧発生器１９０
は、ＰＭＯＳトレンジスターＭ８を通してノードＮＤ１
に連結され、ビットラインプレチャージ電圧ＶＢＬとし
て第１電圧ＶＩＮＴの半分を発生する。
【００３４】本発明によるリフレッシュ動作が図１、図
３〜図５に基づいて以後詳細に説明される。リフレッシ
ュモードがＣＢＲサイクルによって始まった後、信号Ｒ
ＡＳ’のトグリングが与えられた時間（例えば、１００
μｓ）の間に遂行されないと、セルフ−リフレッシュモ
ードが始まる（即ち、制御信号ＰＳＲＡＳが図１に図示
されたように、低レベルから高レベルに活性化され
る）。セルフ−リフレッシュ動作の間にＤＲＡＭによる
電力消耗を減らすため、ＤＲＡＭで使用される動作電圧
ＶＯＰは、図１に図示されたように、第１電源電圧ＶＣ
Ｃから第２電源電圧ＶＲＦＨに低下され、セルフ−リフ
レッシュ動作が遂行される。セルフ−リフレッシュ動作
の間に、データ‘１’に相応する電圧レベルは、第１電
源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに
変化される。与えられた時間の間に、リフレッシュ動作
が遂行される。
３〜図５に基づいて以後詳細に説明される。リフレッシ
ュモードがＣＢＲサイクルによって始まった後、信号Ｒ
ＡＳ’のトグリングが与えられた時間（例えば、１００
μｓ）の間に遂行されないと、セルフ−リフレッシュモ
ードが始まる（即ち、制御信号ＰＳＲＡＳが図１に図示
されたように、低レベルから高レベルに活性化され
る）。セルフ−リフレッシュ動作の間にＤＲＡＭによる
電力消耗を減らすため、ＤＲＡＭで使用される動作電圧
ＶＯＰは、図１に図示されたように、第１電源電圧ＶＣ
Ｃから第２電源電圧ＶＲＦＨに低下され、セルフ−リフ
レッシュ動作が遂行される。セルフ−リフレッシュ動作
の間に、データ‘１’に相応する電圧レベルは、第１電
源電圧ＶＣＣレベルから第２電源電圧ＶＲＦＨレベルに
変化される。与えられた時間の間に、リフレッシュ動作
が遂行される。
【００３５】その次に、上述のように、セルフ−リフレ
ッシュモードを済ませる前に、少なくとも１回、或いは
その以上のリフレッシュサイクルが図１に図示された時
間ｔＡの間に遂行される。動作電圧ＶＯＰが制御信号Ｐ
ＳＲＡＳが活性状態で維持されてきた時間ｔＡの間に、
図１に図示されたように、第２電源電圧ＶＲＦＨレベル
から第１電源電圧ＶＣＣレベルに変化される。
ッシュモードを済ませる前に、少なくとも１回、或いは
その以上のリフレッシュサイクルが図１に図示された時
間ｔＡの間に遂行される。動作電圧ＶＯＰが制御信号Ｐ
ＳＲＡＳが活性状態で維持されてきた時間ｔＡの間に、
図１に図示されたように、第２電源電圧ＶＲＦＨレベル
から第１電源電圧ＶＣＣレベルに変化される。
【００３６】時間ｔＡの間に、従来技術に関連して、ビ
ットラインプレチャージ電圧ＶＢＬは、図１に図示され
たように、点線で表示された電圧ＶＢＬ３（即ち、ＶＣ
Ｃ／２）レベルで維持される。もしリフレッシュ動作が
時間ｔＡの間に遂行されると、データ‘１’に相応する
電圧レベルは、第２電源電圧ＶＲＦＨレベルであり、ビ
ットラインプレチャージ電圧ＶＢＬレベルは、第１電源
電圧ＶＣＣレベルの半分である。それ故に、１つの選択
されたメモリセルに連結されたプレチャージされたビッ
トライン上の電圧は、数学式３（感知増幅器の感知マー
ジン）程、即ち図１でＨ１程変化される。
ットラインプレチャージ電圧ＶＢＬは、図１に図示され
たように、点線で表示された電圧ＶＢＬ３（即ち、ＶＣ
Ｃ／２）レベルで維持される。もしリフレッシュ動作が
時間ｔＡの間に遂行されると、データ‘１’に相応する
電圧レベルは、第２電源電圧ＶＲＦＨレベルであり、ビ
ットラインプレチャージ電圧ＶＢＬレベルは、第１電源
電圧ＶＣＣレベルの半分である。それ故に、１つの選択
されたメモリセルに連結されたプレチャージされたビッ
トライン上の電圧は、数学式３（感知増幅器の感知マー
ジン）程、即ち図１でＨ１程変化される。
【００３７】反面、本発明に関連してビットラインプレ
チャージ電圧ＶＢＬは、図１で実線で表示された電圧Ｖ
ＢＬ２レベルで維持される。電圧ＶＢＬ２は、第２電源
電圧レベルの半分ＶＲＦＨ／２と第１電源電圧レベルの
半分ＶＣＣ／２との間に存在する。この条件下で、選択
されたメモリセルに連結されたプレチャージされたビッ
トライン上の電圧は、次のように変化される。
チャージ電圧ＶＢＬは、図１で実線で表示された電圧Ｖ
ＢＬ２レベルで維持される。電圧ＶＢＬ２は、第２電源
電圧レベルの半分ＶＲＦＨ／２と第１電源電圧レベルの
半分ＶＣＣ／２との間に存在する。この条件下で、選択
されたメモリセルに連結されたプレチャージされたビッ
トライン上の電圧は、次のように変化される。
【００３８】
【数４】
【００３９】ここで、ＶＲＦＨは、メモリセルに貯蔵さ
れたデータ‘１’或いは‘０’に相応する電圧であり、
ＶＢＬ２は、ビットラインプレチャージ電圧である。時
間ｔＡの間に、数式４の電圧変化（或いは、感知マージ
ン）が数式３のそれより大きいということは自明であ
る。
れたデータ‘１’或いは‘０’に相応する電圧であり、
ＶＢＬ２は、ビットラインプレチャージ電圧である。時
間ｔＡの間に、数式４の電圧変化（或いは、感知マージ
ン）が数式３のそれより大きいということは自明であ
る。
【００４０】
【発明の効果】上述のように、本発明によるビットライ
ンチャージ電圧ＶＢＬは、時間ｔＡの間に電圧ＶＢＬ２
レベルで維持される。時間ｔＡの間に、もしリフレッシ
ュ動作が遂行されないと、選択されたメモリセルの貯蔵
キャパシタと選択されたメモリセルと関連されたビット
ラインとの間のチャージセアリングによる電圧変化ΔＶ
ＢＬ（図１でＨ２に相応する）は、従来（図１でＨ１に
相応する）のそれより大きい。結果的に、リフレッシュ
モードの間に感知増幅器の感知マージンが改善され、デ
ータ‘１’に対する読出誤動作が時間ｔＡの間に防止さ
れることができる。図５に図示されたように、従来技術
の読出失敗傾向と比較して、本発明の読出失敗傾向が改
善される。
ンチャージ電圧ＶＢＬは、時間ｔＡの間に電圧ＶＢＬ２
レベルで維持される。時間ｔＡの間に、もしリフレッシ
ュ動作が遂行されないと、選択されたメモリセルの貯蔵
キャパシタと選択されたメモリセルと関連されたビット
ラインとの間のチャージセアリングによる電圧変化ΔＶ
ＢＬ（図１でＨ２に相応する）は、従来（図１でＨ１に
相応する）のそれより大きい。結果的に、リフレッシュ
モードの間に感知増幅器の感知マージンが改善され、デ
ータ‘１’に対する読出誤動作が時間ｔＡの間に防止さ
れることができる。図５に図示されたように、従来技術
の読出失敗傾向と比較して、本発明の読出失敗傾向が改
善される。
【図１】従来技術及び本発明による動作電圧及びビット
ラインプレチャージ電圧変化を説明するためのタイミン
グ図。
ラインプレチャージ電圧変化を説明するためのタイミン
グ図。
【図２】従来技術の動作電圧変化によるパス／失敗傾向
を示す図面。
を示す図面。
【図３】本発明によるＤＲＡＭ装置のブロック図。
【図４】本発明の望ましい実施例によるビットライン電
圧発生回路の詳細回路図。
圧発生回路の詳細回路図。
【図５】本発明の動作電圧変化によるパス／失敗傾向を
示す図面。
示す図面。
１００…メモリセルアレー １１０…アドレスバッファ １２０…行ディコーダ １３０…列ディコーダ １４０…入／出力ゲート回路 １５０…感知増幅回路 １６０…等化回路 １７０…ＲＡＳバッファ １８０…第１電圧発生器 １９０…第２電圧発生器 ２００…ビットラインプレチャージ電圧発生回路 ２１０…リフレッシュ制御回路 ２２０…電源供給部
Claims (4)
- 【請求項１】 セルフ−リフレッシュモードを備えたＤ
ＲＡＭ装置装置において、 メモリセルアレーに連結される少なくとも１対のビット
ラインを有し、 前記１対の前記ビットライン上の電圧レベルを所定のプ
レチャージ電圧に等化する手段を有し、 通常モードの間に第１電圧レベルを、前記セルフ−リフ
レッシュモードの間に第２電圧レベルを、各々供給する
手段を有し、前記第１電圧レベルは、前記第２電圧レベ
ルより高く、 前記セルフ−リフレッシュモードを示す制御信号に応じ
て、前記供給手段からの第１、又は第２電圧を使用して
前記プレチャージ電圧を発生する発生手段を有し、この
発生手段は、前記セルフ−リフレッシュモードの間に、
前記プレチャージ電圧として、前記第２電圧の半分と同
一の電圧レベルの第３電圧を発生し、さらに、前記セル
フ−リフレッシュモードの間に前記供給手段からの出力
が前記第２電圧レベルから第１電圧レベルに変化される
時、前記プレチャージ電圧として、前記第１電圧の半分
と、前記第３電圧と、の間のレベルの第４電圧を発生す
る手段とを含むことを特徴とするＤＲＡＭ装置。 - 【請求項２】 前記制御信号は、行アドレスストローブ
信号（ＲＡＳ’）から得られることを特徴とする請求項
１に記載のＤＲＡＭ装置。 - 【請求項３】 前記発生手段は、 前記供給手段からの前記第１、又は第２電圧を受け入れ
る入力端子と、 前記入力端子に連結され、所定の基準電圧と所定の分配
電圧を比較してその比較結果として比較信号を発生する
比較器と、 前記入力端子とノードとの間に連結され、前記比較信号
に応じて動作する駆動器と、 前記ノードに連結され、前記ノード上の電圧を分圧して
前記制御信号の活性／非活性状態によって変化する前記
分配電圧を発生する分配器と、 前記ノードに連結され、前記プレチャージ電圧として前
記ノード上の電圧の半分を生成する１／２電圧発生器と
を含むことを特徴とする請求項１に記載のＤＲＡＭ装
置。 - 【請求項４】 前記制御信号の活性状態の間に生成され
る前記分配電圧は、前記制御信号の非活性状態の間に生
成される電圧より低いことを特徴とする請求項３に記載
のＤＲＡＭ装置。
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|---|---|---|---|
| KR1019970027271A KR100253081B1 (ko) | 1997-06-25 | 1997-06-25 | 셀프-리프레시 모드를 가지는 다이나믹 랜덤 액세스 메모리 장치 |
| KR97-27271 | 1997-06-25 |
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| Publication Number | Publication Date |
|---|---|
| JPH1173767A true JPH1173767A (ja) | 1999-03-16 |
| JP4036536B2 JP4036536B2 (ja) | 2008-01-23 |
Family
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| JP17729598A Expired - Fee Related JP4036536B2 (ja) | 1997-06-25 | 1998-06-24 | セルフ−リフレッシュモードを備えたｄｒａｍ装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100370168B1 (ko) * | 2000-12-29 | 2003-02-05 | 주식회사 하이닉스반도체 | 비트라인 프리차지 회로 |
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| KR100387720B1 (ko) | 1999-06-29 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 셀프 리프레쉬 장치 및 방법 |
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| KR100483003B1 (ko) * | 2002-07-27 | 2005-04-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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| KR100776003B1 (ko) | 2003-11-13 | 2007-11-15 | 삼성전자주식회사 | 프로젝션 텔레비젼 및 그 제조방법 |
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| US7478253B2 (en) * | 2004-05-21 | 2009-01-13 | Intel Corporation | Reduction of power consumption in electrical devices |
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| KR101143395B1 (ko) * | 2005-09-13 | 2012-05-22 | 에스케이하이닉스 주식회사 | 반도체 메모리의 주변회로 전원 공급 장치 |
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-
1997
- 1997-06-25 KR KR1019970027271A patent/KR100253081B1/ko not_active IP Right Cessation
-
1998
- 1998-06-05 TW TW087108919A patent/TW374930B/zh not_active IP Right Cessation
- 1998-06-12 US US09/095,931 patent/US5995434A/en not_active Expired - Lifetime
- 1998-06-24 JP JP17729598A patent/JP4036536B2/ja not_active Expired - Fee Related
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Also Published As
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|---|---|
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| TW374930B (en) | 1999-11-21 |
| US5995434A (en) | 1999-11-30 |
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