KR20050102003A - Ｐｓｒａｍ의 프리차지 제어회로 - Google Patents

Ｐｓｒａｍ의 프리차지 제어회로 Download PDF

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Abstract

본 발명은 칩이 비활성화되었을 때 특정 어드레스(all high address)가 입력되어 발생하는 에러를 방지하여 페이지 모드 구현과 소자의 안정성을 향상시킬 수 있는 PSRAM의 프리차지 제어회로를 개시한다. 이를 위해, 페이지 모드를 구현하는 PSRAM의 프리차지 제어회로에 있어서, 칩 선택 신호(/CS)가 디스에이블 상태에서 비트 라인 감지 증폭기의 동작이 완료되었음을 알려주는 지연신호(sensedly)를 이용하여 프리차지 신호(pcg)를 발생하는 프리차지 제어블록을 포함하는 것을 특징으로 한다.

Description

ＰＳＲＡＭ의 프리차지 제어회로{Precharge control circuit of Pseudo Static Random Access Memory}
본 발명은 의사 에스램(Pseudo Static Random Access Memory; 이하 PSRAM)의 프리차지 제어회로에 관한 것으로, 보다 상세하게는 칩이 비활성화되었을 때 특정 어드레스(all high address)가 입력되어 발생하는 에러를 방지하여 페이지 모드 구현과 소자의 안정성을 향상시킬 수 있는 PSRAM의 프리차지 제어회로에 관한 것이다.
일반적으로 다이내믹 랜덤 액세스 메모리(Dynamic Random Access Memory; 이하 DRAM)는 캐패시터에 전하의 형태로 정보를 기억하고, 이 캐패시터의 축적 전하를 트랜지스터를 통해 대응하는 비트 라인(bit line)에 전하분배(charge sharing)한 후, 감지 증폭기(sense amplifier)에 의해 증폭하여 데이터를 판독한다.
이러한 DRAM에 있어서 메모리 셀은 1 개의 트랜지스터와 1 개의 캐패시터로 구성되기 때문에, 그의 점유 면적이 작아 큰 기억 용량의 메모리를 적은 면적으로 실현할 수 있다.
한편, 최근의 메모리 장치의 고속 동작, 소비 전류의 저감 및 처리 시스템의 소형화 등의 목적을 위해서, 메모리 장치의 소자의 미세화가 실행된다.
이러한 소자의 미세화에 따라 메모리 셀 캐패시터의 면적도 작아지고, 따라서 메모리 셀 캐패시터의 용량 값이 작아진다.
메모리 셀 캐패시터의 용량 값이 작아지면, 캐패시터에 대해서 동일 전압 레벨의 데이터를 기입하더라도 유지 전하량이 저감된다.
이러한 유지전하량의 저감을 보상하기 위해서, 주기적으로 리프레시(refresh) 동작이 실행된다. 여기서, 리프레시 동작은 메모리 셀의 저장 캐패시터에 저장된 데이터를 비트 라인에 판독한 후 감지 증폭기에 의해 증폭하고, 이 증폭 데이터를 본래의 메모리 셀 캐패시터에 재기입(rewrite)하는 것이다.
따라서, 미세화된 소자에 있어서 데이터 유지 특성이 열화한 경우, 이러한 데이터 유지 특성의 열화를 보상하기 위해서는 리프레시 주기를 짧게 할 필요가 있다. 그러나, 리프레시 주기를 짧게 한 경우, 리프레시 동작 동안에 외부의 처리 장치는 이 DRAM으로 액세스할 수 없어 처리 시스템의 성능이 저하된다.
또한, 리프레시 간격이 짧아진 경우, 리프레시 동작을 위한 소비 전류가 증가된다. 특히, 배터리 구동형 휴대 기기 등의 데이터 유지 모드에 있어서 요구되는 낮은 대기(standby) 전류 조건을 만족시킬 수 없고, 이러한 저소비 전류가 요구되는 배터리 구동형의 휴대 기기 등의 용도로 적용할 수 없게 된다.
이러한 DRAM의 리프레시의 문제를 해소하는 방법의 하나로서 DRAM을 SRAM(Static Random Access Memory)과 같이 동작시키는 PSRAM이 알려져 있다.
PSRAM에 있어서는 메모리 액세스 사이클 중 1 사이클 내에서 통상의 데이터의 리드 및 라이트를 실행하는 사이클과 리프레시를 실행하는 리프레시 사이클이 연속해서 실행된다. 1 개의 액세스 사이클 시에 리프레시가 실행되기 때문에, 외부 액세스에 대해서 리프레시를 숨길 수 있어 DRAM을 외관상 SRAM으로서 동작시킬 수 있다.
일반적인 메모리 소자에서 로우 경로(row path)는 로우 어드레스가 입력되어 다수의 워드라인 중에서 로우 어드레스에 해당하는 워드라인을 선택하고, 선택된 워드라인에 접속된 메모리 셀에 저장된 데이터가 비트 라인에 전하 분배(charge sharing)에 의해 전달되고, 비트 라인 감지 증폭기가 비트 라인에 실린 미소 데이터 신호를 감지여 풀 스윙(full swing) 폭을 갖는 레벨로 증폭하는 일련의 과정을 포함한다.
또한 메모리 소자에서 칼럼 경로(column path)는 칼럼 어드레스가 입력되어 로우 어드레스에 의해 선택된 특정 워드라인에 연결된 다수의 메모리 셀 중에서 칼럼 어드레스에 해당하는 메모리 셀을 선택하여 비트 라인에 실린 데이터를 외부로 출력하는 일련의 과정을 포함한다.
일반적으로 로우 경로와 칼럼 경로의 비교하면 로우 경로가 칼럼 경로에 비해 길어 시간이 많이 걸린다.
이를 극복하기 위한 하나의 방법으로, 메모리 소자에 좀더 효율적인 리드 또는 라이트 동작을 수행하기 위해 페이지 모드(page mode)라는 개념을 도입하였다. 여기서 페이지라는 개념은 동일한 워드라인을 공유하고 칼럼 어드레스만 다른 메모리 셀을 말한다.
따라서 메모리 셀에 데이터를 저장하거나 읽을 때 매번 로우 경로와 칼럼 경로 모두 수행하는 것이 아니라 로우 경로는 처음 동작할 때 한번만 수행하여 워드라인을 활성화한 상태에서 칼럼 어드레스만 바꾸어 칼럼 경로만 변경하여 리드 및 라이트 동작을 고속으로 수행하는 것이다.
도 1은 종래 기술에 따른 PSRAM의 프리차지 제어회로를 나타낸 블록도이다.
프리차지 제어회로는 프리차지 설정부(2) 및 프리차지 신호 발생부(4)를 포함한다.
프리차지 설정부(2)는 초기화 신호(reset_pq), 비트 라인 감지 증폭기의 동작이 완료되었음을 알려주는 지연신호(sensedly), 액티브 동작이 수행됨을 나타내는 정상 액티브 레벨 신호(natv_level), 및 칩을 선택하지 않는 칩 비선택 신호(chip_deselect)를 이용하여 프리차지 설정신호(pcg_set), 프리차지 스탠바이 신호(pcg_standby), 칩 선택 신호(cs_p), 및 하이 펄스 지연신호(sensedly_phi)를 발생한다.
프리차지 신호 발생부(4)는 프리차지 설정신호(pcg_set), 프리차지 스탠바이 신호(pcg_standby), 칩 선택 신호(cs_p), 및 하이 펄스 지연신호(sensedly_phi)를 이용하여 프리차지 신호(pcg)를 발생한다. 또한 프리차지 조건이 설정되지 않았을지라도 프리차지 구동신호(pcg_force)가 입력되면 프리차지 신호(pcg)를 발생한다.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 타이밍도이다.
먼저, (A) 구간에서 어드레스 토글(toggle)은 프리차지 스탠바이 신호(pcg_standby)를 발생하고, 이전 워드라인을 프리차지 한다. 이때 발생된 프리차지 신호(pcg)는 정상 신호(normal)를 체크하여 새로운 액티브 동작을 수행하며 해당하는 워드라인이 인에이블 된다.
(B) 구간에서 칩 비선택 신호(chip_deselect)가 프리차지 신호(pcg)를 발생하기 위해 펄스로 발생하는데 정상 액티브 레벨 신호(natv_level)가 로우 레벨인 경우 칩 선택 신호(cs_p)는 무시되어 프리차지 스탠바이 신호(pcg_standby)는 로우 레벨을 유지한다.
(C) 구간에서 특정 어드레스(all high address)가 변하지만 어드레스 천이 검출 신호(atd)가 발생하지 않는다.
(D) 구간에서 칩 선택 신호(/CS1)가 하이 레벨에서 로우 레벨로 변하지만 어드레스 천이 검출 신호(atd)가 발생하지 않는다.
따라서, 프리차지 동작 없이 액티브 동작이 수행되어 특정 어드레스(all high address)에 대한 액티브 동작을 수행할 때 오류가 발생할 수 있는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 칩 선택 신호(/CS1)가 디스에이블되는 경우에는 무조건 프리차지 동작을 수행하여 안정적으로 액티브 동작을 수행하는 것이다.
상기 목적을 달성하기 위한 본 발명의 PSRAM의 프리차지 제어회로는 페이지 모드를 구현하는 PSRAM의 프리차지 제어회로에 있어서, 칩 선택 신호(/CS)가 디스에이블 상태에서 비트 라인 감지 증폭기의 동작이 완료되었음을 알려주는 지연신호(sensedly)를 이용하여 프리차지 신호(pcg)를 발생하는 프리차지 제어블록을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 PSRAM의 프리차지 제어회로를 나타낸 블록도이다.
프리차지 제어회로는 프리차지 설정부(12), 프리차지 신호 발생부(14), 및 프리차지 구동부(16)를 포함한다.
프리차지 설정부(12)는 초기화 신호(reset_pq), 비트 라인 감지 증폭기의 동작이 완료되었음을 알려주는 지연신호(sensedly), 액티브 동작이 수행됨을 나타내는 정상 액티브 레벨 신호(natv_level), 및 칩 비선택 신호(chip_deselect)를 이용하여 프리차지 설정신호(pcg_set), 프리차지 스탠바이 신호(pcg_standby), 칩 선택 신호(cs_p), 및 하이 펄스 지연신호(sensedly_phi)를 발생한다.
프리차지 신호 발생부(14)는 프리차지 설정신호(pcg_set), 프리차지 스탠바이 신호(pcg_standby), 칩 선택 신호(cs_p), 및 하이 펄스 지연신호(sensedly_phi)를 이용하여 프리차지 신호(pcg)를 발생한다. 또한 프리차지 조건이 설정되지 않았을지라도 프리차지 구동신호(pcg_force)가 입력되면 프리차지 신호(pcg)를 발생한다.
프리차지 구동부(16)는 칩 비선택 신호(chip_deselect) 및 하이 펄스 지연신호(sensedly_phi)를 이용하여 프리차지 구동신호(pcg_force)를 발생한다.
도 4는 도 3에 도시된 블록도의 동작을 나타낸 타이밍도이다.
먼저, (A) 구간에서 어드레스 토글(toggle)은 프리차지 스탠바이 신호(pcg_standby)를 발생하고, 이전 워드라인을 프리차지 한다. 이때 발생된 프리차지 신호(pcg)는 정상 신호(normal)를 체크하여 새로운 액티브 동작을 수행하며 해당하는 워드라인이 인에이블 된다.
(B) 구간에서 칩 비선택 신호(chip_deselect)가 프리차지 신호(pcg)를 발생하기 위해 펄스로 발생하는데 정상 액티브 레벨 신호(natv_level)가 로우 레벨인 경우 칩 선택 신호(cs_p)는 무시되어 프리차지 스탠바이 신호(pcg_standby)는 로우 레벨을 유지한다.
(C) 구간에서 특정 어드레스(all high address)가 변하지만 어드레스 천이 검출 신호(atd)가 발생하지 않는다. 하지만, 칩 비선택 신호(chip_deselect)가 하이 레벨을 유지하는 동안 하이 펄스 지연신호(sensedly_phi)를 이용하여 프리차지 구동신호(pcg_force)를 발생하여 프리차지 신호(pcg)를 발생한다.
(D) 구간에서 칩 선택 신호(/CS1)가 하이 레벨에서 로우 레벨로 변하더라도 어드레스 천이 검출 신호(atd)가 발생하지 않지만 (C) 구간에서 프리차지 동작이 수행되어 칩 선택 신호(/CS1)가 하이 레벨에서 로우 레벨로 변하여 인에이블되어 발생하는 액티브 동작을 안정적으로 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 칩 선택 신호(/CS1)가 디스에이블되는 경우에는 무조건 프리차지 동작을 수행하여 안정적으로 액티브 동작을 수행할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래 기술에 따른 PSRAM의 프리차지 제어회로를 나타낸 블록도.
도 2는 도 1에 도시된 블록도의 동작을 나타낸 타이밍도.
도 3은 본 발명에 따른 PSRAM의 프리차지 제어회로를 나타낸 블록도.
도 4는 도 3에 도시된 블록도의 동작을 나타낸 타이밍도.

Claims (4)

  1. 페이지 모드를 구현하는 PSRAM의 프리차지 제어회로에 있어서,
    칩 선택 신호(/CS)가 디스에이블 상태에서 비트 라인 감지 증폭기의 동작이 완료되었음을 알려주는 지연신호(sensedly)를 이용하여 프리차지 신호(pcg)를 발생하는 프리차지 제어블록을 포함하는 것을 특징으로 하는 PSRAM의 프리차지 제어회로.
  2. 제 1 항에 있어서, 상기 프리차지 제어블록은
    상기 지연신호(sensedly), 및 상기 칩 선택 신호(/CS)의 디스에이블 상태를 나타내는 칩 비선택 신호(chip_deselect)를 이용하여 프리차지 설정신호(pcg_set) 및 하이 펄스 지연신호(sensedly_phi)를 발생하는 프리차지 설정부;
    상기 프리차지 설정신호(pcg_set), 상기 하이 펄스 지연신호(sensedly_phi), 프리차지 구동신호(pcg_force)를 이용하여 프리차지 신호(pcg)를 발생하는 프리차지 신호 발생부; 및
    상기 칩 비선택 신호(chip_deselect) 및 상기 하이 펄스 지연신호(sensedly_phi)를 이용하여 프리차지 구동신호(pcg_force)를 발생하는 프리차지 구동부를 포함하는 것을 특징으로 하는 PSRAM의 프리차지 제어회로.
  3. 제 2 항에 있어서,
    상기 프리차지 신호 발생부는 프리차지 조건이 설정되지 않았을지라도 상기 프리차지 구동신호(pcg_force)가 입력되면 프리차지 신호(pcg)를 발생하는 것을 특징으로 하는 PSRAM의 프리차지 제어회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 프리차지 구동부는 상기 칩 비선택 신호(chip_deselect)가 하이 레벨을 유지하는 동안 상기 하이 펄스 지연신호(sensedly_phi)가 하이 레벨이 되면 프리차지 구동신호(pcg_force)를 발생하는 것을 특징으로 하는 PSRAM의 프리차지 제어회로.
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