KR100481928B1 - 휘발성 메모리 소자의 리프래쉬 주기 제어 회로 및 이를이용한 리프래쉬 방법 - Google Patents
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Abstract
본 발명에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어회로는 제 1 비트 라인에 연결된 다수의 트랜지스터; 상기 트랜지스터 각각에 연결된 다수의 캐패시터; 제 2 비트 라인에 연결된 다수의 트랜지스터; 상기 트랜지스터 각각에 연결된 다수의 캐패시터; 초기 동작시 상기 제 1 및 제 2 비트라인을 등전위로 프리차지하기 위한 등화회로; 상기 제 1 비트라인에 연결된 트랜지스터를 상기 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 디코더; 상기 제 1 비트라인을 통해 연결된 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버; 상기 제 1 및 제 2 비트라인 간의 전위차를 센싱하기 위한 센스 증폭기; 센스 증폭기의 출력 신호에 따라 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성된다.
Description
본 발명은 컴퓨터 및 통신 제품등에 널리 사용되고 있는 휘발성 메모리의 리프래쉬 주기를 내부 신호로 제어하는 회로에 관한 것으로 특히, 캐패시터에 저장된 전하가 디스차지되어 하이 레벨의 데이타를 읽을 수 없는 시점을 찾아 내어 리프래쉬 동작을 자동적으로 실행시킬 수 있는 회로에 관한 것이다.
DRAM(Dynamic Random Acess Memory)은 한개의 트랜지스터 및 한개의 캐패시터로 이루어 진 구조를 갖는 휘발성 메모리 소자이다. 셀 캐패시터에 저장된 전하는 저장 노드의 접합 누설 전류로 빠져나가게 되어 데이터 "1"이 파괴되기 때문에 주기적으로 재기록(rewrite)을 해 줌으로써 셀에 저장된 데이터를 유지한다.
현재 사용되어 지는 DRAM은 리프래쉬 코맨드가 외부에서 일정하게 입력되어 리프래쉬 동작을 수행하는 오토 리프래쉬 모드(auto refresh mode)와, 메모리 칩이 아이들(idle)상태일 때 데이터를 유지하기 위하여 동작하는 셀프 리프래쉬 모드를 채택하고 있다. 이러한 방법은 일정한 리프래쉬 주기 마다 리프래쉬 동작을 수행하기 때문에 리프래쉬 동작 횟수가 필요 이상으로 많아지는 문제가 있다. 따라서 낮은 온도에서 접합 누설 전류가 작아지고, 높은 온도에서는 접합 누설 전류가 커지는 특성을 감안한 온도 센싱 회로를 이용하여 리프래쉬 주기를 조절하는 방법등이 사용되고 있지만 공정 변화에 따라 온도 센싱 회로의 센싱 온도는 윈도우(window)가 커서(약 60℃ 이상)리프래쉬 주기의 정확한 감지에는 문제가 있는 실정이다.
따라서 본 발명은 메모리 셀과 동일한 셀에 하이 데이터를 저장한 후 주기적으로 한 셀 씩 데이터를 독출하여 셀 데이터가 로우로 독출될 때 리프래쉬 코맨드를 발생시켜 리프래쉬가 실행 되도록 하여 상술한 문제점을 해소할 수 있는 휘발성 메모리 소자의 리프래쉬 주기 제어 회로를 제공하는데 그 목적이 있다.
본 발명은 휘발성 메모리 셀의 하이 데이터 유지 특성을 이용하여 리프래쉬 주기를 감지하는 것을 특징으로 한다. 본 발명에 있어서, 캐패시터에 저장된 전하는 웰 바이어스 및 온도등에 의하여 저장 노드 접합 전류로 줄어 들게 되는데 일정한 기준 전압 이하로 캐패시터의 전하 손실이 클 경우 리프래쉬 동작 코맨드를 생성하여 리프래쉬 동작이 수행된다. 본 발명에 있어서, 리프래쉬 주기를 정확하게 검출하기 위하여 메인 메모리 셀과 동일 구조를 갖는 다수의 셀이 제공된다.
본 발명의 제 1 실시예에 따른 리프래쉬 주기 제어 회로는 입력되는 신호에 따라 프리차지 신호, 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로; 제 1 비트 라인에 연결된 다수의 제 1 트랜지스터들과 상기 제 1 트랜지스터 각각에 연결된 다수의 제 1 캐패시터들로 이루어진 제 1 메모리 셀들; 제 2 비트 라인에 연결된 다수의 제 2 트랜지스터들과 상기 제 2 트랜지스터 각각에 연결된 다수의 제 2 캐패시터들로 이루어진 제 2 메모리 셀들; 초기 동작시 상기 프리차지 신호에 따라 상기 제 1 및 제 2 비트라인을 동일한 전위로 프리차지하기 위한 등화회로; 상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터를 상기 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 디코더; 상기 기록 드라이브 제어신호에 따라 상기 제 1 비트라인을 통해 연결된 상기 제 1 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버; 상기 센스 증폭기 구동 신호에 따라 상기 제 1 및 제 2 비트라인 간의 전위차를 센싱하기 위한 센스 증폭기; 및 상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 센스 증폭기에서 출력된 신호가 하이 데이터일 경우에는 일정한 간격으로 상기 다수의 제 1 트랜지스터들을 하나씩 동작시켜서 상기 제 1 메모리 셀로부터 데이터를 독출하고, 상기 센스 증폭기로부터 출력된 신호가 로우 데이터일 경우에는 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성된다.
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본 발명의 제 2 실시예에 따른 리프래쉬 주기 제어 회로는 입력되는 신호에 따라 프리차지 신호, 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로; 다수의 비트라인들과, 상기 비트 라인 각각에 연결된 다수의 트랜지스터들과, 상기 트랜지스터 각각에 연결된 다수의 캐패시터들로 이루어진 메모리 셀; 상기 프리차지 신호에 따라 턴온되어 상기 각 비트라인을 기준 전압으로 프리차지하기 위한 다수의 프리차지 트랜지스터; 상기 다수의 비트라인에 연결된 상기 다수의 트랜지스터들을 상기 어드레스 발생 신호에 따라 전부 또는 행별로 선택하기 위한 어드레스를 생성하는 디코더; 상기 기록 드라이브 제어신호에 따라 상기 다수의 비트라인을 통해 연결된 상기 다수의 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버; 상기 센스 증폭기 구동 신호에 따라 상기 각각의 비트라인으로부터의 전압과 외부에서 공급되는 서로 다른 값을 갖는 다수의 센스 기준전압 간의 차를 센싱해서 멀티비트의 센싱신호를 출력하는 다수의 센스 증폭기; 및 상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 다수의 센스 증폭기로부터 출력되는 상기 멀티비트의 센신신호들 중에서 로우레벨을 나타내는 것이 있을 때 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성된다.
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본 발명의 제 3 실시예에 따른 리프래쉬 주기 제어 회로는 입력되는 신호에 따라 프리차지 신호, 제 1 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로; 입력되는 신호에 따라 제 2 어드레스 발생 신호를 출력하는 레퍼런스 제어회로; 제 1 비트 라인에 연결된 다수의 제 1 트랜지스터와 상기 제 1 트랜지스터 각각에 연결된 다수의 제 1 캐패시터로 이루어진 제 1 메모리 셀; 제 2 비트 라인에 연결된 다수의 제 2 트랜지스터와 상기 제 2 트랜지스터 각각에 연결된 다수의 제 2 캐패시터로 이루어진 제 2 메모리 셀; 초기 동작시 상기 프리차지 신호에 따라 상기 제 1 및 제 2 비트라인을 동일한 전위로 프리차지하기 위한 등화회로; 상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터들을 상기 제 1 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 디코더; 상기 제 2 비트라인에 연결된 상기 제 2 트랜지스터들을 상기 제 2 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 레퍼런스 디코더; 상기 기록 드라이브 제어신호에 따라 상기 제 1 비트라인을 통해 연결된 상기 제 1 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버; 상기 제 2 비트라인을 통해 연결된 상기 제 2 캐패시터에 전하를 저장하기 위한 전원을 출력하는 레퍼런스 기록 드라이버; 상기 센스 증폭기 구동 신호에 따라 상기 제 1 및 제 2 비트라인 간의 전위차를 센싱하기 위한 센스 증폭기; 상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 센스 증폭기의 출력 신호에 따라 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성되고, 상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터들이 디스에이블될 때 마다 상기 제 2 비트라인에 연결된 상기 제 2 트랜지스터들을 인에이블시켜서 상기 제 1 메모리 셀과 상기 제 2 메모리 셀 사이의 리이크 전류를 유발하여, 상기 제 1 및 제 2 캐패시터의 전하의 누설전류를 감지한다.
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이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
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도 1은 본 발명의 제 1 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도이다.
메모리 셀의 리프래쉬 동작 시작시 리프래쉬 주기 제어 회로를 초기화 하려면 등화회로(10)의 트랜지스터(Q1, Q2 및 Q3)를 제어회로(20)로부터의 프리차지 신호(PSG)에 의해 디스에이블시킨다. 제어 회로(20)를 경유한 입력 신호는 디코더(30)에서 디코드되어 어드레스 신호(WLO, WL1,....WL(n-1), WL(n))로 변환되는데, 초기에 어드레스 신호(WLO, WL1,....WL(n-1), WL(n))는 모두 하이 상태를 유지한다. 이 하이 상태의 어드레스(WLO, WL1,....WL(n-1), WL(n))가 비트라인(BL)에 연결된 트래지스터(A0, A1,.....A(n-1), A(n))의 게이트에 인가되어 트랜지스터(A0, A1,.....A(n-1), A(n))가 모두 인에이블된다. 제어회로(20)로부터의 기록드라이브 구동신호(WDRV)에 의해 기록드라이브(40)가 인에이블되어 비트라인(BL)에 Vcc가 인가된다. 그러므로 트랜지스터(A0, A1,.....A(n-1), A(n))각각에 연결된 캐패시터(C)에 전하가 차지된다.
일정 신간 후 등화회로(10)의 트랜지스터를 프리차지 신호(PSG)에 의해 인에이블 시키면 비트라인(BL)과 비트라인(/BL)이 동일한 기준 전압으로 프리차지된다.
비트라인(BL, /BL)의 프리차지가 완료된 후 등화회로(10)의 트랜지스터를 디스에이블시키고 어드레스(WL0)에 의해 트랜지스터(A0)만 인에이블 시키면 비트라인(BL, /BL)간에 차지 쉐어링이 일어난다. 그로인하여 비트라인(BL)에 전압 변화가 발생하고 비트라인(BL)전압은 센스 증폭기(50)에 의해 비트라인(/BL)전압과 비교된다. 비트라인(BL, /Bl)간의 전압이 일정 정도 벌어졌을 때 센스 증폭기(50)가 센스 증폭기 구동신호(SAE)에 의해 인에이블되고 그 차를 센스 증폭기(30)가 증폭하게 된다. 센스 증폭기(50)에서 증폭된 신호가 리프래쉬 코맨드 생성기(60)에 전달되면 센스 증폭기(50)는 디스에이블된다.
센스 증폭기(50)에서 증폭된 신호가 하이일 경우에는 두번째 트랜지스터(A1)가 턴온되고 상술한 동작이 반복된다. 이와 같이 일정한 간격으로 모든 트랜지스터를 동작시켜 캐패시터의 하이 데이터 유지 특성을 확인할 때 접합 누설 전류 특성이 나쁜 높은 온도에서는 캐패시터에 저장된 전하가 빨리 빠져나가므로 낮은 온도에 비해 리프래쉬 코맨드 생성기에 전달되는 로우 신호가 빨리 발생한다.
센스 증폭기(50)에 의해 증폭된 신호가 로우일 때는 캐패시터의 전하가 빠져 나간 상태이므로 메모리 셀에 리프래쉬 코맨드를 전달하여 리프래쉬 동작을 수행하게 된다. 즉, 리프래쉬 코맨드 생성기(60)는 리프래쉬 코맨드 생성기 구동 신호(RCGE)에 따라 인에이블되어 리프래쉬 코맨드 신호를 출력하게 된다. 그러므로 리프래쉬 코맨드에 따라 단자(CP)를 통해 캐패시터에 전하가 차지된다.
리프래쉬 동작이 수행되는 동안 리프래쉬 기간을 검출하기 위하여 위와 같은 동작이 계속 수행된다.
한편, 비트라인(/BL)에는 트랜지스터(B0, B1,.....B(n-1), B(n)) 및 캐패시터(C)가 비트라인(BL, /Bl)의 동등한 프리 차지 및 비트라인(BL)의 데이터 독출시 차지 쉐어링을 위해 연결되어 있다.
도 2는 본 발명의 제 2 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도이다.
도 2는 도 1과 유사한 구성을 갖는데, 초기 동작시 트랜지스터(Q1 내지 Qn)가 턴온되므로 비트라인(BL, ...., BM)은 기준 전압(Vref)으로 프리차지된다.
도 1과의 차이점은 다수의 비트라인(BL,.....BM)과 각각의 비트라인 전위를 센스하기 위한 다수의 센스 증폭기(50a.....50m)로 구성되었다는 점이다.
각 센스 증폭기의 센스 기준 전압(serf(0)......serf(m))은 외부에서 공급되는데 상기 기준 전압(Vref)보다 높으며 해당 비트라인의 전위는 이들 센스 기준전압과 비교된다. 각 센스 증폭기의 출력은 리프래쉬 코맨드 생성기(도시 안됨)에 입력된다. 즉, 도 2의 리프래쉬 주기 제어회로는 멀티비트를 생성하고 그에 따라 리프래쉬 코맨드 신호를 발생하는 것이다. 셀 기준 전압과 센스 전압에 따른 센싱 데이타의 변화는 도 4에 도시되어 있다.
도 3은 본 발명의 제 3 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도이다.
도 3 또한 도 1과 유사한 구성을 갖는데, 비트라인(/BL)에 트랜지스터를 통해 연결된 캐패시터(C)에 차징 및 디스차징 동작(데이터 기록 및 독출 동작)을 연속적으로 수행하여 셀과 셀 사이에 흐르는 누설 전류 성분을 추가하여 메인 메모리 셀의 동작과 동일한 조건을 확보한 것이다. 레퍼런스 제어회로(90), 레퍼런스 디코더(80) 및 레퍼런스 기록 드라이버(70)는 제 1도의 그것들과 동일한 동작을 하게 된다. 즉, 비트라인(BL)에 연결된 트랜지스터가 디스에이블될 때 마다 비트라인(/BL)에 연결된 트랜지스터를 인에이블시켜 누설 전류 성분을 추가하므로써 더욱 정확한 리프래쉬 주기를 검출할 수 있다.
상술한 바와 같이 본 발명에 의하면, 휘발성 메모리의 캐패시터에 저장된 하이 데이터를 리드할 수 있도록 구성하므로써 리프래쉬 주기가 최적화되고 그로인하여 불필요한 리프래쉬 동작에 의한 전류 소모를 막을 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1은 본 발명의 제 1 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도.
도 2는 본 발명의 제 2 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도.
도 3은 본 발명의 제 3 실시예에 따른 휘발성 메모리 소자의 리프래쉬 주기 제어 회로도.
도 4는 도 2의 동작 설명을 위한 파형도.
*도면의 주요부분에 대한 부호의 설명
10:등화회로 20:제어회로
30:디코더 40:기록 드라이버
50:센스 증폭기 60:리프래쉬 코맨드 생성기
Claims (6)
- 입력되는 신호에 따라 프리차지 신호, 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로;제 1 비트 라인에 연결된 다수의 제 1 트랜지스터들과 상기 제 1 트랜지스터 각각에 연결된 다수의 제 1 캐패시터들로 이루어진 제 1 메모리 셀들;제 2 비트 라인에 연결된 다수의 제 2 트랜지스터들과 상기 제 2 트랜지스터 각각에 연결된 다수의 제 2 캐패시터들로 이루어진 제 2 메모리 셀들;초기 동작시 상기 프리차지 신호에 따라 상기 제 1 및 제 2 비트라인을 동일한 전위로 프리차지하기 위한 등화회로;상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터를 상기 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 디코더;상기 기록 드라이브 제어신호에 따라 상기 제 1 비트라인을 통해 연결된 상기 제 1 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버;상기 센스 증폭기 구동 신호에 따라 상기 제 1 및 제 2 비트라인 간의 전위차를 센싱하기 위한 센스 증폭기; 및상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 센스 증폭기에서 출력된 신호가 하이 데이터일 경우에는 일정한 간격으로 상기 다수의 제 1 트랜지스터들을 하나씩 동작시켜서 상기 제 1 메모리 셀로부터 데이터를 독출하고, 상기 센스 증폭기로부터 출력된 신호가 로우 데이터일 경우에는 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성된 것을 특징으로 하는 리프래쉬 주기 제어 회로.
- 입력되는 신호에 따라 프리차지 신호, 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로;다수의 비트라인들과, 상기 비트 라인 각각에 연결된 다수의 트랜지스터들과, 상기 트랜지스터 각각에 연결된 다수의 캐패시터들로 이루어진 메모리 셀;상기 프리차지 신호에 따라 턴온되어 상기 각 비트라인을 기준 전압으로 프리차지하기 위한 다수의 프리차지 트랜지스터;상기 다수의 비트라인에 연결된 상기 다수의 트랜지스터들을 상기 어드레스 발생 신호에 따라 전부 또는 행별로 선택하기 위한 어드레스를 생성하는 디코더;상기 기록 드라이브 제어신호에 따라 상기 다수의 비트라인을 통해 연결된 상기 다수의 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버;상기 센스 증폭기 구동 신호에 따라 상기 각각의 비트라인으로부터의 전압과 외부에서 공급되는 서로 다른 값을 갖는 다수의 센스 기준전압 간의 전압차를 센싱해서 멀티비트의 센싱신호를 출력하는 다수의 센스 증폭기; 및상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 다수의 센스 증폭기로부터 출력되는 상기 멀티비트의 센싱신호들 중에서 로우레벨을 나타내는 것이 있을 때 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성된 것을 특징으로 하는 리프래쉬 주기 제어 회로.
- 입력되는 신호에 따라 프리차지 신호, 제 1 어드레스 발생 신호, 기록 드라이버 구동신호, 센스 증폭기 구동신호 및 리프래쉬 코맨드 생성기 구동신호를 출력하는 제어회로;입력되는 신호에 따라 제 2 어드레스 발생 신호를 출력하는 레퍼런스 제어회로;제 1 비트 라인에 연결된 다수의 제 1 트랜지스터들과 상기 제 1 트랜지스터 각각에 연결된 다수의 제 1 캐패시터들로 이루어진 제 1 메모리 셀들;제 2 비트 라인에 연결된 다수의 제 2 트랜지스터들과 상기 제 2 트랜지스터 각각에 연결된 다수의 제 2 캐패시터들로 이루어진 제 2 메모리 셀들;초기 동작시 상기 프리차지 신호에 따라 상기 제 1 및 제 2 비트라인을 동일한 전위로 프리차지하기 위한 등화회로;상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터들을 상기 제 1 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 디코더;상기 제 2 비트라인에 연결된 상기 제 2 트랜지스터들을 상기 제 2 어드레스 발생 신호에 따라 전부 또는 선택적으로 선택하기 위한 어드레스를 생성하는 레퍼런스 디코더;상기 기록 드라이브 제어신호에 따라 상기 제 1 비트라인을 통해 연결된 상기 제 1 캐패시터에 전하를 저장하기 위한 전원을 출력하는 기록 드라이버;상기 제 2 비트라인을 통해 연결된 상기 제 2 캐패시터에 전하를 저장하기 위한 전원을 출력하는 레퍼런스 기록 드라이버;상기 센스 증폭기 구동 신호에 따라 상기 제 1 및 제 2 비트라인 간의 전위차를 센싱하기 위한 센스 증폭기;상기 리프래쉬 코맨드 생성기 구동신호에 구동되어, 상기 센스 증폭기의 출력 신호에 따라 리프래쉬 코맨드를 생성하는 리프래쉬 코맨드 생성기를 포함하여 구성되고,상기 제 1 비트라인에 연결된 상기 제 1 트랜지스터들이 디스에이블될 때 마다 상기 제 2 비트라인에 연결된 상기 제 2 트랜지스터들을 인에이블시켜서 상기 제 1 메모리 셀과 상기 제 2 메모리 셀 사이의 리이크 전류를 유발하여, 상기 제 1 및 제 2 캐패시터의 전하의 누설전류를 감지하는 것을 특징으로 하는 리프래쉬 주기 제어 회로.
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