KR20210033053A - 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들 - Google Patents

메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들 Download PDF

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Abstract

메모리 디바이스에서 섹션 기반 데이터 보호를 위한 방법들, 시스템들, 및 디바이스들이 설명된다. 일 예에서, 메모리 디바이스는 각각이 각각의 메모리 섹션의 액세스 라인들과 선택적으로 결합되도록 구성된 메모리 셀들을 갖는 세트 메모리 섹션들을 포함할 수 있다. 메모리 디바이스를 동작시키는 방법은 타이머의 결정된 값에 기초하여 전압 조정 동작을 위한 섹션들 중 적어도 하나를 선택하는 단계, 및 선택된 섹션의 복수의 워드 라인들의 각각을 활성화함으로써 선택된 섹션에 대한 전압 조정 동작을 수행하는 단계를 포함할 수 있다. 전압 조정 동작은 메모리 셀들의 반대 단자들에 동일한 전압을 인가하는 것을 포함할 수 있으며, 이는 선택된 메모리 섹션의 액세스 동작들로부터 축적된 누설 전하와 같은, 누적 전하가 선택된 섹션의 메모리 셀들로부터 소산하는 것을 허용할 수 있다.

Description

메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들
상호 참조들
본 특허 출원은 2018년 8월 17일에 출원된, "메모리 디바이스에서 활동 기반 데이터 보호를 위한 액세스 기법들"이라는 제목으로 Villa et al.에 의한 미국 특허 출원 번호 제 16/104,693호와 관련되는 2018년 8월 17일에 출원된, "메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들"이라는 제목으로 Fackenthal et al.에 의한, 미국 특허 출원 번호 제 16/104,711호에 대한 우선권을 주장하며, 이의 각각은 양수인에게 양도되고, 본 출원에 참조로서 명확하게 통합된다.
이하는 일반적으로 메모리 시스템들에 관한 것이며 더 구체적으로 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들에 관한 것이다.
메모리 디바이스들은 컴퓨터들, 무선 통신 디바이스들, 카메라들, 디지털 디스플레이들 등과 같은 다양한 전자 디바이스들에서 정보를 저장하기 위해 널리 사용된다. 정보는 메모리 디바이스의 상이한 상태들을 프로그램함으로써 저장된다. 예를 들어, 이진 메모리 디바이스들은 종종 논리 "1"또는 논리 "0"으로 나타내어진, 두 개의 논리 상태들을 갖는다. 다른 메모리 디바이스들에서, 둘보다 많은 논리 상태들이 저장될 수 있다. 저장된 정보를 액세스하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에서 저장된 논리 상태를 판독하거나, 또는 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스의 컴포넌트는 메모리 디바이스에서 논리 상태를 기록하거나, 또는 프로그램할 수 있다.
자기 하드 디스크들, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 RAM(DRAM), 동기식 동적 RAM(SDRAM), 강유전성 RAM(FeRAM), 자기 RAM(MRAM), 저항성 RAM(RRAM), 플래시 메모리, 상 변화 메모리(PCM), 및 기타를 이용하는 것들을 포함한, 다양한 유형들의 메모리 디바이스들이 존재한다. 메모리 디바이스들은 휘발성 또는 비-휘발성일 수 있다. PCM 및 FeRAM과 같은, 비-휘발성 메모리는 외부 전원의 부재 시에도 연장된 시간 기간들 동안 저장된 논리 상태들을 유지할 수 있다. DRAM과 같은, 휘발성 메모리 디바이스들은 그것들이 전원에 의해 주기적으로 리프레싱되지 않는다면 시간에 걸쳐 저장된 논리 상태들을 잃을 수 있다. 몇몇 경우들에서, 비-휘발성 메모리는 휘발성 메모리와 유사한 디바이스 아키텍처들을 사용할 수 있지만 강유전성 커패시턴스 또는 상이한 재료 상들로서 이러한 물리적 현상들을 이용함으로써 비-휘발성 속성들을 가질 수 있다.
메모리 디바이스들을 개선하는 것은 다른 메트릭들 중에서, 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도들을 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 전력 소비를 감소시키는 것, 또는 제조 비용들을 감소시키는 것을 포함할 수 있다. 몇몇 경우들에서, 메모리 디바이스의 섹션의 선택된 메모리 셀들 상에서 액세스 동작들은 전하가 메모리 디바이스의 섹션의 선택되지 않은 메모리 셀들 상에 축적되게 할 수 있으며, 이것은 선택되지 않은 메모리 셀들에 저장된 데이터의 손실에 기여할 수 있다.
도 1은 본 개시의 예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 예시적인 메모리 디바이스를 예시한다.
도 2는 본 개시의 예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 예시적인 회로를 예시한다.
도 3은 본 개시의 예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 메모리 셀에 대한 히스테리시스 플롯들을 가진 비-선형 전기적 속성들의 예를 예시한다.
도 4는 본 개시의 예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 회로의 예를 예시한다.
도 5는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 예시적인 액세스 기법들의 동작들을 예시한 타이밍 도를 도시한다.
도 6a 및 도 6b는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 방법 또는 방법들을 예시한 흐름도들을 도시한다.
도 7은 본 개시의 다양한 예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 회로를 예시하는 예이다.
도 8은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 메모리 디바이스의 블록도를 도시한다.
도 9는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 메모리 제어기의 블록도를 도시한다.
도 10은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 디바이스를 포함한 시스템의 다이어그램을 도시한다.
메모리 셀들의 논리 상태는 본 개시의 양상들에 따라 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 수행함으로써 유지될 수 있다. 예를 들어, 메모리 디바이스는 다수의 메모리 섹션들로 나뉠 수 있다. 메모리 섹션들의 각각은 아니더라도 그것의 적어도 일부는 메모리 섹션의 다지털 라인, 또는 공통 플레이트, 또는 메모리 섹션의 다른 공통 노드(예컨대, 메모리 섹션의 메모리 셀들 모두에 공통인 노드)와 또는 그 사이에서 결합된 메모리 셀들의 세트를 포함할 수 있다. 메모리 섹션의 메모리 셀들의 각각은 메모리 섹션의 연관된 디지트 라인과 메모리 셀을 선택적으로 결합하도록 구성된 셀 선택 컴포넌트를 포함하거나 또는 그 외 그것과 연관될 수 있다. 몇몇 예들에서, 셀 선택 컴포넌트들의 각각은 메모리 섹션의 워드 라인들의 세트 중 하나와 결합될 수 있으며(예컨대, 셀 선택 컴포넌트의 제어 노드, 제어 단자, 선택 노드, 또는 선택 단자에서), 이것은 특정한 셀 선택 컴포넌트를 활성화하거나 또는 비활성화하기 위해 사용될 수 있다.
액세스 동작들(예컨대, 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 또는 이들의 조합들)은 메모리 섹션의 선택된 메모리 셀들(예컨대, 각각의 액세스 동작을 위해 선택되거나 또는 그 외 식별된 메모리 셀) 상에서 수행될 수 있다. 몇몇 예들에서, 액세스 동작은 연관된 메모리 섹션의 플레이트 라인 또는 디지트 라인을 바이어싱하는 것과 연관될 수 있다. 액세스 동작 동안, 선택된 메모리 셀에 대한 셀 선택 컴포넌트는 선택된 메모리 셀이 연관된 메모리 섹션의 디지트 라인 및 플레이트 라인과 선택적으로 결합될 수 있도록 활성화될 수 있다. 따라서, 액세스 동작과 연관된 신호(예컨대, 액세스 동작과 연관된 전압, 액세스 동작과 연관된 전하, 액세스 동작과 연관된 전류)는 액세스 동작에 대한 메모리 섹션의 디지트 라인 또는 플레이트 라인의 바이어싱의 결과로서 선택된 메모리 셀로, 그로부터, 또는 그것을 통해 지나갈 수 있다.
선택되지 않은 메모리 셀들(예컨대, 메모리 섹션의 액세스 동작을 위해 선택되거나 또는 그 외 식별되지 않은 메모리 섹션의 셀들)은 비활성화될 수 있지만, 전하(예컨대, 누설 전하)는 비활성화된 셀 선택 컴포넌트들을 통해 흐를 수 있다. 예를 들어, 메모리 섹션의 디지트 라인 또는 플레이트 라인이 선택된 메모리 셀 상에서 액세스 동작과 연관된 전압으로 바이어싱될 때, 디지트 라인 또는 플레이트 라인 및 선택되지 않은 메모리 셀(예컨대, 선택되지 않은 메모리 셀의 중간 노드) 사이에서의 전압의 차이는 전하가 비활성화된 셀 선택 컴포넌트에 걸쳐 선택되지 않은 메모리 셀로 또는 그로부터 흐르게 할 수 있다(예컨대, 선택된 메모리 셀에 대한 액세스 동작 동안).
다른 메커니즘들은 또한 누설 전하가 하나의 메모리 셀의 저장 엘리먼트로부터 또 다른 메모리 셀의 저장 엘리먼트로 흐르도록(예컨대, 비활성화된 셀 선택 컴포넌트들을 통과하는 것, 비활성화된 셀 선택 컴포넌트들 주위를 지나가는 것, 하나의 메모리 셀의 중간 노드로부터 또 다른 메모리 셀의 중간 노드로 지나가는 것) 허용하는 메모리 셀들 간의 결합과 같은, 누설 전하의 흐름을 야기할 수 있다. 몇몇 예들에서, 누설 전하는 그 외 존재하지 않을 메모리 셀(예컨대, 그 외 균등화된 바이어스 또는 전압을 갖는 셀)에 걸쳐 바이어스(예컨대, 0이 아닌 바이어스 또는 전압)를 야기할 수 있다. 이러한 누설 전하 또는 0인 바이어스는 메모리 섹션의 연속 액세스 동작들에서 메모리 섹션의 선택되지 않은 메모리 셀들 상에 또는 그로부터 축적될 수 있으며, 이것은 몇몇 예들에서, 메모리 섹션의 메모리 셀들에 저장된 데이터의 손실을 야기할 수 있다.
본 개시의 예들에 따르면, 동작들은 메모리 섹션들의 메모리 셀들로부터 축적된 누설 전하 또는 바이어스의 소산을 가능하게 하거나 또는 그 외 지원하기 위해 메모리 디바이스의 메모리 섹션들 상에서 수행될 수 있다. 예를 들어, 선택된 메모리 섹션의 하나 이상의 메모리 셀들(예컨대, 메모리 셀들 모두)의 셀 선택 컴포넌트들은 활성화될 수 있다(예컨대, 선택된 메모리 섹션과 연관된 하나 이상의 워드 라인들을 활성화하거나 또는 "호출(raising)으로써", 선택된 메모리 섹션과 연관된 모든 워드 라인들을 활성화함으로써).
선택된 메모리 섹션의 셀 선택 컴포넌트들은 활성화되지만(예컨대, "턴 온"), 선택된 메모리 섹션의 연관된 디지트 라인들 및 플레이트 라인들, 공통 플레이트, 또는 선택된 메모리 섹션의 또 다른 공통 노드는 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압 소스들과 결합될 수 있다. 예를 들어, 이러한 동작들을 위해 선택된 메모리 섹션의 디지트 라인들 및 플레이트 라인들은 동일한 전압 소스와 결합되고, 동일한 전압을 가진 상이한 전압 소스들과 결합되거나, 또는 그 외 선택된 메모리 섹션의 메모리 셀들에 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압들을 가진 전압 소스들과 결합될 수 있다. 몇몇 예들에서, 누설 전하 또는 바이어스의 이러한 소산과 연관된 메모리 섹션의 설명된 동작들은 메모리 섹션에 대한 전압 조정 동작(예컨대, 소산 동작, 균등화 동작)으로서 불리울 수 있다. 동작들은 워드라인 전용 리프레시(Wordline Only Refresh; WOR) 동작으로서 설명되거나 또는 그것의 부분일 수 있다.
이러한 동작을 위한 메모리 섹션의 선택은 하나 이상의 다양한 간격에 따라 수행될 수 있다. 예를 들어, 메모리 디바이스는 타이머를 포함할 수 있고, 타이머의 결정된 값에 기초하여 (예를 들어, 타이머의 초기화 이후) 전압 조정 동작을 위해 메모리 섹션이 선택될 수 있다. 예를 들어, 타이머의 결정된 값은 메모리 디바이스의 전원이 켜진 이후의 지속 기간(duration)을 나타내거나, 이전 전압 조정 동작이 수행된 이후의 지속 기간을 나타낼 수 있다. 일부 예들에서, 이러한 지속 시간은 메모리 디바이스의 동작 모드에 기초할 수 있고, 일부 동작 모드는 다른 동작 모드와는 다른 전압 조정 동작들 사이의 상이한 (예를 들어, 더 짧거나 더 긴) 지속기간과 연관될 수 있다. 일부 예들에서, 타이머가 결정된 값에 도달하면, 메모리 디바이스는 가장 최근에 수행된 액세스 작업과 관련된 메모리 섹션을 선택함으로써 또는 메모리 디바이스의 섹션들을 조정하기 위한 순서 (예를 들어, 순차적인 순서)에 기초하여 전압 조정 동작을 위한 메모리 섹션들의 세트 중 하나를 선택할 수 있다.
메모리 섹션의 메모리 셀들에 축적된 누설 전하 또는 바이어스의 소산은 메모리 섹션의 메모리 셀들에 의해 저장된 논리 상태의 저하를 방지하거나 또는 감소시킬 수 있다. 예를 들어, 메모리 섹션의 강유전성 메모리 셀들은 비-선형 분극 거동(예컨대, 인가된 전기장의 부재 시 전하를 저장하기 위한 능력)에 기초하여 동작할 수 있다. 다시 말해서, 일 예로서, 분극된 강유전성 메모리 저장 엘리먼트는 메모리 셀에 걸쳐 어떤 전기장도 능동적으로 인가되지 않을 때에도(예컨대, 균등화 상태에서, 대기 상태에서) 전하를 저장할 수 있다. 누설 전하 또는 0이 아닌 바이어스는 그러나 분극의 저하 또는 손실을 야기할 수 있으며, 이러한 분극의 저하는 메모리 섹션에서 수행된 연속 액세스 동작들로부터 축적된 누설 전하 또는 바이어스에 의해 악화될 수 있다. 본 출원에서 설명된 동작들(예컨대, 전압 조정 동작들, 소산 동작들, 균등화 동작들)을 수행함으로써, 예를 들어, 메모리 섹션의 강유전성 메모리 셀들에 축적된 누설 전하 또는 0이 아닌 바이어스는 메모리 섹션 상에서 수행된 액세스 동작들 후 소산될 수 있으며, 이것은 메모리 섹션의 연속 액세스 동작들에 걸쳐 누설 전하 또는 바이어스의 축적을 완화하거나 또는 방지하며, 저장된 데이터를 유지하기 위한 메모리 디바이스의 능력을 개선할 수 있다. 뿐만 아니라, 주기적인 간격에 따라 이러한 동작을 위한 특정 메모리 섹션을 선택함으로써, 메모리 디바이스는 이러한 동작이 각각의 액세스 동작 후에 수행될 때 보다 더 효율적으로 동작할 수 있다.
상기 도입된 본 개시의 특징들은 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 메모리 어레이들, 메모리 회로들, 및 메모리 셀 거동들의 맥락에서 도 1 내지 도 3을 참조하여 추가로 설명된다. 특정 예들은 그 후, 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 특정한 회로 및 연관된 타이밍 도를 예시하는, 도 4 및 도 5를 참조하여 설명된다. 설명된 동작들을 지원할 수 있는 방법들 및 회로들의 추가 예들은 도 6 내지 도 7을 참조하여 설명된다. 본 개시의 이들 및 다른 특징들은, 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 장치 및 시스템 도들을 예시하는, 도 8 내지 도 10에 대하여 추가로 설명된다.
도 1은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 예시적인 메모리 디바이스(100)를 예시한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로서 불리울 수 있다. 메모리 디바이스(100)는 상이한 논리 상태들을 저장하도록 프로그램 가능한 메모리 셀들(105)을 포함할 수 있다. 몇몇 경우들에서, 메모리 셀(105)은 논리 0 및 논리 1로서 나타내어진, 두 개의 논리 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 경우들에서, 메모리 셀(105)은 둘보다 많은 논리 상태들을 저장하도록 프로그램 가능할 수 있다. 몇몇 예들에서, 메모리 셀들(105)은 용량성 메모리 엘리먼트, 강유전성 메모리 엘리먼트, 저항성 엘리먼트, 자기-선택 메모리 엘리먼트, 또는 이들의 조합을 포함할 수 있다.
메모리 셀들(105)의 세트는 메모리 디바이스(100)(예컨대, 메모리 셀들(105)의 어레이를 포함한)의 메모리 섹션(110)의 부분일 수 있으며, 본 출원에서 몇몇 예들에서, 메모리 섹션(110)은 메모리 셀들(105)의 연속 타일(예컨대, 반도체 칩의 엘리먼트들의 연속 세트)을 나타낼 수 있다. 몇몇 예들에서, 메모리 섹션(110)은 액세스 동작에서 바이어싱될 수 있는 메모리 셀들(105)의 최소 세트, 또는 공통 노드(예컨대, 공통 플레이트 라인, 공통 전압으로 바이어싱되는 플레이트 라인들의 세트)를 공유하는 메모리 셀들(105)의 최소 세트를 나타낼 수 있다. 단지 메모리 디바이스(100)의 단일 메모리 섹션(110)만이 도시되지만, 본 개시에 따른 메모리 디바이스의 다양한 예들은 메모리 섹션들(110)의 세트를 가질 수 있다. 일 예시적인 예에서, 메모리 디바이스(100)는 32개 "뱅크들"을 포함할 수 있으며 각각의 뱅크는 32개 섹션들을 포함할 수 있다. 따라서, 예시적인 예에 따른 메모리 디바이스(100)는 1,024개 메모리 섹션들(110)을 포함할 수 있다.
몇몇 예들에서, 메모리 셀(105)은 프로그램 가능한 논리 상태들을 나타내는 전기 전하(예컨대, 커패시터에서의 저장 전하, 용량성 메모리 엘리먼트, 용량성 저장 엘리먼트)를 저장할 수 있다. 일 예에서, 하전된 및 하전되지 않은 커패시터는 각각 두 개의 논리 상태들을 나타낼 수 있다. 또 다른 예에서, 양 하전된 및 음 하전된 커패시터는 각각 두 개의 논리 상태들을 나타낼 수 있다. DRAM 또는 FeRAM 아키텍처들은 이러한 설계들을 사용할 수 있으며, 이용된 커패시터는 절연체로서 선형 또는 상유전성 분극 속성들을 가진 유전체 재료를 포함할 수 있다. 몇몇 예들에서, 커패시터의 전하의 상이한 레벨들은 상이한 논리 상태들(예컨대, 각각의 메모리 셀(105)에서 두 개보다 많은 논리 상태들을 지원하는)을 나타낼 수 있다. FeRAM 아키텍처들과 같은, 몇몇 예들에서, 메모리 셀(105)은 커패시터의 단자들 사이에서의 절연(예컨대, 비-도전성) 층으로서 강유전성 재료를 가진 강유전성 커패시터를 포함할 수 있다. 강유전성 커패시터의 분극의 상이한 레벨들은 상이한 논리 상태들(예컨대, 각각의 메모리 셀(105)에서 두 개 이상의 논리 상태들을 지원하는)을 나타낼 수 있다. 강유전성 재료들은 도 3을 참조하여 추가로 상세하게 논의되는 것들을 포함한 비-선형 분극 속성들을 갖는다.
몇몇 예들에서, 메모리 셀(105)은 재료 부분을 포함할 수 있으며, 이것은 메모리 엘리먼트, 메모리 저장 엘리먼트, 자기-선택 메모리 엘리먼트, 또는 자기-선택 메모리 저장 엘리먼트로서 불리울 수 있다. 재료 부분은 상이한 논리 상태들을 나타내는 가변 및 구성 가능한 전기 저항을 가질 수 있다.
예를 들어, 결정질 원자 구성 또는 비정질 원자 구성(예컨대, 메모리 디바이스(100)의 주변 동작 온도 범위 위로 결정질 상태 또는 비정질 상태를 유지할 수 있는)의 형태를 취할 수 있는 재료는 원자 구성에 의존하여 상이한 전기 저항들을 가질 수 있다. 재료의 보다 결정질인 상태(예컨대, 단일 결정, 대체로 결정질일 수 있는 비교적 큰 결정립들의 모음)는 상대적으로 낮은 전기 저항을 가질 수 있으며, 대안적으로 "SET" 논리 상태로서 불리울 수 있다. 재료의 보다 비정질인 상태(예컨대, 완전 비정질 상태, 대체로 비정질일 수 있는 비교적 작은 결정립들의 몇몇 분포)는 상대적으로 높은 전기 저항을 가질 수 있으며, 대안적으로 "RESET" 논리 상태로 불리울 수 있다. 따라서, 이러한 메모리 셀(105)에 인가된 전압은 메모리 셀(105)의 재료 부분이 보다 결정질인 또는 보다 비정질인 상태에 있는지에 의존하여 상이한 전류 흐름을 야기할 수 있다. 따라서, 메모리 셀(105)에 판독 전압을 인가하는 것에서 기인한 전류의 크기는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하기 위해 사용될 수 있다.
몇몇 예들에서, 메모리 엘리먼트는 상이한 논리 상태들(예컨대, 각각의 메모리 셀(105)에서 두 개 이상의 논리 상태들을 지원하는)을 나타낼 수 있는, 중간 저항들을 야기할 수 있는 결정질 및 비정질 영역들의 다양한 비들(예컨대, 원자 질서 및 무질서의 변화하는 정도들)을 갖고 구성될 수 있다. 뿐만 아니라, 몇몇 예들에서, 재료 또는 메모리 엘리먼트는 비정질 구성 및 두 개의 상이한 결정질 구성들과 같은, 두 개보다 많은 원자 구성들을 가질 수 있다. 본 출원에서 상이한 원자 구성들의 전기 저항을 참조하여 설명되지만, 메모리 디바이스는 원자 구성, 또는 원자 구성들의 조합에 대응하는 저장된 논리 상태를 결정하기 위해 메모리 엘리먼트의 몇몇 다른 특성을 사용할 수 있다.
몇몇 경우들에서, 보다 비정질인 상태에서의 메모리 엘리먼트는 임계 전압과 연관될 수 있다. 몇몇 예들에서, 전기 전류는 임계 전압보다 큰 전압이 메모리 엘리먼트에 걸쳐 인가될 때 보다 비정질인 상태에서의 메모리 엘리먼트를 통해 흐를 수 있다. 몇몇 예들에서, 전기 전류는 임계 전압 미만의 전압이 메모리 엘리먼트에 걸쳐 인가될 때 보다 비정질인 상태에서의 메모리 엘리먼트를 통해 흐르지 않을 수 있다. 몇몇 경우들에서, 보다 결정질인 상태에서의 메모리 엘리먼트는 임계 전압과 연관되지 않을 수 있다(예컨대, 0의 임계 전압과 연관될 수 있다). 몇몇 예들에서, 전기 전류는 메모리 엘리먼트에 걸친 0이 아닌 전압에 응답하여 보다 결정질인 상태에서의 메모리 엘리먼트를 통해 흐를 수 있다.
몇몇 경우들에서, 보다 비정질인 상태 및 보다 결정질인 상태 양쪽 모두에서의 재료는 임계 전압들과 연관될 수 있다. 예를 들어, 자기-선택 메모리는 상이한 프로그램된 상태들 간의 메모리 셀의 임계 전압에서의 차이들을 강화할 수 있다(예컨대, 상이한 조성 분포들에 의해). 이러한 메모리 엘리먼트를 가진 메모리 셀(105)의 논리 상태는 특정한 원자 구성, 또는 원자 구성들의 조합을 형성하는 것을 지원하는 온도 프로필로 시간에 걸쳐 메모리 엘리먼트를 가열함으로써 설정될 수 있다.
메모리 디바이스(100)는 3-차원(3D) 메모리 어레이를 포함할 수 있으며, 본 출원에서 복수의 2-차원(2D) 메모리 어레이들(예컨대, 데크(deck)들, 레벨들)은 서로의 최상부 상에 형성된다. 다양한 예들에서, 이러한 어레이들은 메모리 섹션들(110)의 세트로 분할될 수 있으며, 본 출원에서 각각의 메모리 섹션(110)은 데크 또는 레벨 내에 배열되고, 다수의 데크들 또는 레벨들, 또는 그것의 임의의 조합에 걸쳐 분포될 수 있다. 이러한 배열들은 2D 어레이들과 비교하여 단일 다이 또는 기판상에 위치되거나 또는 생성될 수 있는 메모리 셀들(105)의 수를 증가시킬 수 있으며, 이것은 결과적으로 생산 비용들을 감소시키거나 또는 메모리 디바이스(100)의 성능을 증가시키거나, 또는 양쪽 모두를 할 수 있다. 데크들 또는 레벨들은 전기적 절연 재료에 의해 분리될 수 있다. 각각의 데크 또는 레벨은 메모리 셀들(105)이 각각의 데크에 걸쳐 서로 대략적으로 동조될 수 있도록 정렬되거나 또는 위치되어, 메모리 셀들(105)의 스택을 형성할 수 있다.
메모리 디바이스(100)의 예에서, 메모리 섹션(110)의 메모리 셀들(105)의 각각의 행은 제 1 액세스 라인들(120)(예컨대, WL1 내지 WLM 중 하나와 같은, 워드 라인(WL))의 세트 중 하나와 결합될 수 있으며, 메모리 셀들(105)의 각각의 열은 제 2 액세스 라인들(130)(예컨대, DL1 내지 DLN 중 하나와 같은, 디지트 라인(DL))의 세트 중 하나와 결합될 수 있다. 몇몇 예들에서, 상이한 메모리 섹션(110)(도시되지 않음)의 메모리 셀들(105)의 행은 상이한 복수의 제 1 액세스 라인들(120)(예컨대, WL1 내지 WLM과 상이한 워드 라인) 중 하나와 결합될 수 있으며, 상이한 메모리 섹션(110)의 메모리 셀들(105)의 열은 상이한 복수의 제 2 액세스 라인들(130)(예컨대, DL1 내지 DLN과 상이한 디지트 라인) 중 하나와 결합될 수 있다. 몇몇 경우들에서, 제 1 액세스 라인들(120) 및 제 2 액세스 라인들(130)은 메모리 디바이스(100)에서 서로 대체로 수직일 수 있다(예컨대, 도 1에 도시된 바와 같이, 메모리 디바이스(100)의 데크의 평면을 볼 때). 워드 라인들 및 비트 라인들, 또는 그것들의 유사체들에 대한 참조들은 이해 또는 동작의 손실 없이 상호 교환 가능하다.
일반적으로, 하나의 메모리 셀(105)은 액세스 라인(120) 및 액세스 라인(130)의 교차점에 위치될 수 있다(예컨대, 그것과 결합되고, 그 사이에서 결합될 수 있다). 이러한 교차점은 메모리 셀(105)의 어드레스로서 불리울 수 있다. 타겟 또는 선택된 메모리 셀(105)은 에너자이징된 또는 그 외 선택된 액세스 라인(120) 및 에너자이징된 또는 그 외 선택된 액세스 라인(130)의 교차점에 위치된 메모리 셀(105)일 수 있다. 다시 말해서, 액세스 라인(120) 및 액세스 라인(130)은 그것들의 교차점에서 메모리 셀(105)을 액세스하기 위해(예컨대, 판독, 기록, 재기록, 리프레싱) 에너자이징되거나 또는 그 외 선택될 수 있다. 동일한 액세스 라인(120 또는 130)과 전자 통신하는(예컨대, 그것에 연결된) 다른 메모리 셀들(105)은 타겟팅되지 않은 또는 선택되지 않은 메모리 셀들(105)로 불리울 수 있다.
몇몇 아키텍처들에서, 메모리 셀(105)의 논리 저장 컴포넌트(예컨대, 용량성 메모리 엘리먼트, 강유전성 메모리 엘리먼트, 저항성 메모리 엘리먼트, 다른 메모리 엘리먼트)는 몇몇 예들에서, 스위칭 컴포넌트 또는 선택기 디바이스로서 불리울 수 있는, 셀 선택 컴포넌트에 의해 제 2 액세스 라인(130)으로부터 전기적으로 격리될 수 있다. 제 1 액세스 라인(120)은 셀 선택 컴포넌트와 결합될 수 있으며(예컨대, 셀 선택 컴포넌트의 제어 노드 또는 단자를 통해), 메모리 셀(105)의 셀 선택 컴포넌트를 제어할 수 있다. 예를 들어, 셀 선택 컴포넌트는 트랜지스터일 수 있으며 제 1 액세스 라인(120)은 트랜지스터의 게이트와 결합될 수 있다(예컨대, 트랜지스터의 게이트 노드는 트랜지스터의 제어 노드일 수 있다). 메모리 셀(105)의 제 1 액세스 라인(120)을 활성화하는 것은 메모리 셀(105)의 논리 저장 컴포넌트 및 그것의 대응하는 제 2 액세스 라인(130) 사이에서 전기 연결 또는 폐쇄 회로를 야기할 수 있다. 제 2 액세스 라인(130)은 그 후 메모리 셀(105)을 판독하거나 또는 기록하기 위해 액세스될 수 있다.
몇몇 예들에서, 메모리 섹션(110)의 메모리 셀들(105)은 또한 복수의 제 3 액세스 라인들(140)(예컨대, PL1 내지 PLN 중 하나와 같은, 플레이트 라인(PL)) 중 하나와 결합될 수 있다. 별개의 라인들로서 예시되지만, 몇몇 예들에서, 복수의 제 3 액세스 라인들(140)은 공통 플레이트 라인, 공통 플레이트, 또는 메모리 섹션(110)(예컨대, 메모리 섹션(110)의 메모리 셀들(105)의 각각에 공통인 노드), 또는 메모리 디바이스(100)의 다른 공통 노드를 나타내거나 또는 그 외 그것과 기능적으로 동등할 수 있다. 몇몇 예들에서, 복수의 제 3 액세스 라인들(140)은 본 출원에서 설명된 것들을 포함한 다양한 감지 및/또는 기록 동작들을 위해 하나 이상의 전압 소스들과 메모리 셀들(105)을 결합할 수 있다. 예를 들어, 메모리 셀(105)이 논리 상태를 저장하기 위해 커패시터를 이용할 때, 제 2 액세스 라인(130)은 커패시터의 제 1 단자 또는 제 1 플레이트로의 액세스를 제공할 수 있으며, 제 3 액세스 라인(140)은 커패시터의 제 2 단자 또는 제 2 플레이트(예컨대, 커패시터의 제 1 단자와 대조적으로 커패시터의 반대 플레이트와 연관된 단자, 그 외 커패시터의 제 1 단자로부터의 정전용량의 반대 측면 상에서의 단자)으로의 액세스를 제공할 수 있다. 몇몇 예들에서, 상이한 메모리 섹션(110)(도시되지 않음)의 메모리 셀들(105)은 상이한 복수의 제 3 액세스 라인들(140)(예컨대, PL1 내지 PLN과 상이한 플레이트 라인들의 세트, 상이한 공통 플레이트 라인, 상이한 공통 플레이트, 상이한 공통 노드) 중 하나와 결합될 수 있다.
복수의 제 3 액세스 라인들(140)은 플레이트 컴포넌트(145)와 결합될 수 있으며, 이것은 복수의 제 3 액세스 라인들(140) 중 하나 이상을 활성화하는 것, 또는 전압 소스 또는 다른 회로 엘리먼트와 복수의 제 3 액세스 라인들(140) 중 하나 이상을 선택적으로 결합하는 것과 같은, 다양한 동작들을 제어할 수 있다. 메모리 디바이스(100)의 복수의 제 3 액세스 라인들(140)이 복수의 제 2 액세스 라인들(130)과 대체로 평행한 것으로 도시되지만, 다른 예들에서, 복수의 제 3 액세스 라인들(140)은 복수의 제 1 액세스 라인들(120)과 대체로 평행하거나, 또는 임의의 다른 구성으로 있을 수 있다.
도 1을 참조하여 설명된 액세스 라인들은 메모리 셀들(105) 및 결합된 컴포넌트들 사이에서 직접 라인들로서 도시되지만, 액세스 라인들은 본 출원에서 설명된 것들을 포함한 액세스 동작들을 지원하기 위해 사용될 수 있는, 커패시터들, 저항기들, 트랜지스터들, 증폭기들, 전압 소스들, 스위칭 컴포넌트들, 선택 컴포넌트들, 및 기타와 같은, 다른 회로 엘리먼트들을 포함할 수 있다. 몇몇 예들에서, 전극은 메모리 셀(105) 및 액세스 라인(120)과(예컨대, 그 사이에서), 또는 메모리 셀(105) 및 액세스 라인(130)과(예컨대, 그 사이에서) 결합될 수 있다. 용어 전극은 전기 도체, 또는 컴포넌트들 간의 다른 전기 인터페이스를 나타낼 수 있으며, 몇몇 경우들에서, 메모리 셀(105)로의 전기적 접촉으로서 이용될 수 있다. 전극은 메모리 디바이스(100)의 엘리먼트들 또는 컴포넌트들 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층, 도전성 패드 등을 포함할 수 있다.
판독, 기록, 재기록, 및 리프레싱과 같은 액세스 동작들은 메모리 셀(105)과 결합된 제 1 액세스 라인(120), 제 2 액세스 라인(130), 및/또는 제 3 액세스 라인(140)을 활성화하거나 또는 선택함으로써 메모리 셀(105) 상에서 수행될 수 있으며, 이것은 각각의 액세스 라인으로 전압, 전하, 또는 전류를 인가하는 것을 포함할 수 있다. 액세스 라인들(120, 130, 및 140)은 금속들(예컨대, 구리(Cu), 은(Ag), 알루미늄(Al), 금(Au), 텅스텐(W), 티타늄(Ti)), 금속 합금들, 탄소, 또는 다른 도전성 또는 반-도전성 재료들, 합금들, 또는 화합물들과 같은, 도전성 재료들로 만들어질 수 있다. 메모리 셀(105)을 선택할 때, 결과 신호는 메모리 셀(105)에 의해 저장된 논리 상태를 결정하기 위해 사용될 수 있다. 예를 들어, 논리 상태를 저장한 용량성 메모리 엘리먼트를 가진 메모리 셀(105)이 선택될 수 있으며, 액세스 라인을 통한 전하의 결과적인 흐름 및/또는 액세스 라인의 결과적인 전압은 메모리 셀(105)에 의해 저장된 프로그램된 논리 상태를 결정하기 위해 검출될 수 있다.
메모리 셀들(105)을 액세스하는 것은 행 컴포넌트(125)(예컨대, 행 디코더), 열 컴포넌트(135)(예컨대, 열 디코더), 또는 플레이트 컴포넌트(145)(예컨대, 플레이트 드라이버), 또는 이들의 조합을 통해 제어될 수 있다. 예를 들어, 행 컴포넌트(125)는 메모리 제어기(170)로부터 행 어드레스를 수신하며 수신된 행 어드레스에 기초하여 적절한 제 1 액세스 라인(120)을 활성화할 수 있다. 유사하게, 열 컴포넌트(135)는 메모리 제어기(170)로부터 열 어드레스를 수신하며 적절한 제 2 액세스 라인(130)을 활성화할 수 있다. 따라서, 몇몇 예들에서, 메모리 셀(105)은 제 1 액세스 라인(120) 및 제 2 액세스 라인(130)을 활성화함으로써 액세스될 수 있다. 몇몇 예들에서, 이러한 액세스 동작들은 플레이트 컴포넌트(145)가 제 3 액세스 라인들(140) 중 하나 이상을 바이어싱하는 것(예컨대, 메모리 섹션(110)의 제 3 액세스 라인들(140) 중 하나를 바이어싱하는 것, 메모리 섹션의 제 3 액세스(140) 모두를 바이어싱하는 것, 메모리 섹션(110) 또는 메모리 디바이스(100)의 공통 플레이트 라인을 바이어싱하는 것, 메모리 섹션(110) 또는 메모리 디바이스(100)의 공통 노드를 바이어싱하는 것)에 의해 성취될 수 있으며, 이것은 메모리 셀들(105), 메모리 섹션(110), 또는 메모리 디바이스(100)의 "플레이트를 이동시키는 것"으로서 불리울 수 있다.
몇몇 예들에서, 메모리 제어기(170)는 다양한 컴포넌트들(예컨대, 행 컴포넌트(125), 열 컴포넌트(135), 플레이트 컴포넌트(145), 감지 컴포넌트(150))을 통해 메모리 셀들(105)의 동작(예컨대, 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 방전 동작들, 전압 조정 동작들, 소산 동작들, 균등화 동작들)을 제어할 수 있다. 몇몇 경우들에서, 행 컴포넌트(125), 열 컴포넌트(135), 플레이트 컴포넌트(145), 및 감지 컴포넌트(150) 중 하나 이상은 메모리 제어기(170)와 같은 장소에 배치되거나 또는 그 외 포함될 수 있다. 메모리 제어기(170)는 원하는 액세스 라인(120) 및 액세스 라인(130)을 활성화하기 위해 행 및 열 어드레스 신호들을 생성할 수 있다. 메모리 제어기(170)는 또한 메모리 디바이스(100)의 동작 동안 사용된 다양한 전압들 또는 전류들을 생성하거나 또는 제어할 수 있다. 예를 들어, 메모리 제어기(170)는 하나 이상의 메모리 셀들(105)을 액세스한 후 메모리 섹션(110)의 액세스 라인(120), 액세스 라인(130), 또는 액세스 라인(140) 중 하나 이상에 방전 또는 균등화 전압을 인가할 수 있다. 단지 단일 메모리 제어기(170)만이 도시되지만, 메모리 디바이스(100)의 다른 예들이 하나보다 많은 메모리 제어기(170)(예컨대, 메모리 디바이스의 메모리 섹션들(110)의 세트의 각각에 대한 메모리 제어기(170), 메모리 디바이스(100)의 메모리 섹션들(110)의 다수의 서브 세트들의 각각에 대한 메모리 제어기(170), 다중-칩 메모리 디바이스(100)의 칩들의 세트의 각각에 대한 메모리 제어기(170), 다중-뱅크 메모리 디바이스(100)의 뱅크들의 세트의 각각에 대한 메모리 제어기(170), 다중-코어 메모리 디바이스(100)의 각각의 코어에 대한 메모리 제어기(170), 또는 그것의 임의의 조합)를 가질 수 있으며, 본 출원에서 상이한 메모리 제어기들(170)은 동일한 기능들 및/또는 상이한 기능들을 수행할 수 있다.
메모리 디바이스(100)는 단일 행 컴포넌트(125), 단일 열 컴포넌트(135), 및 단일 플레이트 컴포넌트(145)를 포함하는 것으로 예시되지만, 메모리 디바이스(100)의 다른 예들은 메모리 섹션들(110)의 세트를 수용하기 위해 상이한 구성들을 포함할 수 있다. 예를 들어, 다양한 메모리 디바이스들(100)에서, 행 컴포넌트(125)는 메모리 섹션들(110)의 세트(예컨대, 메모리 섹션들(110)의 세트의 모두에 공통인 서브컴포넌트들을 가진, 메모리 섹션들(110)의 세트의 각각의 것들에 전용인 서브컴포넌트들을 가진) 중에서 공유될 수 있거나, 또는 행 컴포넌트(125)는 메모리 섹션들(110)의 세트의 하나의 메모리 섹션(110)에 전용될 수 있다. 마찬가지로, 다양한 메모리 디바이스들(100)에서, 열 컴포넌트(135)는 메모리 섹션들(110)의 세트(예컨대, 메모리 섹션들(110)의 세트의 모두에 공통인 서브컴포넌트들을 가진, 메모리 섹션들(110)의 세트의 각각의 것들에 전용인 서브컴포넌트들을 가진) 간에 공유될 수 있거나, 또는 열 컴포넌트(135)는 메모리 섹션들(110)의 세트의 하나의 메모리 섹션(110)에 전용될 수 있다. 부가적으로, 다양한 메모리 디바이스들(100)에서, 플레이트 컴포넌트(145)는 메모리 섹션들(110)의 세트(예컨대, 메모리 섹션들(110)의 세트의 모두에 공통인 서브컴포넌트들을 가진, 메모리 섹션들(110)의 세트의 각각의 것들에 전용인 서브컴포넌트들을 가진) 간에 공유될 수 있거나, 또는 플레이트 컴포넌트(145)는 메모리 섹션들(110)의 세트의 하나의 메모리 섹션(110)에 전용될 수 있다.
일반적으로, 인가된 전압, 전류, 또는 전하의 진폭, 형태, 또는 지속기간은 조정되거나 또는 변경될 수 있으며, 메모리 디바이스(100)를 동작시킬 때 논의된 다양한 동작들에 대해 상이할 수 있다. 뿐만 아니라, 메모리 디바이스(100) 내에서 하나, 다수의, 또는 모든 메모리 셀들(105)은 동시에 액세스될 수 있다. 예를 들어, 메모리 디바이스(100)의 다수의 또는 모든 메모리 셀들(105)은 모든 메모리 셀들(105), 또는 메모리 셀들(105)(예컨대, 메모리 섹션(110)의 메모리 셀들(105))의 그룹이 단일 논리 상태로 설정되는 리셋 동작 동안 동시에 액세스될 수 있다.
메모리 셀(105)은 메모리 셀(105)에 의해 저장된 논리 상태를 결정하기 위해 메모리 셀(105)이 액세스될 때(예컨대, 메모리 제어기(170)와 협력하여) 감지 컴포넌트(150)에 의해 판독(예컨대, 감지)될 수 있다. 예를 들어, 감지 컴포넌트(150)는 판독 동작에 응답하여, 메모리 셀(105)을 통한 전류 또는 전하, 또는 감지 컴포넌트(150) 또는 다른 매개 컴포넌트(예컨대, 메모리 셀(105)과 감지 컴포넌트(150) 간의 신호 전개(signal development) 컴포넌트)와 메모리 셀(105)을 결합하는 것에서 기인한 전압을 감지하도록 구성될 수 있다. 감지 컴포넌트(150)는 메모리 셀(105)에 의해 저장된 논리 상태를 나타내는 출력 신호를 하나 이상의 컴포넌트들로(예컨대, 열 컴포넌트(135), 입력/출력 컴포넌트(160), 메모리 제어기(170)로) 제공할 수 있다. 다양한 메모리 디바이스들(100)에서, 감지 컴포넌트(150)는 메모리 섹션들(110)의 세트(예컨대, 메모리 섹션들(110)의 세트 모두에 공통인 서브컴포넌트들을 가진, 메모리 섹션들(110)의 세트의 각각의 것들에 전용인 서브컴포넌트들을 가진) 간에 공유될 수 있거나, 또는 감지 컴포넌트(150)는 메모리 섹션들(110)의 세트 중 하나의 메모리 섹션(110)에 전용될 수 있다.
몇몇 예들에서, 메모리 셀(105)을 액세스하는 동안 또는 그 후, 메모리 셀(105)의 논리 저장 부분은 방전하거나, 또는 그 외 전기 전하 또는 전류가 그것의 대응하는 액세스 라인들(120, 130, 또는 140)을 통해 흐르도록 허용할 수 있다. 이러한 전하 또는 전류는 메모리 디바이스(100)의 하나 이상의 전압 소스들 또는 공급기들(도시되지 않음)로부터 메모리 셀(105)로 전압을 바이어싱하거나, 또는 인가하는 것에서 기인할 수 있으며, 이러한 전압 소스들 또는 공급기들은 행 컴포넌트(125), 열 컴포넌트(135), 플레이트 컴포넌트(145), 감지 컴포넌트(150), 메모리 제어기(170), 또는 몇몇 다른 컴포넌트(예컨대, 바이어싱 컴포넌트)의 부분일 수 있다. 몇몇 예들에서, 메모리 셀(105)의 방전은 액세스 라인(130)의 전압에서 변화를 야기할 수 있으며, 감지 컴포넌트(150)는 메모리 셀(105)의 저장된 상태를 결정하기 위해 기준 전압에 비교할 수 있다. 몇몇 예들에서, 전압은 메모리 셀(105)에 인가될 수 있으며(예컨대, 대응하는 액세스 라인(120) 및 액세스 라인(130)을 사용하여) 결과적인 전류의 존재는 인가된 전압 및 메모리 셀(105)의 메모리 엘리먼트의 저항 상태에 의존할 수 있고, 이것은 감지 컴포넌트(150)가 메모리 셀(105)의 저장된 상태를 결정하기 위해 사용할 수 있다.
몇몇 예들에서, 판독 신호(예컨대, 판독 펄스, 판독 전류, 판독 전압)가 제 1 저장 상태(예컨대, 보다 결정질인 원자 구성과 연관된, SET 상태)를 저장한 재료 메모리 엘리먼트를 갖고 메모리 셀(105)에 걸쳐 인가될 때, 메모리 셀(105)은 메모리 셀(105)의 임계 전압을 초과하는 판독 펄스로 인해 전류를 전도한다. 이에 응답하여 또는 기초하여, 감지 컴포넌트(150)는 그러므로 메모리 셀(105)에 의해 저장된 논리 상태를 결정하는 것의 부분으로서 메모리 셀(105)을 통해 전류를 검출할 수 있다. 판독 펄스가, 제 1 논리 상태를 저장한 메모리 엘리먼트를 갖고 메모리 셀(105)에 걸친 판독 펄스의 인가 전 또는 후에 발생할 수 있는, 제 2 논리 상태(예컨대, 보다 비정질인 원자 구성과 연관된, RESET 상태)를 저장한 메모리 엘리먼트를 갖고 메모리 셀(105)에 인가될 때, 메모리 셀(105)은 메모리 셀(105)의 임계 전압을 초과하지 않는 판독 펄스로 인해 전류를 전도하지 않을 수 있다. 감지 컴포넌트(150)는 저장된 논리 상태를 결정하는 것의 부분으로서 메모리 셀(105)을 통해 적은 전류를 검출하거나 또는 어떤 전류도 검출할 수 없을 것이다.
몇몇 예들에서, 임계 전류는 메모리 셀(105)에 의해 저장된 논리 상태를 감지하기 위해 정의될 수 있다. 임계 전류는 메모리 셀(105)이 판독 펄스에 응답하여 임계화하지 않을 때 메모리 셀(105)을 통과할 수 있는 전류 위로, 그러나 메모리 셀(105)이 판독 펄스에 응답하여 임계화할 때 메모리 셀(105)을 통해 예상된 전류 이하로 설정될 수 있다. 예를 들어, 임계 전류는 연관된 액세스 라인들(120, 130, 또는 140)의 누설 전류보다 높을 수 있다. 몇몇 예들에서, 메모리 셀(105)에 의해 저장된 논리 상태는 판독 펄스에 의해 구동된 전류에서 기인한 전압(예컨대, 션트 저항에 걸친)에 기초하여 결정될 수 있다. 예를 들어, 결과적인 전압은 기준 전압에 대하여 비교될 수 있으며, 결과적인 전압은 제 1 논리 상태에 대응하는 기준 전압 미만이며 결과적인 전압은 제 2 논리 상태에 대응하는 기준 전압보다 크다.
몇몇 예들에서, 하나 이상의 전압은 메모리 셀(105)을 판독할 때 인가될 수 있다(예컨대, 다수의 전압들은 판독 동작의 부분으로서 인가될 수 있다). 예를 들어, 인가된 판독 전압이 전류 흐름을 야기하지 않는다면, 하나 이상의 다른 판독 전압들이 인가될 수 있다(예컨대, 전류가 감지 컴포넌트(150)에 의해 검출될 때까지). 전류 흐름을 야기한 판독 전압을 평가하는 것에 기초하여, 메모리 셀(105)의 저장된 논리 상태가 결정될 수 있다. 몇몇 경우들에서, 판독 전압은 전류 흐름 또는 다른 조건이 감지 컴포넌트(150)에 의해 검출될 때까지 램핑될 수 있다(예컨대, 크기가 더 높게 평활하게 증가한다). 다른 경우들에서, 미리 결정된 판독 전압들은 전류가 검출될 때까지 인가될 수 있다(예컨대, 단계별 방식으로 크기가 더 높게 증가하는 미리 결정된 시퀀스의 판독 전압들). 유사하게, 판독 전류는 메모리 셀(105)에 인가될 수 있으며 판독 전류를 생성하기 위한 전압의 크기는 메모리 셀(105)의 전기 저항 또는 총 임계 전압에 의존할 수 있다.
감지 컴포넌트(150)는 신호들을 감지할 때 차이(예컨대, 판독 전압 및 기준 전압 간의 차이, 판독 전류 및 기준 전류 간의 차이, 판독 전하 및 기준 전하 간의 차이)를 검출하거나 또는 증폭시키기 위해 다양한 스위칭 컴포넌트들, 선택 컴포넌트들, 트랜지스터들, 증폭기들, 커패시터들, 저항기들, 또는 전압 소스들을 포함할 수 있으며, 이것은 몇몇 예들에서, 래칭(latching)으로서 불리울 수 있다. 몇몇 예들에서, 감지 컴포넌트(150)는 감지 컴포넌트(150)에 연결된 액세스 라인들(130)의 세트의 각각에 대해 반복되는 컴포넌트들(예컨대, 회로 엘리먼트들)의 모음을 포함할 수 있다. 예를 들어, 감지 컴포넌트(150)는 감지 컴포넌트(150)와 결합된 액세스 라인들(130)의 세트의 각각에 대한 별개의 감지 회로(예컨대, 별개의 감지 증폭기, 별개의 신호 전개 컴포넌트)를 포함할 수 있으며, 따라서 논리 상태는 액세스 라인들(130)의 세트의 각각의 것과 결합된 각각의 메모리 셀(105)에 대해 개별적으로 검출될 수 있다. 몇몇 예들에서, 기준 신호 소스(예컨대, 기준 컴포넌트) 또는 생성된 기준 신호는 메모리 디바이스(100)의 컴포넌트들 사이에서 공유될 수 있다(예컨대, 하나 이상의 감지 컴포넌트들(150) 간에 공유되고, 감지 컴포넌트(150)의 별개의 감지 회로들 간에 공유되고, 메모리 섹션(110)의 액세스 라인들(120, 130, 또는 140) 간에 공유된다).
감지 컴포넌트(150)는 메모리 디바이스(100)를 포함하는 디바이스에 포함될 수 있다. 예를 들어, 감지 컴포넌트(150)는 메모리 디바이스(100)와 결합될 수 있는 메모리의 다른 판독 및 기록 회로들, 디코딩 회로들, 또는 레지스터 회로들과 함께 포함될 수 있다. 몇몇 예들에서, 메모리 셀(105)의 검출된 논리 상태는 출력으로서 열 컴포넌트(135)를 통해 출력될 수 있다. 몇몇 예들에서, 감지 컴포넌트(150)는 열 컴포넌트(135) 또는 행 컴포넌트(125)의 부분일 수 있다. 몇몇 예들에서, 감지 컴포넌트(150)는 열 컴포넌트(135) 또는 행 컴포넌트(125)에 연결되거나 또는 그 외 그것과 전자 통신할 수 있다.
단일 감지 컴포넌트(150)가 도시되지만, 메모리 디바이스(100)(예컨대, 메모리 디바이스(100)의 메모리 섹션(110))는 하나보다 많은 감지 컴포넌트(150)를 포함할 수 있다. 예를 들어, 제 1 감지 컴포넌트(150)는 액세스 라인들(130)의 제 1 서브 세트와 결합될 수 있으며 제 2 감지 컴포넌트(150)는 액세스 라인들(130)의 제 2 서브 세트(예컨대, 액세스 라인들(130)의 제 1 서브 세트와 상이한)와 결합될 수 있다. 몇몇 예들에서, 감지 컴포넌트들(150)의 이러한 분할은 다수의 감지 컴포넌트들(150)의 병렬(예컨대, 동시적) 동작을 지원할 수 있다. 몇몇 예들에서, 감지 컴포넌트들(150)의 이러한 분할은 메모리 디바이스의 메모리 셀들(105)의 특정한 서브 세트들(예컨대, 상이한 유형들의 메모리 셀들(105)을 지원하고, 메모리 셀들(105)의 서브 세트들의 상이한 특성들을 지원하고, 액세스 라인들(130)의 서브 세트들의 상이한 특성들을 지원하는)에 상이한 구성들 또는 특성들을 가진 감지 컴포넌트들(150)을 매칭시키는 것을 지원할 수 있다. 부가적으로 또는 대안적으로, 둘 이상의 감지 컴포넌트들(150)은 동일한 세트의 액세스 라인들(130)(예컨대, 컴포넌트 중복성을 위해)과 결합될 수 있다. 몇몇 예들에서, 이러한 구성은 중복성 감지 컴포넌트들(150) 중 하나의 실패 또는 그 외 열악한 동작을 극복하기 위한 기능을 유지하는 것을 지원할 수 있다. 몇몇 예들에서, 이러한 구성은 특정한 동작 특성들(예컨대, 전력 소비 특성들과 관련된 것으로, 특정한 감지 동작에 대한 액세스 속도 특성들과 관련된 것으로, 휘발성 모드 또는 비-휘발성 모드에서 메모리 셀들(105)을 동작시키는 것과 관련된 것으로)을 위한 중복성 감지 컴포넌트들(150) 중 하나를 선택하기 위한 능력을 지원할 수 있다.
몇몇 메모리 아키텍처들에서, 메모리 셀(105)을 액세스하는 것은 저장된 논리 상태를 저하시키거나 또는 파괴할 수 있으며 재기록 또는 리프레시 동작들은 메모리 셀(105)로 원래 논리 상태를 되돌리기 위해 수행될 수 있다. 예를 들어, DRAM 또는 FeRAM에서, 메모리 셀(105)의 커패시터는 감지 동작 동안 부분적으로 또는 완전히 방전될 수 있으며, 그에 의해 메모리 셀(105)에 저장된 논리 상태를 변질시킬 수 있다. 예를 들어, PCM에서, 감지 동작은 메모리 셀(105)의 원자 구성에서의 변화를 야기할 수 있으며, 그에 의해 메모리 셀(105)의 저항 상태를 변경할 수 있다. 따라서, 몇몇 예들에서, 메모리 셀(105)에 저장된 논리 상태는 액세스 동작 후 재기록될 수 있다. 뿐만 아니라, 단일 액세스 라인(120, 130, 또는 140)은 활성화된 액세스 라인(120, 130, 또는 140)과 결합된 모든 메모리 셀들(105)의 방전을 야기할 수 있다. 따라서, 액세스 동작과 연관된 액세스 라인(120, 130, 또는 140)과 결합된 여러 또는 모든 메모리 셀들(105)(예컨대, 액세스된 행의 모든 셀들, 액세스된 열의 모든 셀들)은 액세스 동작 후 재기록될 수 있다.
몇몇 예들에서, 메모리 셀(105)을 판독하는 것은 비-파괴적일 수 있다. 즉, 메모리 셀(105)의 논리 상태는 메모리 셀(105)이 판독된 후 재기록될 필요가 없을 것이다. 예를 들어, PCM과 같은 비-휘발성 메모리에서, 메모리 셀(105)을 액세스하는 것은 논리 상태를 파괴하지 않을 수 있으며, 따라서 메모리 셀(105)은 액세스한 후 재기록을 요구하지 않을 수 있다. 그러나, 몇몇 예들에서, 메모리 셀(105)의 논리 상태를 리프레시하는 것은 다른 액세스 동작들의 부재 또는 존재 시 요구되거나 또는 요구되지 않을 수 있다. 예를 들어, 메모리 셀(105)에 의해 저장된 논리 상태는 저장된 논리 상태를 유지하기 위해 적절한 기록, 리프레시, 또는 균등화 펄스 또는 바이어스를 인가함으로써 주기적 간격들로 리프레싱될 수 있다. 메모리 셀(105)을 리프레시하는 것은 시간에 걸친 메모리 엘리먼트의 원자 구성에서의 변화 또는 전하 누설로 인한 판독 방해 에러들 또는 논리 상태 변경을 감소시키거나 또는 제거할 수 있다.
메모리 셀(105)은 또한 관련된 제 1 액세스 라인(120), 제 2 액세스 라인(130), 및/또는 제 3 액세스 라인(140)을 활성화함으로써(예컨대, 메모리 제어기(170)를 통해), 설정되거나, 또는 기록될 수 있다. 다시 말해서, 논리 상태는 메모리 셀(105)에 저장될 수 있다. 행 컴포넌트(125), 열 컴포넌트(135), 또는 플레이트 컴포넌트(145)는 예를 들어, 입력/출력 컴포넌트(160)를 통해, 메모리 셀들(105)로 기록될 데이터를 수용할 수 있다. 몇몇 예들에서, 기록 동작은 감지 컴포넌트(150)에 의해 적어도 부분적으로 수행될 수 있거나, 또는 기록 동작은 감지 컴포넌트(150)를 바이패스하도록 구성될 수 있다.
용량성 메모리 엘리먼트의 경우에, 메모리 셀(105)은 전압을 커패시터에 인가하며, 그 후 원하는 논리 상태와 연관된 커패시터에 변화를 저장하기 위해 커패시터를 분리함으로써(예컨대, 메모리 셀(105)을 기록하기 위해 사용된 전압 소스로부터 커패시터를 분리하는 것, 커패시터를 플로팅하는 것) 기록될 수 있다. 강유전성 메모리의 경우에, 메모리 셀(105)의 강유전성 메모리 엘리먼트(예컨대, 강유전성 커패시터)는 원하는 논리 상태와 연관된 분극을 갖고 강유전성 메모리 엘리먼트를 분극하기에 충분한 크기를 가진 전압을 인가함으로써(예컨대, 포화 전압을 인가하는) 기록될 수 있으며, 강유전성 메모리 엘리먼트는 격리될 수 있거나(예컨대, 플로팅), 또는 0의 네트 전압 또는 바이어스가 강유전성 메모리 엘리먼트에 걸쳐 인가될 수 있다(예컨대, 강유전성 메모리 엘리먼트에 걸쳐 전압을 접지시키고, 가상으로 접지시키거나, 또는 균등화하는 것). PCM의 경우에, 메모리 엘리먼트는 (예컨대, 가열 및 냉각에 의해) 메모리 엘리먼트가 원하는 논리 상태와 연관된 원자 구성을 형성하게 하는 프로필을 갖고 전류를 인가함으로써 기록될 수 있다.
본 개시에 따른 몇몇 예들에서, 메모리 디바이스(100)는 메모리 섹션들(110)의 세트를 포함할 수 있다. 메모리 섹션들(110)의 각각은 (예컨대, 각각의 메모리 섹션(110)의) 제 2 액세스 라인들(130)의 세트 중 하나 및 제 3 액세스 라인들(140)의 세트 중 하나와 또는 그 사이에서 결합된 메모리 셀들(105)의 세트를 포함할 수 있다. 메모리 셀들(105)의 각각은 (예컨대, 각각의 메모리 섹션(110)의) 연관된 제 2 액세스 라인(130) 또는 연관된 제 3 액세스 라인(140)과 메모리 셀(105)을 선택적으로 결합하도록 구성된 셀 선택 컴포넌트를 포함할 수 있다. 몇몇 예들에서, 셀 선택 컴포넌트들의 각각은 (예컨대, 메모리 섹션(110)의) 제 1 액세스 라인들(120)의 각각의 것과 결합될 수 있으며(예컨대, 각각의 셀 선택 컴포넌트의 제어 노드 또는 제어 단자에서), 이것은 특정한 셀 선택 컴포넌트를 활성화하거나 또는 비활성화하기 위해 사용될 수 있다.
판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 또는 그것의 다양한 조합을 포함할 수 있는 액세스 동작들은 메모리 섹션(110)의 선택된 메모리 셀들(105) 상에서 수행될 수 있다. 몇몇 예들에서, 액세스 동작들은 선택된 메모리 셀(105)과 연관된 제 2 액세스 라인(130) 또는 제 3 액세스 라인(140)을 바이어싱하는 것과 연관될 수 있다. 액세스 동작들 동안, 선택된 메모리 셀(105)에 대한 셀 선택 컴포넌트들이 활성화될 수 있으며, 따라서 선택된 메모리 셀(105)은 제 2 액세스 라인(130) 또는 제 3 액세스 라인(140)과 선택적으로 결합될 수 있다. 따라서, 액세스 동작들과 연관된 신호들(예컨대, 액세스 동작과 연관된 전압, 액세스 동작과 연관된 전하, 액세스 동작과 연관된 전류)은 액세스 동작을 위한 제 2 액세스 라인(130) 또는 제 3 액세스 라인(140)의 바이어싱의 결과로서 선택된 메모리 셀(105)로, 그로부터, 또는 그것을 통해 지나갈 수 있다.
메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)의 셀 선택 컴포넌트들이 비활성화될 수 있지만, 누설 전하는 메모리 섹션(110)의 비활성화된 셀 선택 컴포넌트들을 통해 흐를 수 있다. 예를 들어, 메모리 섹션(110)의 연관된 제 2 액세스 라인(130) 또는 제 3 액세스 라인(140)이 선택된 메모리 셀(105) 상에서 액세스 동작과 연관된 전압에서 바이어싱될 때, 선택되지 않은 메모리 셀(105) 및 제 2 액세스 라인(130) 또는 제 3 액세스 라인(140) 사이에서의 전압의 차이는 누설 전하가 비활성화된 셀 선택 컴포넌트를 가로질러 선택되지 않은 메모리 셀(105)로 또는 그로부터 흐르게 할 수 있다(예컨대, 선택된 메모리 셀 상에서의 액세스 동작 동안). 이러한 누설 전하는 메모리 섹션(110)의 연속적인 액세스 동작들에서 선택되지 않은 메모리 셀들(105) 상 축적될 수 있거나, 또는 0이 아닌 바이어스 또는 전압이 메모리 섹션(110)의 선택되지 않은 메모리 셀들에 축적되게 할 수 있다. 몇몇 예들에서, 이러한 누설 전하 또는 바이어스의 축적은 메모리 섹션(110)의 메모리 셀들(105)에 저장된 데이터의 손실 또는 저하를 야기할 수 있다.
본 개시의 예들에 따르면, 동작들은 메모리 섹션(110)의 메모리 셀들(105) 상에서 축적된 누설 전하 또는 바이어스의 소산을 장려하거나 또는 그 외 지원하기 위해 메모리 디바이스(100)의 메모리 섹션(110) 상에서 수행될 수 있다. 예를 들어, 특정한 간격들로(예컨대, 타이머의 값에 기초하여, 메모리 디바이스(100)의 액세스 동작들의 총 수에 기초하여), 메모리 제어기(170)는 바이어스의 축적된 누설 전하의 소산과 연관된 동작들을 수행하도록 결정할 수 있다. 이러한 동작들을 수행하도록 결정할 때, 메모리 제어기(170)는 동작들을 수행할 메모리 디바이스(100)의 메모리 섹션들(110)의 세트 중 하나를 선택할 수 있다.
일부 예들에서, 메모리 제어기(170)는 "라운드 로빈(round robin)"접근 방식이라고 할 수 있는 메모리 섹션들(110)을 균등화하기 위해 결정된 순서 (예를 들어, 교번하는 섹션들 또는 섹션의 다른 패턴일 수 있는 비 순차적 또는 인접하지 않은 섹션들의 순서, 다중 섹션들의 순차적 순서)에 기초하여 메모리 섹션(110)을 선택할 수 있다. 일부 예들에서, 메모리 제어기(170)는 하나 이상의 액세스 동작이 수행된 시기에 기초하여 메모리 섹션(110)을 선택할 수 있다. 예를 들어, 메모리 제어기(170)는 가장 최근에 수행된 액세스 동작 (예를 들어, 균등화 동작을 위해, 가장 최근에 수행된 판독 동작, 기록 동작, 재기록 동작 또는 리프레시 동작과 관련된 메모리 섹션(110) 선택)과 관련된 메모리 섹션(110)을 선택할 수 있다.
축적된 누설 전하 또는 바이어스의 소산을 지원하기 위한 설명된 동작들은 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각의 셀 선택 컴포넌트들을 활성화하는 것을 포함할 수 있다(예컨대, 메모리 섹션(110)과 연관된 제 1 액세스 라인들(120)의 각각을 활성화함으로써). 예를 들어, 동작들은 선택된 메모리 섹션(110)의 제 1 액세스 라인들(120)의 각각을 동시에 또는 겸하여 활성화하는 것, 제 1 시간 기간 동안 선택된 메모리 섹션(110)의 제 1 액세스 라인들(120)의 제 1 서브 세트를 활성화하는 것 및 제 2 시간 기간 동안 선택된 메모리 섹션(110)의 제 1 액세스 라인들(120)의 제 2 서브 세트를 활성화하는 것, 또는 순차적인 순서로 선택된 메모리 섹션(110)의 제 1 액세스 라인들(120)의 각각을 활성화하는 것을 포함할 수 있다.
메모리 셀들(105) 셀 선택 컴포넌트들이 활성화되는 동안, 선택된 메모리 섹션(110)의 제 2 액세스 라인들(130) 및 제 3 액세스 라인들(140)은 축적된 누설 전하 또는 전압 바이어스의 소산을 지원하는 전압 소스들과 결합될 수 있다. 예를 들어, 제 2 액세스 라인들(130) 및 제 3 액세스 라인들(140)은 동일한 전압 소스와 결합되거나, 또는 동일한 전압을 가진 전압 소스들과 결합되거나, 또는 그 외 메모리 섹션(110)의 메모리 셀들(105)에 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압들을 가진 전압 소스들과 결합될 수 있다.
다양한 예들에서, 누설 전하 또는 바이어스의 이러한 소산과 연관된 설명된 동작들은 전압 조정 동작으로서 불리울 수 있다. 본 출원에서 설명된 전압 조정 동작들을 수행함으로써, 메모리 섹션(110)의 메모리 셀들(105)에 축적된 누설 전하 또는 전압 바이어스는 소산될 수 있으며, 이것은 메모리 섹션의 연속적인 액세스 동작들에 걸친 누설 전하의 축적을 완화하거나 또는 방지하며 저장된 데이터를 유지하기 위해 메모리 디바이스(100)의 능력을 개선할 수 있다. 뿐만 아니라, 주기적인 간격에 따라 이러한 동작들에 대한 특정 메모리 섹션(110)을 선택함으로써, 메모리 디바이스는 예를 들어, 각각의 액세스 동작 후 이러한 동작들이 수행될 때보다 보다 효율적으로 동작할 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 예시적인 회로(200)를 예시한다. 회로(200)는 도 1을 참조하여 설명된 메모리 셀(105)의 예일 수 있는, 메모리 셀(105-a)을 포함할 수 있다. 회로(200)는 또한 도 1을 참조하여 설명된 감지 컴포넌트(150)의 일 부분일 수 있는, 감지 증폭기(290)를 포함할 수 있다. 회로(200)는 또한, 몇몇 예들에서, 도 1을 참조하여 설명된 바와 같이, 각각(예컨대, 메모리 섹션(110)의) 제 1 액세스 라인(120), 제 2 액세스 라인(130), 및 제 3 액세스 라인(140)에 대응할 수 있는, 워드 라인(205), 디지트 라인(210), 및 플레이트 라인(215)을 포함할 수 있다. 몇몇 예들에서, 플레이트 라인(215)은 동일한 메모리 섹션(110)의 메모리 셀(105-a) 및 또 다른 메모리 셀(105)(도시되지 않음)에 대한 공통 플레이트 라인, 공통 플레이트, 또는 또 다른 공통 노드에 대해 예시적일 수 있다. 회로(200)는 또한 메모리 셀(105-a)의 저장된 논리 상태를 결정하기 위해 감지 증폭기(290)에 의해 사용된 기준 라인(265)을 포함할 수 있다.
도 2에 예시된 바와 같이, 감지 증폭기(290)는 몇몇 예들에서, 회로의 상이한 액세스 라인들(예컨대, 각각 회로(200)의 신호 라인(260) 및 기준 라인(265)) 또는 상이한 회로(도시되지 않음)의 공통 액세스 라인과 결합될 수 있는, 제 1 노드(291) 및 제 2 노드(292)를 포함할 수 있다. 몇몇 예들에서, 제 1 노드(291)는 신호 노드로 불리울 수 있으며, 제 2 노드(292)는 기준 노드로 불리울 수 있다. 그러나, 액세스 라인들 및/또는 기준 라인들의 다른 구성들이 본 개시의 다양한 실시예들에 따라 가능하다.
메모리 셀(105-a)은 제 1 플레이트, 셀 플레이트(221), 및 제 2 플레이트, 셀 최하부(222)를 가진 커패시터(220)와 같은, 논리 저장 컴포넌트(예컨대, 메모리 엘리먼트, 저장 엘리먼트, 메모리 저장 엘리먼트)를 포함할 수 있다. 셀 플레이트(221) 및 셀 최하부(222)는 그것들 사이에 배치된 유전체 재료를 통해 용량성 결합될 수 있거나(예컨대, DRAM 애플리케이션에서), 또는 그것들 사이에 배치된 강유전체 재료를 통해 용량 결합될 수 있다(예컨대, FeRAM 애플리케이션에서). 회로(200)에서 예시된 바와 같이, 셀 플레이트(221)은 전압(V플레이트)과 연관될 수 있으며, 셀 최하부(222)는 전압(V최하부)과 연관될 수 있다. 셀 플레이트(221) 및 셀 최하부(222)의 배향은 메모리 셀(105-a)의 동작을 변경하지 않고 상이할 수 있다(예컨대, 플립(flip)될 수 있다). 셀 플레이트(221)은 플레이트 라인(215)을 통해 액세스될 수 있으며 셀 최하부(222)는 디지트 라인(210)을 통해 액세스될 수 있다. 본 출원에서 설명된, 다양한 논리 상태들은 커패시터(220)를 하전하고, 방전하거나, 또는 분극시킴으로써 저장될 수 있다.
커패시터(220)는 디지트 라인(210)과 전자 통신할 수 있으며, 커패시터(220)의 저장된 논리 상태는 회로(200)에서 표현된 다양한 엘리먼트들을 동작시킴으로써 판독되거나 또는 감지될 수 있다. 예를 들어, 메모리 셀(105-a)은 또한 몇몇 예들에서, 액세스 라인(예컨대, 디지트 라인(210))과 결합된 스위칭 컴포넌트 또는 선택기 디바이스로 불리울 수 있는 셀 선택 컴포넌트(230) 및 커패시터(220)를 포함할 수 있다. 몇몇 예들에서, 셀 선택 컴포넌트(230)는 메모리 셀(105-a)의 예시적인 경계 밖에 있는 것으로 고려될 수 있으며, 셀 선택 컴포넌트(230)는 액세스 라인(예컨대, 디지트 라인(210)) 및 메모리 셀(105-a)과 또는 그 사이에서 결합된 스위칭 컴포넌트 또는 선택기 디바이스로서 불리울 수 있다.
커패시터(220)는 셀 선택 컴포넌트(230)가 활성화될 때(예컨대, 활성화한 논리 신호에 의해) 디지트 라인(210)과 선택적으로 결합될 수 있으며, 커패시터(220)는 셀 선택 컴포넌트(230)가 비활성화될 때(예컨대, 비활성화한 논리 신호에 의해) 디지트 라인(210)으로부터 선택적으로 격리될 수 있다. 논리 신호 또는 다른 선택 신호 또는 전압은 셀 선택 컴포넌트(230)의 제어 노드(235)(예컨대, 제어 노드, 제어 단자, 선택 노드, 선택 단자)에 인가될 수 있다(예컨대, 워드 라인(205)을 통해). 다시 말해서, 셀 선택 컴포넌트(230)는 워드 라인(205)을 통해 제어 노드(235)에 인가된 논리 신호 또는 전압에 기초하여 커패시터(220) 및 디지트 라인(210)을 선택적으로 결합하거나 또는 결합 해제하도록 구성될 수 있다.
셀 선택 컴포넌트(230)를 활성화하는 것은 몇몇 예들에서 메모리 셀(105-a)을 선택하는 것으로 불리울 수 있으며, 셀 선택 컴포넌트(230)를 비활성화하는 것은 몇몇 예들에서 메모리 셀(105-a)을 선택 해제하는 것으로 불리울 수 있다. 몇몇 예들에서, 셀 선택 컴포넌트(230)는 트랜지스터이며 그것의 동작은 트랜지스터 게이트(예컨대, 제어 또는 선택 노드 또는 단자)에 활성화 전압을 인가함으로써 제어될 수 있다. 트랜지스터를 활성화하기 위한 전압(예컨대, 트랜지스터 게이트 단자 및 트랜지스터 소스 단자 사이에서의 전압)은 트랜지스터의 임계 전압 크기보다 큰 전압일 수 있다. 워드 라인(205)은 셀 선택 컴포넌트(230)를 활성화하기 위해 사용될 수 있다. 예를 들어, 워드 라인(205)(예컨대, 워드 라인 논리 신호 또는 워드 라인 전압)에 인가된 선택 전압은 셀 선택 컴포넌트(230)의 트랜지스터의 게이트에 인가될 수 있으며, 이것은 디지트 라인(210)과 커패시터(220)를 선택적으로 연결할 수 있다(예컨대, 커패시터(220) 및 디지트 라인(210) 사이에서 도전성 경로를 제공하는). 몇몇 예들에서, 셀 선택 컴포넌트(230)를 활성화하는 것은 디지트 라인(210)과 메모리 셀(105-a)을 선택적으로 결합하는 것으로서 불리울 수 있다.
다른 예들에서, 메모리 셀(105-a)에서 셀 선택 컴포넌트(230) 및 커패시터(220)의 위치들은 스위칭될 수 있으며, 따라서 셀 선택 컴포넌트(230)는 플레이트 라인(215) 및 셀 플레이트(221)과 또는 그 사이에서 결합될 수 있고, 커패시터(220)는 디지트 라인(210) 및 셀 선택 컴포넌트(230)의 다른 단자와 또는 그 사이에서 결합될 수 있다. 이러한 실시예에서, 셀 선택 컴포넌트(230)는 커패시터(220)를 통해 디지트 라인(210)과 전자 통신한 채로 있을 수 있다. 이러한 구성은 액세스 동작들을 위한 대안적인 타이밍 및 바이어싱과 연관될 수 있다.
강유전성 커패시터(220)를 이용하는 예들에서, 커패시터(220)는 디지트 라인(210)에 연결 시 완전히 방전되거나 또는 방전되지 않을 수 있다. 다양한 기법들에서, 강유전성 커패시터(220)에 의해 저장된 논리 상태를 감지하기 위해, 전압은 플레이트 라인(215) 및/또는 디지트 라인(210)에 인가될 수 있으며, 워드 라인(205)은 메모리 셀(105-a)을 선택하기 위해 바이어싱될 수 있다(예컨대, 워드 라인(205)을 활성화함으로써). 몇몇 경우들에서, 플레이트 라인(215) 및/또는 디지트 라인(210)은 워드 라인(205)을 활성화하기 전에, 가상 접지되며 그 후 가상 접지로부터 격리될 수 있고, 이것은 플로팅 상태, 유휴 상태, 또는 대기 상태로 불리울 수 있다.
셀 플레이트(221)으로의 전압을 변경하는 것에 의한(예컨대, 플레이트 라인(215)을 통해) 메모리 셀(105-a)의 동작은 "셀 플레이트을 이동시키는 것"으로서 불리울 수 있다. 플레이트 라인(215) 및/또는 디지트 라인(210)을 바이어싱하는 것은 커패시터(220)에 걸친 전압 차(예컨대, 디지트 라인(210)의 전압 마이너스 플레이트 라인(215)의 전압)를 야기할 수 있다. 전압 차는 커패시터(220) 상에서의 저장된 전하에서의 변화를 수반할 수 있으며, 본 출원에서 저장된 전하에서의 변화의 크기는 커패시터(220)의 초기 상태에 의존할 수 있다(예컨대, 초기 논리 상태가 논리 1을 저장하는지 또는 논리 0을 저장하는지). 몇몇 기법들에서, 커패시터(220)의 저장된 전하에서의 변화는 디지트 라인(210)의 전압에서의 변화를 야기할 수 있으며, 이것은 메모리 셀(105-a)의 저장된 논리 상태를 결정하기 위해 감지 컴포넌트(150-a)에 의해 사용될 수 있다.
디지트 라인(210)은 부가적인 메모리 셀들(105)(도시되지 않음)과 결합될 수 있으며 디지트 라인(210)은 전압 소스(250-a)와 디지트 라인(210)을 결합할 수 있는, 무시할 수 없는 고유 커패시턴스(240)(예컨대, 피코패럿(pF)의 크기)를 야기하는 속성들을 가질 수 있다. 전압 소스(250-a)는 공통 접지 또는 가상 접지 전압, 또는 회로(200)(도시되지 않음)의 인접한 액세스 라인의 전압을 나타낼 수 있다. 도 2에서 별개의 엘리먼트로서 예시되지만, 고유 커패시턴스(240)는 디지트 라인(210) 전체에 걸쳐 분포된 속성들과 연관될 수 있다.
몇몇 예들에서, 고유 커패시턴스(240)는 디지트 라인(210)의 도체 치수들(예컨대, 길이, 폭, 두께)을 포함한, 디지트 라인(210)의 물리적 특성들에 의존할 수 있다. 고유 커패시턴스(240)는 또한 인접한 액세스 라인들 또는 회로 컴포넌트들의 특성들, 이러한 인접한 액세스 라인들 또는 회로 컴포넌트들에 대한 근접성, 또는 디지트 라인(210) 및 이러한 액세스 라인들 또는 회로 컴포넌트들 간의 절연 특성들에 의존할 수 있다. 따라서, 메모리 셀(105-a)을 선택한 후 디지트 라인(210)의 전압에서의 변화는 디지트 라인(210)의(예컨대, 그것과 연관된) 순 커패시턴스에 의존할 수 있다. 다시 말해서, 전하가 디지트 라인(210)을 따라(예컨대, 디지트 라인(210)으로, 디지트 라인(210)으로부터) 흐름에 따라, 몇몇 한정된 전하가 디지트 라인(210)을 따라(예컨대, 고유 커패시턴스(240), 디지트 라인(210)과 결합된 다른 커패시턴스에) 저장될 수 있으며, 디지트 라인(210)의 결과적인 전압은 디지트 라인(210)의 순 커패시턴스에 의존할 수 있다.
메모리 셀(105-a)을 선택한 후 디지트 라인(210)의 결과적인 전압은 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해 감지 컴포넌트(150-a)에 의해 기준(예컨대, 기준 라인(265)의 전압)에 비교될 수 있다. 몇몇 예들에서, 기준 라인(265)의 전압은 기준 컴포넌트(285)에 의해 제공될 수 있다. 다른 예들에서, 기준 컴포넌트(285)는 생략될 수 있으며 기준 전압은, 예를 들어, (예컨대, 자기-참조 액세스 동작에서) 기준 전압을 생성하기 위해 메모리 셀(105-a)을 액세스함으로써 제공될 수 있다. 본 출원에서 설명된 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하기 위한 동작들을 포함한, 다른 동작들이 메모리 셀(105-a)을 선택하고 및/또는 감지하는 것을 지원하기 위해 사용될 수 있다.
몇몇 예들에서, 회로(200)는 메모리 셀(105-a) 및 감지 증폭기(290)와 또는 그 사이에서 결합된 신호 전개 회로의 예일 수 있는, 신호 전개 컴포넌트(280)를 포함할 수 있다. 신호 전개 컴포넌트(280)는 감지 동작 전에 디지트 라인(210)의 신호들을 증폭시키거나 또는 그 외 변환할 수 있다. 신호 전개 컴포넌트(280)는, 예를 들어, 트랜지스터, 증폭기, 캐스코드(cascade), 또는 임의의 다른 전하 또는 전압 변환기 또는 증폭기 컴포넌트를 포함할 수 있다. 몇몇 예들에서, 신호 전개 컴포넌트(280)는 전하 전달 감지 증폭기(CTSA)를 포함할 수 있다. 신호 전개 컴포넌트(280)를 가진 몇몇 예들에서, 감지 증폭기(290) 및 신호 전개 컴포넌트(280) 사이에서의 라인은 신호 라인(예컨대, 신호 라인(260))으로 불리울 수 있다. 몇몇 예들(예컨대, 신호 전개 컴포넌트(280)를 갖거나 또는 갖지 않는 예들)에서, 디지트 라인(210)은 감지 증폭기(290)와 직접 연결할 수 있다.
몇몇 예들에서, 회로(200)는 메모리 셀(105-a) 및 감지 증폭기(290) 사이에서 신호 전개 컴포넌트(280) 또는 다른 신호 발생 회로를 선택적으로 바이패스하는 것을 허용할 수 있는 바이패스 라인(270)을 포함할 수 있다. 몇몇 예들에서, 바이패스 라인(270)은 스위칭 컴포넌트(275)에 의해 선택적으로 인에이블(enable)될 수 있다. 다시 말해서, 스위칭 컴포넌트(275)가 활성화될 때, 디지트 라인(210)은 바이패스 라인(270)(예컨대, 감지 컴포넌트(150-a)와 메모리 셀(105-a)을 결합하는)을 통해 신호 라인(260)과 결합될 수 있다.
몇몇 예들에서, 스위칭 컴포넌트(275)가 활성화될 때, 신호 전개 컴포넌트(280)는 디지트 라인(210) 또는 신호 라인(260) 중 하나 또는 양쪽 모두로부터 선택적으로 격리될 수 있다(예컨대, 또 다른 스위칭 컴포넌트 또는 선택 컴포넌트에 의해, 도시되지 않음). 스위칭 컴포넌트(275)가 비활성화될 때, 디지트 라인(210)은 신호 전개 컴포넌트(280)를 통해 신호 라인(260)과 선택적으로 결합될 수 있다. 다른 예들에서, 선택 컴포넌트는 신호 전개 컴포넌트(280) 또는 바이패스 라인(270) 중 하나와 메모리 셀(105-a)(예컨대, 디지트 라인(210))을 선택적으로 결합하기 위해 사용될 수 있다. 부가적으로 또는 대안적으로, 몇몇 예들에서, 선택 컴포넌트는 신호 전개 컴포넌트(280) 또는 바이패스 라인(270) 중 하나와 감지 증폭기(290)를 선택적으로 결합하기 위해 사용될 수 있다. 몇몇 예들에서, 선택 가능한 바이패스 라인(270)은 신호 전개 컴포넌트(280)를 사용함으로써 메모리 셀(105-a)의 논리 상태를 검출하기 위한 감지 신호를 생성하는 것, 및 신호 전개 컴포넌트(280)를 바이패스하는 메모리 셀(105-a)로 논리 상태를 기록하기 위해 기록 신호를 생성하는 것을 지원할 수 있다.
섹션 기반 데이터 보호를 위한 설명된 액세스 기법들을 지원하는 메모리 디바이스의 몇몇 예들은 동일한 메모리 셀(105)로부터 감지 신호 및 기준 신호를 생성하는 것을 지원하기 위해 메모리 셀(105) 및 감지 증폭기(290) 사이에서 공통 액세스 라인(도시되지 않음)을 공유할 수 있다. 일 예에서, 신호 전개 컴포넌트(280) 및 감지 증폭기(290) 사이에서의 공통 액세스 라인은 "공통 라인", "AMPCAP 라인", 또는 "AMPCAP 노드"로서 불리울 수 있으며, 공통 액세스 라인은 회로(200)에 예시된 신호 라인(260) 및 기준 라인(265)의 위치를 취할 수 있다. 이러한 예들에서, 공통 액세스 라인은 두 개의 노드들(예컨대, 본 출원에서 설명된, 제 1 노드(291) 및 제 2 노드(292))에서 감지 증폭기(290)에 연결될 수 있다. 몇몇 예들에서, 공통 액세스 라인은 자기-참조 판독 동작이, 신호 생성 동작 및 기준 생성 동작 양쪽 모두에서, 액세스되는 감지 증폭기(290) 및 메모리 셀(105) 사이에 존재할 수 있는 컴포넌트들을 공유하도록 허용할 수 있다. 이러한 구성은 메모리 셀들(105), 액세스 라인들(예컨대, 워드 라인(205), 디지트 라인(210), 플레이트 라인(215)), 신호 전개 회로들(예컨대, 신호 전개 컴포넌트(280)), 트랜지스터들, 전압 소스들(250), 및 기타와 같은, 메모리 디바이스에서의 다양한 컴포넌트들의 동작 변화들에 대한 감지 증폭기(290)의 민감도를 감소시킬 수 있다.
디지트 라인(210) 및 신호 라인(260)은 별개의 라인들로서 식별되지만, 디지트 라인(210), 신호 라인(260), 및 감지 컴포넌트(150)와 메모리 셀(105)을 연결하는 임의의 다른 라인들은 본 개시에 따라 단일 액세스 라인으로서 불리울 수 있다. 이러한 액세스 라인의 구성 부분들은 다양한 예시적인 구성들에서 매개 컴포넌트들 및 매개 신호들을 예시할 목적들을 위해 개별적으로 식별될 수 있다.
감지 증폭기(290)는 래칭으로서 불리울 수 있는, 신호들에서의 차이를 검출하고, 변환하거나, 또는 증폭시키기 위한 다양한 트랜지스터들 또는 증폭기들을 포함할 수 있다. 예를 들어, 감지 증폭기(290)는 제 1 노드(291)에서의 감지 신호 전압(예컨대, Vsig)을 수신하고 이를 제 2 노드(292)에서의 기준 신호 전압(예컨대, Vref)과 비교하는 회로 엘리먼트들을 포함할 수 있다. 감지 증폭기의 출력은 감지 증폭기(290)에서의 비교에 기초하여 더 높은(예컨대, 양의) 또는 더 낮은 전압(예컨대, 음의 전압, 접지 전압)으로 구동될 수 있다.
예를 들어, 제 1 노드(291)가 제 2 노드(292)보다 낮은 전압을 갖는다면, 감지 증폭기(290)의 출력은 제 1 감지 증폭기 전압 소스(250-b)의 상대적으로 더 낮은 전압(예컨대, V0 또는 음의 전압과 대체로 동일한 접지 전압일 수 있는, VL의 전압)으로 구동될 수 있다. 감지 증폭기(290)를 포함하는 감지 컴포넌트(150)는 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해(예컨대, 제 1 노드(291)가 제 2 노드(292)보다 낮은 전압을 가질 때 논리 0을 검출하는) 감지 증폭기(290)의 출력을 래칭할 수 있다.
제 1 노드(291)가 제 2 노드(292)보다 높은 전압을 갖는다면, 감지 증폭기(290)의 출력은 제 2 감지 증폭기 전압 소스(250-c)의 전압(예컨대, VH의 전압)으로 구동될 수 있다. 감지 증폭기(290)를 포함하는 감지 컴포넌트(150)는 메모리 셀(105-a)에 저장된 논리 상태를 결정하기 위해(예컨대, 제 1 노드(291)가 제 2 노드(292)보다 높은 전압을 가질 때 논리 1을 검출하는) 감지 증폭기(290)의 출력을 래칭할 수 있다. 메모리 셀(105-a)의 검출된 논리 상태에 대응하는, 감지 증폭기(290)의 래칭된 출력은 그 후 도 1을 참조하여 설명된 입력/출력 컴포넌트(160)를 통해 열 컴포넌트(135)를 통한 출력을 포함할 수 있는, 하나 이상의 입력/출력(I/O) 라인들(예컨대, I/O 라인(295))을 통해 출력될 수 있다.
메모리 셀(105-a) 상에서 기록 동작을 수행하기 위해, 전압은 커패시터(220)에 걸쳐 인가될 수 있다. 다양한 방법들이 사용될 수 있다. 일 예에서, 셀 선택 컴포넌트(230)는 디지트 라인(210)에 커패시터(220)를 전기적으로 연결하기 위해 워드 라인(205)을 통해 활성화될 수 있다(예컨대, 워드 라인(205)을 활성화함으로써). 전압은 셀 플레이트(221)(예컨대, 플레이트 라인(215)을 통해) 및 셀 최하부(222)(예컨대, 디지트 라인(210)을 통해)의 전압을 제어함으로써 커패시터(220)에 걸쳐 인가될 수 있다.
예를 들어, 논리 0을 기록하기 위해, 셀 플레이트(221)은 하이로 취해질 수 있으며(예컨대, 플레이트 라인(215)에 양의 전압을 인가하는 것), 셀 최하부(222)는 로우로 취해질 수 있다(예컨대, 디지트 라인(210)을 접지시키는 것, 디지트 라인(210)을 가상 접지시키는 것, 디지트 라인(210)에 음의 전압을 인가하는 것). 반대 프로세스는 논리 1을 기록하기 위해 수행될 수 있으며, 본 출원에서 셀 플레이트(221)는 로우로 취해지며 셀 최하부(222)는 하이로 취해진다. 몇몇 경우들에서, 기록 동작 동안 커패시터(220)에 걸쳐 인가된 전압은 커패시터(220)에서 강유전성 재료의 포화 전압 이상의 크기를 가질 수 있으며, 따라서 커패시터(220)는 분극화되며, 그에 따라 인가된 전압의 크기가 감소될 때에도, 또는 0의 순 전압이 커패시터(220)에 걸쳐 인가된 경우에 전하를 유지한다. 몇몇 예들에서, 감지 증폭기(290)는 기록 동작들을 수행하기 위해 사용될 수 있으며, 이것은 디지트 라인과 제 1 감지 증폭기 전압 소스(250-b) 또는 제 2 감지 컴포넌트 전압 소스(250-c)를 결합하는 것을 포함할 수 있다. 감지 증폭기(290)가 기록 동작들을 수행하기 위해 사용될 때, 신호 전개 컴포넌트(280)는 바이패스되거나 또는 바이패스되지 않을 수 있다(예컨대, 바이패스 라인(270)을 통해 기록 신호를 인가함으로써).
감지 증폭기(290), 셀 선택 컴포넌트(230), 신호 전개 컴포넌트(280), 또는 기준 컴포넌트(285)를 포함한, 회로(200)는 다양한 유형들의 트랜지스터들을 포함할 수 있다. 예를 들어, 회로(200)는 n-형 트랜지스터들을 포함할 수 있으며, 본 출원에서 n-형 트랜지스터에 대한 임계 전압(예컨대, 소스 단자에 대하여, 임계 전압보다 큰 양의 크기를 가진 인가된 전압) 위에 있는 n-형 트랜지스터의 게이트에 상대적 양의 전압을 인가하는 것은 n-형 트랜지스터의 다른 단자들(예컨대, 소스 단자 및 드레인 단자) 사이에서 도전성 경로를 가능하게 한다.
몇몇 예들에서, n-형 트랜지스터는 스위칭 컴포넌트로서 동작할 수 있으며, 여기에서 인가된 전압은 상대적으로 높은 논리 신호 전압(예컨대, 양의 논리 신호 전압 공급과 연관될 수 있는, 논리 1 상태에 대응하는 전압)을 인가함으로써 트랜지스터를 통한 도전성을 인에이블하거나, 또는 상대적으로 낮은 논리 신호 전압(예컨대, 접지 또는 가상 접지 전압과 연관될 수 있는, 논리 0 상태에 대응하는 전압)을 인가함으로써 트랜지스터를 통한 도전성을 디스에이블(disable)하기 위해 사용되는 논리 신호이다. n-형 트랜지스터가 스위칭 컴포넌트로서 이용되는 몇몇 예들에서, 게이트 단자에 인가된 논리 신호의 전압은 특정한 작업 포인트에서(예컨대, 포화 영역에서 또는 활성 영역에서) 트랜지스터를 동작시키기 위해 선택될 수 있다.
몇몇 예들에서, n-형 트랜지스터의 거동은 논리적 스위칭보다 더 복잡할 수 있으며, 트랜지스터에 걸친 선택적 도전성은 또한 가변 소스 및 드레인 전압들의 함수일 수 있다. 예를 들어, 게이트 단자에서 인가된 전압은 소스 단자 전압이 특정한 레벨 미만일 때(예컨대, 게이트 단자 전압 마이너스 임계 전압 미만) 소스 단자 및 드레인 단자 사이에서 도전성을 인에이블하기 위해 사용되는 특정한 전압 레벨(예컨대, 클램핑 전압)을 가질 수 있다. 소스 단자 전압 또는 드레인 단자 전압의 전압이 특정한 레벨 위로 올라갈 때, n-형 트랜지스터는 소스 단자 및 드레인 단자 사이에서의 도전성 경로가 개방되도록 비활성화될 수 있다.
부가적으로 또는 대안적으로, 회로(200)는 p-형 트랜지스터들을 포함할 수 있으며, 여기에서 p-형 트랜지스터에 대한 임계 전압(예컨대, 소스 단자에 대하여, 임계 전압보다 큰 음의 크기를 가진 인가된 전압) 위에 있는 p-형 트랜지스터의 게이트에 상대적 음의 전압을 인가하는 것은 p-형 트랜지스터의 다른 단자들(예컨대, 소스 단자 및 드레인 단자) 사이에서 도전성 경로를 가능하게 한다.
몇몇 예들에서, p-형 트랜지스터는 스위칭 컴포넌트로서 동작할 수 있으며, 여기에서 인가된 전압은 상대적으로 낮은 논리 신호 전압(예컨대, 음의 논리 신호 전압 공급과 연관될 수 있는, 논리 "1" 상태에 대응하는 전압)을 인가함으로써 도전성을 인에이블하거나, 또는 상대적으로 높은 논리 신호 전압(예컨대, 접지 또는 가상 접지 전압과 연관될 수 있는, 논리 "0" 상태에 대응하는 전압)을 인가함으로써 도전성을 디스에이블하기 위해 사용되는 논리 신호이다. p-형 트랜지스터가 스위칭 컴포넌트로서 이용되는 몇몇 예들에서, 게이트 단자에 인가된 논리 신호의 전압은 특정한 작업 포인트에서(예컨대, 포화 영역에서 또는 활성 영역에서) 트랜지스터를 동작시키기 위해 선택될 수 있다.
몇몇 예들에서, p-형 트랜지스터의 거동은 게이트 전압에 의한 논리 스위칭보다 더 복잡할 수 있으며, 트랜지스터에 걸친 선택적 도전성은 또한 가변 소스 및 드레인 전압들의 함수일 수 있다. 예를 들어, 게이트 단자에서 인가된 전압은 소스 단자 전압이 특정한 레벨을 넘는(예컨대, 게이트 단자 전압 더하기 임계 전압을 넘는) 한 소스 단자 및 드레인 단자 사이에서 도전성을 인에이블하기 위해 사용되는 특정한 전압 레벨을 가질 수 있다. 소스 단자 전압의 전압이 특정한 레벨 아래로 떨어질 때, p-형 트랜지스터는 소스 단자 및 드레인 단자 간의 도전성 경로가 개방되도록 비활성화될 수 있다.
회로(200)의 트랜지스터는 MOSFET로 불리울 수 있는, 금속 산화물 반도체 FET를 포함한, 전계-효과 트랜지스터(FET)일 수 있다. 이들, 및 다른 유형들의 트랜지스터들은 기판상에서 재료의 도핑 영역들에 의해 형성될 수 있다. 몇몇 예들에서, 트랜지스터(들)는 회로(200)의 특정한 컴포넌트에 전용인 기판(예컨대, 감지 증폭기(290)를 위한 기판, 신호 전개 컴포넌트(280)를 위한 기판, 메모리 셀(105-a)을 위한 기판) 상에 형성될 수 있거나, 또는 트랜지스터(들)는 회로(200)의 특정한 컴포넌트들에 대해 공통인 기판(예컨대, 감지 증폭기(290), 신호 전개 컴포넌트(280), 및 메모리 셀(105-a)에 대해 공통인 기판) 상에서 형성될 수 있다. 몇몇 FET들은 알루미늄 또는 다른 금속을 포함한 금속 부분을 가질 수 있지만, 몇몇 FET들은 MOSFET로서 불리울 수 있는 이들 FET들을 포함한, 다결정 실리콘과 같은 다른 비-금속 재료들을 구현할 수 있다. 뿐만 아니라, 산화물 부분은 FET의 유전체 부분으로서 사용될 수 있지만, 다른 비-산화물 재료들은 MOSFET로 불리울 수 있는 이들 FET들을 포함한, FET에서의 유전체 재료에서 사용될 수 있다.
본 개시에 따른 몇몇 예들에서, 액세스 동작은 디지트 라인(210)과 결합되는 메모리 셀(105-a)이 아닌 선택된 메모리 셀(105) 상에서 수행될 수 있다. 이러한 예에서, 메모리 셀(105-a)은 선택되지 않은 메모리 셀로 불리울 수 있다. 액세스 동작은 디지트 라인(210) 및 플레이트 라인(215)을 바이어싱하는 것과 연관될 수 있다. 선택되지 않은 메모리 셀(105-a)의 셀 선택 컴포넌트(230)는 비활성화될 수 있지만, 누설 전하는 셀 선택 컴포넌트(230)를 통해 흐를 수 있다(예컨대, 디지트 라인(210)을 통해). 이러한 누설 전하는 선택되지 않은 메모리 셀(105-a) 상에(예컨대, 메모리 셀(105-a)의 중간 노드에, 커패시터(220)의 셀 최하부(222)에) 축적될 수 있거나, 또는 선택되지 않은 메모리 셀(105-a)로부터 흐르거나, 또는 바이어스(예컨대, 0이 아닌 전압)가 몇몇 예들에서, 선택되지 않은 메모리 셀들(105) 중 적어도 일부에 저장된 데이터의 손실을 야기할 수 있는 선택되지 않은 메모리 셀(105-a) 중 적어도 일부에 걸쳐 축적하게 할 수 있다.
본 개시의 예들에 따르면, 동작들은 선택되지 않은 메모리 셀(105-a)로부터 축적된 누설 전하 또는 바이어스의 소산을 장려하거나 또는 그 외 지원하기 위한 메모리 셀(105-a)을 포함하는 메모리 섹션(110), 및 축적된 누설 전하 또는 바이어스를 가질 수 있는 메모리 섹션(110)의 다른 메모리 셀들(105) 상에서 수행될 수 있다. 예를 들어, 주기적 간격(예컨대, 주기적 섹션 선택 간격, 주기적 소산 간격, 주기적 균등화 간격, 주기적 전압 조정 간격)에 따라, 메모리 제어기(170)는 전압 조정 동작을 위한 메모리 셀(105-a)을 포함하는 메모리 섹션(110)을 선택할 수 있으며, 전압 조정 동작의 부분으로서 셀 선택 컴포넌트(230)가 활성화될 수 있다(예컨대, 워드 라인(205)을 활성화함으로써). 셀 선택 컴포넌트(230)가 활성화되는 동안, 디지트 라인(210) 및 플레이트 라인(215)은 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압 소스들과 결합될 수 있다. 예를 들어, 디지트 라인(210) 및 플레이트 라인(215)은 동일한 전압 소스와 결합되거나, 또는 동일한 전압을 가진 전압 소스들과 결합되거나, 또는 그 외 선택되지 않은 메모리 셀(105-a)에서 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압들을 가진 전압 소스들과 결합될 수 있다.
몇몇 예들에서, 누설 전하 또는 바이어스의 이러한 소산과 연관된 설명된 동작들은 전압 조정 동작으로서 불리울 수 있다. 여기에서 설명된 동작들을 수행함으로써, 메모리 섹션(110)의 메모리 셀들(105)에 축적된 누설 전하 또는 바이어스는 소산될 수 있으며, 이것은 메모리 섹션(110)의 연속적인 액세스 동작들을 걸쳐 누설 전하 또는 바이어스의 축적을 완화하거나 또는 방지하며 저장된 데이터를 유지하기 위한 메모리 디바이스(100)의 능력을 개선할 수 있다. 뿐만 아니라, 주기적 간격에 따라 이러한 동작들을 위한 특정 메모리 섹션(110)을 선택함으로써, 메모리 디바이스는 예를 들어, 각각의 액세스 동작 후에 이러한 동작이 수행될 때 보다 더 효율적으로 동작할 수 있다.
도 3은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 메모리 셀(105)에 대한 히스테리시스 플롯들(300-a 및 300-b)을 가진 비-선형 전기적 속성들의 예를 예시한다. 히스테리시스 플롯들(300-a 및 300-b)은 도 2를 참조하여 설명된 바와 같이 강유전성 커패시터(220)를 이용하는 메모리 셀(105)에 대해, 각각 예시적인 기록 프로세스 및 판독 프로세스를 예시할 수 있다. 히스테리시스 플롯들(300-a 및 300-b)은 (예컨대, 전하가 전압 차(V캡)에 따라 강유전성 커패시터(220)로 또는 그 밖으로 흐르도록 허용될 때) 강유전성 커패시터(220)의 단자들 사이에서의 전압 차(V캡)의 함수로서 강유전성 커패시터(220) 상에 저장된 전하, Q를 묘사한다. 예를 들어, 전압 차(V캡)는 커패시터(220)의 디지트 라인 측면 및 커패시터(220)의 플레이트 라인 측면 사이에서의 전압 차(예컨대, V최하부-V플레이트)를 나타낼 수 있다.
강유전성 재료는 자발적 전기 분극에 의해 특성화되며, 본 출원에서 재료는 전기장의 부재 시 0이 아닌 전기 전하를 유지할 수 있다. 강유전성 재료들의 예들은 티탄산 바륨(BaTiO3), 티탄산 납(PbTiO3), 티탄산 지르콘산 납(PZT), 및 탄탈산 비스무트 스트론튬(SBT)을 포함한다. 본 출원에서 설명된 강유전성 커패시터들(220)은 이들 또는 다른 강유전성 재료들을 포함할 수 있다. 강유전성 커패시터(220) 내에서의 전기 분극은 강유전성 재료의 표면에서 순 전하를 야기하며, 강유전성 커패시터(220)의 단자들을 통해 반대 전하를 끌어당긴다. 따라서, 전하는 강유전성 재료 및 커패시터 단자들의 계면에 저장된다. 전기 분극은 비교적 긴 시간들 동안, 심지어 무기한으로, 외부적으로 인가된 전기장의 부재 시 유지될 수 있기 때문에, 전하 누설은 예를 들어, 종래의 DRAM 어레이들에서 사용된 것들과 같은 강유전성 속성들이 없는 커패시터들과 비교하여 상당히 감소될 수 있다. 강유전성 재료들을 이용하는 것은 몇몇 DRAM 아키텍처들에 대해 상기 설명된 바와 같이 리프레시 동작들을 수행하기 위한 요구를 감소시킬 수 있으며, 따라서 FeRAM 아키텍처의 논리 상태들을 유지하는 것은 DRAM 아키텍처의 논리 상태들을 유지하는 것보다 상당히 더 낮은 전력 소비와 연관될 수 있다.
히스테리시스 플롯들(300-a 및 300-b)은 강유전성 커패시터(220)의 단일 단자의 관점에서 이해될 수 있다. 예로서, 강유전성 재료가 음의 분극을 갖는다면, 양의 전하는 강유전성 커패시터(220)의 연관된 단자에 축적된다. 유사하게, 강유전성 재료가 양의 분극을 갖는다면, 음의 전하는 강유전성 커패시터(220)의 연관된 단자에 축적된다.
부가적으로, 히스테리시스 플롯들(300-a 및 300-b)에서의 전압들은 커패시터에 걸친 전압 차(예컨대, 강유전성 커패시터(220)의 단자들 간의 전기 전위)를 나타내며 방향성이라는 것이 이해되어야 한다. 예를 들어, 양의 전압은 원근 단자(예컨대, 셀 최하부(222))에 양의 전압을 인가하며 접지 또는 가상 접지(또는 대략 0 볼트(0V))에서 기준 단자(예컨대, 셀 플레이트(221))를 유지함으로써 실현될 수 있다. 몇몇 예들에서, 음의 전압은 원근 단자를 접지에 유지하고 양의 전압을 기준 단자(예컨대, 셀 플레이트(221))에 인가함으로써 인가될 수 있다. 다시 말해서, 양의 전압들은 강유전성 커패시터(220)에 걸쳐 음의 전압 차(V캡)에 도달하기 위해 인가되며 그에 의해 논의 중인 단자를 음으로 분극할 수 있다. 유사하게, 두 개의 양의 전압들, 두 개의 음의 전압들, 또는 양의 및 음의 전압들의 임의의 조합은 히스테리시스 플롯들(300-a 및 300-b)에 도시된 전압 차(V캡)를 생성하기 위해 적절한 커패시터 단자들에 인가될 수 있다.
히스테리시스 플롯(300-a)에 묘사된 바와 같이, 강유전성 커패시터(220)에서 사용된 강유전성 재료는 강유전성 커패시터(220)의 단자들 사이에 순 전압 차가 없을 때 양의 또는 음의 분극을 유지할 수 있다. 예를 들어, 히스테리시스 플롯(300-a)은 두 개의 가능한 분극 상태들, 즉 전하 상태(305-a) 및 전하 상태(310-b)를 예시하며, 이것은 각각 양으로 포화된 분극 상태 및 음으로 포화된 분극 상태를 나타낼 수 있다. 전하 상태들(305-a 및 310-a)은, 외부 바이어스(예컨대, 전압)를 제거할 때 남아있는 분극(또는 전하)을 나타낼 수 있는, 잔류 분극(Pr) 값들을 예시한 물리적 조건에 있을 수 있다. 보자 전압은 전하 또는 분극이 0인 전압이다. 히스테리시스 플롯(300-a)의 예에 따르면, 전하 상태(305-a)는 어떤 전압 차도 강유전성 커패시터(220)에 걸쳐 인가되지 않을 때 논리 1을 나타낼 수 있으며, 전하 상태(310-a)는 어떤 전압 차도 강유전성 커패시터(220)에 걸쳐 인가되지 않을 때 논리 0을 나타낼 수 있다. 몇몇 예들에서, 각각의 전하 상태들의 논리 값들은 메모리 셀(105)을 동작시키기 위한 다른 기법들을 수용하기 위해 역전될 수 있다.
논리 0 또는 1은, 강유전성 커패시터(220)에 걸쳐 순 전압 차를 인가함으로써, 강유전성 재료의 전기 분극, 및 그에 따라 커패시터 단자들 상에서의 전하를 제어함으로써 메모리 셀로 기록될 수 있다. 예를 들어, 전압(315)은 양의 포화 전압 이상인 전압일 수 있으며, 강유전성 커패시터(220)에 걸쳐 전압(315)을 인가하는 것은 전하 상태(305-b)가 도달될 때까지(예컨대, 논리 1을 기록하는) 전하 축적을 야기할 수 있다. 강유전성 커패시터(220)로부터 전압(315)을 제거할 때(예컨대, 강유전성 커패시터(220)의 단자들에 걸쳐 0의 순 전압을 인가할 때), 강유전성 커패시터(220)의 전하 상태는 커패시터에 걸쳐 0 전압에서 전하 상태(305-b) 및 전하 상태(305-a) 사이에 도시된 경로(320)를 따를 수 있다. 다시 말해서, 전하 상태(305-a)는 양으로 포화된 강유전성 커패시터(220)에 걸쳐 균등화된 전압에서 논리 1 상태를 나타낼 수 있다.
유사하게, 전압(325)은 음의 포화 전압 이하인 전압일 수 있으며, 강유전성 커패시터(220)에 걸쳐 전압(325)을 인가하는 것은 전하 상태(310-b)가 도달될 때까지(예컨대, 논리 0을 기록하는) 전하 축적을 야기할 수 있다. 강유전성 커패시터(220)로부터 전압(325)을 제거할 때(예컨대, 강유전성 커패시터(220)의 단자들에 걸쳐 0의 순 전압을 인가할 때), 강유전성 커패시터(220)의 전하 상태는 커패시터에 걸쳐 0 전압에서 전하 상태(310-b) 및 전하 상태(310-a) 사이에 도시된 경로(330)를 따를 수 있다. 다시 말해서, 전하 상태(310-a)는 음으로 포화된 강유전성 커패시터(220)에 걸쳐 균등화된 전압에서 논리 0 상태를 나타낼 수 있다. 몇몇 예들에서, 포화 전압들을 나타내는, 전압(315) 및 전압(325)은 동일한 크기지만, 강유전성 커패시터(220)에 걸쳐 반대 극성을 가질 수 있다.
강유전성 커패시터(220)의 저장된 상태를 판독하거나 또는 감지하기 위해, 전압은 또한 강유전성 커패시터(220)에 걸쳐 인가될 수 있다. 인가된 전압에 응답하여, 강유전성 커패시터에 의해 저장된 뒤이은 전하 Q는 변하여, 변화의 정도는 초기 분극 상태, 인가된 전압들, 액세스 라인들 상에서의 고유 또는 다른 커패시턴스, 및 다른 인자들에 의존할 수 있다. 다시 말해서, 판독 동작에서 기인한 전하 상태는 다른 인자들 중에서, 전하 상태(305-a), 또는 전하 상태(310-a), 또는 몇몇 다른 전하 상태가 처음에 저장되었는지에 의존할 수 있다.
히스테리시스 플롯(300-b)은 저장된 전하 상태들(305-a 및 310-a)을 판독하기 위한 액세스 동작들의 예를 예시한다. 판독 전압(335)은, 예를 들어, 도 2를 참조하여 설명된 바와 같이 디지트 라인(210) 및 플레이트 라인(215)을 통한 전압 차로서 인가될 수 있다. 히스테리시스 플롯(300-b)은 판독 전압(335)이 음의 전압 차(V캡)(예컨대, 여기에서 V최하부 - V플레이트는 음성이다)인 판독 동작들을 예시할 수 있다. 강유전성 커패시터(220)에 걸친 음의 판독 전압은 "플레이트 하이(plate high)" 판독 동작으로 불리울 수 있으며, 여기에서 플레이트 라인(215)은 처음에 높은 전압으로 취해지며, 디지트 라인(210)은 처음에 낮은 전압(예컨대, 접지 전압)에 있다. 판독 전압(335)은 강유전성 커패시터(220)에 걸쳐 음의 전압으로서 도시되지만, 대안적인 액세스 동작들에서, 판독 전압은 강유전성 커패시터(220)에 걸쳐 양의 전압일 수 있으며, 이것은 "플레이트 로우(plate low)" 판독 동작으로 불리울 수 있다.
판독 전압(335)은 메모리 셀(105)이 선택될 때 강유전성 커패시터(220)에 걸쳐 인가될 수 있다(예컨대, 도 2를 참조하여 설명된 바와 같이 워드 라인(205)을 통해 셀 선택 컴포넌트(230)를 활성화함으로써). 강유전성 커패시터(220)에 판독 전압(335)을 인가할 때, 전하는 연관된 디지트 라인(210) 및 플레이트 라인(215)을 통해 강유전성 커패시터(220)로 또는 그 밖으로 흐를 수 있으며, 상이한 전하 상태들은 강유전성 커패시터(220)가 전하 상태(305-a)(예컨대, 논리 1)에 있는지 또는 전하 상태(310-a)(예컨대, 논리 0), 또는 몇몇 다른 전하 상태에 있는지에 의존하여 발생할 수 있다.
전하 상태(310-a)(예컨대, 논리 0)에서 강유전성 커패시터(220)에 대한 판독 동작을 수행할 때, 부가적인 음의 전하는 강유전성 커패시터(220)에 걸쳐 축적될 수 있으며, 전하 상태는 전하 상태(310-c)의 전하 및 전압에 이를 때까지 경로(340)를 따를 수 있다. 커패시터(220)를 통해 흐르는 전하의 양은 디지트 라인(210)의 고유 또는 다른 커패시턴스(예컨대, 도 2를 참조하여 설명된 고유 커패시턴스(240))와 관련될 수 있다.
따라서, 전하 상태(310-a) 및 전하 상태(310-c) 사이에서의 천이에 의해 도시된 바와 같이, 강유전성 커패시터(220)에 걸친 결과적인 전압(350)은 전하에서의 주어진 변화에 대한 전압에서의 비교적 큰 변화로 인해 비교적 큰 음의 값일 수 있다. 따라서, "플레이트 하이" 판독 동작에서 논리 0을 판독할 때, 전하 상태(310-c)에서 VPL 및 (V최하부 - V플레이트)의 값의 합과 동일한, 디지트 라인 전압은 상대적으로 낮은 전압일 수 있다. 이러한 판독 동작은 전하 상태(310-a)를 저장한 강유전성 커패시터(220)의 잔류 분극을 변경하지 않을 수 있으며, 따라서 판독 동작을 수행한 후 강유전성 커패시터(220)는 판독 동작(335)이 제거될 때 경로(340)를 통해 전하 상태(310-a)로 돌아갈 수 있다(예컨대, 강유전성 커패시터(220)에 걸쳐 0의 순 전압을 인가함으로써, 강유전성 커패시터(220)에 걸쳐 전압을 균등화함으로써). 따라서, 전하 상태(310-a)를 갖고 강유전성 커패시터(220) 상에서 음의 판독 전압으로 판독 동작을 수행하는 것은 비-파괴적 판독 프로세스로 고려될 수 있다.
전하 상태(305-a)(예컨대, 논리 1)에서 강유전성 커패시터(220)에 대한 판독 동작을 수행할 때, 저장된 전하는 순 음의 전하가 강유전성 커패시터(220)에 걸쳐 축적될 때 극성을 역전시킬 수 있으며, 전하 상태는 전하 상태(305-c)의 전하 및 전압에 이를 때까지 경로(360)를 따를 수 있다. 강유전성 커패시터(220)를 통해 흐르는 전하의 양은 다시 디지트 라인(210)의 고유 또는 다른 커패시턴스(예컨대, 도 2를 참조하여 설명된 고유 커패시턴스(240))와 관련될 수 있다. 따라서, 전하 상태(305-a) 및 전하 상태(305-c) 사이에서의 천이에 의해 도시된 바와 같이, 결과적인 전압(355)은, 몇몇 경우들에서, 전하에서의 주어진 변화에 대한 전압에서의 비교적 작은 변화로 인해 비교적 작은 음의 값일 수 있다. 따라서, "플레이트 하이" 판독 동작에서 논리 1을 판독할 때, 전하 상태(305-c)에서 VPL 및 (V최하부 - V플레이트)의 값의 합과 동일한, 디지트 라인 전압은 상대적으로 높은 전압일 수 있다.
몇몇 예들에서, 음의 판독 전압(예컨대, 판독 전압(335))을 가진 판독 동작은 전하 상태(305-a)를 저장한 커패시터(220)의 잔류 분극의 감소 또는 역전을 야기할 수 있다. 다시 말해서, 강유전성 재료의 속성들에 따르면, 판독 동작을 수행한 후 강유전성 커패시터(220)는 판독 전압(335)이 제거될 때 전하 상태(305-a)로 돌아오지 않을 수 있다(예컨대, 강유전성 커패시터(220)에 걸쳐 0의 순 전압을 인가함으로써, 강유전성 커패시터(220)에 걸쳐 전압을 균등화함으로써). 오히려, 판독 전압(335)을 갖고 판독 동작 후 강유전성 커패시터(220)에 걸쳐 0의 순 전압을 인가할 때, 전하 상태는 분극 크기에서의 순 감소를 예시하는(예컨대, 전하 상태(305-a) 및 전하 상태(305-d) 사이에서 전하의 차이에 의해 예시된 초기 전하 상태(305-a)보다 덜 양으로 분극된 전하 상태), 전하 상태(305-c)에서 전하 상태(305-d)로의 경로(365)를 따를 수 있다. 따라서, 전하 상태(305-a)를 갖고 강유전성 커패시터(220) 상에서 음의 판독 전압으로 판독 동작을 수행하는 것은 파괴적 판독 프로세스로서 설명될 수 있다. 그러나, 몇몇 감지 기법들에서, 감소된 잔류 분극은 여전히 포화된 잔류 분극 상태(예컨대, 전하 상태(305-a) 및 전하 상태(305-d) 양쪽 모두로부터 논리 1의 검출을 지원하는)와 동일한 저장된 논리 상태로서 판독될 수 있으며, 그에 의해 판독 동작들에 대하여 메모리 셀(105)에 대한 비-휘발성의 정도를 제공할 수 있다.
전하 상태(305-a)에서 전하 상태(305-d)로의 천이는 메모리 셀(105)의 강유전성 커패시터(220)의 분극에서의 부분 감소 및/또는 부분 역전(예컨대, 전하 상태(305-a)에서 전하 상태(305-d)로의 전하 Q의 크기에서의 감소)과 연관되는 감지 동작을 예시할 수 있다. 몇몇 예들에서, 감지 동작의 결과로서 메모리 셀(105)의 강유전성 커패시터(220)의 분극에서의 변화의 양은 특정한 감지 기법에 따라 선택될 수 있다. 몇몇 예들에서, 메모리 셀(105)의 강유전성 커패시터(220)의 분극에서 더 큰 변화를 가진 감지 동작들은 메모리 셀(105)의 논리 상태를 검출할 때 상대적으로 더 큰 강건성과 연관될 수 있다. 몇몇 감지 기법들에서, 전하 상태(305-a)에서 강유전성 커패시터(220)의 논리 0을 감지하는 것은 분극의 전체 역전을 야기할 수 있으며, 강유전성 커패시터(220)는 감지 동작 후 전하 상태(305-a)에서 전하 상태(310-a)로 천이한다.
판독 동작을 개시한 후 전하 상태(305-c) 및 전하 상태(310-c)의 위치는, 특정 감지 기법 및 회로부를 포함하여, 다수의 인자들에 의존할 수 있다. 몇몇 경우들에서, 최종 변화는 메모리 셀(105)과 결합된 디지트 라인(210)의 순 커패시턴스에 의존할 수 있으며, 이것은 고유 커패시턴스(240), 적분기 커패시터들, 및 기타를 포함할 수 있다. 예를 들어, 강유전성 커패시터(220)가 0V에서 디지트 라인(210)과 전기적으로 결합되고 판독 전압(335)이 플레이트 라인에 인가된다면, 디지트 라인(210)의 전압은 강유전성 커패시터(220)로부터 디지트 라인(210)의 순 커패시턴스로 흐르는 전하로 인해 메모리 셀(105)이 선택될 때 상승할 수 있다. 따라서, 감지 컴포넌트(150)에서 측정된 전압은 판독 전압(335), 또는 결과적인 전압들(350 또는 355)과 동일하지 않을 수 있으며, 대신에 전하 공유의 기간을 따르는 디지트 라인(210)의 전압에 의존할 수 있다.
판독 동작을 개시할 때 히스테리시스 플롯(300-b) 상에서의 전하 상태(305-c) 및 전하 상태(310-c)의 위치는 디지트 라인(210)의 순 커패시턴스에 의존할 수 있으며 로드-라인 분석을 통해 결정될 수 있다. 다시 말해서, 전하 상태들(305-c 및 310-c)은 디지트 라인(210)의 순 커패시턴스에 대하여 정의될 수 있다. 그 결과, 판독 동작을 개시한 후 강유전성 커패시터(220)의 전압(예컨대, 전하 상태(310-a)를 저장한 강유전성 커패시터(220)를 판독할 때 전압(350), 전하 상태(305-a)를 저장한 강유전성 커패시터(220)를 판독할 때 전압(355))은 상이할 수 있으며 강유전성 커패시터(220)의 초기 상태에 의존할 수 있다.
강유전성 커패시터(220)의 초기 상태(예컨대, 전하 상태, 논리 상태)는 기준 전압과 판독 동작에서 기인한 디지트 라인(210)(또는 적용 가능한 경우, 신호 라인(260))의 전압을 비교함으로써 결정될 수 있다(예컨대, 도 2를 참조하여 설명된 바와 같이 기준 라인(265)을 통해, 또는 공통 액세스 라인을 통해). 몇몇 예들에서, 디지트 라인 전압은 강유전성 커패시터(220)에 걸친 플레이트 라인 전압 및 최종 전압의 합일 수 있다(예컨대, 전하 상태(310-a)를 저장한 강유전성 커패시터(220)를 판독할 때 전압(350), 또는 전하 상태(305-a)를 저장한 강유전성 커패시터(220)를 판독할 때 전압(355)). 몇몇 예들에서, 디지트 라인 전압은 커패시터(220)에 걸쳐 판독 전압(335) 및 최종 전압 사이에서의 차이일 수 있다(예컨대, 전하 상태(310-a)를 저장한 강유전성 커패시터(220)를 판독할 때 (판독 전압(335) - 전압(350)), 전하 상태(305-a)를 저장한 강유전성 커패시터(220)를 판독할 때 (판독 전압(335) - 전압(355)).
몇몇 감지 기법들에서, 기준 전압은 기준 전압이 상이한 논리 상태들을 판독하는 것에 기인할 수 있는 가능한 전압들 사이에 있도록 생성될 수 있다. 예를 들어, 기준 전압은 논리 1을 판독할 때 결과적인 디지트 라인 전압보다 낮으며 논리 0을 판독할 때 결과적인 디지트 라인 전압보다 높도록 선택될 수 있다. 다른 예들에서, 비교는 디지트 라인이 결합되는 부분과 상이한 감지 컴포넌트(150)의 일 부분에서 이루어질 수 있으며, 그러므로 기준 전압은 논리 1을 판독할 때 감지 컴포넌트(150)의 비교 부분에서의 결과 전압보다 낮으며, 논리 0을 판독할 때 감지 컴포넌트(150)의 비교 부분에서의 결과적인 전압보다 높도록 선택될 수 있다. 감지 컴포넌트(150)에 의한 비교 동안, 감지에 기초한 전압은 기준 전압보다 높거나 또는 낮은 것으로 결정될 수 있으며, 메모리 셀(105)의 저장된 논리 상태(예컨대, 논리 0, 논리 1)는 그에 따라 결정될 수 있다.
감지 동작 동안, 다양한 메모리 셀들(105)을 판독하는 것으로부터의 결과적인 신호들은 다양한 메모리 셀들(105) 사이에서의 제조 또는 동작 변화들의 함수일 수 있다. 예를 들어, 다양한 메모리 셀들(105)의 커패시터들(220)은 상이한 레벨들의 커패시턴스 또는 포화 분극을 가질 수 있으며, 따라서 논리 1은 하나의 메모리 셀에서 다음 것으로의 상이한 레벨들의 전하와 연관될 수 있고, 논리 0은 하나의 메모리 셀에서 다음으로의 상이한 레벨들의 전하와 연관될 수 있다. 뿐만 아니라, 고유 또는 다른 커패시턴스(예컨대, 도 2를 참조하여 설명된 고유 커패시턴스(240))는 메모리 디바이스에서 하나의 디지트 라인(210)에서 다음 디지트 라인(210)으로 변할 수 있으며, 또한 동일한 디지트 라인 상에서 하나의 메모리 셀(105)의 관점으로부터 다음 메모리 셀(105)로 디지트 라인(210) 내에서 달라질 수 있다. 따라서, 이들 및 다른 이유들로, 논리 1을 판독하는 것은 하나의 메모리 셀로부터 다음으로 상이한 레벨들의 디지트 라인 전압과 연관될 수 있으며(예컨대, 결과적인 전압(350)은 하나의 메모리 셀(105)을 판독하는 것에서 다음으로 달라질 수 있다), 논리 0을 판독하는 것은 하나의 메모리 셀로부터 다음으로 상이한 레벨들의 디지트 라인 전압과 연관될 수 있다(예컨대, 결과적인 전압(355)은 하나의 메모리 셀(105)을 판독하는 것에서 다음으로 달라질 수 있다).
몇몇 예들에서, 기준 전압은 논리 1을 판독하는 것과 연관된 전압들의 통계 평균 및 논리 0을 판독하는 것과 연관된 전압들의 통계 평균 사이에서 제공될 수 있지만, 기준 전압은 임의의 주어진 메모리 셀(105)에 대한 논리 상태들 중 하나를 판독하는 결과적인 전압에 상대적으로 더 가까울 수 있다. 특정한 논리 상태를 판독하는 결과적인 전압(예컨대, 메모리 디바이스의 복수의 메모리 셀들(105)을 판독하기 위한 통계 값으로서) 및 연관된 레벨의 기준 전압 사이에서의 최소 차이는 "최소 판독 전압 차"로서 불리울 수 있으며, 낮은 최소 판독 전압 차를 갖는 것은 주어진 메모리 디바이스에서 메모리 셀들의 논리 상태들을 신뢰 가능하게 감지할 때의 어려움들과 연관될 수 있다.
몇몇 예들에서, 감지 컴포넌트(150)는 자기-참조 기술들을 이용하도록 설계될 수 있으며, 여기에서 메모리 셀(105) 자체는 메모리 셀(105)을 판독할 때 기준 신호를 제공하는데 수반된다. 그러나, 감지 신호 및 기준 신호 양쪽 모두를 제공하기 위해 동일한 메모리 셀(105)을 사용할 때, 감지 신호 및 기준 신호는 메모리 셀(105)에 의해 저장된 상태를 변경하지 않는 액세스 동작들을 수행할 때 대체로 동일할 수 있다. 예를 들어, 논리 1을 저장한(예컨대, 전하 상태(310-a)를 저장한) 메모리 셀(105) 상에서 자기-참조 판독 동작을 수행할 때, 판독 전압(335)을 인가하는 것을 포함할 수 있는 제 1 액세스 동작은 경로(340)를 따를 수 있고, 또한 판독 전압(335)을 인가하는 것을 포함할 수 있는 제 2 동작은 또한 경로(340)를 따를 수 있으며, 제 1 및 제 2 액세스 동작들은 대체로 동일한 액세스 신호들(예컨대, 메모리 셀(105)의 관점으로부터)을 야기할 수 있다. 이러한 경우들에서, 메모리 셀(105)에 의해 저장된 논리 상태를 검출하기 위해 감지 신호 및 기준 신호 사이에서의 차이에 의존하는 감지 컴포넌트(150)를 이용할 때, 메모리 디바이스의 몇몇 다른 부분은 액세스 동작들이 대체로 동일한 감지 및 기준 신호들을 제공할 수 있는 경우 이러한 차이를 제공할 수 있다.
본 개시에 따른 몇몇 예들에서, 메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)의 셀 선택 컴포넌트들(230)은 비활성화될 수 있지만, 누설 전하는 그럼에도 불구하고 메모리 섹션(110)의 상이한, 선택된 메모리 셀(105)과 연관된 액세스 동작 동안 메모리 섹션(110)의 비활성화된 셀 선택 컴포넌트들(230)을 통해 흐를 수 있다. 강유전성 메모리 셀(105)의 예에서, 누설 전하 또는 바이어스는 메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)의 강유전성 커패시터(220)(예컨대, 셀 최하부(222))에서 축적될 수 있으며, 이것은 강유전성 커패시터(220)의 분극을 변경할 수 있다.
예를 들어, 메모리 섹션(110)의 선택되지 않은 메모리 셀(105)의 강유전성 커패시터(220)가 전하 상태(305-a)(예컨대, 논리 1을 저장한)에 있을 때, 메모리 섹션의 선택된 메모리 셀(105) 상에서의 액세스 동작(예컨대, 선택된 메모리 셀(105)을 위한 플레이트 하이 판독 동작, 선택된 메모리 셀(105) 상에 논리 0을 기록하는 것과 연관된 기록 동작)과 연관된 누설 전하는 선택되지 않은 메모리 셀(105)의 전하 상태가 경로(360)의 적어도 일 부분을 따르게 할 수 있다. 몇몇 예들에서, 선택된 메모리 셀(105) 상에서의 제 1 액세스 동작은 선택되지 않은 메모리 셀의 강유전성 커패시터(220)가 전하 상태(305-e)(예컨대, 전하 상태(305-a)에서 전하 상태(305-e)로의 전하 Q에서의 변화에 의해 예시된 누설 전하를 축적하는 것, 전하 상태(305-a)에서 전하 상태(305-e)로의 전압(V캡)에서의 변화에 의해 예시된 바이어스를 축적하는 것)에 이르게 할 수 있다. 그러나, 선택되지 않은 메모리 셀(105)이 동일한 메모리 섹션(110)의 선택된 메모리 셀들(105)(예컨대, 동일한 선택된 메모리 셀(105), 하나 이상의 상이한 선택된 메모리 셀들(105))에 대한 뒤이은 액세스 동작들 동안 선택되지 않은 채로 있는 경우에, 선택되지 않은 메모리 셀(105)은 예를 들어, 전하 상태(305-c)에 이를 때까지, 누설 전하 또는 바이어스가 계속해서 축적됨에 따라 경로(360)를 따라 계속될 수 있다.
전하 상태(305-c)는 분극의 상당한 손실을 나타낼 수 있으며, 이것은 전하 상태(305-a) 및 전하 상태(305-d) 사이에서의 저장된 전하의 차이로 표현될 수 있다. 다시 말해서, 선택되지 않은 메모리 셀(105)에 걸친 전압이 선택되지 않은 메모리 셀(105)이 아닌 선택된 메모리 셀들에 대한 액세스 동작들의 세트 후 균등화된다면, 선택되지 않은 메모리 셀(105)은 전하 상태(305-c)에서 전하 상태(305-d)로의 경로(365)를 따를 수 있으며, 전하 상태(305-a)보다 상당히 더 낮은 분극 또는 전하를 예시한다. 몇몇 예들에서, 전하 또는 분극의 이러한 손실은 하나의 논리 상태 또는 또 다른 것에 관해 불확정한 전하 상태와 연관될 수 있다. 몇몇 예들에서, 전하 상태는 분극이 포화된 분극 상태로부터 30% 넘게(예컨대, 전하 상태(305-a)와 연관된 전하 Q의 70% 미만) 감소하였다면 불확정적일 수 있다. 따라서, 몇몇 예들에서, 누설 전하 또는 바이어스의 축적의 결과로서 전하 상태(305-a) 및 전하 상태(305-d) 간의 천이(예컨대, 전하 상태(305-c)를 통해)는 이러한 누설 전하로부터의 데이터의 손실을 나타낼 수 있다.
본 개시의 예들에 따르면, 동작들은 메모리 섹션(110)의 메모리 셀들(105)로부터의 누설 전하 또는 바이어스의 소산을 장려하거나 또는 그 외 지원하기 위해 메모리 섹션(110) 상에서 수행될 수 있으며, 이것은 그 외 누설 전하 또는 바이어스의 축적에서 기인할 수 있는 데이터 손실들을 감소시키거나 또는 제거할 수 있다. 예를 들어, 메모리 섹션(110)의 선택된 메모리 셀들(105) 상에서의 액세스 동작들 후, 선택되지 않은 메모리 셀들(105)의 전하 상태는 액세스 동작들에 의해 야기된 누설 전하의 결과로서 경로(360)의 적어도 일 부분을 따를 수 있다. 주기적 간격 (예를 들어, 주기적 섹션 선택 간격, 주기적 전압 조정 간격, 주기적 소산 간격, 주기적 균등화 간격)일 수 있는 간격에 따라, 메모리 제어기(170)는 전압 조정 동작을 위한 메모리 섹션(110)을 선택할 수 있다. 전압 조정 동작의 부분으로서, 메모리 섹션(110)의 메모리 셀들(105)의 각각의 셀 선택 컴포넌트들(230)은 활성화될 수 있다(예컨대, 메모리 섹션(110)과 연관된 워드 라인들(205)의 각각을 활성화함으로써).
셀 선택 컴포넌트들(230)이 활성화되는 동안, 메모리 섹션(110)의 연관된 디지트 라인들(210) 및 플레이트 라인들(215)은 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압 소스들과 결합될 수 있다. 예를 들어, 메모리 섹션(110)의 연관된 디지트 라인들(210) 및 플레이트 라인들(215)은 동일한 전압 소스와 결합될 수 있거나, 또는 동일한 전압(예컨대, 접지 전압, 0 전압, 0이 아닌 전압)을 가진 전압 소스들과 결합되거나, 또는 그 외 메모리 섹션(110)의 메모리 셀들(105)에 축적된 누설 전하 또는 바이어스의 소산을 지원하는 전압들을 가진 전압 소스들과 결합될 수 있다. 다시 말해서, 몇몇 예들에서, 0 전압 또는 균등화된 전압은 메모리 셀들(105)에 걸쳐 인가될 수 있으며, 이것은 메모리 셀들(105)이 0이 아닌 바이어스와 연관된 전하 상태(305)(예컨대, 전하 상태(305-e))에서 0 바이어스를 가진 전하 상태(305)(예컨대, 전하 상태(305-f))로 천이하게 할 수 있고, 이것은 제로 커패시터 전압(V캡)으로 불리울 수 있다.
몇몇 예들에서, 설명된 전압 조정 동작들을 위한 메모리 섹션들(110)의 선택은 주기적 선택 간격에 따라 수행될 수 있으며, 여기에서 이러한 간격은 메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)에서 분극의 비교적 작은 손실(예컨대, 전하 상태(305-a) 및 전하 상태(305-f) 사이에서의 저장된 전하의 차이)과 연관되는 시간의 기간 또는 액세스 동작들의 수량에 대응할 수 있다. 몇몇 예들에서, 전하 또는 분극의 비교적 작은 손실은 연관된 메모리 셀들이 하나의 논리 상태 또는 또 다른 것을 저장하는지에 대해 확정적인 채로 있는 전하 상태들과 연관될 수 있다. 다시 말해서, 몇몇 예들에서, 논리 1은 전하 상태(305-a 또는 305-f)에서 강유전성 커패시터(220)에 대해 검출될 수 있다. 따라서, 몇몇 예들에서, 액세스 동작들로부터 누설 전하 또는 바이어스의 축적의 결과로서 전하 상태(305-a)와 전하 상태(305-f) 간의 천이는 이러한 누설 전하 또는 바이어스에도 불구하고 유지되는 데이터를 나타낼 수 있다. 몇몇 예들에서, 전하 상태는 분극이 포화된 분극 상태의 30% 내에 있는 한 확정적일 수 있다(예컨대, 여전히 특정한 논리 상태에 대해 검출 가능한 상태를 나타낼 수 있다).
몇몇 예들에, 메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)이 전하 상태(305-f)를 저장하는 뒤이은 액세스 동작들이 수행될 수 있다. 이러한 예들에서, 메모리 섹션(110)의 선택되지 않은 메모리 셀들(105)은 각각, 메모리 섹션(110) 상에서 뒤이은 액세스 동작들, 및 뒤이은 균등화, 방전 동작, 또는 전압 조정 동작의 결과로서 전하 상태들(305-f 및 305-e) 사이에서 교번할 수 있다. 따라서, 본 출원에서 설명된 섹션 기반 소산, 균등화, 또는 전압 조정 동작들을 수행함으로써, 메모리 섹션(110)의 메모리 셀들(105)에서 축적된 누설 전하 또는 바이어스는 메모리 섹션(110) 상에서의 다양한 액세스 동작 후 소산될 수 있다. 이러한 소산 또는 균등화는 연속적인 액세스 동작들에 걸친 누설 전하 또는 바이어스의 축적을 완화하거나 또는 방지하며 저장된 데이터를 유지하기 위한 메모리 디바이스(100)의 능력을 개선할 수 있다. 뿐만 아니라, 간격 (예를 들어, 주기적 간격)에 따라 이러한 동작들을 위한 특정한 메모리 섹션(110)을 선택함으로써, 메모리 디바이스(100)는 이러한 동작들이 수행될 때, 예를 들어 각각의 액세스 동작 후보다 더 효율적으로 동작할 수 있다.
도 4는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 메모리 디바이스의 회로(400)의 예를 예시한다. 회로(400)의 컴포넌트들은 도 1 내지 도 3을 참조하여 설명된 대응하는 컴포넌트들의 예들일 수 있다.
회로(400)는 m개 열들 및 n개 행들을 가진 메모리 셀들(105)의 어레이를 예시할 수 있는, 제 1 세트의 메모리 셀들(105-b)(예컨대, 메모리 셀들(105-b-11 내지 105-b-mn))을 포함한 제 1 메모리 섹션(110-b)을 포함할 수 있다. 메모리 셀들(105-b)의 각각은 제 1 메모리 섹션(110-b)의 워드 라인(205-a)(예컨대, 워드 라인들(205-a-1 내지 205-a-n) 중 하나), 제 1 메모리 섹션(110-b)의 디지트 라인(210-a)(예컨대, 디지트 라인들(210-a-1 내지 210-a-m) 중 하나), 및 제 1 메모리 섹션(110-b)의 플레이트 라인(215-a)과 결합될 수 있다. 회로(400)에 의해 예시된 예에 따르면, 메모리 셀들(105-b-11 내지 105-b-1n)은 제 1 메모리 섹션(110-b)의 디지트 라인(예컨대, 디지트 라인(210-a-1)) 및 제 1 메모리 섹션(110-b)의 플레이트 라인(예컨대, 플레이트 라인(215-a))과 또는 그 사이에서 결합되는 제 1 메모리 섹션(110-b)의 메모리 셀들(105)의 세트(예컨대, 열)를 나타낼 수 있다. 회로(400)에 의해 예시된 또 다른 예에 따르면, 메모리 셀들(105-b-m1 내지 105-b-mn)은 제 1 메모리 섹션(110-b)의 상이한 디지트 라인(예컨대, 디지트 라인(210-a-m)) 및 제 1 메모리 섹션(110-b)의 플레이트 라인(예컨대, 플레이트 라인(215-a))과 또는 그 사이에서 결합되는 제 1 메모리 섹션(110-b)의 메모리 셀들(105)의 세트를 나타낼 수 있다.
회로(400)는 제 2 메모리 섹션(110-c)을 또한 포함할 수 있으며, 본 출원에서 제 2 메모리 섹션의 컴포넌트들은 본 개시에서 예시적인 목적들 및 명료성을 위해 단순화된다. 제 2 메모리 섹션(110-c)은 m개 열들 및 n개 행들을 가진 메모리 셀들(105)의 어레이를 또한 예시할 수 있는, 메모리 셀들(105-c)(예컨대, 메모리 셀들(105-c-11 내지 105-c-mn))의 세트를 포함할 수 있다. 메모리 셀들(105-c)의 각각은 제 2 메모리 섹션(110-c)의 워드 라인(205-b)(예컨대, 워드 라인들(205-b-1 내지 205-b-n) 중 하나), 제 2 메모리 섹션(110-c)의 디지트 라인(210-b)(예컨대, 디지트 라인들(210-b-1 내지 210-b-m) 중 하나), 및 제 2 메모리 섹션(110-c)의 플레이트 라인(215-b)과 결합될 수 있다. 회로(400)에 의해 예시된 예에 따르면, 메모리 셀들(105-c-11 내지 105-c-1n)은 메모리 섹션(110-c)의 디지트 라인(예컨대, 디지트 라인(210-b-1)) 및 제 2 메모리 섹션(110-c)의 플레이트 라인(예컨대, 플레이트 라인(215-b))과 또는 그 사이에서 결합되는 제 2 메모리 섹션(110-c)의 메모리 셀들(105)의 세트(예컨대, 열)를 나타낼 수 있다. 회로(400)에 의해 예시된 또 다른 예에 따르면, 메모리 셀들(105-c-m1 내지 105-c-mn)은 제 2 메모리 섹션(110-c)의 상이한 디지트 라인(예컨대, 디지트 라인(210-b-m)) 및 제 2 메모리 섹션(110-c)의 플레이트 라인(예컨대, 플레이트 라인(215-b))과 또는 그 사이에서 결합되는 제 2 메모리 섹션(110-c)의 메모리 셀들(105)의 세트를 나타낼 수 있다.
회로(400)의 예에서, 메모리 셀들(105-b 및 105-c)의 각각은 각각의 커패시터(220) 및 각각의 셀 선택 컴포넌트(230)를 포함할 수 있다. 각각의 커패시터(220) 및 각각의 셀 선택 컴포넌트(230) 간의 포인트(예컨대, 노드, 중간 노드, 단자)에서의 전압은 제 1 메모리 섹션(110-b) 전체에 걸쳐 예시된 바와 같이 각각의 V최하부로서 식별될 수 있다. 몇몇 예들에서, 커패시터들(220) 중 하나 이상은 본 출원에서 설명된 강유전성 커패시터들일 수 있다. 메모리 섹션들(110-b 및 110-c)의 각각은 섹션의 복수의 디지트 라인들(210) 중 하나와 메모리 셀(105)을 선택적으로 결합하도록 구성되는 섹션의 복수의 워드 라인들(205) 중 하나와 연관된 메모리 셀들(105)을 포함하는 메모리 섹션(110)의 예일 수 있다. 회로(400)는 각각이 디지트 라인들(210) 중 하나와 메모리 셀들(105)을 선택적으로 결합하도록 구성된 메모리 셀들(105), 디지트 라인들(210), 및 워드 라인들(205)을 포함한 메모리 섹션들(110)을 가진 장치의 예일 수 있다. 회로(400)는 또한 본 개시의 다양한 동작들을 수행하도록 동작 가능한 메모리 제어기(170)를 가진 장치의 예일 수 있다.
제 1 메모리 섹션(110-b) 및 제 2 메모리 섹션(110-c) 양쪽 모두는 각각 공통 플레이트 라인들(215-a 및 215-b)(예컨대, 각각의 메모리 섹션(110)을 위한 공통 플레이트들, 메모리 섹션(110)의 메모리 셀들(105)의 각각을 위한 공통 노드)을 포함하는 것으로 예시되지만, 회로(400)의 몇몇 예들은 메모리 셀들(105-b 또는 105-c)의 각각의 행을 위한 별개의 플레이트 라인들(215-a 또는 215-b)(예컨대, 워드 라인들(205)의 각각과 연관된 독립적으로 액세스 가능한 플레이트 라인들(215)) 또는 메모리 셀들(105-b 또는 105-c)의 각각의 열을 위한 별개의 플레이트 라인들(215-a 또는 215-b)(예컨대, 디지트 라인들(210)의 각각과 연관된 독립적으로 액세스 가능한 플레이트 라인들(215))을 포함할 수 있다.
워드 라인들(205-a 및 205-b)의 각각(예컨대, 워드 라인들(WL11 내지 WL1n 및 WL21 내지 WL2n)의 각각)은 예시된 대로 각각의 워드 라인 전압(VWL)과 연관될 수 있으며, 각각의 행 컴포넌트(예컨대, 제 1 메모리 섹션(110-b)을 위한 행 컴포넌트(125-b), 제 2 메모리 섹션(110-c)을 위한 행 컴포넌트(125-c))와 결합될 수 있다. 행 컴포넌트들(125-b 및 125-c)은 다양한 전압 소스들(도시되지 않음)과 워드 라인들(205-a 또는 205-b) 중 하나 이상을 결합할 수 있다. 예를 들어, 행 컴포넌트(125-b)는 상대적으로 높은 전압(예컨대, 0V보다 높은 전압일 수 있는, 선택 전압)을 가진 전압 소스 또는 상대적으로 낮은 전압(예컨대, 0V의 접지 전압, 또는 음의 전압일 있는, 선택해제 전압)을 가진 전압 소스와 워드 라인들(205-a) 중 하나 이상을 선택적으로 결합할 수 있다. 또 다른 예에서, 행 컴포넌트(125-b)는 3개의 전압 소스들 중 하나와 워드 라인들(205-a) 중 하나 이상을 선택적으로 결합할 수 있다. 몇몇 예들에서, 제 1 전압 소스는 유휴 또는 대기 전압(예컨대, 접지 전압, 비교적 작은 양의 전압)을 가질 수 있고, 제 2 전압 소스는 선택 전압(예컨대, 접지 전압보다 큰 양의 전압, 비교적 큰 양의 전압)을 가질 수 있으며, 제 3 전압 소스는 선택해제 전압(예컨대, 접지 전압, 음의 전압)을 가질 수 있다. 몇몇 예들은 제 4 전압 소스일 수 있는, 다양한 동작들을 지원하기 위해 워드 라인 균등화 전압 소스를 추가로 포함할 수 있다. 다른 예들이 본 개시에 따라 가능하다. 행 컴포넌트(125-c)는 행 컴포넌트(125-b)와 유사한 방식으로, 또는 행 컴포넌트(125-b)와 상이한 방식으로 전압 소스들과 워드 라인들(205-b)을 결합할 수 있다.
디지트 라인들(210-a 및 210-b)의 각각(예컨대, 디지트 라인들(DL11 내지 DL1m 및 DL21 내지 DL2m)의 각각)은 예시된 대로 각각의 디지트 라인 전압(VDL)과 연관될 수 있으며, 각각의 감지 컴포넌트(150)(예컨대, 감지 컴포넌트(150-b), 감지 컴포넌트(150-c))와 결합될 수 있다. 회로(400)의 예에서, 디지트 라인들(210-a 및 210-b)의 각각은 각각의 메모리 섹션(110) 및 각각의 감지 컴포넌트(150) 사이에서의 직접 연결들로서 예시된다(예컨대, 감지 컴포넌트(150-b)와 메모리 섹션(110-b)을 직접 결합하고, 감지 컴포넌트(150-c)와 메모리 섹션(110-c)을 직접 결합하는). 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 설명된 액세스 기법들을 지원하는 회로들의 다른 예들에서, 도 2를 참조하여 설명된 바와 같이, 고유 커패시턴스(240), 하나 이상의 신호 전개 컴포넌트들(280), 또는 하나 이상의 바이패스 라인들(270)을 포함한, 부가적인 컴포넌트들 또는 엘리먼트들이 메모리 섹션(110) 및 감지 컴포넌트(150)와 또는 그 사이에서 결합될 수 있다. 몇몇 예들에서, 회로(400)는 또한 도 2를 참조하여 설명된 바와 같이 신호 라인(260)과 같은, 신호 라인들(SL11 내지 SL1m 또는 SL21 내지 SL2m)의 세트를 포함할 수 있다.
하나 이상의 플레이트 라인들(215-a 또는 215-b)(예컨대, 플레이트 라인(PL1), 플레이트 라인(PL2))의 각각은 예시된 대로 각각의 플레이트 라인 전압(VPL)과 연관될 수 있으며, 각각의 플레이트 컴포넌트(145)(예컨대, 제 1 메모리 섹션(110-b)을 위한 플레이트 컴포넌트(145-b), 제 2 메모리 섹션(110-c)을 위한 플레이트 컴포넌트(145-c))와 결합될 수 있다. 플레이트 컴포넌트들(145-b 또는 145-c)은 다양한 전압 소스들(도시되지 않음)과 하나 이상의 플레이트 라인들(215-a 또는 215-b)을 결합할 수 있다. 예를 들어, 플레이트 컴포넌트(145-b)는 상대적으로 높은 전압(예컨대, 0V보다 높은 전압일 수 있는, 플레이트 하이 전압)을 가진 전압 소스 또는 상대적으로 낮은 전압(예컨대, 0V의 접지 전압, 또는 음의 전압일 수 있는, 플레이트 로우 전압)을 가진 전압 소스와 하나 이상의 플레이트 라인들(215-a)을 선택적으로 결합할 수 있다.
행 컴포넌트(125-b), 감지 컴포넌트(150-b), 및 플레이트 컴포넌트(145-b)는 제 1 메모리 섹션(110-b)에 대한 다양한 액세스 동작들(예컨대, 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 소산 동작들, 균등화 동작들, 전압 조정 동작들)을 지원하도록 구성될 수 있다. 예를 들어, 행 컴포넌트(125-b)는 특정한 워드 라인들(205-a)을 활성화하거나 또는 그 외 그것에 전압을 인가하도록 구성될 수 있다. 몇몇 예들에서, 워드 라인(205-a)을 활성화하는 것은 각각의 워드 라인(205-a)과 결합되는 메모리 셀들(105-b) 중 하나 이상에 대한 셀 선택 컴포넌트(230-a)를 활성화할 수 있다. 예를 들어, 워드 라인(205-a-1)을 활성화하는 것은 메모리 셀들(105-b-11 내지 105-b-m1)(예컨대, 제 1 메모리 섹션(110-b)의 메모리 셀들(105-b)의 행)과 연관된 셀 선택 컴포넌트들(230-a-11 내지 230-a-m1) 모두를 활성화할 수 있다.
감지 컴포넌트(150-b)는 메모리 셀들(105-b)의 각각의 것들에 의해 저장된 논리 상태를 검출하도록 구성된 감지 증폭기들(290-a)의 세트를 포함할 수 있다. 몇몇 예들에서, 감지 증폭기들(290-a)은 기준 라인 전압(VRL)과 각각의 디지트 라인 전압(VDL)을 비교함으로써 저장된 논리 상태를 검출할 수 있으며, 이것은 기준 컴포넌트(285-a)에 의해 감지 컴포넌트(150-b)로 제공될 수 있다(예컨대, 기준 라인(265-a)을 통해). 플레이트 컴포넌트(145-b)는 플레이트 라인들(215-a) 중 특정한 하나 이상을 활성화하거나 또는 그 외 그것에 전압을 인가하도록 구성될 수 있다. 몇몇 예들에서, 행 컴포넌트(125-b), 감지 컴포넌트(150-b), 플레이트 컴포넌트(145-b), 또는 기준 컴포넌트(285-a)와 연관된 동작들은 메모리 제어기(170-b)에 의해 적어도 부분적으로 제어될 수 있다.
유사하게, 행 컴포넌트(125-c), 감지 컴포넌트(150-c), 및 플레이트 컴포넌트(145-c)는 제 2 메모리 섹션(110-c)에 대한 다양한 액세스 동작들(예컨대, 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 소산 동작들, 균등화 동작들, 전압 조정 동작들)을 지원하도록 구성될 수 있다. 몇몇 예들에서, 행 컴포넌트(125-c), 감지 컴포넌트(150-c), 플레이트 컴포넌트(145-c), 또는 기준 컴포넌트(285-b)와 연관된 동작들은 또한 메모리 제어기(170-b)에 의해 적어도 부분적으로 제어될 수 있다.
회로(400)의 예에서, 감지 컴포넌트들(150-b 및 150-c)은 각각 각각의 디지트 라인들(210-a 또는 210-b)(예컨대, 메모리 셀들(105)의 각각의 열에 대한 별개의 감지 증폭기(290))과 연관된 별개의 감지 증폭기(290)(예컨대, 제 1 메모리 섹션(110-b)을 위한 감지 증폭기들(290-a), 제 2 메모리 섹션(110-c)을 위한 감지 증폭기들(290-b))를 포함할 수 있다. 감지 증폭기들(290-a 및 290-b)의 각각은 열 컴포넌트(135), 입력/출력 컴포넌트(160), 또는 메모리 제어기(170-b)와 같은, 메모리 디바이스의 다른 부분들과 결합될 수 있다(예컨대, 하나 이상의 I/O 라인들(295)을 통해, 도시되지 않음). 감지 증폭기들(290-a 및 290-b)의 각각은 도 2를 참조하여 설명된 바와 같이 연관된 전압들과 같은, 각각의 신호 전압(Vsig) 및 각각의 기준 전압(Vref)과 연관될 수 있다. 감지 증폭기들(290-a 및 290-b)의 각각은, 도 2를 참조하여 설명된 것들과 같은, 제 1 감지 증폭기 전압 소스(예컨대, V0과 대체로 동일한 접지 전압 또는 음의 전압일 수 있는 VL의 전압을 가진)와 결합될 수 있으며, 제 2 감지 증폭기 전압 소스(예컨대, VL의 전압보다 높을 수 있는, VH의 전압을 가진)와 결합될 수 있다.
감지 컴포넌트들(150-b 및 150-c)은, 몇몇 예들에서, 메모리 셀들(105-b 또는 105-c)에 의해 저장된 논리 상태를 검출할 때 판독 동작과 연관된 신호들을 래칭하기 위해 사용될 수 있다. 예를 들어, 이러한 래칭과 연관된 전기 신호들은 예를 들어, I/O 라인들(295)(도시되지 않음)을 통해, 감지 컴포넌트(150-a)(예컨대, 감지 증폭기(290-a)) 및 입력/출력 컴포넌트(160) 사이에서 전달될 수 있다. 몇몇 예들에서, 감지 컴포넌트들(150-a 및 150-b)은 감지 컴포넌트들(150-a 및 150-b)의 다양한 동작들을 제어할 수 있는, 메모리 제어기(170-b)와 전자 통신할 수 있다. 몇몇 예들에서, 감지 컴포넌트(150)에 제공된 논리 신호를 활성화하는 것은 감지 컴포넌트(150)를 "인에이블하는 것" 또는 "활성화하는 것"으로 불리울 수 있다. 몇몇 예들에서, 감지 컴포넌트(150)로 제공된 논리 신호를 활성화하는 것은 메모리 셀들(105)을 액세스한 결과를 "래칭"으로 불리우거나, 또는 그것으로 알려진 동작의 부분일 수 있다.
회로(400)의 예에서, 감지 증폭기들(290-a 및 290-b)의 각각은 다양한 스위칭 컴포넌트들에 의해 회로(400)의 다양한 부분들과 선택적으로 결합되거나 또는 결합 해제될 수 있다. 몇몇 예들에서, 감지 증폭기들(290-a 및 290-b)의 각각은 (예컨대, 논리 신호를 활성화하거나 또는 비활성화함으로써) 각각의 감지 증폭기(290-a 또는 290-b) 및 각각의 디지트 라인(210-a 또는 210-b)을 선택적으로 결합하거나 또는 결합 해제하도록 구성된 스위칭 컴포넌트를 포함할 수 있다. 몇몇 예들에서, 감지 증폭기들(290-a 및 290-b)의 각각은 (예컨대, 논리 신호를 활성화하거나 또는 비활성화함으로써) 각각의 감지 증폭기(290-a 또는 290-b) 및 기준 컴포넌트(285-a 또는 285-b)와 같은, 기준 소스를 선택적으로 결합하거나 또는 결합 해제하도록 구성된 스위칭 컴포넌트를 포함할 수 있다.
몇몇 예들에서, 감지 증폭기들(290-a 및 290-b)의 각각은 (예컨대, 논리 신호를 활성화하거나 또는 비활성화함으로써) 각각의 감지 증폭기(290-a 또는 290-b) 및 각각의 균등화 전압 소스를 선택적으로 결합하거나 또는 결합 해제하도록 구성된 스위칭 컴포넌트를 포함할 수 있다. 몇몇 예들에서, 균등화 전압 소스는 다른 전압들이 정의되는, 전압(V0)을 가진 공통 기준 전압과 연관될 수 있는 공통 접지 포인트(예컨대, 섀시 접지, 중립 포인트)를 나타낼 수 있다.
회로(400)를 참조하여 설명된 논리 신호들 중 임의의 하나 이상은 다수의 메모리 섹션들(110) 간에 공유되는 메모리 제어기(170)의 예일 수 있는, 메모리 제어기(170-b)에 의해 제공될 수 있다. 특정한 스위칭 컴포넌트들이 공통 논리 신호들을 공유할 수 있지만, 스위칭 컴포넌트들 중 임의의 것은 주어진 스위칭 컴포넌트에 특정적인 논리 신호(예컨대, 디지트 라인들(210-a 또는 210-b) 중 특정한 것에 특정적인 논리 신호, 메모리 셀들(105)의 특정한 행에 특정적인 논리 신호, 디지트 라인들(210-a 또는 210-b) 중 특정한 것에 특정적인 논리 신호, 메모리 셀들(105)의 특정한 열에 특정적인 논리 신호)에 의해 활성화되거나 또는 비활성화될 수 있다.
회로(400)는 별개의 기준 전압 소스들(예컨대, 기준 컴포넌트(285-a), 기준 컴포넌트(285-b))을 갖고 예시되지만, 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 설명된 액세스 기법들을 지원하는 다른 실시예들 또는 구성들은 자기-참조 액세스 기법을 이용할 수 있으며, 여기에서 각각의 메모리 셀(105-b 또는 105-c)을 판독하기 위한 기준 전압은 각각의 메모리 셀(105-b 또는 105-c)을 액세스함으로써 적어도 부분적으로 제공될 수 있다(예컨대, 뒤이은 동작에서). 이러한 예들에서, 메모리 셀(105-b 또는 105-c)은 각각의 감지 증폭기(290-a 또는 290-b)의 기준 노드와 결합될 수 있다.
메모리 섹션들(110-a 및 110-b) 및 감지 컴포넌트들(150-a 및 150-b)은 특정한 경계들을 반영한 것으로 각각의 대시 라인들을 갖고 예시되지만, 이러한 경계들은 단지 예시 목적들을 위해 도시된다. 다시 말해서, 본 개시에 따른 메모리 섹션들(110-a 및 110-b) 및 감지 컴포넌트들(150-a 및 150-b) 중 하나 이상은 회로(400)에 도시된 대시 기호로 된 경계들과 상이한 경계들을 가질 수 있으며, 따라서 도 4의 예에 예시된 것보다 많거나 또는 적은 컴포넌트들을 포함할 수 있다.
일 예에서, 메모리 디바이스는 열 선택 컴포넌트 또는 레벨 선택 컴포넌트를 통해 선택될 수 있는, 감지 컴포넌트(150-b)와 결합된 디지트 라인들(210)의 하나보다 많은 세트를 가질 수 있다. 예를 들어, 회로(400)의 디지트 라인들(210-a-1 내지 210-a-m)은 감지 컴포넌트(150-b)와 결합된 제 1 세트의 디지트 라인들(예컨대, 제 1 세트의 열들, 제 1 레벨의 열들)을 예시할 수 있다. 또 다른 세트의 디지트 라인들(예컨대, 디지트 라인들(210-c-1 내지 210-c-m, 도시되지 않음)은 제 1 세트의 디지트 라인들과 유사한 배열을 가질 수 있는 감지 컴포넌트(150-b)와 결합된(예컨대, 상이한 세트의 메모리 셀들(105)과 결합된, 도시되지 않음) 제 2 세트의 디지트 라인들(예컨대, 제 2 세트의 열들, 제 2 레벨의 열들)을 나타낼 수 있다.
몇몇 예들에서, 메모리 디바이스(100)의 회로는 제 1 세트의 디지트 라인들의 디지트 라인(210)이 감지 컴포넌트(150-b)와 결합되는지 또는 제 2 세트의 디지트 라인들의 디지트 라인(210)이 감지 컴포넌트(150-b)와 결합되는지를 선택하기 위해 감지 컴포넌트(150-b)와 제 1 및 제 2 세트들의 디지트 라인들 사이에 열 선택 컴포넌트 또는 레벨 선택 컴포넌트를 포함할 수 있다. 몇몇 예들에서, 상이한 세트들의 디지트 라인들(210) 또는 열들은 공통 워드 라인들(205)을 공유할 수 있다. 다시 말해서, 몇몇 예들에서, 워드 라인(205)은 상이한 세트들의 디지트 라인들(210) 또는 열들에서 메모리 셀들(105)(예컨대, 행들)의 셀 선택 컴포넌트들(230)을 활성화할 수 있다. 몇몇 예들에서, 상이한 세트들의 디지트 라인들(210) 또는 열들은 또한 메모리 섹션(110)과 감지 컴포넌트(150) 사이에(예컨대, 감지 컴포넌트(150) 및 열 선택 컴포넌트 또는 레벨 선택 컴포넌트 사이에) 신호 라인들을 공유할 수 있다. 따라서, 특정한 메모리 셀(105)은 특정한 워드 라인 어드레스, 디지트 라인 또는 신호 라인 어드레스, 및 열 선택 또는 레벨 선택 어드레스의 조합(예컨대, "Y-어드레스")과 연관될 수 있다.
본 개시에 따른 다양한 예들에서, 제 1 세트의 디지트 라인들 및 제 2 세트의 디지트 라인들과 연관된 메모리 셀들(105)은 동일한 메모리 섹션(110)의 부분(예컨대, 제 1 메모리 섹션(110-B)에 포함되는 디지트 라인들(210-a-1 내지 210-a-m) 및 디지트 라인들(210-c-1 내지 210-c-m), 공통 플레이트 라인(215-a)을 공유한 디지트 라인들(210-a-1 내지 210-a-m) 및 디지트 라인들(210-c-1 내지 210-c-m))인 것으로 고려될 수 있거나, 또는 제 1 세트의 디지트 라인들 및 제 2 세트의 디지트 라인들과 연관된 메모리 셀들(105)은 상이한 메모리 섹션들의 부분(예컨대, 제 1 메모리 섹션(110-b)에 포함되며 플레이트 라인(215-a)과 결합된 디지트 라인들(210-a-1 내지 210-a-m), 및 또 다른 메모리 섹션(110-d)에 포함되며 또 다른 플레이트 라인(215-c)과 결합된 디지트 라인들(210-c-1 내지 210-c-m), 도시되지 않음)인 것으로 고려될 수 있다.
몇몇 경우들에서, 전압 소스들은 공통 전압 공급들 및/또는 접지 포인트들과 결합될 수 있지만, 공통 전압 공급 또는 공통 접지 포인트와 결합된 전압 소스들의 각각에서의 전압은 각각의 전압 소스들 및 연관된 공통 전압 공급 또는 공통 접지 포인트 사이에서의 회로(400)의 다양한 차이들(예컨대, 도체 길이, 도체 폭, 도체 저항, 도체 또는 다른 커패시턴스)로 인해 상이할 수 있다.
몇몇 예들에서, 제 1 메모리 섹션(110-b)은 제 2 메모리 섹션(110-c)으로부터 격리되거나 또는 그 외 분리될 수 있다. 예를 들어, 디지트 라인들(210-a)은 디지트 라인들(210-b)로부터 격리될 수 있고, 플레이트 라인(215-a)은 플레이트 라인(215-b)으로부터 격리될 수 있으며, 워드 라인들(205-a)은 워드 라인들(205-b)로부터 격리될 수 있다. 다양한 예들에서, 행 컴포넌트(125-b)는 행 컴포넌트(125-c)로부터 분리될 수 있고, 플레이트 컴포넌트(145-b)는 플레이트 컴포넌트(145-c)로부터 분리될 수 있고, 기준 컴포넌트(285-a)는 기준 컴포넌트(285-b)로부터 분리될 수 있거나, 또는 감지 컴포넌트(150-b)는 감지 컴포넌트(150-c)로부터 분리될 수 있다.
몇몇 예들에서(예컨대, 제 1 메모리 섹션(110-b)이 제 2 메모리 섹션(110-c)으로부터 격리되거나 또는 분리될 때), 제 1 메모리 섹션(110-b) 상에서 수행된 액세스 동작은 제 2 메모리 섹션(110-c)에 영향을 주지 않을 수 있다. 다시 말해서, 제 1 메모리 섹션(110-b)에 인가된 전압들 또는 다른 신호들(예컨대, 액세스 동작 동안)은 제 2 메모리 섹션(110-c)으로 인가된 전압들 또는 다른 신호들로 이전하지 않을 수 있으며, 그 역 또한 마찬가지이다. 따라서, 누설 전하 또는 바이어스는 메모리 디바이스(100)의 상이한 메모리 섹션(110)에 대하여 상이하게 축적될 수 있으며, 하나의 메모리 섹션(110) 상에서 수행된 전압 조정 동작은 또 다른 메모리 섹션(110) 상에서 유사한 효과를 제공하지 않을 수 있다. 본 개시의 양상들에 따르면, 전압 조정 동작은 메모리 디바이스(100)의 메모리 섹션들(110)상의 누설 전하 또는 바이어스의 축적을 완화하기 위해 섹션 단위로 다양한 간격에 따라 수행될 수 있다.
도 5는 본 개시의 양상들에 따른 메모리 디바이스에서 저장된 데이터를 보호하기 위한 예시적인 액세스 기법의 동작들을 예시한 타이밍 도(500)를 도시한다. 타이밍 도(500)는 도 4의 예시적인 회로(400)의 컴포넌트들을 참조하여 설명되지만, 또한 상이한 회로 배열들을 갖고 수행될 수 있는 동작들에 대해 예시적일 수 있다.
타이밍 도(500)의 예에서, 메모리 셀(105-b-11)은 선택된 메모리 셀(105)(예컨대, 제 1 메모리 섹션(110-b)의 선택된 메모리 셀(105-b))일 수 있다. 다시 말해서, 타이밍 도(500)의 동작들 이전 또는 동안에, 메모리 셀(105-b-11)은 제 1 메모리 섹션(110-b)의 액세스 동작(예컨대, 몇몇 예들에서, 재기록 동작을 포함하거나 또는 그것으로 이어질 수 있는, 판독 동작)을 위해 선택되거나 또는 그 외 식별될 수 있다(예컨대, 메모리 제어기(170-b)에 의해). 제 1 메모리 섹션(110-b)의 다른 메모리 셀들(105-b)(예컨대, 메모리 셀들(105-b-12 내지 105-b-1n, 도시되지 않음)은 타이밍 도(500)의 예에서 선택되지 않은 메모리 셀들(105)(예컨대, 메모리 셀들의 열의 선택되지 않은 메모리 셀들(105-b))일 수 있다. 타이밍 도(500)의 예에서, 메모리 셀(105-b-11)은 본 출원에서 설명된(예컨대, 도 3을 참조하여) 처음에 논리 1 상태를 저장할 수 있다. 타이밍 도(500)의 예에서, 선택되지 않은 메모리 셀(105-b-1n)은 또한 본 출원에서 설명된(예컨대, 도 3을 참조하여) 처음에 논리 1 상태를 저장할 수 있다. 액세스 동작들에서 기인한 설명된 누설에 관하여, 선택되지 않은 메모리 셀들(105)은 "희생자 셀들(victim cells)"로서 불리울 수 있으며 선택된 메모리 셀들(105)은 "공격자 셀들(aggressor cells)"로서 불리울 수 있다.
몇몇 예들에서, 타이밍 도(500)의 동작들을 개시하기 전에(예컨대, 유휴 기간, 유휴 간격, 대기 기간, 대기 간격 동안), 제 1 메모리 섹션(110-b)의 디지트 라인들(210-a) 및 플레이트 라인(215-a)은 동일한 전압에서 바이어싱될 수 있다. 디지트 라인들(210-a) 및 플레이트 라인들(215-a)의 전압을 매칭시키는 것은 제 1 메모리 섹션(110-a)에서 전하 누설을 최소화할 수 있다. 예를 들어, 타이밍 도(500)의 예에서, 제 1 메모리 섹션(110-b)의 디지트 라인들(210-a) 및 플레이트 라인(215-a)은 0V(예컨대, 접지 전압, 섀시 접지 전압, 균등화 전압)의 초기 전압을 가질 수 있으며, 이것은 다양한 전압 소스들에 의해(예컨대, 감지 컴포넌트(150-b)를 통해, 플레이트 컴포넌트(145-b)를 통해, 열 컴포넌트(135)를 통해, 신호 전개 컴포넌트(280)를 통해) 제공될 수 있다. 다른 예들에서, 디지트 라인들(210-a) 및 플레이트 라인(215-a)은 상이한 전압들로 바이어싱될 수 있으며, 이것은 디지트 라인들(210-a) 및 플레이트 라인(215-a) 사이에서 동일하거나 또는 동일하지 않을 수 있다.
타이밍 도(500)는 행 컴포넌트(125-b)가 본 출원에서 설명된 다양한 동작들(예컨대, 제 1 메모리 섹션(110-b)의 특정한 워드 라인들(205-a) 또는 행들을 활성화하고, 비활성화하고, 균등화하기 위한)을 지원하기 위해 3개의 전압들 중 하나인, 전압(예컨대, 바이어스)을 제 1 메모리 섹션(110-b)의 워드 라인들(205-a)의 각각에 인가하도록 구성된다. 타이밍 도(500)의 동작들을 지원하기 위해, 행 컴포넌트(125-b)는 워드 라인들(205-a)의 특정한 것들에 특정한 전압을 인가하기 위해 전압 소스들, 전압 공급들, 스위칭 컴포넌트들, 선택 컴포넌트들, 증폭기들, 또는 전압 변환 컴포넌트들의 다양한 구성들을 포함할 수 있으며, 이것은 몇몇 예들에서 메모리 제어기(170-b)로부터의 신호들 또는 명령들에 응답적일 수 있다.
제 1 전압, V1은 워드 라인 유휴 또는 대기 전압을 나타낼 수 있다. 타이밍 도(500)의 예에 따르면, 제 1 전압은, 몇몇 경우들에서, 접지 또는 가상 접지 전압일 수 있으며, 예를 들어, 감지 컴포넌트(150-b) 또는 플레이트 컴포넌트(145-b)의 전압 소스들과 동일한 전압 공급 또는 섀시 접지와 결합될 수 있다. 제 1 전압은 특정한 조건들 하에서 제 1 메모리 섹션(110-b)의 셀 선택 컴포넌트들(230-a)을 비활성화하는 것과 연관된 값을 가질 수 있다. 몇몇 예들에서, 제 1 전압은 0V의 값을 가질 수 있으며, VSS로서 불리울 수 있다. 다른 예들에서, 제 1 전압은 셀 선택 컴포넌트들(230)을 비활성화하기 위한 음의 값을 가질 수 있으며, VNWL로서 불리울 수 있다.
제 2 전압, V2는 셀 액세스 워드 라인 전압을 나타낼 수 있다. 타이밍 도(500)의 예에 따르면, 제 3 전압은, 몇몇 경우들에서, 비교적 큰 양의 전압일 수 있으며, 특정한 조건들 하에서(예컨대, 판독 동작들을 위한, 기록 동작들을 위한, 재기록 동작들을 위한, 리프레시 동작들을 위한) 제 1 메모리 섹션(110-b)의 셀 선택 컴포넌트들(230-a)을 활성화하기에 충분히 큰 크기를 가질 수 있다. 몇몇 예들에서, 제 2 전압은 (예컨대, 판독 동작, 기록 동작, 재기록 동작, 리프레시 동작을 위한 메모리 셀(105-b)을 선택하기 위해 더 낮은 전압을 사용하는 것과 비교하여) 비교적 빠른 액세스 동작들을 지원하기 위해 비교적 큰 크기를 갖도록 선택될 수 있다. 몇몇 예들에서, 제 2 전압은 3.1V의 값을 가질 수 있으며, VCCP로 불리울 수 있다.
제 3 전압, V3은 셀 균등화 또는 소산 워드 라인 전압을 나타낼 수 있다. 타이밍 도(500)의 예에 따르면, 제 3 전압은, 몇몇 경우들에서, 비교적 작은 양의 전압일 수 있으며, 특정한 조건들 하에서(예컨대, 전압 조정 동작들을 위한) 제 1 메모리 섹션(110-b)의 셀 선택 컴포넌트(230-a)를 활성화하기에 충분히 큰 크기를 가질 수 있다. 몇몇 예들에서, 제 3 전압은 (예컨대, 전압 조정 동작들을 위해 더 높은 전압을 사용하는 것과 비교하여) 상대적으로 낮은 전력 소비를 갖는 전압 조정 동작들 또는 다른 상태들을 지원하기 위해 비교적 작은 크기를 갖도록 선택될 수 있다. 몇몇 예들에서, 제 3 전압은 설명된 동작들 동안 상대적으로 낮은 슬루(slew) 레이트(예컨대, 전압 변화의 레이트)를 지원하도록 선택될 수 있다. 몇몇 예들에서, 제 3 전압은 1.0V 내지 1.2V의 값을 가질 수 있으며, VPWL 또는 Vperi로 불리울 수 있다.
501에서, 액세스 동작은 제 1 메모리 섹션(110-b)의, 또는 그 외 제 1 메모리 섹션(110-b)과 연관된 다양한 초기화 동작들을 포함할 수 있다. 예를 들어, 501에서, 액세스 동작은 각각의 균등화 전압 소스들로부터 감지 컴포넌트(150-b)의 감지 증폭기들(290-a)을 선택적으로 결합해제하는 것을 포함할 수 있다(예컨대, 감지 증폭기들(290-a) 및 접지 전압 소스들 사이에서 스위칭 컴포넌트들을 비활성화하는 것, 이것은 감지 컴포넌트(150-b)와 연관된 논리 신호들을 비활성화하는 것을 포함할 수 있다). 따라서, 501에서, 감지 증폭기들(290-a)에 대한 각각의 신호 전압들(Vsig)(예컨대, 감지 컴포넌트(150-b)의 어레이 측면 상에서의 전압들) 및 기준 전압들(Vref)(예컨대, 감지 컴포넌트(150-b)의 기준 측 상에서의 전압들)은 0볼트에 있을 수 있다.
502에서, 액세스 동작은 제 1 메모리 섹션(110-b)의 플레이트 라인(215-a)(예컨대, 공통 플레이트, 메모리 셀들(105-b)의 공통 노드)의 전압을 올리는 것을 포함할 수 있다. 예를 들어, 502에서, 플레이트 컴포넌트(145-b)는 상대적으로 높은 전압(예컨대, 플레이트 하이 전압)을 가진 전압 소스와 플레이트 라인(215-a)을 결합할 수 있다. 몇몇 예들에서, 502에서, 플레이트 컴포넌트(145-b)는 상대적으로 높은 전압을 가진 전압 소스와 플레이트 라인(215-a)을 결합하기 전에 플레이트 로우 전압 소스(예컨대, 접지 전압 소스, 유휴 플레이트 라인 전압 소스, 대기 플레이트 라인 전압 소스)로부터 플레이트 라인(215-a)을 결합 해제할 수 있다. 따라서, 502에서, 제 1 메모리 섹션(110-b)의 플레이트 라인 전압(VPL,1)은 502 이전 전압으로부터 증가할 수 있다.
몇몇 예들에서, 502의 동작들은 제 1 메모리 섹션(110-b)의 선택되지 않은 메모리 셀들(105-b)로 또는 그 밖으로 누설 전하를 이끄는 것과 연관될 수 있다. 예를 들어, 제 1 메모리 섹션(110-b)의 플레이트 라인(215-a) 및 디지트 라인(210-a-1)의 전압에서의 차이(예컨대, VPL,1 - VDL,11)로 인해, 누설 전하는 메모리 셀들(105-b-12 내지 105-b-1n)과 연관된 셀 선택 컴포넌트들(230-a-12(도시되지 않음) 내지 230-a-1n) 중 하나 이상에 걸쳐 흐를 수 있다. 따라서, 누설 전하는 커패시터들(220-a-12(도시되지 않음) 내지 220-a-1n) 중 하나 이상으로 또는 그 밖으로 흐를 수 있으며, 이것은 선택되지 않은 메모리 셀들(105-b-12 내지 105-b-1n)(예컨대, 선택된 메모리 셀(105-b)과 동일한 열의 메모리 셀들(105-b)) 중 하나 이상에 의해 저장된 전하 상태 또는 논리 상태를 변경할 수 있다. 예를 들어, 도 3을 참조하여 설명된 전하 상태(305-a)와 비교하여, 502의 동작들은 선택되지 않은 메모리 셀(예컨대, 메모리 셀들(105-b-12 내지 105-b-1n) 중 하나 이상)의 강유전성 커패시터(220-a)가 경로(360)를 따라(예컨대, 전하 상태(305-e)를 향해) 이동하게 할 수 있으며, 이것은 선택되지 않은 메모리 셀들(105-b-12 내지 105-b-1n) 중 하나 이상의 분극의 부분 손실을 나타낼 수 있다.
몇몇 예들에서, 누설 전하는 플레이트 라인(215-a)의 전압을 올린 결과로서 제 1 메모리 선택(110-b)의 다른 선택되지 않은 메모리 셀들(150-b)(예컨대, 제 1 메모리 섹션(110)의 다른 열들의 메모리 셀들(105), 메모리 셀들(105-b-m1 내지 105-b-mn) 중 하나 이상)로 또는 그 밖으로 이끌어질 수 있다. 몇몇 예들에서, 메모리 섹션(110)의 플레이트 라인(215)의 전압을 올리는 것은, 특정한 메모리 셀(105)이 선택되는지 여부에 관계없이, 메모리 섹션(110)의 모든 메모리 셀들(105)로 또는 그 밖으로 누설 전하를 이끄는 것과 연관될 수 있다. 예를 들어, 누설 전하의 몇몇 양은 셀 선택 컴포넌트(230-a-11)가 결정된 액세스 동작(예컨대, 503에서 워드 라인 선택 동작)을 위해 활성화되기 전에, 502에서 플레이트 라인(215-a)의 전압을 제 1 전압에서 제 2 더 높은 전압으로 올린 결과로서 선택된 메모리 셀(105-b-11)로 또는 그 밖으로 이끌어질 수 있다.
이러한 동작들과 연관된 누설 전하는 제 1 메모리 섹션(110-b)의 선택되지 않은 메모리 셀들(105-b)(예컨대, 디지트 라인(210-a-1)과 결합된, 메모리 셀들(105-b-12 내지 105-b-1n) 중 임의의 하나 이상)의 전압 거동에 의해 예시될 수 있다. 예를 들어, 전하 누설의 부재 시, 디지트 라인(210-a-1)과 결합된, 선택되지 않은 메모리 셀들(105-b-12 내지 105-b-1n)의 셀 하부 전압들(V최하부,1)은 일반적으로 플레이트 라인 전압(VPL,1)을 따를 것이다. 그러나, 타이밍 도(500)의 예에서, 메모리 셀(105-b-1n)(예컨대, 논리 1을 저장하는)과 연관된 셀 하부 전압(V최하부,1n)은, 강유전성 커패시터(220-a-1n)의 셀 최하부로부터 셀 선택 컴포넌트(230-a-1n)를 통해 디지트 라인(210-a-1)으로의 전하 누설로 인해, 인가된 전압(VPL)만큼 높게 올라갈 수 없을 것이다. 따라서, 강유전성 커패시터(220-a-1n)(또는 다른 선택되지 않은 메모리 셀들(105-b-12 내지 105-b-1n) 중 임의의 것의 커패시터(220-a))는 △V캡,1n으로 예시된, 전압에서의 변화(예컨대, 축적된 0이 아닌 바이어스)를 경험할 수 있으며, 이것은 강유전성 커패시터(220-a-1n)의 전하 상태에서의 변화(예컨대, 전하 상태(305-a)로부터 전하 상태(305-e)를 향한 천이)와 연관될 수 있다.
몇몇 예들에서, 누설 전하는 502 후 제 1 메모리 섹션(110-b)에서 계속해서 흐를 수 있다(예컨대, 플레이트 라인(215-a) 및 디지트 라인(210-a-1)의 전압이 508 후 균등화될 때까지, 플레이트 라인(215-a) 및 디지트 라인(210-a-1)의 전압에서의 차이가 각각의 메모리 셀(105-b)의 강유전성 커패시터(220-a)의 커패시터 전압(V캡)과 동일할 때까지). 강유전성 커패시터(220-a-1n)의 전압에서의 변화는 타이밍 도(500)의 동작들 전체에 걸쳐, 계속해서 전압(△V캡,1n)에 의해 예시될 수 있다. 누설 전하는 셀 선택 컴포넌트들(230)에 걸친 누설을 참조하여 설명되지만, 누설은 또한 인접한 메모리 셀들(105)의 중간 노드들 또는 셀 최하부들(222) 사이에서의 결합의 결과일 수 있다(예컨대, V최하부,11 및 V최하부,12 사이에서의 차이의 결과로서의 누설, V최하부,11 및 V최하부,21 사이에서의 차이의 결과로서의 누설).
503에서, 동작들은 제 1 메모리 섹션(110-b)의 워드 라인 선택 동작을 포함할 수 있다. 예를 들어, 503에서, 행 컴포넌트(125-b)는 선택된 메모리 셀(105-b-11)과 연관된 워드 라인(105-a-1)(예컨대, 제 1 메모리 섹션(110-b)의 선택된 워드 라인(205-a), 제 1 메모리 섹션(110-b)의 선택된 행)이 제 1 전압(예컨대, V1, 워드 라인 유휴 또는 대기 전압)에서 바이어싱되는 것으로부터 제 2 전압(예컨대, V2, 셀 액세스 워드 라인 전압)에서 바이어싱되는 것으로 변할 수 있다. 다시 말해서, 503의 동작들은 워드 라인(205-a-1)(예컨대, 제 1 메모리 섹션(110-b)의)을 활성화하는 것 또는 선택하는 것과 연관될 수 있으며, 이것은 워드 라인(205-a-1)에 인가된 바이어스(예컨대, VWL,11)에서 천이를 야기하거나 또는 개시하는 것을 포함할 수 있다. 몇몇 예들에서, 503의 동작들은 메모리 섹션(110-b)의 메모리 셀(105-b-11)을 액세스하도록 결정하거나(예컨대, 메모리 제어기(170-b)에 의한 결정), 또는 그 외 액세스 동작을 수행하기 위한 메모리 셀(105-b-11)을 식별하는 것에 의해 성취될 수 있다. 몇몇 예들에서, 503의 동작들은 디지트 라인들(210-a-1)과 강유전성 커패시터(220-a-11)를 선택적으로 결합하는 것과 연관될 수 있다. 몇몇 예들에서, 503의 동작들은 메모리 셀(105-b-11)을 선택하는 것으로서 불리울 수 있다.
워드 라인(205-a-1)이 셀 선택 컴포넌트(230-a-11)와 결합되기 때문에, 셀 선택 컴포넌트(230-a-11)는 503의 동작들의 결과로서 활성화될 수 있다. 다시 말해서, 503의 동작들의 결과로서, 커패시터(220-a-11)는 디지트 라인(210-a-1)과 선택적으로 결합될 수 있다. 따라서, 전하는 메모리 셀(105-b-11)에 의해 저장된 논리 상태에 기초하여(예컨대, 커패시터(220-a-11)의 분극 상태에 기초하여) 메모리 셀(105-b-11) 및 디지트 라인(210-a-1) 사이에서 흐를 수 있다. 따라서, 타이밍 도(500)의 예에서, 디지트 라인(210-a-1)의 전압(예컨대, VDL,1)은 전하가 디지트 라인(210-a-1)과 공유됨에 따라 오를 수 있다. 몇몇 예들에서(예컨대, 제 1 메모리 섹션(110-b)이 감지 컴포넌트(150-b)와 결합될 때), 감지 증폭기(290-a-1)에서의 신호 전압(예컨대, Vsig,1)은 또한 올라갈 수 있으며 503 후 VDL,1과 동일할 수 있다. 따라서, 503의 동작들은 행 컴포넌트(125-b)(예컨대, 행 디코더)가 워드 라인(250-a-1)을 활성화하게 함으로써 선택된 메모리 셀(105-b-11) 상에서 액세스 동작을 수행하는 예일 수 있다. 몇몇 예들에서, 503의 동작들은 또한 메모리 셀들(105)(예컨대, 메모리 셀들(105-b-21 내지 105-b-m1))의 행에서 다른 메모리 셀들(105) 상에서 액세스 동작을 수행하는 것과 연관될 수 있다.
504에서, 동작들은 감지 컴포넌트(150-b)에 기준 전압을 제공하는 것을 포함할 수 있다. 예를 들어, 504에서, 기준 컴포넌트(285-a)는 기준 전압을 제공하는 전압 소스와 제 1 메모리 섹션(110-b)의 기준 라인(265-a)을 결합할 수 있다. 기준 전압은, 몇몇 경우들에서, 논리 0을 저장하는 메모리 셀(105-b)을 판독할 때 생성된 신호 전압(예컨대, 논리 0을 판독할 때 Vsig) 및 논리 1을 저장하는 메모리 셀(105-b)을 판독할 때 생성된 신호 전압(예컨대, 논리 1을 판독할 때 Vsig) 사이에서의 값(예컨대, 평균)으로서 선택될 수 있다. 몇몇 예들에서, 504에서, 액세스 동작은 기준 컴포넌트(285-a)가 기준 전압을 제공하는 전압 소스와 기준 라인(265-a)을 결합하기 전에 접지 전압 소스로부터 기준 라인(265-a)을 결합 해제하는 것을 포함할 수 있다. 따라서, 504에서, 기준 라인(265-a)의 전압(예컨대, VRL,1)은 504 이전의 전압(예컨대, 유휴 또는 대기 기준 라인 전압)으로부터 증가할 수 있다. 몇몇 예들에서, 감지 증폭기(290-a-1)에서의 기준 전압(예컨대, Vref,1)은 또한 올라갈 수 있으며 504 후 VRL,1과 동일할 수 있다. 자기-참조 판독 동작들(도시되지 않음)을 지원하는 액세스 기법들의 다른 예들에서, 504에서 예시된 동작들은 메모리 셀(105-b-11)을 사용하여(예컨대, 선택된 메모리 셀(105-b)을 사용하여) 기준 신호를 발생시키는 하나 이상의 동작들로 대체될 수 있다.
505에서, 동작들은 메모리 셀(105-b-11)에 의해 저장된 논리 상태를 검출한 결과를 래칭하는 것을 포함할 수 있다. 예를 들어, 505에서, 감지 증폭기들(290-a)은 활성화될 수 있으며(예컨대, 감지 컴포넌트(150-b)로의 논리 신호를 활성화함으로써), 이것은 고 감지 증폭기 전압 소스(예컨대, 전압(VH)에서의 전압 소스)와 감지 증폭기(290-a-1)를 결합할 수 있으며 저 감지 증폭기 전압 소스(예컨대, 전압(VL)에서의 전압 소스)와 감지 증폭기(290-a-1)를 결합할 수 있다. 몇몇 예들에서, 505에서의 동작들은 제 1 메모리 섹션(110-b)으로부터 감지 증폭기(290-a)를 격리하는 것(예컨대, 결합 해제하는 것)을 포함할 수 있으며(예컨대, 감지 증폭기들(290-a) 및 제 1 메모리 섹션(110-b) 사이에서의 스위칭 컴포넌트를 비활성화함으로써), 이것은 메모리 셀(105-b-11)로부터 감지 증폭기(290-a-1)의 신호 노드(291)를 격리할 수 있다. 몇몇 예들에서, 505에서의 동작들은 기준 컴포넌트(285-a)로부터 감지 증폭기들(290-a)을 격리하는 것(예컨대, 결합 해제하는 것)을 포함할 수 있으며(예컨대, 감지 증폭기들(290-a) 및 기준 컴포넌트(285-a) 사이에서의 스위칭 컴포넌트를 비활성화함으로써), 이것은 기준 컴포넌트(285-a)로부터 감지 증폭기(290-a-1)의 기준 노드(292)를 격리할 수 있다. 몇몇 예들에서, 제 1 메모리 섹션(110-b) 또는 기준 컴포넌트(285-b) 또는 양쪽 모두로부터 감지 증폭기들(290-a)을 격리하는 것은 감지 증폭기들(290-a)을 활성화하기 전에 수행될 수 있다.
타이밍 도(500)의 예에서, 505에서 Vsig,1이 Vref,1보다 큰 경우, 505의 동작들의 결과로서 Vsig,1은 전압(VH)으로 상승할 수 있으며 Vref,1은 전압(VL)로 떨어질 수 있다. Vsig,1 또는 Vref,1의 전압들(예컨대, VH 또는 VL)은 감지 컴포넌트(150-b)의 출력으로서(예컨대, 열 컴포넌트(135)로의, 입력/출력 컴포넌트(150)로의, 메모리 제어기(170-b)로의) 제공될 수 있다. 몇몇 예들에서, 501 내지 505의 동작들 중 하나 이상의 판독 동작으로서 불리울 수 있다.
506에서, 동작들은 제 1 메모리 섹션(110-b)과 감지 증폭기(290-a-1)를 결합하는 것을 포함할 수 있다. 예를 들어, 506에서, 동작들은 감지 증폭기(290-a-1) 및 제 1 메모리 섹션(110-b) 사이에서 스위칭 컴포넌트를 활성화하는 것을 포함할 수 있으며, 이것은 메모리 셀(105-b-11)과 감지 증폭기(290-a-1)의 신호 노드(291)를 결합할 수 있다. 따라서, 디지트 라인(210-a-1)의 전압(예컨대, VDL,11)은, 몇몇 예들에서, 또한 플레이트 라인 하이 전압 소스(예컨대, 502에서 활성화된 바와 같이)의 전압일 수 있는, 높은 감지 증폭기 전압 소스(예컨대, VH)의 전압으로 상승할 수 있다.
507에서, 동작들은 제 1 메모리 섹션(110-b)의 플레이트 라인(215-a)의 전압을 낮추는 것을 포함할 수 있다. 예를 들어, 507에서, 플레이트 컴포넌트(145-b)는 상대적으로 낮은 전압(예컨대, 플레이트 라인 로우 전압, 접지 전압, 가상 접지 전압)을 가진 전압 소스와 플레이트 라인(215-a)을 결합할 수 있다. 몇몇 예들에서, 507에서, 플레이트 컴포넌트(145-b)는 상대적으로 낮은 전압을 가진 전압 소스와 플레이트 라인(215-a)을 결합하기 전에 상대적으로 높은 전압을 가진 전압 소스로부터 플레이트 라인(215-a)을 결합 해제할 수 있다. 따라서, 507에서, 플레이트 라인 전압은 507 이전(예컨대, 유휴 또는 대기 플레이트 라인 전압으로 돌아가는) 전압으로부터 떨어질 수 있다.
몇몇 예들에서, 506 또는 507 중 하나 또는 양쪽 모두의 동작들은 재기록 동작으로서 불리울 수 있거나, 또는 그 외 메모리 셀(105-b-11)의 재기록 동작에 포함될 수 있다. 예를 들어 507에서, 강유전성 커패시터(220-a-11)에 걸쳐 인가된 전압(예컨대, V캡)은 제 1 메모리 섹션(110-b)의 디지트 라인(210-a-1)(예컨대, VDL,11) 및 플레이트 라인(215-a)(예컨대, VPL,1) 전압 간의 차이와 동일할 수 있다. 몇몇 예들에서, 강유전성 커패시터(220-a-11)에 걸쳐 인가된 전압은 도 3을 참조하여 설명된 전압(315)에 대응할 수 있으며, 이것은 양의 포화 전압에 대응할 수 있다. 다시 말해서, 506 및 507 중 하나 또는 양쪽 모두의 동작들은 논리 1 상태로 메모리 셀(105-b-11)을 재기록하는 것과 연관될 수 있다(예컨대, 메모리 셀(105-b-11)을 타이밍 도(500)의 동작들 이전에 저장된 논리 상태로 되돌리는). 따라서, 507의 동작들 후, 강유전성 커패시터(220-a-11)는 양으로 포화될 수 있다. 다른 예들에서, 재기록 동작을 포함한, 501 내지 507 중 임의의 하나 이상의 동작들은 단일 액세스 동작(예컨대, "판독-더하기-재기록" 동작)으로 불리울 수 있다. 몇몇 예들에서, 506 또는 507 중 하나 또는 양쪽 모두의 동작들은 판독 동작으로부터 개별적으로 수행될 수 있으며, 대안적으로 "기록" 동작으로 불리울 수 있다.
몇몇 예들에서, 507의 동작들은 또한 누설 전하를 선택되지 않은 메모리 셀들(105)로 이끄는 것과 연관될 수 있다. 예를 들어, 제 1 메모리 섹션(110-b)의 디지트 라인(210-a-1) 및 플레이트 라인(215-a)의 전압 차(예컨대, VDL,11 - VPL,1)로 인해, 누설 전하는 메모리 셀들(105-b-12 내지 105-b-1n)의 셀 선택 컴포넌트들(230-a-12 내지 230-a-1n)(예컨대, 제 1 메모리 섹션(110-b)의 메모리 셀들(105-b)의 열) 중 하나 이상에 걸쳐 흐를 수 있다. 따라서, 누설 전하는 커패시터들(220-a-12 내지 220-a-1n) 중 하나 이상으로 흐를 수 있으며, 이것은 제 1 메모리 섹션(110-b)의 선택되지 않은 메모리 셀들(105-b-12 내지 105-b-1n) 중 하나 이상에 의해 저장된 논리 상태를 변경할 수 있다.
몇몇 예들에서, 507의 동작들과 연관된 누설 전하는 502의 동작들과 연관된 누설 전하의 흐름으로부터 반대 방향으로 흐를 수 있다. 다시 말해서, 도 3을 참조하여 설명된 전하 상태(305-e)와 비교하여, 507의 동작들은 선택되지 않은 메모리 셀들(예컨대, 메모리 셀들(105-b-12 내지 105-b-1n) 중 하나 이상)의 강유전성 커패시터(220-1)가 전하 상태(305-f)를 향해 이동하게 할 수 있다. 몇몇 예들에서, 누설 전하 또는 바이어스는 507 후(예컨대, 플레이트 라인(215-a) 및 디지트 라인(210-a-1)의 전압이 508 후 균등화될 때까지, 제 1 메모리 섹션(110-b)의 플레이트 라인(215-a) 및 디지트 라인(210-a-1)의 전압에서의 차이가 각각의 메모리 셀(105-b)의 커패시터 전압(V캡)과 같을 때까지) 계속해서 축적될 수 있다.
508에서, 동작들은 감지 증폭기들(290-a)의 입력 노드들을 균등화하는 것을 포함할 수 있다. 예를 들어, 508에서, 동작들은 감지 증폭기들(290-a) 및 각각의 균등화 전압 소스들 사이에서 스위칭 컴포넌트들을 활성화하는 것을 포함할 수 있으며, 이것은 각각의 균등화 전압 소스들과 감지 증폭기들(290-a)을 선택적으로 결합할 수 있다. 몇몇 예들에서, 508에서의 동작들은 감지 컴포넌트(150-a)를 비활성화하는 것(예컨대, 감지 증폭기들(290-a)의 입력 노드들을 균등화하기 전에 감지 증폭기들(290-a)을 비활성화하는 것)을 포함할 수 있다. 예를 들어, 508에서 감지 컴포넌트(150-b)를 비활성화하는 것은 높은 감지 증폭기 전압 소스(예컨대, 전압(VH)에서의 전압 소스)로부터 감지 증폭기들(290-a)을 결합 해제하는 것 및 낮은 감지 증폭기 전압 소스(예컨대, 전압(VL)에서의 전압 소스)로부터 감지 증폭기들(290-a)을 결합 해제하는 것을 포함할 수 있다. 따라서, 508에서, 감지 증폭기들(290-a)에 대한 신호 전압들(Vsig) 및 기준 전압들(Vref)은 0볼트에서 바이어싱될 수 있다. 몇몇 예들에서(예컨대, 감지 컴포넌트(150-b)가 제 1 메모리 섹션(110-b)과 결합될 때), 디지트 라인들(210-a)의 각각은 또한 508의 동작들의 결과로서 0볼트에서 바이어싱될 수 있다.
몇몇 예들에서, 508에서의 동작들은 기준 컴포넌트(285-a)와 감지 증폭기들(290-a)을 결합하는 것을 포함할 수 있다. 예를 들어, 508에서의 동작들은 감지 증폭기들(290-a) 및 기준 컴포넌트(285-a) 사이에서 스위칭 컴포넌트들을 활성화하는 것을 포함할 수 있으며, 이것은 기준 컴포넌트(285-a)와 감지 증폭기들(290-a)의 기준 노드(292)를 선택적으로 결합할 수 있다. 몇몇 예들에서, 기준 컴포넌트(285-a)는 기준 컴포넌트(285-a)와 감지 증폭기들(290-a)을 결합하기 전 또는 후에 접지 전압 소스와 기준 라인(265-a)을 결합할 수 있다.
509에서, 동작들은 선택된 워드 라인(205-a-1)을 비활성화하는 것을 포함할 수 있다. 예를 들어, 509에서, 행 컴포넌트(125-b)는 선택된 워드 라인(205-a-1)을 제 2 전압(예컨대, V2, 셀 액세스 워드 라인 전압)에서 바이어싱되는 것으로부터 제 1 전압(예컨대, V1, 워드 라인 유휴 또는 대기 전압)에서 바이어싱되는 것으로 변할 수 있다. 몇몇 예들에서, 509의 동작들은 각각의 디지트 라인(210-a-1)으로부터 강유전성 커패시터들(220-a-11)을 선택적으로 결합 해제하는 것과 연관될 수 있다.
상이한 시간들에서 발생한 별개의 동작들로서 예시되지만, 특정한 동작들은 동시에, 함께, 또는 상이한 순서로 발생할 수 있다.
몇몇 예들에서, 다양한 동작들은 메모리 셀(105-b)의 논리 상태를 감지하기 위한 시간의 양을 감소시키기 위해 유리하게는 동시에 개시될 수 있다. 예를 들어, 502에서 플레이트 라인(215-a)의 전압을 올리는 것, 503에서 워드 라인(205-a-1)을 활성화하는 것, 또는 504에서 감지 컴포넌트(150-a)로 기준 전압을 제공하는 것 중 임의의 둘 이상은 상이한 상대적인 순서로 발생하고, 중첩 지속 기간들 동안 발생하거나, 또는 동시에 발생할 수 있다.
부가적으로 또는 대안적으로, 제 1 메모리 섹션(110-b)으로부터 감지 증폭기(290-a-1)를 격리하는 것 및 기준 컴포넌트(285-a)로부터 감지 증폭기들(290-a)을 격리하는 것은 상이한 순서로 발생하고, 중첩 지속 기간들 동안 발생하거나, 또는 동시에 발생할 수 있다. 부가적으로 또는 대안적으로, 507에서 제 1 메모리 섹션(110-b)과 감지 증폭기(290-a-1)를 결합하고 플레이트 라인(215-a)의 전압을 낮추는 것은 상이한 순서로 발생하고, 중첩 지속 기간들 동안 발생하거나, 또는 동시에 발생할 수 있다. 부가적으로 또는 대안적으로, 509에서 감지 증폭기들(290-a) 의 입력 노드들을 균등화하는 것, 기준 컴포넌트(285-a)와 감지 증폭기들(290-a)을 결합하는 것, 또는 워드 라인(205-a-1)을 선택 해제하는 것은 상이한 상대적인 순서로 발생하고, 중첩 지속 기간들 동안 발생하거나, 또는 동시에 발생할 수 있다.
509 후 선택되지 않은 메모리 셀(105-b)의 셀 하부 전압(예컨대, V최하부,1n)에 의해 예시된 바와 같이, 선택되지 않은 메모리 셀들(105-a)의 셀 선택 컴포넌트(230-a)(예컨대, 메모리 셀들(105-b-12 내지 105-b-1n) 중 하나 이상, 다른 열들의 다른 메모리 셀들(105))는 비활성화될 수 있지만, 누설 전하는 그럼에도 불구하고 선택된 메모리 셀(105-b-11)과 연관된 액세스 동작 동안(예컨대, 501 내지 509 중 임의의 하나 이상의 동작들 동안) 각각의 비활성화된 셀 선택 컴포넌트들(230-a)을 통해 흐를 수 있다. 강유전성 메모리 셀들(105-b)의 예에서, 누설 전하 또는 바이어스는 선택되지 않은 메모리 셀들(105-b)의 강유전성 커패시터들(220-a)에 축적될 수 있으며, 이것은 강유전성 커패시터(220-a)의 분극을 변경할 수 있다(예컨대, 509 후 △V캡,1n의 0이 아닌 값에 의해 예시된 바와 같이).
예를 들어, 선택되지 않은 메모리 셀(105-b-1n)의 강유전성 커패시터(220-a-1n)가 전하 상태(305-a)(예컨대, 논리 1을 저장하는)에 있을 때, 선택된 메모리 셀(105-b-11) 상에서 액세스 동작과 연관된 누설 전하 또는 바이어스는 선택되지 않은 메모리 셀(105-b-1n)의 전하 상태가 도 3을 참조하여 설명된 경로(360)의 적어도 일 부분을 따르게 할 수 있다. 몇몇 예들에서, 선택된 메모리 셀(105-b-11) 상에서의 제 1 액세스 동작(예컨대, 501 내지 509의 동작들 중 하나 이상)은 메모리 셀(105-b-1n)의 강유전성 커패시터(220-a-1n)가 도 3을 참조하여 설명된 전하 상태(305-e)에 이르거나 또는 도달하게 할 수 있으며, 이것은 전압(△V캡,1n)의 레벨에 대응할 수 있다.
선택되지 않은 메모리 셀(105-b-1n)이 제 1 메모리 섹션(110-b)의 다른 선택된 메모리 셀들(105-b)에 대한 뒤이은 액세스 동작들(예컨대, 509의 동작들을 따르는, 도시되지 않음)을 위해 선택되지 않은 것으로 남아있는 경우에, 메모리 셀(105-b-1n)의 전하 상태는, 예를 들어, (예컨대, 더 큰 △ V캡을 축적하는) 도 3을 참조하여 설명된 전하 상태(305-c)에 이를 때까지 누설 전하 또는 바이어스가 계속해서 축적됨에 따라 경로(360)를 따라 계속될 수 있다. 전하 상태(305-c)는 분극의 상당한 손실을 예시할 수 있으며, 이것은 이러한 축적된 누설 전하 또는 바이어스로부터의 메모리 셀(105-b-1n)에서의 데이터의 손실을 예시할 수 있다. 예시적인 예에서, 150 나노초마다 액세스 동작들을 수행하는 메모리 디바이스(100)에 대해, 100 마이크로초는 약 667개 액세스 동작들에 상응할 수 있다. 몇몇 예들에서, 연속적인 액세스 동작들에 걸친 누적된 누설은, 회로(400)의 누설 특성들에 의존하여, 수십 또는 수백 마이크로초의 시간 기간에 걸쳐 약 수백 밀리볼트일 수 있다. 그러나, 동작들은 선택되지 않은 메모리 셀들(105-b)로부터 누설 전하 또는 바이어스의 소산을 장려하거나 또는 그 외 지원하기 위해 선택된 메모리 셀들(105-b) 상에서의 액세스 동작들 후(예컨대, 501 내지 509 중 하나 이상의 동작들 후) 수행될 수 있으며, 이것은 그 외 누설 전하 또는 바이어스의 축적에서 기인할 수 있는 데이터 손실을 감소시키거나 또는 제거할 수 있다.
예를 들어, 510에서, 동작들은 (예컨대, 전압 조정 동작을 위한) 제 1 메모리 섹션(110-b)의 워드 라인들(205-a-1 내지 205-a-n)의 각각을 활성화하는 것을 포함할 수 있다. 예를 들어, 510에서, 행 컴포넌트(125-b)는 제 1 전압(예컨대, V1, 워드 라인 유휴 또는 대기 전압)에서 바이어싱되는 워드 라인들(205-a)의 각각으로부터 제 3 전압(예컨대, V3, 셀 균등화 또는 소산 워드 라인 전압)에서 바이어싱되는 것으로 변할 수 있다. 몇몇 예들에서, 510의 동작들은 각각의 디지트 라인들(210-a)과(예컨대, 상대적으로 낮은 크기 선택 전압) 강유전성 커패시터들(220-a)의 각각을 선택적으로 결합하는 것과 연관될 수 있다.
몇몇 예들에서, 디지트 라인들(210-a) 및 플레이트 라인(215-a)의 각각은 동일한 전압(예컨대, 접지 전압)에서 바이어싱될 수 있다. 따라서, 510의 동작들의 결과로서, 강유전성 커패시터들(220-a)의 각각은 균등화될 수 있다(예컨대, 각각의 셀 선택 컴포넌트들(230-a)이 워드 라인 유휴 또는 대기 전압에 의해 활성화되었기 때문에). 따라서, 510의 동작들은 행 컴포넌트(125-b)(예컨대, 행 디코더)가 워드 라인들(205-a) 중 하나 이상을 활성화하게 함으로써 메모리 셀들(105-b-11 내지 105-b-mn) 중 하나 이상에서 전압 조정 동작을 수행하는 예일 수 있다(예컨대, 메모리 셀들(105-b) 상에서 임의의 축적된 누설 전하 또는 바이어스를 소산하는). 따라서, 510의 동작들 후, 강유전성 커패시터들(220-a)의 각각은 균등화 상태(예컨대, 각각의 커패시터 전압(V캡) = 0V를 가진)로 되돌아가질 수 있다.
511에서, 동작들은 워드 라인들(205-a-1 내지 205-a-n)의 각각을 유휴화하는 것을 포함할 수 있다. 예를 들어, 511에서, 행 컴포넌트(125-b)는 제 3 전압(예컨대, V3, 셀 균등화 또는 소산 워드 라인 전압)에서 바이어싱되는 워드 라인들(205-a)의 각각으로부터 제 1 전압(예컨대, V1, 워드 라인 유휴 또는 대기 전압)에서 바이어싱되는 것으로 변할 수 있다. 몇몇 예들에서, 511의 동작들은 각각의 디지트 라인들(210-a)과(예컨대, 상대적으로 낮은 크기 선택 전압과) 강유전성 커패시터들(220-a)의 각각을 선택적으로 결합 해제하는 것과 연관될 수 있다. 몇몇 예들에서, 510 및 511의 동작들은 총괄하여 전압 조정 동작으로서 불리울 수 있다.
511 후 메모리 셀들(105-b)의 셀 하부 전압에 의해 예시된 바와 같이, 축적된 누설 전하 또는 바이어스(예컨대, 선택되지 않은 메모리 셀(105-b-1n)에서)는 소산될 수 있다(예컨대, 타이밍 도(500)의 끝에서 △V캡,1 -n의 0 값에 의해 예시된 바와 같이). 따라서, 타이밍 도(500)의 예에 의해 예시된 바와 같이, 동작들은 선택되지 않은 메모리 셀들(105)로부터의 누설 전하의 소산을 장려하거나 또는 그 외 지원하기 위해 선택된 메모리 셀(105) 상에서의 액세스 동작들(예컨대, 동작들(501 내지 509) 중 임의의 하나 이상) 후 수행될 수 있으며, 이것은 그 외 누설 전하 또는 바이어스의 축적에서 기인할 수 있는 데이터 손실을 감소시키거나 또는 제거할 수 있다.
타이밍 도(500)에서 도시된 동작들의 순서는 단지 예시를 위한 것이며, 단계들의 다양한 다른 순서들 및 조합들이 본 개시에 따라 수행될 수 있다. 뿐만 아니라, 타이밍 도(500)의 동작들의 타이밍은 또한 단지 예시 목적들을 위한 것이며, 하나의 동작과 또 다른 것 사이에서 특정한 상대적 지속기간을 나타내도록 의도되지 않는다. 다양한 동작들은 본 개시에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들의 다양한 실시예들에서 예시된 것보다 비교적 짧거나 또는 비교적 긴 지속 기간 또는 시간 간격에 걸쳐 발생할 수 있다.
타이밍 도(500)의 논리 신호들의 천이(transition)들은 하나의 상태에서 또 다른 것으로의 천이들에 대해 예시하며, 일반적으로 특정한 넘버링된 동작과 연관된 것으로서 디스에이블 또는 비활성화 상태(예컨대, 상태 "0") 및 인에이블 또는 활성화 상태(예컨대, 상태 "1") 사이에서의 천이들을 반영한다. 몇몇 예들에서, 상태들은 논리 신호의 특정한 전압(예컨대, 스위치로서 동작하는 트랜지스터의 게이트에 인가된 논리 입력 전압)과 연관될 수 있으며, 하나의 상태에서 또 다른 것으로의 전압에서의 변화는 즉각적이지 않을 수 있다. 오히려, 몇몇 예들에서, 논리 신호와 연관된 전압은 하나의 논리 상태에서 또 다른 것으로의 시간에 걸쳐 램핑 거동, 또는 시간-일정(예컨대, 대수적 또는 지수적) 거동을 따를 수 있다.
몇몇 예들에서, 하나의 상태로부터 또 다른 것으로의 컴포넌트의 천이는 논리 신호의 전압 레벨 또는 논리 신호 자체의 천이 특성들을 포함한, 연관된 논리 신호의 특성들에 기초할 수 있다. 따라서, 타이밍 도(500)에 도시된 천이들은 반드시 즉각적인 천이를 나타내는 것은 아니다. 뿐만 아니라, 넘버링 동작에서 천이와 연관된 논리 신호의 초기 상태는 넘버링된 동작에 앞서 다양한 시간들 동안 도달하였지만, 설명된 천이들 및 연관된 동작들을 여전히 지원한다. 논리 신호들은 논리 상태들 간의 천이로서 설명되지만, 논리 신호의 전압은 특정한 작업 포인트에서(예컨대, 활성 영역에서 또는 포화 영역에서) 컴포넌트를 동작시키기 위해 선택될 수 있으며, 다른 논리 신호들의 전압과 동일하거나, 또는 그것과 상이할 수 있다.
행 컴포넌트(125)는 타이밍 도(500)의 동작들을 지원하기 위해 다양한 방식들로 구성될 수 있다. 예를 들어, 행 컴포넌트(125)는 액세스 동작 동안 워드 라인들(205) 중 선택된 것에 양의 선택 전압을 인가하는 것이 액세스 동작 동안 선택되지 않은 워드 라인들(205)의 각각에 음의 선택 해제 전압을 인가함으로써(예컨대, 선택 또는 선택 해제 전압을 인가하기 전에 매개 접지 전압을 인가하거나 또는 인가하지 않고) 명백하게 동반되도록 설계될 수 있다.
또 다른 예에서, 행 컴포넌트(125)는 액세스 동작 동안 워드 라인들(205) 중 선택된 것에 양의 선택 전압을 인가하는 것이 액세스 동작 동안 선택되지 않은 워드 라인들(205)의 각각에 접지 또는 0V 선택 해제 전압을 인가함으로써 명백하게 동반되도록 설계될 수 있다. 또 다른 예에서, 행 컴포넌트(125)는 액세스 동작 동안 선택되지 않은 워드 라인들(205)의 각각에 선택 해제 전압을 인가하지 않고, 액세스 동작 동안 워드 라인들(205) 중 단일의 선택된 것에 양의 선택 전압을 인가하기 위해 설계될 수 있다. 몇몇 예들에서, 행-컴포넌트는 워드 라인들(205)의 각각 상에서 전압 조정 동작을 수행하기 위해 워드 라인들(205)의 각각에 선택 또는 다른 활성화 전압을 개별적으로 인가할 수 있다.
축적된 전하 또는 바이어스를 균등화하거나 또는 소산시키기 위한 설명된 동작들(예컨대, 510 및 511의 동작들)은 타이밍 도(500)에서 특정한 액세스 동작 후(예컨대, 적어도 하나의 액세스 동작을 수행하는 것에 기초하여) 발생하는 것으로 예시되지만, 본 개시의 예들에 따른 메모리 디바이스는 섹션 단위 기반 다른 주기 또는 간격 (예컨대, 메모리 디바이스(100)의 메모리 섹션들(110) 중에서, 메모리 디바이스(100)에 뱅크들의 세트 중 하나에서의 메모리 섹션들(110) 중에서)에 따라 이러한 동작들(예컨대, 전압 조정 동작들)을 수행할 수 있다. 이러한 주기 또는 간격에 따라 이러한 동작들을 위한 특정한 메모리 섹션(110)을 선택함으로써, 메모리 디바이스는 예를 들어, 각각의 액세스 동작 후, 이러한 동작들이 수행될 때 보다 더 효율적으로 동작할 수 있다.
도 6a 및 도 6b는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 방법(600-a) 및 방법(600-b)을 예시한 흐름도들을 도시한다. 방법들(600-a 및 600-b)의 동작들은 도 1 내지 도 5를 참조하여 설명된 방법들 및 장치들에 따라 수행될 수 있다. 몇몇 예들에서, 방법들(600-a 또는 600-b)의 동작들은 메모리 디바이스(100), 회로(200), 또는 회로(400)에서 예시된 하나 이상의 컴포넌트들에 의해 구현될 수 있다. 예를 들어, 방법들(600-a 또는 600-b)의 동작들은 도 1 내지 도 5를 참조하여 설명된 바와 같이 메모리 제어기(170), 하나 이상의 행 컴포넌트들(125), 메모리 디바이스(100)의 다른 컴포넌트들, 또는 그것의 다양한 조합들에 의해 적어도 부분적으로 수행될 수 있다. 몇몇 예들에서, 메모리 디바이스(100), 또는 그것의 하나 이상의 서브컴포넌트들(예컨대, 메모리 제어기(170))은 이하에서 설명되는 기능들을 수행하도록 디바이스의 기능적 엘리먼트들(예컨대, 전압 공급기들, 논리 신호들, 트랜지스터들, 증폭기들, 스위칭 컴포넌트들, 선택 컴포넌트들)을 제어하기 위해 지시들의 세트를 실행할 수 있다. 부가적으로 또는 대안적으로, 메모리 디바이스(100), 또는 그것의 하나 이상의 서브컴포넌트들은 특수-목적 하드웨어를 사용하여 이하에서 설명되는 기능들 중 일부 또는 모두를 수행할 수 있다. 몇몇 예들에서, 방법(600-a) 또는 방법(600-b)은 강유전성 커패시터들(220)을 포함하는 메모리 셀들(105)을 가진 메모리 디바이스(100)에 의해 수행될 수 있다. 방법(600-a) 또는 방법(600-b)은 워드라인-전용 리프레시(Wordline-Only Refresh; WOR)를 구현한 것으로서 참조될 수 있다.
방법(600-a)은 본 개시의 예들에 따른 전압 조정 동작(예컨대, 소산 동작, 균등화 동작)을 수행하는 예일 수 있다.
605에서, 방법(600-a)은 메모리 디바이스(100)의 섹션(예를 들어, 메모리 섹션(110)의 세트)과 관련된 타이머를 초기화하는 단계를 포함할 수 있다. 본 출원에서 사용된, 메모리 섹션들(110)의 세트는 메모리 디바이스(100)의 메모리 섹션들(110)의 모두, 메모리 디바이스(100)의 메모리 섹션들(110)의 특정한 서브 세트의 메모리 섹션들(110) 모두, 메모리 디바이스(100)의 메모리 섹션들(110)의 특정한 뱅크의 메모리 섹션들(110) 모두, 또는 다른 세트들의 메모리 섹션들(예컨대, 방법(600-a) 또는 방법(600-b))의 별개의 인스턴스들을 수행하는 것을 지원할 수 있는 메모리 섹션들(110)의 세트들)을 나타낼 수 있다.
몇몇 예들에서, 타이머는 전압 조정 동작들 (예를 들어, 소산 동작들, 균등화 동작들)에 전용될 수 있다. 다른 예들에서, 타이머는 메모리 제어기(170)의 범용 클록 또는 타이머, 메모리 디바이스(100)의 몇몇 다른 컴포넌트의 범용 클록 또는 타이머, 또는 메모리 디바이스(100)를 포함하는 디바이스의 타이머 또는 클록(예컨대, 메모리 디바이스를 포함하는 컴퓨터의 프로세서 클록)을 나타낼 수 있다. 몇몇 경우들에서, 메모리 디바이스(100)의 섹션들과 관련된 타이머를 초기화하는 단계는 메모리 제어기(170)가 메모리 디바이스(100)의 버스를 통해, 타이머 또는 클록 정보, 또는 범용 클록의 사이클들을 수신하는 것과 같은, 범용 타이머 또는 클록과 연관된 신호와 연결을 수립하는 단계, 또는 그 외 이를 수신하거나 또는 식별하는 단계를 지칭할 수 있다. 다양한 예들에서, 타이머는 초의 단위들로, 클록 사이클들의 단위들, 또는 임의의 다른 시간 단위로 시간을 카운트할 수 있다. 몇몇 예에서, 타이머는 카운터로서 불리울 수 있으며, 일반적으로 주기적 간격을 추적하기 위해 사용될 수 있다.
몇몇 예들에서, 605의 동작들은 메모리 디바이스(100) 상에서 수행된 액세스 동작들의 총 수를 추적하는 카운터와 같은, 상이한 유형의 카운터를 포함할 수 있다. 이러한 카운터는 메모리 디바이스(예컨대, 메모리 디바이스의 모든 메모리 섹션들(110) 상에서, 메모리 디바이스의 메모리 섹션들(110)의 특정한 서브 세트의)에 의해 수행된 임의의 액세스 동작의 카운트를 축적할 수 있거나, 또는 이러한 카운터는 특정한 유형들의 액세스 동작들(예컨대, 판독 동작들만, 기록 동작들만, 기록 및 재기록 동작들만, 프리차지 동작들만)의 카운트를 축적할 수 있다. 따라서, 다양한 예들에서, 방법(600-a)은 시간 간격들 또는 비-시간 전압 조정 간격들에 따라 수행될 수 있다.
610에서, 방법(600-a)은 타이머 (또는 카운터)의 결정된 값에 기초하여 전압 조정 동작 (예를 들어, 균등화 동작, 소산 동작)을 위해 섹션들 (예를 들어, 메모리 디바이스(100)의 메모리 섹션들(110) 중 하나) 중 하나를 선택하는 단계를 포함할 수 있다. 예를 들어, 회로(400)의 컴포넌트를 참조하여, 610에서 메모리 제어기 (170-b)는 타이머(예를 들어, 메모리 제어기 (170-b), 메모리 디바이스 (100)의 다른 컴포넌트)의 결정된 값에 기초하여 (예를 들어, 회로(400)를 포함하는 메모리 디바이스 (100)) 전압 조정 동작을 수행하기로 결정할 수 있다. 본 개시의 다양한 예들에 따르면, 메모리 제어기(170-b)는 전압 조정 동작을 위해 제 1 메모리 섹션 (110-b) 또는 제 2 메모리 섹션 (110-c)을 선택하기 위해 다양한 기준을 후속적으로 적용할 수 있다.
몇몇 예들에서, 타이머의 결정된 값은 메모리 디바이스(100)가 파워 온 된 이후(예컨대, 제 1 전압 조정 동작을 결정할 때, 메모리 디바이스(100)에 동력을 공급한 후) 지속 기간 또는 다른 간격을 나타내거나 또는 그것에 기초할 수 있다. 부가적으로 또는 대안적으로, 타이머의 결정된 값은 이전 전압 조정 동작이 수행된 이후의 지속 기간 또는 다른 간격을 나타내거나 또는 그것에 기초할 수 있다. 이러한 타이머의 지속 기간은 고정될 수 있거나(예컨대, 미리 결정되고, 미리 구성되고, 정적인), 또는 이러한 타이머의 지속 기간은 가변적일 수 있다(예컨대, 동적, 동작 조건들에 기초하여 산출되고, 동작 모드 또는 동작 상태에 기초하여 결정된다).
몇몇 예들에서, 610에서의 동작들은 메모리 디바이스(100) 또는 메모리 디바이스(100)의 뱅크 상에서 수행된 액세스 동작들의 총 수(예컨대, 이전 전압 조정 동작이 수행된 이래)에 기초하여 전압 조정 동작을 위한 메모리 섹션들(110) 중 하나를 선택하도록 결정하는 것을 포함할 수 있다. 따라서, 몇몇 예들에서, 섹션 선택 동작들은 메모리 디바이스(100)의 매 10개 액세스 동작들 후, 메모리 디바이스(100)의 100개 액세스 동작들마다, 메모리 디바이스(100)의 1000개 액세스 동작들마다 등과 같은, 메모리 디바이스(100)의 뱅크 또는 메모리 디바이스(100)의 액세스 동작들의 결정된 수량(예컨대, 메모리 디바이스(100)의 모든 메모리 섹션들(110)에 걸친 특정한 유형의 액세스 동작의 수량, 메모리 디바이스(100)의 모든 메모리 섹션들(110)에 걸친 특정한 세트의 액세스 동작 유형들의 수량) 후에 트리거될 수 있다.
다양한 예들에서, 메모리 디바이스(100)의 액세스 동작들의 결정된 수량에 기초한 선택은 타이머와 연관된 주기적 간격에 기초한 선택에 대한 대안일 수 있거나, 또는 타이머와 연관된 주기적 간격에 기초한 선택과 조합될 수 있다. 예를 들어, 610에서의 동작들은 이전 전압 조정 동작 이후 경과된 지속 기간의 이전 또는 이전 전압 조정 동작이 임계치를 초과한 이래 메모리 디바이스(100)에 의해 수행된 액세스 동작들의 총 수에 기초하여 전압 조정 동작을 위한 메모리 섹션(110)을 선택하도록 결정하는 것을 포함할 수 있다. 610에서의 동작들은 (예컨대, 타이머의 값에 기초하여, 카운터의 값에 기초하여, 메모리 디바이스(100)의 메모리 섹션들(110) 모두 상에서 수행된 액세스 동작들의 수에 기초하여) 전압 조정 동작, 소산 동작, 또는 균등화 동작을 수행하기 위한 메모리 섹션(110)을 선택하도록 결정하는 것으로 불리울 수 있거나, 또는 그것을 포함할 수 있다.
몇몇 예들에서, 타이머 또는 카운터의 결정된 값(예컨대, 전압 조정 간격, 전압 조정 동작들 간의 지속 기간)은 메모리 디바이스(100)의 동작 모드에 기초할 수 있으며, 본 출원에서 몇몇 동작 모드들은 전압 조정 동작들 사이에서의, 다른 동작 모드들과 더 짧거나 또는 더 긴 지속 기간과 연관될 수 있다. 다양한 예들에서, 전압 조정 동작들 간의 간격은 액세스 레이트, 전압 상태들, 논리 상태들, 동작 온도들, 전력 소비, 또는 기타, 또는 그것의 몇몇 조합과 같은 하나 이상의 동작 조건들에 기초하여 선택되거나 또는 산출될 수 있다. 예를 들어, 비교적 많은 액세스 동작들이 주어진 양의 시간에서 메모리 디바이스(100)에 의해 수행되는, 고속 액세스 모드에서, 설명된 전압 조정 동작들과 연관된 타이머 또는 카운터의 결정된 값(예컨대, 전압 조정 동작 간격)은 잠재적인 누설 전하 또는 바이어스로부터의 데이터 손실을 완화시키기 위해 단축될 수 있다(예컨대, 동적으로, 동작 모드의 가능성에 응답하여). 주어진 양의 시간에서 메모리 디바이스(100)에 의해 수행되는 비교적 적은 액세스 동작들과 연관될 수 있는, 저-전력 액세스 모드에서, 전압 조정 동작들 간의 간격은 워드 전력 소비(예컨대, 워드 라인들(205)을 활성화하거나 또는 메모리 셀들(105)에 걸쳐 바이어스를 균등화하는 것과 연관된 전력 소비)를 감소시키기 위해 연장될 수 있다(예컨대, 동적으로, 동작 모드에서의 가능성에 응답하여).
또 다른 예에서, 메모리 디바이스(100)는 메모리 셀들(105)이 누설 전하 또는 바이어스에 더 민감할 수 있는 조건들을 검출할 수 있다. 이러한 조건들은 선택되지 않은 셀 선택 컴포넌트들(230)이 더 많은 누설을 허용할 수 있는 조건들, 선택되지 않은 메모리 셀들(105)에 걸친 바이어스가 더 높을 수 있는 조건들, 메모리 셀들(105)의 메모리 저장 엘리먼트들이 분극의 손실에 더 취약할 수 있는 조건들, 및 기타들을 포함할 수 있다. 메모리 디바이스(100)는 따라서 누설 전하 또는 바이어스에 대한 고조된 민감도와 연관된 모드에서 동작할 수 있다. 이러한 모드에서, 메모리 디바이스(100)는 잠재적인 누설 전하 또는 바이어스로부터의 데이터 손실을 완화하기 위해 단축된 전압 조정 간격을 사용할 수 있다.
본 개시의 다양한 예들에 따르면, 전압 조정 동작을 수행하기 위한 특정 메모리 섹션(110)을 선택하기 위해 다양한 기준이 사용될 수 있다 (예를 들어, 전압 조정 동작을 수행할 것을 결정한 후, 전압 조정 동작을 수행하기 위해 메모리 섹션 (110)을 선택할 것을 결정한 후). 일부 예들에서, 타이머가 결정된 값에 도달하면, 메모리 제어기(170)는 메모리 디바이스(100)의 메모리 섹션들(110)을 조정하기 위한 순서 (예를 들어, 순차적 순서, 정의된 순서, 미리 결정된 순서)에 기초하여 전압 조정 동작을 위한 메모리 섹션 (110)을 선택할 수 있다. 이러한 접근 방식은 "라운드 로빈(round robin)" 또는 "블라인드 라운드 로빈(blind round robin)" 선택이라고 지칭될 수 있으며, 메모리 디바이스(100)에 포함된 많은 메모리 섹션 (110) 또는 메모리 디바이스(100)의 정의된 부분에 포함된 다수의 메모리 섹션 (110)을 통한 순서 또는 순차 순환을 수용하도록 구성될 수 있다.
일부 예들에서, 방법 (600-a) 또는 방법 (600-b)은 (예를 들어, 610 이전에) 메모리 디바이스 (100)의 섹션들을 조정 또는 균등화하기 위한 그러한 순서를 식별하는 단계를 포함할 수 있고 전압 조정 동작 (예를 들어, 610에서)을 위해 메모리 섹션들 (110)을 선택하는 단계는 메모리 섹션 (110)을 조정하거나 균등화하기 위해 식별된 순서에 기초될 수 있다.섹션 선택 순서는 메모리 디바이스 (100)에서 메모리 섹션 (110)의 배열에 기초하거나 정의될 수 있다. 섹션 선택 순서는 메모리 제어기(170)에 저장되거나 (예를 들어, 사전 정의, 기록, 사전 로드 됨) 메모리 제어기(170)에 의해 결정될 수 있다 (예를 들어, 계산, 정렬 규칙에 기초하여 식별됨, 이전 전압 조정 동작과 관련된 메모리 섹션 (110)을 기반으로 식별 됨). 다양한 예들에서, 섹션 선택 순서는 메모리 디바이스 (100)의 시작 또는 초기화시에 결정될 수 있거나, 또는 동적으로 결정될 수있다 (예를 들어, 전압 조정 동작을 수행하기 위한 메모리 섹션들(110)의 세트들의 동적 결정에 기초하여, 동작 특성에 기초하여, 동작 모드에 기초하여).
일부 예들에서, 섹션 선택 순서는 메모리 디바이스 (100)에 메모리 섹션 (110)의 공간적 배열을 고려할 수 있다 (예를 들어, 메모리 어레이의 두께 치수를 따라 메모리 어레이의 측방(lateral) 치수를 따라), 섹션 선택 순서는 하나 이상의 공간 방향을 따라 메모리 섹션 (110)의 시퀀스를 따른다 (예를 들어, 제 1 메모리 섹션 (110), 이어 공간 방향에 따른 제 2 메모리 섹션 (110), 이어 공간 방향에 따른 제 3 메모리 섹션 (110)). 추가적으로 또는 대안적으로, 섹션 선택 순서는 메모리 디바이스(100)에서 메모리 섹션 (110)의 논리적 (예를 들어, 번호가 매겨진) 배열을 고려할 수 있으며, 섹션 선택 순서는 논리적 배열에 따라 순차적인 순서를 따른다 (예를 들어, 증가하는 논리 번호의 순서 또는 메모리 섹션 (110)의 다른 숫자 식별에 따른다). 다양한 예들에서, 공간적 배열 및 논리적 배열은 동등하거나 동일하지 않을 수 있다.
일부 예들에서, 섹션 선택 순서는 메모리 섹션들의 공간적 또는 논리적 배열을 고려할 수 있지만, 그 순서는 선형 또는 증가/감소 순서를 따르지 않을 수 있다. 예를 들어, 섹션 선택 순서는 제 2 메모리 섹션(110), 이어 제 1 메모리 섹션 (110),이어 제 3 메모리 섹션 (110) (예를 들어, 논리적 배열에 따라, 공간 배열에 따라)으로 시작될 수 있다.
일부 예들에서, 메모리 섹션들(110)을 조정하거나 균등화하기 위한 순서를 식별하는 것은 메모리 섹션들 (110)의 배열 (예를 들어, 전압 조정 동작들의 세트에 대해, 메모리 섹션들의 세트 (110)의)에 따라 랜덤 순서를 결정하는 것을 포함 할 수 있다. 다양한 예들에서, 섹션 선택 순서는 전압 조정 동작을 수행하기 위한 특정 전자적 특성 (예를 들어, 전하 소산 특성, 발진 신호 특성, 신호 또는 전압 안정성)에 기초하여 식별되거나 정의될 수 있다.
라운드 로빈 접근 방법에 따른 전압 조정 동작들 간의 간격은 전압 조정 동작들이 특정한 메모리 섹션(110) 상에서 많은 버스트의 액세스 동작들을 핸들링하기에 충분히 빠르게 각각의 메모리 섹션들(110) 상에서 수행되도록 설정되거나 또는 정의될 수 있다.
몇몇 예들에서, 라운드 로빈 접근 방법이 메모리 디바이스(100)의 메모리 섹션들(110)의 상이한 서브 세트들에 적용될 수 있으며, 이것은 메모리 섹션들(110)의 제 1 서브 세트의 순서에 따라 전압 조정 동작들의 양상들을 수행하는 제 1 메모리 제어기(170), 및 메모리 섹션들(110)의 제 2 서브 세트의 순서에 따라 전압 조정 동작들의 양상들을 수행하는 제 2 메모리 제어기(107)를 포함할 수 있다. 몇몇 예들에서, 메모리 섹션들(110)의 상이한 서브 세트들의 상이한 순서에 따라 전압 조정 동작들을 수행하는 양상들은 동일한 메모리 제어기(170)에 의해 수행될 수 있다.
일부 예들에서, 타이머가 결정된 값에 도달하면, 메모리 제어기(170)는 가장 최근에 수행된 액세스 동작과 관련된 메모리 섹션 (110)에 기초하여 전압 조정 동작을 위한 메모리 섹션 (110)을 선택할 수 있다. 예를 들어, 메모리 제어기 (170)는 임의의 액세스 동작 세트에 의해 가장 최근에 판독되었거나, 가장 최근에 기록되었거나, 가장 최근에 재기록되었거나, 가장 리프레시되었거나, 가장 최근에 액세스된 메모리 섹션 (110)의 기록 또는 표시를 저장하거나 유지할 수 있다. 이러한 저장된 표시는 그러한 액세스 동작이 메모리 디바이스 (100)에서 수행될 때마다 업데이트될 수 있다. 전압 조정 동작을 수행하기로 결정하면 (예를 들어, 메모리 디바이스(100)의 총 액세스 동작 수에 기초하여, 타이머에 기초하여), 메모리 제어기(170)는 전압 조정 동작을 위해 가장 최근에 액세스된 메모리 섹션(110)을 선택할 수 있다.
가장 최근에 액세스된 메모리 섹션 (110)을 선택하는 접근 방식은 "행 해머(row hammer)" 접근 방식으로 지칭될 수 있으며, 메모리 디바이스(100)의 정의된 부분에 포함된 메모리 섹션 (110)의 수 또는 메모리 디바이스(100)에 포함된 많은 메모리 섹션 (110) 중에서 선택을 수용하도록 구성될 수 있다. 즉, 라운드 로빈 방식과 같이, 행 해머 방식은 메모리 디바이스 (100)의 메모리 섹션 (110)의 서로 다른 서브 세트에 적용될 수 있으며, 이는 제 1 메모리 제어기(170)가 메모리 섹션 (110)의 제 1 서브 세트의 가장 최근에 액세스된 메모리 섹션 (110)에 따라 전압 조정 동작의 양상을 수행하는 단계 및 제 2 메모리 제어기(170)가 메모리 섹션 (110)의 제 2 서브 세트의 가장 최근에 액세스된 메모리 섹션 (110)에 따라 전압 조정 동작의 양상을 수행하는 단계를 포함할 수 있다. 일부 예들에서, 메모리 섹션들 (110)의 상이한 서브 세트들의 상이한 액세스에 따라 전압 조정 동작들을 수행하는 양상들은 동일한 메모리 제어기 (170)에 의해 수행될 수 있다.
615에서, 방법(600-a)은 선택된 섹션(예컨대, 선택된 메모리 섹션(110)) 상에서 전압 조정 동작(예컨대, 균등화 동작, 소산 동작)을 수행하는 것을 포함할 수 있다. 예를 들어, 615에서, 메모리 디바이스(100)는 도 5의 타이밍 도(500) 및 도 4의 회로(예컨대, 선택된 메모리 섹션(110)의 워드 라인들을 선택하거나 또는 활성화하고, 메모리 섹션(110)의 메모리 셀들(105)에 걸쳐 바이어스를 균등화하는)를 참조하여 설명된 510 및 511의 동작들의 양상들을 수행할 수 있다. 다시 말해서, 몇몇 예들에서, 방법(600-a)을 참조하여 설명된 610의 동작들(예컨대, 전압 조정 동작을 위한 메모리 섹션(110)을 선택하는)은 타이밍 도(500)를 참조하여 설명된 509 및 510의 동작들 사이에서(예컨대, 메모리 섹션(110)의 메모리 셀(105) 상에서 하나 이상의 액세스 동작들을 수행한 후, 전압 조정 동작을 수행하기 전) 발생할 수 있다. 따라서, 몇몇 예들에서, 610의 동작들은 타이밍 도(500)의 509 및 510의 동작들을 수행하기 위한 판단 또는 트리거를 나타낼 수 있다.
몇몇 예들에서, 615에서 전압 조정 동작을 수행하는 것은 복수의 워드 라인들(205)의 각각 또는 선택된 메모리 섹션(110)의 셀 선택 컴포넌트들(230)의 각각을 활성화하는 것을 포함할 수 있다. 몇몇 예들에서, 전압 조정 동작은 메모리 제어기(예컨대, 메모리 제어기(170))가 선택된 메모리 섹션(110)의 액세스 라인(예컨대, 디지트 라인(210))과 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각의 저장 엘리먼트들(예컨대, 커패시터들(220))을 결합하기 위해 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각의 것들과 연관된 스위칭 컴포넌트들(예컨대, 셀 선택 컴포넌트들(230))을 활성화하는 것을 포함할 수 있다.
몇몇 예들에서, 615에서 워드 라인들(205) 또는 셀 선택 컴포넌트들(230)을 활성화하는 것은 액세스 동작과 연관된 선택 바이어스보다 작은 크기를 가진 선택 바이어스를 인가하는 것을 포함한다(예컨대, 워드 라인들(205)을 통해). 예를 들어, 판독 또는 기록 동작들과 같은 액세스 동작들은 상대적으로 높은 크기 워드 라인 전압 또는 셀 선택 전압(예컨대, 제 2 전압(V2), VCCP, 3.1V)과 연관될 수 있다. 비교 시, 615에서 전압 조정 동작을 위한 워드 라인들(205) 또는 셀 선택 컴포넌트들(230)을 활성화하는 것은 상대적으로 낮은 크기 워드 라인 전압 또는 셀 선택 전압(예컨대, 제 3 전압(V3), VPWL, Vperi, 1.0V 내지 1.2V)과 연관될 수 있다. 따라서, 615의 전압 조정 동작은 액세스 동작과 연관된 선택 전압보다 작은 크기를 가진 선택 전압을 인가하는 것을 포함할 수 있다.
몇몇 예들에서, 615에서의 동작들은 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각의 저장 엘리먼트들(예컨대, 커패시터들(220))에 걸친 바이어스 또는 전압을 균등화함으로써 선택된 메모리 섹션(110) 상에서 균등화 동작을 수행하는 것과 연관될 수 있다. 균등화 동작을 수행하는 것은 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각의 것들과 연관된 셀 선택 컴포넌트들(230)을 활성화함으로써 선택된 메모리 섹션(110)의 액세스 라인(예컨대, 디지트 라인(210))과 선택된 메모리 섹션(110)의 메모리 셀들(105)의 각각을 선택적으로 결합하는 것을 포함할 수 있다.
몇몇 예들에서, 메모리 셀들(105)의 각각의 것에 걸쳐 바이어스를 균등화하는 것은 각각의 메모리 셀(105)과 결합된 디지트 라인(210)을 접지 전압으로 바이어싱하는 것 및 각각의 메모리 셀(105)과 결합된 공통 노드(예컨대, 플레이트 라인(215), 플레이트 컴포넌트(145))를 접지 전압으로 바이어싱하는 것을 포함할 수 있다. 몇몇 예들에서, 메모리 셀들(105)의 각각의 것에 걸쳐 바이어스를 균등화하는 것은 각각의 메모리 셀(105)과 결합되는 디지트 라인(210)을 0이 아닌 전압으로 바이어싱하는 것 및 각각의 메모리 셀(105)과 결합된 공통 노드(예컨대, 플레이트 라인(215), 플레이트 컴포넌트(145))를 0이 아닌 전압으로 바이어싱하는 것을 포함할 수 있다. 몇몇 예들에서, 메모리 셀들(105)의 각각의 것에 걸쳐 바이어스를 균등화하는 것은 각각의 메모리 셀(105)과 결합된 디지트 라인(210) 및 각각의 메모리 셀(105)과 결합된 공통 노드(예컨대, 플레이트 라인(215), 플레이트 컴포넌트(145))를 동일한 전압 소스(예컨대, 섀시 접지, 접지 전압 소스, 균등화 전압 소스)에 결합하는 것을 포함할 수 있다.
도 5의 타이밍 도(500)를 참조하여 설명된 510 및 511의 동작들은 제 1 메모리 섹션(110-B)의 워드 라인들(205-a)의 각각이 동시에 활성화되고(예컨대, 510에서) 동시에 비활성화되는(예컨대, 511에서) 전압 조정 동작의 예를 예시할 수 있다. 그러나, 다른 예들에서, 메모리 섹션(110)의 전압 조정 동작에서의 워드 라인들(205)의 활성화 또는 비활성화는 상이한 순서들 또는 배열들로 발생할 수 있다. 예를 들어, 다양한 전압 조정 동작들은 선택된 메모리 섹션(110)의 워드 라인들(205) 또는 셀 선택 컴포넌트들(230)의 각각을 함께 또는 동시에 활성화하거나 또는 비활성화하는 것, 또는 순차적인 워드 라인 순서에 따라 선택된 메모리 섹션(110)의 세트 워드 라인들(205)의 각각을 활성화하거나 또는 비활성화하는 것을 포함할 수 있다. 또 다른 예에서, 전압 조정 동작은 제 1 시간 기간 동안 워드 라인들(205)의 제 1 서브 세트를 활성화하는 것 및 제 1 시간 기간과 상이한(예컨대, 상이한 시간에 시작하는, 상이한 지속 기간을 갖는, 중첩하지 않는, 중첩하는) 제 2 시간 기간 동안 워드 라인들(205)의 제 2 서브 세트를 활성화하는 것을 포함할 수 있다.
예를 들어, 도 4의 회로(400)를 참조하여, 순차적인 순서로 제 1 메모리 섹션(110-b)의 워드 라인들(205-a)의 각각을 활성화하기 위해, 활성화는 워드 라인(205-a-n)을 활성화할 때까지, 워드라인(205-a-1)을 활성화하는 것, 그 후 워드 라인(205-a-2)을 활성화하는 것 등을 포함할 수 있다. 이러한 순차적인 순서화의 동작들은 중첩하거나(예컨대, 워드 라인(205-a-1)의 활성화가 완료되기 전에 워드 라인(205-a-2)이 활성화를 시작하는) 또는 중첩하지 않는(예컨대, 워드 라인(205-a-1)의 활성화가 완료된 후 워드 라인(205-a-2)이 활성화를 시작하는) 시간 간격들로 발생할 수 있다. 제 1 메모리 섹션(110-b)의 워드 라인들(25-a)의 모두를 비활성화하기 위해, 이러한 비활성화는 또한 순차적인 순서로 발생할 수 있으며, 이것은 활성화 순서와 동일하거나 또는 그것과 상이할 수 있다. 상기 논의된 활성화들처럼, 이러한 순차적인 순서화의 비활성화들은 또한 중첩하거나(예컨대, 워드 라인(205-a-1)의 비활성화가 완료되기 전에 워드 라인(205-a-2)이 비활성화를 시작하는) 또는 중첩하지 않는(예컨대, 워드 라인(205-a-1)의 비활성화가 완료된 후 워드 라인(205-a-2)이 비활성화를 시작하는) 시간 간격들로 발생할 수 있다.
본 개시에 따른 몇몇 예들에서, 전압 조정 동작은 디지트 라인들(210)의 활성화 또는 선택과 워드 라인들(205)의 활성화 또는 선택을 조합할 수 있다. 예를 들어, 메모리 디바이스(100)가 레벨 선택 컴포넌트 또는 열 선택 컴포넌트를 갖고 선택될 수 있는 메모리 섹션(110)의 다수의 레벨들 또는 다른 서브 세트들의 디지트 라인들(210)을 가질 때, 메모리 섹션(110)의 디지트 라인들(210)의 레벨들 또는 다른 서브 세트들은 또한 전압 조정 동작의 부분으로서 선택되거나 또는 활성화될 수 있다. 몇몇 예들에서, 메모리 섹션(110)의 디지트 라인들(210)의 레벨들 또는 다른 서브 세트들은 각각 순차적인 순서에 따라 선택되거나 또는 활성화될 수 있으며, 동작의 워드 라인들(205)의 활성화와 동일한 레이트로 또는 상이한 레이트로 선택되거나 또는 활성화될 수 있다(예컨대, 그것을 통해 반복되고, 그 사이에서 스위칭되는).
일 예에서, 전압 조정 동작은 "WL-고속, DL-저속" 활성화 구성에 따라 수행될 수 있다. 다시 말해서, 설명된 동작들은 워드 라인들(205)을 비교적 빠르게, 및 디지트 라인들(210) 또는 디지트 라인들(210)의 세트들을 비교적 느리게 활성화하는 것을 통해 순환할 수 있다. 일 예에서, 전압 조정 동작은 워드라인들(205) 또는 제 1 레벨의 행들(예컨대, 디지트 라인들(210)의 서브 세트, 열들의 서브 세트)의 각각을 활성화하고, 그 후 워드 라인들(205) 또는 제 2 레벨의 행들의 각각 등을 활성화하는 것을 포함할 수 있다. 디지트 라인들(210)의 상이한 서브 세트들 또는 열들의 상이한 서브 세트들이 공통 워드 라인들을 공유하는 예들에서, 전압 조정 동작은 디지트 라인들(210)의 제 1 서브 세트 또는 열들의 서브 세트가 활성화되는 동안 공통 워드 라인들(205)의 각각의 활성화들을 통해 순환하며, 그 후 디지트 라인들(210)의 제 2 서브 세트 또는 열들의 서브 세트가 활성화되는 동안, 등 디지트 라인들(210)의 마지막 서브 세트 또는 열들의 서브 세트가 활성화되는 동안 공통 워드라인들(205)의 각각을 활성화할 때까지 공통 워드 라인들(205)의 각각의 활성화들을 통한 순환을 반복하는 것을 포함할 수 있다. "DL-고속, WL-저속" 활성화 구성에 따라 수행된 전압 조정 동작과 같은, 다른 예들이 가능하다.
615의 동작들에 이어서, 방법(600-a)은 뒤이은 전압 조정 동작, 및 전압 조정 동작을 위한 메모리 섹션(110)의 뒤이은 선택을 수행하기 위한 결정을 위해 610으로 돌아갈 수 있다. 다시 말해서, 메모리 디바이스(100)는 메모리 디바이스(100)의 동작 전체에 걸쳐 전압 조정 동작들을 수행하기 위해 반복적인 방식으로 610 및 615의 동작들 사이에서 순환할 수 있다. 일부 예들에서, 615의 동작들에 이어서, 또는 615의 동작들의 부분으로서, 전압 조정 타이머 또는 카운터는 리셋될 수 있으며, 따라서 타이머 또는 카운터는 610의 동작들을 반복하기 전에 새로운 전압 조정 간격에 걸쳐 시간 또는 카운트들을 축적할 수 있다. 다시 말해서, 615의 동작들을 수행한 후, 610으로 돌아가는 것은 전압 조정 동작 타이머 또는 카운터의 값에 기초하거나 또는 그것에 의해 트리거될 수 있다.
방법(600-b)은 본 개시의 예들에 따른 전압 조정 동작(예컨대, 소산 동작, 균등화 동작)을 수행하는 또 다른 예일 수 있다. 방법(600-b)은 전압 조정 동작에 포함될 수 있는 변화들의 예들을 예시하며, 이하에서 반복되지 않는 방법(600-a)을 참조하여 설명된 전압 조정 동작의 다른 변화들을 포함할 수 있다.
655에서, 방법(600-b)은 메모리 디바이스(100)의 섹션(예를 들어, 메모리 섹션(110)의 세트)과 관련된 타이머를 초기화하는 단계를 포함할 수 있다. 본 출원에서 사용된, 메모리 섹션들(110)의 세트는 메모리 디바이스(100)의 메모리 섹션들(110)의 모두, 메모리 디바이스(100)의 메모리 섹션들(110)의 특정한 서브 세트의 메모리 섹션들(110) 모두, 메모리 디바이스(100)의 메모리 섹션들(110)의 특정한 뱅크의 메모리 섹션들(110) 모두, 또는 다른 세트들의 메모리 섹션들(110)(예컨대, 방법(600-a 또는 방법(600-b))의 별개의 인스턴스들을 수행하는 것을 지원할 수 있는 메모리 섹션들(110)의 세트들)을 나타낼 수 있다.
660에서 방법 (600-b)은 타이머 (또는 카운터)의 결정된 값에 기초하여 균등화 동작 (예를 들어, 균등화 동작, 소산 동작)을 위해 섹션들 (예를 들어, 메모리 디바이스(100)의 메모리 섹션들(110) 중 하나) 중 하나를 선택하는 것을 포함할 수 있다. 예를 들어, 회로(400)의 컴포넌트를 참조하면, 610에서 메모리 제어기 (170-b)는 타이머 (예를 들어, 메모리 제어기(170-b)의, 메모리 디바이스(100)의 다른 컴포넌트의)의 결정된 값에 기초하여 균등화 동작을 수행하도록 결정할 수있다. 본 개시의 다양한 예들에 따르면, 메모리 제어기(170-b)는 이어서 균등화 동작을 위한 제 1 메모리 섹션 (110-b) 또는 제 2 메모리 섹션 (110-c)을 선택하기 위해 다양한 기준 (예를 들어, 섹션 선택 순서에 따른 선택, 가장 최근에 액세스된 메모리 섹션 (110)의 선택)을 적용할 수 있다.
665에서 방법 (600-b)은 선택된 섹션 (예를 들어, 선택된 메모리 섹션 (110))에 대해 균등화 동작을 수행하는 단계를 포함할 수 있다. 일부 예들에서, 균등화 동작을 수행하는 단계는 선택된 섹션의 메모리 셀들 (105) 각각의 저장 엘리먼트들 (예를 들어, 커패시터들 (220))에 걸쳐 바이어스 (예를 들어, 전압)를 균등화하는 단계를 포함할 수 있다. 예를 들어, 665에서, 메모리 디바이스(100)는 도 5의 타이밍 도(500) 및 도 4의 회로(400)를 참조하여 설명된 510 및 511의 동작들(예컨대, 선택된 메모리 섹션(110)의 워드 라인들을 선택하거나 또는 활성화하는 것, 메모리 섹션(110)의 메모리 셀들(105)에 걸친 바이어스를 균등화하는 것)의 양상들을 수행할 수 있다. 다시 말해서, 몇몇 예들에서, 방법(600-b)을 참조하여 설명된 660의 동작들(예컨대, 균등화 동작을 위한 메모리 섹션(110)을 선택하는 것)은 타이밍 도(500)를 참조하여 설명된 509 및 510의 동작들 사이에서(예컨대, 메모리 섹션(110)의 메모리 셀(105) 상에서 하나 이상의 액세스 동작들을 수행한 후, 균등화 동작을 수행하기 전에) 발생할 수 있다. 따라서, 몇몇 예들에서, 660의 동작들은 타이밍 도(500)의 509 및 510의 동작들을 수행하기 위한 판단 또는 트리거를 나타낼 수 있다.
665의 동작들에 이어서, 방법(600-b)은 뒤이은 균등화 동작을 수행하기 위한 결정, 및 균등화 동작을 위한 메모리 섹션(110)의 뒤이은 선택을 위해 660으로 돌아갈 수 있다. 다시 말해서, 메모리 디바이스(100)는 메모리 디바이스(100)의 동작 전체에 걸쳐 균등화 동작들을 수행하기 위해 반복적인 방식으로 660 및 665의 동작들 사이에서 순환할 수 있다. 일부 예들에서, 665의 동작들에 이어서, 또는 665의 동작들의 부분으로서, 균등화 타이머 또는 카운터는 리셋될 수 있으며, 따라서 타이머 또는 카운터는 660의 동작들을 반복하기 전에 새로운 균등화 간격에 걸쳐 시간 또는 카운트들을 축적할 수 있다. 다시 말해서, 665의 동작들을 수행한 후, 660으로 돌아가는 것은 균등화 동작 타이머 또는 카운터의 값에 기초하거나 또는 그것에 의해 트리거될 수 있다.
일부 예들에서, 메모리 디바이스(100)는 라운드 로빈 접근 방식에 따라 전압 조정 동작을 함께 또는 동시에 수행하고 행 해머 접근 방식에 따라 전압 조정 동작을 수행할 수 있다 (예를 들어, 라운드 로빈 접근 방식에 따라 방법 (600-a 또는 600-b)에 따라 방법의 제 1 인스턴스 수행하고 동시에 행 해머 접근 방식에 따라 방법 (600-a 또는 600-b)의 제 2 인스턴스를 수행). 예를 들어, 메모리 제어기(170)는 주어진 메모리 섹션 (110)에 대한 전압 조정 동작 사이의 최대 지속 기간을 설정 또는 정의하기 위해 라운드 로빈 방식에 따라 제 1 전압 조정 사이클을 수행할 수 있고, 또한 최근 액세스된 메모리 섹션 (110)에서 전압 조정 동작을 더 자주 수행하기 위한 행 해머 접근 방식에 따라 제 2 전압 조정 사이클을 수행할 수 있다. 이러한 예들에서, 상이한 전압 조정 사이클들의 각각의 전압 조정 동작들의 수행은 동일한 전압 조정 간격들에 따라 동시에 발생할 수 있지만, 각각의 전압 조정 동작들이 동시에, 또는 상이한 전압 조정 간격들에 따라 발생하지 않도록 스태거링될 수 있다. 일부 예들에서, 메모리 디바이스 (100)는 제 1 세트의 메모리 섹션들 (110)에 대해 방법 (600-a)의 제 1 인스턴스를 수행할 수 있고 동시에 또한 제 2 세트의 메모리 섹션들 (110)에 대해 방법 (600-a)의 제 2 인스턴스를 수행할 수 있으며, 여기서 제 1 및 제 2 인스턴스는 동일한 접근 방식 또는 구성 또는 상이한 접근 방식 또는 구성에 따라 수행될 수 있다.
몇몇 예들에서, 전압 조정 동작들(예를 들어, 소산 동작들, 균등화 동작들, 방법(600-a)의 동작들, 방법(600-b)의 동작들)은 간격들(예컨대, 주기적 섹션 선택 간격들, 비주기적 섹션 선택 간격들)로 발생하도록 스케줄링될 수 있지만, 액세스 동작(예컨대, 전압 조정 동작과 연관된 워드 라인들(205)을 사용하는 하나 이상의 액세스 동작들)이 전압 조정 동작을 위해 식별된 메모리 섹션(110) 상에서 수행되고 있다면 취소되거나 또는 오버라이딩될 수 있다.
상기 설명된 방법(600-a 및 600-b) 및 그것들의 변형들은 가능한 구현들을 예시하며, 동작들 및 단계들은 재배열되거나 또는 그 외 수정될 수 있고, 다른 구현들이 본 개시에 따라 가능하다는 것이 주의되어야 한다. 뿐만 아니라, 설명된 방법들의 상이한 인스턴스들은 동시에, 중첩하는 시간 기간들 동안, 또는 중첩하지 않는 시간 기간들 동안 수행될 수 있다(예컨대, 동일한 메모리 디바이스에 의해). 몇몇 예들에서, 동일한 메모리 디바이스(100)에 의해 수행된 설명된 방법들의 상이한 인스턴스들은 대체로 동일한 방법(예컨대, 상이한 메모리 섹션들(110) 상에서, 상이한 세트들의 메모리 섹션(110) 상에서)을 수행하는 것 또는 대체로 상이한 방법들(예컨대, 상이한 메모리 섹션들(110) 상에서, 상이한 세트들의 메모리 섹션(110) 상에서)을 수행하는 것을 포함할 수 있다.
도 7은 본 개시의 예에 따라 메모리 디바이스에 저장된 데이터를 보호하는 것을 지원하는 섹션 디코더(710)의 예를 포함하는 회로 (700)를 예시한다. 일부 예들에서, 회로 (700)는 도 1을 참조하여 설명된 메모리 디바이스(100)와 같은 메모리 디바이스에 포함될 수 있다. 일부 예들에서, 회로 (700)는 도 4를 참조하여 설명된 회로 (400)와 같은 다른 회로의 컴포넌트일 수 있다. 일부 예에서, 섹션 디코더(710)는 메모리 제어기(170)에 포함될 수 있으며, 이러한 섹션 디코더 (710) 또는 메모리 제어기(170)는 메모리 디바이스(100)의 메모리 "코어" 마다 반복될 수 있다.
섹션 디코더 (710)는 워드 라인 전용 리프레시 동작(Wordline-Only Refresh operation) (예를 들어, 전압 조정 동작)을 나타내는 "WOR" 신호를 포함하는 다양한 전압 조정 동작을 위한 제어 신호를 수신할 수 있다. 신호 WOR는 메모리 디바이스(100)의 메모리 섹션 (110) 중 하나에서 전압 조정 동작을 수행하기 위해 (예를 들어, 메모리 제어기 (170)에 의해) 결정이 이루어졌음을 나타내는 토글된 신호일 수 있다. 신호 WOR은 전압 조정 동작을 위한 특정 메모리 섹션 (110) (예를 들어, 선택된 메모리 섹션 (110))의 어드레스의 표시를 포함할 수 있거나, 신호 WOR는 메모리 섹션(110)의 그러한 표시를 제공하는 다른 신호를 수반할 수 있다. 신호 WOR은 전압 조정 동작을 위해 선택된 특정 메모리 섹션 (110)에 대한 섹션 활성화 신호를 트리거할 수 있으며, 이는 일부 예에서 선택된 메모리 섹션 (110)의 워드 라인 (205)과 결합하기 위한 특정 전압을 선택적으로 제공하는 데 사용될 수 있다 (예를 들어, 전압 조정 동작을 위한 셀 선택 컴포넌트(230)의 활성화를 지원하기 위해).
예를 들어, 섹션 디코더 (710)는 메모리 디바이스 (100)의 모든 메모리 섹션 (110)일 수 있거나 또는 메모리 디바이스(100)의 메모리 섹션 (110)의 서브 세트일 수 있는 메모리 디바이스 (100)의 S 메모리 섹션 (110)과 연관될 수 있다. 섹션 디코더 (710)는 S 메모리 섹션 (110) (예를 들어, 제어 라인 (720-a 내지 720-s)) 각각에 대해 별도의 제어 라인 (720)을 포함할 수 있다. 섹션 디코더 (710)는 전압 조정 동작이 S 메모리 섹션들 중 하나에서 수행될 때 활성화된 WOR 신호를 수신할 수 있고, 섹션 디코더 (710)는 후속하여 관련 제어 라인 (720)을 통해 메모리 섹션들 (110) 중 선택된 하나에 대해 활성화된 섹션 활성화 신호를 제공할 수 있다. 일부 예들에서, 섹션 디코더 (710)는 또한 연관된 제어 라인들 (720)을 통해 메모리 섹션들 (110) 중 선택되지 않은 것들에 대해 비활성화된 섹션 활성화 신호를 제공할 수 있다.
일부 예들에서, 섹션 디코더 (710)는 연관된 메모리 섹션들 (110) 각각에 대한 가변 전압 소스 (750)를 포함할 수 있고, 가변 전압 소스 (750) 각각은 개별 제어 라인(720)을 통해 개별 섹션에 대한 섹션 활성화 신호를 수신할 수 있다. 예를 들어, 가변 전압 소스 (750-a)는 제 1 메모리 섹션 (110)과 연관될 수 있고, 제 1 제어 라인 (720-a)을 통해 제 1 메모리 섹션 (110)에 대한 섹션 활성화 신호를 수신할 수 있다. 가변 전압 소스 (750)가 섹션 디코더 (710)의 일부인 것으로 도시되어 있지만, 다른 예들에서, 각각의 메모리 섹션 (110)에 대한 가변 전압 소스 (750)는 각각의 메모리 섹션(110)과 연관될 수 있는 행 컴포넌트 (125)에 포함될 수 있다.
전압 조정 동작을 위해 제 1 메모리 섹션(110)이 선택되면, 가변 전압 소스(750-a)는 제어 라인(720-a)을 통해 활성화된 섹션 활성화 신호를 수신할 수 있다. 활성화된 섹션 활성화 신호는 가변 전압 소스 (750-a)의 출력 (780-a)을 전압 "Vperi"와 선택적으로 결합할 수 있는 트랜지스터 (760-a)의 게이트에서 수신될 수 있다. 전압 Vperi는 전압 조정 동작 (예를 들어, 제 3 전압 V3) 동안 워드 라인 (205) 또는 셀 선택 컴포넌트(230)를 활성화하기 위한 전압을 나타낼 수 있고, 액세스 동작과 관련된 전압보다 작은 전압을 가질 수 있다. 전압 Vperi에서의 출력 (780-a)은 선택된 메모리 섹션 (110)에 대한 행 컴포넌트 (125)에 제공될 수 있으서 메모리 섹션 (110)의 워드 라인 (205)은 전압 조정 동작 동안 전압 Vperi로 활성화 될 수 있다.
전압 조정 동작을 위해 제 1 메모리 섹션(110) 선택되지 않은 경우, 가변 전압 소스 (750-a)는 제어 라인(720-a)을 통해 비활성화된 섹션 활성화 신호를 수신할 수 있다. 비활성화된 섹션 활성화 신호는 반전되어 트랜지스터 (765-a)의 게이트에서 수신될 수 있으며, 이는 가변 전압 소스 (750-a)의 출력 (780-a)을 전압 "VNWL"과 선택적으로 결합할 수 있다. 전압 VNWL은 워드 라인 (205) 또는 셀 선택 컴포넌트 (230) (예를 들어, 제 1 전압 V1)를 비활성화하기 위한 전압을 나타낼 수 있고, 접지 전압 또는 메모리 디바이스(100)의 셀 선택 컴포넌트 (230)의 대기 또는 선택 해제 상태와 관련된 접지 전압 또는 음의 전압을 가질 수 있다. 전압 VNWL에서의 출력 (780-a)은 메모리 섹션 (110)에 대한 행 컴포넌트 (125)에 제공될 수 있어서, 메모리 섹션 (110)의 워드 라인 (205)은 전압 VNWL로 비활성화되거나 선택 해제될 수 있다 (예를 들어, 대기 상태 동안, 전압 조정 동작이 다른 메모리 섹션(110)에서 수행되는 간격 동안).
일부 예들에서, 메모리 섹션 (110)의 액세스 동작을 지원하기 위해, 액세스 동작 또는 다른 선택 전압(예를 들어, 제 2 전압 V2, Vperi보다 큰 크기를 갖는 전압) 동안에 개별 워드 라인 (205)이 선택 해제되거나 비활성화될 때, 액세스 동작 동안 개별 워드 라인 (205)이 선택되거나 활성화될 때) 메모리 섹션 (110)에 대한 행 컴포넌트 (125)는 메모리 섹션 (110)의 개별 워드 라인 (205)을 전압 VNWL (예를 들어, 출력 (780)을 통해 제공된)과 선택적으로 결합할 수 있다. 상이한 선택 전압은 섹션 디코더 (710) 외부의 컴포넌트일 수 있는 상이한 컴포넌트 (예를 들어, 행 컴포넌트 (125), 메모리 디바이스(100)의 공통 고전압 소스)에 의해 제공될 수 있다.
일부 예들에서, 트랜지스터들 (760 및 765)은 상대적으로 느린 슬루율(slew rate) (예를 들어, 출력 (780)에서의 전압 변화율)을 지원할 수 있는 상대적으로 약한 드라이버일 수 있다. 예를 들어, 상대적으로 약한 트랜지스터 (760)는 전압 Vperi에 상대적으로 느린 전압 램프를 제공할 수 있다. 일부 예에서, 가변 전압 소스 (750)는 또한 다른 트랜지스터 (775)의 게이트와 결합된 NOR 게이트 (770)를 포함할 수 있으며, 이는 출력 (780-a)과 전압 VNWL 사이에 다른 선택적 결합을 제공할 수 있다. 트랜지스터 (775)는 특정 천이 하에서 비교적 빠른 슬루율을 지원할 수있는 상대적으로 강한 드라이버일 수 있다. 예를 들어, 상대적으로 강한 트랜지스터 (775)는 전압 VNWL에 상대적으로 빠른 전압 램프를 제공할 수 있다.
따라서, 회로 (700)는 전압 조정 동작을 위해 각각의 메모리 섹션 (110)이 선택되었는지 여부에 기초하여 메모리 섹션 (110)에 상이한 전압 (예를 들어, Vperi 또는 VNWL)을 선택적으로 제공하는 예일 수 있다. 섹션 디코더 또는 가변 전압 소스의 다른 예는 설명된 섹션 기반 전압 조정 동작을 지원하기 위해 구현될 수 있으며, 연관된 컴포넌트는 메모리 제어기(170), 행 컴포넌트 (125) 또는 메모리 디바이스(100)의 다른 부분 사이에 다양한 방식으로 분포될 수 있다.
도 8은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 메모리 디바이스(805)의 블록도(800)를 도시한다. 메모리 디바이스(805)는 전자 메모리 장치로서 불리울 수 있으며, 도 1을 참조하여 설명된 바와 같이 메모리 디바이스(100)의 컴포넌트의 예일 수 있다.
메모리 디바이스(805)는 도 1 내지 도 7을 참조하여 설명된 메모리 셀들(105)(예컨대, 메모리 섹션(110)의)의 예일 수 있는, 하나 이상의 메모리 셀들(810)을 포함할 수 있다. 메모리 디바이스(805)는 또한 메모리 제어기(815), 워드 라인(820), 플레이트 라인(825), 감지 컴포넌트(835), 및 디지트 라인(840)을 포함할 수 있다. 이들 컴포넌트들은 서로 전자 통신할 수 있으며 본 개시의 양상들에 따라 본 출원에서 설명된 기능들 중 하나 이상을 수행할 수 있다. 몇몇 경우들에서, 메모리 제어기(815)는 바이어싱 컴포넌트(850) 및 타이밍 컴포넌트(855)를 포함할 수 있다.
메모리 제어기(815)는 도 1 내지 도 7을 참조하여 설명된 워드 라인(205), 플레이트 라인(215), 디지트 라인(210), 및 감지 컴포넌트(150)의 예들일 수 있는, 워드 라인(820), 플레이트 라인(825), 디지트 라인(840), 및 감지 컴포넌트(835)와 전자 통신할 수 있다. 몇몇 예들에서, 메모리 디바이스(805)는 또한 본 출원에서 설명된 I/O 컴포넌트(160)의 예일 수 있는, 래치(845)를 포함할 수 있다. 메모리 디바이스(805)의 컴포넌트들은 서로 전자 통신할 수 있으며, 도 1 내지 도 7을 참조하여 설명된 기능들의 실시예들을 수행할 수 있다. 몇몇 경우들에서, 감지 컴포넌트(835) 또는 래치(845)는 메모리 제어기(815)의 컴포넌트들일 수 있다.
몇몇 예들에서, 디지트 라인(840)은 감지 컴포넌트(835)(예컨대, 본 출원에서 설명된, 신호 전개 컴포넌트(280)를 통해, 바이패스 라인(270)을 통해) 및 메모리 셀(810)의 강유전성 커패시터와 전자 통신할 수 있다. 메모리 셀(810)은 논리 상태(예컨대, 제 1 또는 제 2 논리 상태)를 갖고 기록 가능할 수 있다. 워드 라인(820)은 메모리 제어기(815)(예컨대, 메모리 제어기(815)의 행 디코더) 및 메모리 셀(810)의 셀 선택 컴포넌트(예컨대, 스위칭 컴포넌트, 트랜지스터)와 전자 통신할 수 있다. 플레이트 라인(825)은 메모리 제어기(815) 및 메모리 셀(810)의 강유전성 커패시터의 플레이트와 전자 통신할 수 있다. 감지 컴포넌트(835)는 메모리 제어기(815), 디지트 라인(840), 및 래치(845)와 전자 통신할 수 있다. 몇몇 예들에서, 공통 액세스 라인은 신호 라인 및 기준 라인의 기능들을 제공할 수 있다. 감지 제어 라인(865)은 감지 컴포넌트(835) 및 메모리 제어기(815)와 전자 통신할 수 있다. 이들 컴포넌트들은 또한 다른 컴포넌트들, 연결들, 또는 버스들을 통해, 상기 낭려되지 않은 컴포넌트들 외에, 메모리 디바이스(805)의 안쪽, 또는 바깥쪽, 또는 양쪽 모두에서 다른 컴포넌트들과 전자 통신할 수 있다.
메모리 제어기(815)는 본 출원에서 설명된 메모리 제어기(170)의 예일 수 있으며, 다양한 노드들에 전압들을 인가함으로써 워드 라인(820), 플레이트 라인(825), 또는 디지트 라인(840)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트(850)는 상기 설명된 바와 같이 메모리 셀(810)을 판독하거나 또는 기록하도록 메모리 셀(810)을 동작시키기 위해 전압을 인가하도록 구성될 수 있다. 몇몇 예들에서, 메모리 제어기(815)는 도 1 내지 도 7을 참조하여 설명된 바와 같이, 행 컴포넌트(125), 열 컴포넌트(135), 또는 플레이트 컴포넌트(145) 중 하나 이상을 포함할 수 있거나, 또는 그 외 행 컴포넌트들(125), 열 컴포넌트들(135), 또는 플레이트 컴포넌트들(145)을 참조하여 설명된 하나 이상의 동작들을 수행할 수 있거나, 또는 그 외 행 컴포넌트(125), 열 컴포넌트(135), 또는 플레이트 컴포넌트(145)와 통신하거나, 또는 이들의 조합일 수 있으며, 이것은 메모리 제어기(815)가 하나 이상의 메모리 셀들(810)을 액세스할 수 있게 할 것이다. 바이어싱 컴포넌트(850)는 메모리 셀(810)과 결합하기 위한 전압들(예컨대, 전압 소스들)을 제공할 수 있다. 부가적으로 또는 대안적으로, 바이어싱 컴포넌트(850)는 감지 컴포넌트(835) 또는 기준 컴포넌트(830)의 동작을 위한 전압들(예컨대, 전압 소스들)을 제공할 수 있다.
몇몇 경우들에서, 메모리 제어기(815)는 타이밍 컴포넌트(855)를 사용하여 그 동작들 중 하나 이상을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트(855)는 본 출원에서 논의된(예컨대, 도 5의 타이밍 도(500)를 참조하여 설명된 동작들에 따라), 판독 및 기록과 같은, 메모리 기능들을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하여, 다양한 워드 라인 선택들 또는 플레이트 바이어싱의 타이밍을 제어할 수 있다. 몇몇 경우들에서, 타이밍 컴포넌트(855)는 바이어싱 컴포넌트(850)의 동작들을 제어할 수 있다. 몇몇 경우들에서, 타이밍 컴포넌트(855)는 메모리 디바이스(805)의 메모리 섹션들(110)과 연관된 타이머를 포함할 수 있다.
감지 컴포넌트(835)는 기준 신호(예컨대, 기준 신호(860)를 통해 기준 컴포넌트(830)로부터, 메모리 셀(810)로부터)와 메모리 셀(810)로부터의 감지 신호를 비교할 수 있다(예컨대, 디지트 라인(840)을 통해). 논리 상태를 결정할 때, 감지 컴포넌트(835)는 그 후 래치(845)에 출력을 저장할 수 있으며, 본 출원에서 그것은 메모리 디바이스(805)를 포함할 수 있는 전자 디바이스의 동작들에 따라 사용될 수 있다. 감지 컴포넌트(835)는 래치 및 강유전성 메모리 셀과 전자 통신하는 하나 이상의 증폭기들을 포함할 수 있다.
메모리 제어기(815), 또는 그것의 서브-컴포넌트들은 하드웨어, 프로세서에 의해 실행된 코드(예컨대, 소프트웨어, 펌웨어), 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 코드에서 구현된다면, 메모리 제어기(815), 또는 그것의 서브-컴포넌트들의 기능들은 범용 프로세서, 디지털 신호 프로세서(DSP), 애플리케이션-특정 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA), 또는 다른 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 개시에서 설명된 기능들을 수행하도록 설계된 그것의 임의의 조합에 의해 실행될 수 있다.
메모리 제어기(815), 또는 그것의 서브-컴포넌트들은 기능들의 부분들이 하나 이상의 물리 디바이스들에 의해 상이한 물리적 위치들에 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수 있다. 몇몇 예들에서, 메모리 제어기(815), 또는 그것의 서브-컴포넌트들은 본 개시의 다양한 실시예들에 따른 별개의 및 개별적인 컴포넌트일 수 있다. 다른 예들에서, 메모리 제어기(815), 또는 그것의 서브-컴포넌트들은 이에 제한되지 않지만, 본 개시의 다양한 실시예들에 따른 I/O 컴포넌트, 트랜시버, 네트워크 서버, 또 다른 컴퓨팅 디바이스, 또는 본 개시에서 설명된 하나 이상의 다른 컴포넌트들, 또는 이들의 조합을 포함한, 하나 이상의 다른 하드웨어 컴포넌트들과 조합될 수 있다. 메모리 제어기(815)는 도 10을 참조하여 설명된 메모리 제어기(1015)의 예일 수 있다.
몇몇 예들에서, 그것의 임의의 서브컴포넌트들을 포함한, 메모리 제어기(815)는 메모리 디바이스(805)에서 섹션 기반 데이터 보호를 위한 액세스 기법들의 설명된 예들을 지원할 수 있다. 예를 들어, 메모리 디바이스(805)는 디지트 라인(840) 및 플레이트 라인(825)과 결합된 복수의 메모리 셀들(810)을 포함할 수 있다. 몇몇 예들에서, 복수의 메모리 셀들(810)의 각각은 디지트 라인(840)과 복수의 메모리 셀들의 각각의 것을 선택적으로 결합하도록 구성된 셀 선택 컴포넌트를 포함할 수 있다. 메모리 디바이스는, 각각이 복수의 메모리 셀들의 각각의 것의 셀 선택 컴포넌트와 결합되는, 복수의 워드 라인들(820)을 포함할 수 있다. 메모리 디바이스(805)는 또한 메모리 제어기(815)에 포함될 수 있는, 복수의 워드 라인들의 각각과 결합된 행 디코더를 포함할 수 있거나, 또는 메모리 제어기(815)와 통신하는 별개의 컴포넌트일 수 있다.
본 개시의 실시예들에 따르면, 메모리 제어기(815)는 메모리 디바이스(805)의 메모리 섹션들(110) 상에서 전압 조정 동작들을 수행하도록 동작 가능할 수 있다. 몇몇 예들에서, 메모리 제어기(815)는 행 디코더가 선택된 메모리 섹션(110)의 워드 라인들(820)의 각각을 활성화하게 함으로써 이러한 동작들을 수행할 수 있다. 몇몇 예들에서, 메모리 제어기(815)는 선택된 메모리 섹션(110)의 메모리 셀들(810)의 각각의 저장 엘리먼트들(예컨대, 강유전성 커패시터들)에 걸쳐 바이어스를 균등화함으로써 이러한 동작들을 수행할 수 있다.
도 9는 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 메모리 제어기(915)의 블록도(900)를 도시한다. 메모리 제어기(915)는 도 1을 참조하여 설명된 메모리 제어기(170) 또는 도 8을 참조하여 설명된 메모리 제어기(815)의 예일 수 있다. 메모리 제어기(915)는 도 8을 참조하여 설명된 바이어싱 컴포넌트(850) 및 타이밍 컴포넌트(855)의 예들일 수 있는, 바이어싱 컴포넌트(920) 및 타이밍 컴포넌트(925)를 포함할 수 있다. 메모리 제어기(915)는 또한 전압 선택기(930), 및 메모리 셀 선택기(935), 감지 제어기(940)를 포함할 수 있다. 이들 모듈들의 각각은 서로, (예컨대, 하나 이상의 버스들을 통해) 직접 또는 간접적으로 통신할 수 있다.
전압 선택기(930)는 메모리 디바이스의 다양한 액세스 동작들을 지원하기 위해 전압 소스들의 선택을 개시할 수 있다. 예를 들어, 전압 선택기(930)는 도 1 내지 도 5를 참조하여 설명된 행 컴포넌트들(125), 플레이트 컴포넌트들(145), 감지 컴포넌트들(150), 또는 기준 컴포넌트들(285-a)에 제공될 수 있는 제어 신호들 또는 도 7을 참조하여 설명된 섹션 디코더(710)에 제공될 수 있는 제어 신호들과 같은, 다양한 스위칭 컴포넌트들 또는 전압 소스들을 활성화하거나 또는 비활성화하기 위해 사용된 제어 신호들을 생성하거나 또는 트리거할 수 있다. 예를 들어, 전압 선택기(930)는 도 5의 타이밍 도(500)에서 예시된 바와 같이 워드 라인들(205), 디지트 라인들(210), 또는 플레이트 라인들(215)의 전압들을 선택하기 위한(예컨대, 인에이블, 디스에이블) 논리 신호들 중 하나 이상을 생성할 수 있다.
메모리 셀 선택기(935)는 액세스 동작들(예컨대, 판독 동작들, 기록 동작들, 재기록 동작들, 리프레시 동작들, 균등화 동작들, 소산 동작들)을 위한 메모리 셀을 선택할 수 있다. 몇몇 예들에서, 메모리 셀 선택기(935)는 메모리 디바이스의 메모리 섹션(110)을 활성화하거나 또는 비활성화하기 위해 사용된 논리 신호들을 생성할 수 있다. 몇몇 예들에서, 메모리 셀 선택기(935)는 도 2 내지 도 5를 참조하여 설명된 셀 선택 컴포넌트들(230)과 같은, 셀 선택 컴포넌트를 활성화하거나 또는 비활성화하기 위해 사용된 논리 신호들을 생성할 수 있다. 몇몇 예들에서, 메모리 셀 선택기(935)는 도 5의 타이밍 도(500)에서 예시된 워드 라인 전압들(VWL)을 개시하거나 또는 그 외 제어할 수 있다.
감지 제어기(940)는 도 1 내지 도 5를 참조하여 설명된 감지 컴포넌트들(150)과 같은, 감지 컴포넌트의 다양한 동작들을 제어할 수 있다. 예를 들어, 감지 제어기(940)는 도 4 및 도 5를 참조하여 설명된 감지 컴포넌트(150) 및 메모리 섹션(110) 또는 기준 컴포넌트(285) 사이에서의 스위칭 컴포넌트들과 같은, 감지 컴포넌트 격리 컴포넌트를 활성화하거나 또는 비활성화하기 위해 사용된 논리 신호들(예컨대, 격리 신호들)을 생성할 수 있다. 몇몇 예들에서, 감지 제어기(940)는 감지 컴포넌트(150)의 또는 액세스 라인의 노드들을 균등화하기 위해 사용된 논리 신호들(예컨대, 균등화 신호들)을 생성할 수 있다. 몇몇 예들에서, 감지 제어기(940)는 감지 전압 소스와 감지 컴포넌트를 결합하거나 또는 결합 해제하기 위해, 또는 입력/출력 컴포넌트(160) 또는 래치(845)와 감지 컴포넌트를 결합하거나 또는 결합 해제하기 위해 사용된 논리 신호들을 생성할 수 있다. 따라서, 몇몇 예들에서, 감지 제어기(940)는 도 5의 타이밍 도(500)를 참조하여 설명된 논리 신호들을 생성할 수 있다.
몇몇 실시예들에서, 감지 제어기(940)는 감지 증폭기의 제 2 노드의 전압과 감지 증폭기의 제 1 노드의 전압을 비교할 수 있으며, 본 출원에서 전압들은 판독 동작의 하나 이상의 액세스 동작들로 메모리 셀을 액세스하는 것에 기초한다(예컨대, 그로부터 기인한다). 감지 제어기(940)는 결과적인 전압들을 비교하는 것에 기초하여 메모리 셀과 연관된 논리 값을 결정할 수 있다. 몇몇 예들에서, 감지 제어기(940)는 메모리 셀과 연관된 논리 값을 결정하기 위해 신호들을 또 다른 컴포넌트로 제공할 수 있다.
도 10은 본 개시의 다양한 실시예들에 따른 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원할 수 있는 디바이스(1005)를 포함한 시스템(1000)의 다이어그램을 도시한다. 디바이스(1005)는 예를 들어, 도 1을 참조하여, 상기 설명된 바와 같이 메모리 디바이스(100)의 컴포넌트들의 예이거나 또는 이를 포함할 수 있다. 디바이스(1005)는 메모리 제어기(1015), 메모리 셀들(1020), 기본 입력/출력 시스템(BIOS) 컴포넌트(1025), 프로세서(1030), I/O 컴포넌트(1035), 및 주변 컴포넌트들(1040)을 포함한, 통신들을 송신하고 수신하기 위한 컴포넌트들을 포함한 양-방향 통신들을 위한 컴포넌트들을 포함할 수 있다. 이들 컴포넌트들은 하나 이상의 버스들(예컨대, 버스(1010))을 통해 전자 통신할 수 있다.
메모리 제어기(1015)는 본 출원에서 설명된 하나 이상의 메모리 셀들을 동작시킬 수 있다. 구체적으로, 메모리 제어기(1015)는 메모리 셀들을 액세스하거나, 또는 전압 조정 동작들을 수행하기 위한 설명된 감지 기법들을 지원하도록 구성될 수 있다. 몇몇 경우들에서, 메모리 제어기(1015)는 도 1 내지 도 5를 참조하여 설명된 바와 같이, 행 컴포넌트, 열 컴포넌트, 플레이트 컴포넌트, 또는 이들의 조합을 포함할 수 있다.
메모리 셀들(1020)은 도 1 내지 도 8을 참조하여 설명된 메모리 셀들(105 또는 810)의 예일 수 있으며 본 출원에서 설명된 정보를 저장할 수 있다(예컨대, 논리 상태의 형태로).
BIOS 컴포넌트(1025)는 펌웨어로서 동작된 BIOS를 포함하는 소프트웨어 컴포넌트일 수 있으며, 이것은 다양한 하드웨어 컴포넌트들을 초기화하고 구동할 수 있다. BIOS 컴포넌트(1025)는 또한 프로세서 및 주변 컴포넌트들, I/O 제어 컴포넌트들, 및 기타와 같은 다양한 다른 컴포넌트들 사이에서의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(1025)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비-휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(1030)는 지능형 하드웨어 디바이스(예컨대, 범용 프로세서, DSP, 중앙 프로세싱 유닛(CPU), 마이크로제어기, ASIC, FPGA, 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트)를 포함할 수 있다. 몇몇 경우들에서, 프로세서(1030)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우들에서, 메모리 제어기는 프로세서(1030)로 통합될 수 있다. 프로세서(1030)는 다양한 기능들(예컨대, 메모리 디바이스에서 섹션 기반 데이터 보호를 위한 액세스 기법들을 지원하는 기능들 또는 태스크들)을 수행하기 위해 메모리에 저장된 컴퓨터-판독 가능한 지시들을 실행하도록 구성될 수 있다.
I/O 컴포넌트(1035)는 디바이스(1005)를 위한 입력 및 출력 신호들을 관리할 수 있다. I/O 컴포넌트(1035)는 디바이스(05)로 통합되지 않은 주변장치들을 또한 관리할 수 있다. 몇몇 경우들에서, I/O 컴포넌트(1035)는 외부 주변장치로의 물리적 연결 또는 포트를 나타낼 수 있다. 몇몇 경우들에서, I/O 컴포넌트(1035)는 iOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, UNIX®, LINUX®, 또는 또 다른 알려진 운영 시스템과 같은 운영 시스템을 이용할 수 있다. 다른 경우들에서, I/O 컴포넌트(1035)는 모뎀, 키보드, 마우스, 터치스크린, 또는 유사한 디바이스를 나타내거나 또는 그것과 상호작용할 수 있다. 몇몇 경우들에서, I/O 컴포넌트(1035)는 프로세서의 부분으로서 구현될 수 있다. 몇몇 경우들에서, 사용자는 I/O 컴포넌트(1035)를 통해 또는 I/O 컴포넌트(1035)에 의해 제어된 하드웨어 컴포넌트들을 통해 디바이스(1005)와 상호작용할 수 있다. I/O 컴포넌트(1035)는 메모리 셀들(1020) 중 하나 이상의 감지된 논리 상태와 연관된 정보를 수신하는 것, 또는 메모리 셀들(1020) 중 하나 이상의 논리 상태를 기록하는 것과 연관된 정보를 제공하는 것을 포함한, 메모리 셀들(1020)을 액세스하는 것을 지원할 수 있다.
주변 컴포넌트들(1040)은 임의의 입력 또는 출력 디바이스, 또는 이러한 디바이스들을 위한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기들, 사운드 제어기, 그래픽 제어기, 이더넷 제어기, 모뎀, 범용 직렬 버스(USB) 제어기, 직렬 또는 병렬 포트, 또는 주변 컴포넌트 상호접속(PCI) 또는 가속화 그래픽 포트(AGP) 슬롯들과 같은, 주변 카드 슬롯들을 포함할 수 있다.
입력(1045)은 디바이스(1005) 또는 그것의 컴포넌트들로 입력을 제공하는 디바이스(1005)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스들과의 또는 그 사이에서의 인터페이스를 포함할 수 있다. 몇몇 경우들에서, 입력(1045)은 I/O 컴포넌트(1035)에 의해 관리될 수 있으며, 주변 컴포넌트(1040)를 통해 디바이스(1005)와 상호작용할 수 있다.
출력(1050)은 디바이스(1005) 또는 그것의 컴포넌트들 중 임의의 것으로부터 출력을 수신하도록 구성된 디바이스(1005)의 외부에 있는 디바이스 또는 신호를 나타낼 수 있다. 출력(1050)의 예들은 디스플레이, 오디오 스피커들, 인쇄 디바이스, 또 다른 프로세서 또는 인쇄 회로 보드, 또는 다른 디바이스들을 포함할 수 있다. 몇몇 경우들에서, 출력(1050)은 주변 컴포넌트(들)(1040)를 통해 디바이스(1005)와 인터페이스하는 주변 엘리먼트일 수 있다. 몇몇 경우들에서, 출력(1050)은 I/O 컴포넌트(1035)에 의해 관리될 수 있다.
디바이스(1005)의 컴포넌트들은 그것들의 기능들을 실행하도록 설계된 회로부를 포함할 수 있다. 이것은 본 출원에서 설명된 기능들을 실행하도록 구성된 다양한 회로 엘리먼트들, 예를 들어, 도전성 라인들, 트랜지스터들, 커패시터들, 인덕터들, 저항기들, 증폭기들, 또는 다른 능동 또는 비능동 엘리먼트들을 포함할 수 있다. 디바이스(1005)는 컴퓨터, 서버, 랩탑 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 이동 전화, 착용 가능한 전자 디바이스, 개인용 전자 디바이스 등일 수 있다. 또는 디바이스(1005)는 이러한 디바이스의 일 부분 또는 엘리먼트일 수 있다.
본 출원에서의 설명은 예들을 제공하며, 청구항들에서 제시된 범위, 적용 가능성, 또는 예들에 대해 제한적이지 않다. 변화들은 본 개시의 범위로부터 벗어나지 않고 논의된 엘리먼트들의 기능 및 배열에 대해 이루어질 수 있다. 몇몇 예들은 적절한 경우, 다양한 동작들, 절차들, 또는 컴포넌트들을 생략하고, 대체하거나, 또는 부가할 수 있다. 또한, 몇몇 예들에 대하여 설명된 특징들은 다른 예들에서 조합될 수 있다.
본 출원에서 설명된 정보 및 신호들은 다양한 상이한 기술들 및 기법들 중 임의의 것을 사용하여 나타내어질 수 있다. 예를 들어, 상기 설명 전체에 걸쳐 참조될 수 있는 데이터, 지시들, 명령들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압들, 전류들, 전자기파들, 자기장들 또는 입자들, 관학 필드들 또는 입자들, 또는 그것의 임의의 조합에 의해 나타내어질 수 있다. 몇몇 도면들은 단일 신호로서 신호들을 예시할 수 있지만; 이 기술분야에서의 통상의 숙련자에 의해 신호는 신호들의 버스를 나타낼 수 있으며, 본 출원에서 버스는 다양한 비트 폭들을 가질 수 있다는 것이 이해될 것이다.
본 출원에서 사용된, 용어 "가상 접지"는 대략 0 볼트(0V)의 전압에서 유지되는 전기 회로의 노드를 나타내거나, 또는 보다 일반적으로 접지와 직접 결합되거나 또는 결합되지 않을 수 있는, 전기 회로 또는 전기 회로를 포함한 디바이스의 기준 전압을 나타낸다. 따라서, 가상 접지의 전압은 정상 상태에서 일시적으로 변동하며 대략 0V, 또는 가상 0V로 돌아갈 수 있다. 가상 접지는 연산 증폭기들 및 저항기들로 이루어진 분압기와 같은, 다양한 전자 회로 엘리먼트들을 사용하여 구현될 수 있다. 다른 구현들이 또한 가능하다. "가상 접지화" 또는 "가상 접지된"은 대략 0V, 또는 디바이스의 몇몇 다른 기준 전압에 연결됨을 의미한다.
용어 "전자 통신" 및 "결합된"은 컴포넌트들 사이에서의 전자 흐름을 지원하는 컴포넌트들 간의 관계를 나타낸다. 이것은 컴포넌트들 간의 직접 연결 또는 결합을 포함할 수 있거나 또는 중간 컴포넌트들을 포함할 수 있다. 다시 말해서, "과 연결된" 또는 "과 결합된" 컴포넌트들은 서로 전자 통신한다. 전자 통신하는 컴포넌트들은 전자들 또는 신호들을 활발히 교환할 수 있거나(예컨대, 에너자이징 회로에서) 또는 전자들 또는 신호들을 활발히 교환하지 않을 수 있지만(예컨대, 디-에너자이징 회로에서) 회로가 에너자이징될 때 전자들 또는 신호들을 교환하도록 구성되고 동작 가능할 수 있다. 예로서, 스위치(예컨대, 트랜지스터)를 통해 물리적으로 연결되거나 또는 결합된 두 개의 컴포넌트들은 스위치의 상태(예컨대, 개방, 폐쇄)에 관계없이 전자 통신한다.
구절 " 사이에 결합된"은 서로에 관한 컴포넌트들의 순서를 나타낼 수 있으며, 전기적 결합을 나타낼 수 있다. 일 예에서, 컴포넌트 "A" 및 컴포넌트 "C" 사이에 전기적으로 결합되는 컴포넌트 "B"는 전기적 의미로 "A-B-C" 또는 "C-B-A"의 컴포넌트들의 순서를 나타낼 수 있다. 다시 말해서, 전기 신호들(예컨대, 전압, 전하, 전류)은 컴포넌트 B에 의해 컴포넌트 A로부터 컴포넌트 C로 전달될 수 있다.
컴포넌트 A 및 컴포넌트 C "사이에 결합된" 컴포넌트 B의 설명은 반드시 설명된 순서로 다른 매개 컴포넌트들을 배제하는 것으로 해석되지는 않아야 한다. 예를 들어, 컴포넌트 "D"는 설명된 컴포넌트 A 및 컴포넌트 B 사이에 결합될 수 있지만(예컨대, 예들로서 "A-D-B-C" 또는 "C-B-D-A"의 컴포넌트들의 순서를 나타내는), 여전히 컴포넌트 B가 컴포넌트 A 및 컴포넌트 C 사이에 전기적으로 결합됨을 지원한다. 다시 말해서, 구절 " 사이에 결합된"의 사용은 반드시 배타적인 순차적 순서를 언급하는 것으로서 해석되지 않아야 한다.
뿐만 아니라, 컴포넌트 A 및 컴포넌트 C "사이에 결합된" 컴포넌트 B의 설명은 컴포넌트 A 및 컴포넌트 C 간의 제 2의, 상이한 결합을 배제하지 않는다. 예를 들어, 컴포넌트 A 및 컴포넌트 C는 컴포넌트 B를 통한 결합과 전기적으로 평행한 별개의 결합에서 서로 결합될 수 있다. 또 다른 예에서, 컴포넌트 A 및 컴포넌트 C는 또 다른 컴포넌트 "E"를 통해 결합될 수 있다(예컨대, 컴포넌트 B는 컴포넌트 A 및 컴포넌트 C 사이에 결합되며 컴포넌트 E는 컴포넌트 A 및 컴포넌트 C 사이에 결합된다). 다시 말해서, 구절 " 사이에 결합된"의 사용은 컴포넌트들 간의 배타적 결합으로서 해석되지 않아야 한다.
용어 "격리된"은 전자들이 현재 그것들 사이에서 흐르는 것이 가능하지 않는 컴포넌트들 간의 관계를 나타내며; 컴포넌트들은 그것들 사이에 개방 회로가 있다면 서로 격리된다. 예를 들어, 스위치에 의해 물리적으로 결합된 두 개의 컴포넌트들은 스위치가 개방될 때 서로 격리될 수 있다.
본 출원에서 사용된, 용어 "단락"은 도전성 경로가 논의 중인 두 개의 컴포넌트들 사이에서 단일의 중간 컴포넌트의 활성화를 통해 컴포넌트들 간에 수립되는 컴포넌트들 간의 관계를 나타낸다. 예를 들어, 제 2 컴포넌트로 단락된 제 1 컴포넌트는 두 개의 컴포넌트들 간의 스위치가 폐쇄될 때 제 2 컴포넌트와 전자들을 교환할 수 있다. 따라서, 단락은 전자 통신하는 컴포넌트들(또는 라인들) 사이에서의 전하의 흐름 및/또는 전압의 인가를 인에이블하는 동적 동작일 수 있다.
본 출원에서 사용된, 용어 "전극"은 전기 도체를 나타낼 수 있으며, 몇몇 경우들에서, 메모리 셀 또는 메모리 어레이의 다른 컴포넌트로의 전기적 접촉으로서 이용될 수 있다. 전극은 메모리 디바이스(100)의 엘리먼트들 또는 컴포넌트들 사이에 도전성 경로를 제공하는 트레이스, 와이어, 도전성 라인, 도전성 층 등을 포함할 수 있다.
본 출원에서 사용된, 용어 "단자"는 회로 엘리먼트의 물리적 경계 또는 연결 포인트를 제안할 필요가 없다. 오히려, "단자"는 회로 엘리먼트에 관련된 회로의 기준 포인트를 나타낼 수 있으며, 이것은 또한 "노드" 또는 "기준 포인트"로서 불리울 수 있다.
본 출원에서 사용된, 용어 "층"은 기하학적 구조의 계층(stratum) 또는 시트를 나타낼 수 있다. 각각의 층은 3개의 치수들(예컨대, 높이, 폭, 및 깊이)을 가질 수 있으며 표면 중 일부 또는 모두를 커버할 수 있다. 예를 들어, 층은 3-차원 구조일 수 있으며 본 출원에서 2개의 치수들은 제 3 치수보다 크고 예컨대, 박막이다. 층들은 상이한 엘리먼트들, 컴포넌트들, 및/또는 재료들을 포함할 수 있다. 몇몇 경우들에서, 하나의 층은 둘 이상의 서브층들로 구성될 수 있다. 첨부된 도면들 중 일부에서, 3-차원 층의 2개의 치수들은 예시의 목적들을 위해 묘사된다. 이 기술분야의 숙련자들은 그러나, 층들이 사실상 3-차원임을 인지할 것이다.
칼코게나이드 재료들은 원소들(S, Se, 및 Te) 중 적어도 하나를 포함하는 재료들 또는 합금들일 수 있다. 본 출원에서 논의된 상 변화 재료들은 칼코게나이드 재료들일 수 있다. 칼코게나이드 재료들은 S, Se, Te, Ge, As, Al, Sb, Au, 인듐(In), 갈륨(Ga), 주석(Sn), 비스무트(Bi), 팔라듐(Pd), 코발트(Co), 산소(O), 은(Ag), 니켈(Ni), 백금(Pt)의 합금들을 포함할 수 있다. 예시적인 칼코게나이드 재료들 및 합금들은 이에 제한되지 않지만, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있다. 본 출원에서 사용된, 하이픈으로 연결된 화학적 조성 표기법은 특정한 화합물 또는 합금에 포함된 원소들을 나타내며 표시된 원소들을 수반한 모든 화학량론들을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있으며, 여기에서 x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료들의 다른 예들은 천이 금속들, 알칼리토류 금속들, 및/또는 희토류 금속들과 같은, 둘 이상의 금속들을 포함한 이진 금속 산화물 재료들 또는 혼합된 원자가 산화물을 포함할 수 있다. 예들은 메모리 셀들의 메모리 엘리먼트들과 연관된 특정한 가변 저항 재료 또는 재료들에 제한되지 않는다. 예를 들어, 가변 저항 재료들의 다른 예들은 메모리 엘리먼트들을 형성하기 위해 사용될 수 있으며 다른 것들 중에서, 칼코게나이드 재료들, 거대한 자기저항 재료들, 또는 폴리머-기반 재료들을 포함할 수 있다.
도 1, 도 2, 및 도 4를 참조하여 설명된, 메모리 디바이스(100), 회로(200), 및 회로(400)를 포함한, 본 출원에서 논의된 디바이스들은 실리콘, 게르마늄, 실리콘-게르마늄 합금, 갈륨 비소, 갈륨 질화물 등과 같은, 반도체 기판상에 형성될 수 있다. 몇몇 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-유리(SOG) 또는 실리콘-온-사파이어(SOP)과 같은, 실리콘-온-절연체(SOI) 기판, 또는 또 다른 기판상에서의 반도체 재료들의 에피택셜 층들일 수 있다. 기판, 또는 기판의 서브-영역들의 전도율은 이에 제한되지 않지만, 인, 붕소, 또는 비소를 포함한, 다양한 화학적 종들을 사용한 도핑을 통해 제어될 수 있다. 도핑은 이온-주입에 의해, 또는 임의의 다른 도핑 수단에 의해, 기판의 초기 형성 또는 성장 동안 수행될 수 있다.
본 출원에서 논의된 트랜지스터 또는 트랜지스터들은 전계-효과 트랜지스터(FET)를 나타낼 수 있으며 소스, 드레인, 및 게이트를 포함한 3 단자 디바이스를 포함한다. 단자들은 금속들과 같은, 도전성 재료들을 통해 다른 전자 엘리먼트들에 연결될 수 있다. 소스 및 드레인은 도전성일 수 있으며 고농도-도핑을 포함할 수 있거나, 또는 반도체 영역을 퇴화시킬 수 있다. 소스 및 드레인은 저농도-도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 채널이 n-형(예컨대, 다수 캐리어들이 전자들이다)이면, FET는 n-형 FET로서 불리울 수 있다. 채널이 p-형(예컨대, 다수 캐리어들이 홀들이다)이면, FET는 p-형 FET로서 불리울 수 있다. 채널은 절연 게이트 산화물에 의해 캐핑될 수 있다. 채널 도전율은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, 각각 n-형 FET 또는 p-형 FET에 양의 전압 또는 음의 전압을 인가하는 것은 채널이 도전성이 되는 것을 야기할 수 있다. 트랜지스터는 트랜지스터의 임계 전압 이상인 전압이 트랜지스터 게이트에 인가될 때 "온"이거나 또는 "활성화될" 수 있다. 트랜지스터는 트랜지스터의 임계 전압 미만인 전압이 트랜지스터 게이트에 인가될 때 "오프"이거나 또는 "비활성화될" 수 있다.
첨부된 도면들과 관련하여, 본 출원에서 제시된 설명은 예시적인 구성들을 설명하며 구현될 수 있거나 또는 청구항들의 범위 내에 있는 예들 모두를 나타내지 않는다. 본 출원에서 사용된 용어 "대표적인"은 "바람직한" 또는 "다른 예들에 비해 유리한"이 아닌, "예, 인스턴스, 또는 예시로서 작용하는"을 의미한다. 상세한 설명은 설명된 기술들의 이해를 제공할 목적으로 특정 세부사항들을 포함한다. 이들 기술들은, 그러나, 이들 특정 세부사항들 없이 실시될 수 있다. 몇몇 인스턴스들에서, 잘 알려진 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면들에서, 유사한 컴포넌트들 또는 특징들은 동일한 참조 라벨을 가질 수 있다. 뿐만 아니라, 동일한 유형의 다양한 컴포넌트들은 대시 기호로 된 참조 라벨 및 유사한 컴포넌트들을 구별하는 제 2 라벨을 따름으로써 구별될 수 있다. 단지 제 1 참조 라벨이 명세서에서 사용된다면, 설명은 제 2 참조 라벨에 관계없이 동일한 제 1 참조 라벨을 가진 유사한 컴포넌트들 중 임의의 것에 적용 가능하다.
본 출원에서의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 본 출원에서 설명된 기능들을 수행하도록 설계된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능한 논리 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 그것의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로프로세서일 수 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 기계일 수 있다. 프로세서는 또한 컴퓨팅 디바이스들의 조합(예컨대, 디지털 신호 프로세서(DSP) 및 마이크로프로세서, 다수의 마이크로프로세서들, DSP 코어와 함께 하나 이상의 마이크로프로세서들, 또는 임의의 다른 이러한 구성의 조합)으로서 구현될 수 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행된 소프트웨어, 펌웨어, 또는 그것의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행된 소프트웨어로 구현된다면, 기능들은 컴퓨터-판독 가능한 매체상에서 하나 이상의 지시들 또는 코드로서 그것 상에 저장되거나 또는 그것을 통해 송신될 수 있다. 다른 예들 및 구현들이 본 개시 및 첨부된 청구항들의 범위 내에 있다. 예를 들어, 소프트웨어의 특징으로 인해, 상기 설명된 기능들은 프로세서에 의해 실행된 소프트웨어, 하드웨어, 펌웨어, 하드와이어링, 또는 이들 중 임의의 것의 조합들을 사용하여 구현될 수 있다. 기능들을 구현한 특징들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분산되는 것을 포함하여, 물리적으로 다양한 위치들에 위치될 수 있다. 또한, 청구항들에서를 포함하여, 본 출원에서 사용된, 아이템들의 리스트(예를 들어, " 중 적어도 하나" 또는 " 중 하나 이상"과 같은 구절에 의해 선행된 아이템들의 리스트)에서 사용된 바와 같이 "또는"은 예를 들어, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(예컨대, A 및 B 및 C)를 나타내도록 포괄적 리스트를 나타낸다.
본 출원에서 사용된, 용어 "대체로"는 수정된 특성(예컨대, 용어 "대체로"에 의해 한정된 동사 또는 형용사)은 절대적일 필요는 없지만 특성의 이점들을 달성하기에 충분히 가깝거나, 또는 본 개시의 관련 양상들의 매각에서 참인 것으로 참조된 특성에 충분히 가깝다.
본 출원에서 사용된, 구절 "에 기초한"은 조건들의 폐쇄된 세트에 대한 참조로서 해석되지 않을 것이다. 예를 들어, "조건 A에 기초한"으로서 설명되는 대표적인 단계는 본 개시의 범위로부터 벗어나지 않고 조건 A 및 조건 B 양쪽 모두에 기초할 수 있다. 다시 말해서, 본 출원에서 사용된, 구절 "에 기초한"은 구절 "에 적어도 부분적으로 기초한"과 동일한 방식으로 해석될 것이다.
본 출원에서의 설명은 이 기술분야의 숙련자가 본 개시를 만들거나 또는 사용할 수 있게 하기 위해 제공된다. 본 개시에 대한 다양한 수정들은 이 기술분야의 숙련자들에게 쉽게 명백할 것이며, 본 출원에서 정의된 일반적인 원리들은 본 개시의 범위로부터 벗어나지 않고 다른 변화들에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예들 및 설계들에 제한되지 않으며, 본 출원에서 개시된 원리들 및 신규 특징들과 일치하는 가장 광범위한 범위에 부합될 것이다.

Claims (25)

  1. 방법에 있어서,
    메모리 디바이스의 섹션과 관련된 타이머(timer)를 초기화하는 단계로서, 각각의 섹션은 상기 섹션의 복수의 디지트 라인 중 하나와 메모리 셀을 선택적으로 결합하도록 구성된 섹션의 복수의 워드 라인 중 하나와 관련된 메모리 셀을 포함하고, 상기 초기화하는 단계;
    상기 타이머의 결정된 값에 적어도 부분적으로 기초하여 전압 조정 동작을 위한 상기 섹션 중 하나를 선택하는 단계; 및
    선택된 섹션의 상기 복수의 워드 라인 각각을 활성화함으로써 상기 선택된 섹션에 대한 전압 조정 동작을 수행하는 단계를 포함하는, 방법.
  2. 제 1 항에 있어서,
    상기 메모리 디바이스의 섹션을 조정하기 위한 순서를 식별하는 단계를 더 포함하고, 상기 전압 조정 동작을 위한 섹션 중 하나를 선택하는 단계는 상기 섹션을 조정하기 위해 식별된 순서에 적어도 부분적으로 기초하는, 방법.
  3. 제 1 항에 있어서, 상기 전압 조정 동작을 위한 섹션 중 하나를 선택하는 단계는,
    가장 최근에 수행된 액세스 동작과 관련된 섹션 중 하나를 선택하는 단계를 포함하는, 방법.
  4. 제 1 항에 있어서, 상기 선택된 섹션의 상기 복수의 워드 라인 각각을 활성화하는 단계는,
    액세스 동작과 관련된 바이어스보다 낮은 바이어스로 상기 복수의 워드 라인의 각각을 활성화하는 단계를 포함하는, 방법.
  5. 제 1 항에 있어서, 상기 선택된 섹션의 상기 복수의 워드 라인 각각을 활성화하는 단계는,
    상기 복수의 워드 라인 각각을 동시에 활성화하는 단계를 포함하는, 방법.
  6. 제 1 항에 있어서, 상기 선택된 섹션의 상기 복수의 워드 라인 각각을 활성화하는 단계는,
    제 1 시간 기간 동안 상기 복수의 워드 라인의 제 1 서브 세트를 활성화하는 단계; 및
    상기 제 1 시간 기간과 상이한 제 2 시간 기간 동안 상기 복수의 워드 라인의 제 2 서브 세트를 활성화하는 단계를 포함하는, 방법.
  7. 제 1 항에 있어서, 상기 선택된 섹션의 상기 복수의 워드 라인 각각을 활성화하는 단계는,
    순차적인 워드 라인 순서에 따라 상기 선택된 섹션의 상기 복수의 워드 라인 각각을 활성화하는 단계를 포함하는, 방법.
  8. 제 7 항에 있어서,
    순차적인 디지트 라인 순서에 따라 상기 선택된 섹션의 상기 복수의 디지트 라인 각각을 활성화하는 단계를 더 포함하고, 상기 순차적인 디지트 라인 순서에 따라 상기 복수의 디지트 라인 각각을 활성화하는 것은 상기 순차적인 워드 라인 순서에 따라 상기 복수의 워드 라인 각각을 활성화하는 것과 다른 비율로 발생하는, 방법.
  9. 제 1 항에 있어서, 상기 타이머의 결정된 값은 이전 전압 조정 동작으로부터 결정된 지속 기간(duration)에 적어도 부분적으로 기초하는, 방법.
  10. 제 9 항에 있어서, 상기 결정된 지속 기간은 동작 모드와 연관되는, 방법.
  11. 제 9 항에 있어서, 상기 결정된 지속 기간은 상기 메모리 디바이스에서 수행되는 액세스 동작의 수에 적어도 부분적으로 기초하는, 방법.
  12. 제 1 항에 있어서, 상기 전압 조정 동작을 수행하는 단계는,
    상기 선택된 섹션의 상기 메모리 셀 각각에 걸쳐 바이어스를 균등화하는 단계(equalizing)를 포함하는, 방법.
  13. 제 12 항에 있어서, 상기 메모리 셀 각각에 걸쳐 상기 바이어스를 균등화하는 단계는,
    각각의 상기 메모리 셀과 결합된 디지트 라인을 접지 전압으로 바이어싱하는 단계; 및
    상기 각각의 메모리 셀과 결합된 공통 노드를 상기 접지 전압으로 바이어싱하는 단계를 포함하는, 방법.
  14. 제 12 항에 있어서, 상기 메모리 셀들 각각에 걸쳐 상기 바이어스를 균등화하는 단계는,
    각각의 상기 메모리 셀과 결합된 디지트 라인을 0이 아닌 전압으로 바이어싱하는 단계; 및
    각각의 상기 메모리 셀과 결합된 공통 노드를 0이 아닌 전압으로 바이어싱하는 단계를 포함하는, 방법.
  15. 제 1 항에 있어서, 상기 메모리 셀 각각은 강유전성 커패시터를 포함하는, 방법.
  16. 장치에 있어서,
    메모리 섹션으로서, 상기 메모리 섹션 각각은,
    메모리 셀;
    디지트 라인; 및
    상기 메모리 셀을 상기 디지트 라인 중 하나와 선택적으로 결합하도록 구성된 워드 라인;을 포함하는, 상기 메모리 섹션; 및
    메모리 제어기로서,
    상기 메모리 섹션과 관련된 타이머를 초기화하고,
    상기 타이머의 결정된 값에 적어도 부분적으로 기초하여 전압 조정 동작을 위한 상기 메모리 섹션 중 하나를 선택하고; 및
    선택된 메모리 섹션의 각각의 워드 라인을 활성화함으로써 상기 선택된 메모리 섹션에서 전압 조정 동작을 수행하도록 동작가능한, 상기 메모리 제어기를 포함하는, 장치.
  17. 방법에 있어서,
    메모리 디바이스의 섹션과 연관된 타이머를 초기화하는 단계로서, 상기 메모리 디바이스의 섹션 각각은 메모리 셀을 포함하는, 상기 초기화하는 단계;
    상기 타이머의 결정된 값에 적어도 부분적으로 기초하여 균등화 동작을 위한 상기 섹션 중 하나를 선택하는 단계; 및
    선택된 섹션의 메모리 셀들 각각의 저장 엘리먼트에 걸쳐 바이어스를 균등화함으로써 상기 선택된 섹션에 대해 균등화 동작을 수행하는 단계를 포함하는, 방법.
  18. 제 17 항에 있어서, 상기 균등화 동작을 수행하는 단계는,
    상기 선택된 섹션의 메모리 셀 각각과 연관된 셀 선택 컴포넌트들을 활성화함으로써 상기 선택된 섹션의 각각의 메모리 셀을 상기 선택된 섹션의 액세스 라인과 선택적으로 결합하는 단계를 포함하는, 방법.
  19. 제 18 항에 있어서, 상기 셀 선택 컴포넌트를 활성화하는 단계는,
    액세스 동작과 관련된 선택 바이어스보다 작은 크기로 선택 바이어스를 각각의 셀 선택 컴포넌트에 인가하는 단계를 포함하는, 방법.
  20. 제 17 항에 있어서, 상기 균등화 동작을 위한 섹션 중 하나를 선택하는 단계는 상기 섹션을 균등화하기 위해 식별된 섹션 순서에 적어도 부분적으로 기초하는, 방법.
  21. 제 17 항에 있어서,
    어느 섹션이 가장 최근에 수행된 액세스 동작과 연관되는지 식별하는 단계로서, 상기 균등화 동작을 위한 섹션 중 하나를 선택하는 단계는 상기 식별하는 단계에 적어도 부분적으로 기초하는, 방법.
  22. 장치에 있어서,
    각각이 메모리 셀을 포함하는 메모리 섹션; 및
    메모리 제어기로서,
    상기 메모리 섹션과 관련된 타이머를 초기화하고,
    상기 타이머의 결정된 값에 적어도 부분적으로 기초하여 균등화 동작을 위해 상기 메모리 섹션 중 하나를 선택하고; 및
    선택된 메모리 섹션의 상기 메모리 셀 각각의 저장 엘리먼트에 걸쳐 바이어스를 균등화함으로써 상기 선택된 메모리 섹션에 대한 균등화 동작을 수행하도록 동작 가능한, 상기 메모리 제어기를 포함하는, 장치.
  23. 제 22 항에 있어서, 상기 균등화 동작을 수행하기 위해, 상기 메모리 제어기는,
    상기 선택된 메모리 섹션의 상기 메모리 셀 각각의 저장 엘리먼트를 상기 선택된 메모리 섹션의 액세스 라인과 결합시키기 위해 상기 선택된 메모리 섹션의 상기 메모리 셀 각각과 연관된 스위칭 컴포넌트를 활성화하도록 동작 가능한, 장치.
  24. 제 23 항에 있어서, 상기 스위칭 컴포넌트를 활성화하기 위해, 상기 메모리 제어기는,
    액세스 동작과 관련된 활성화 바이어스보다 작은 크기로 활성화 바이어스를 각각의 셀 선택 컴포넌트에 인가하도록 동작 가능한, 장치.
  25. 제 23 항에 있어서, 상기 스위칭 컴포넌트를 활성화하기 위해, 상기 메모리 제어기는,
    각각의 셀 선택 컴포넌트를 동시에 활성화하도록 동작 가능한, 장치.
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