TWI608478B - 半導體記憶裝置及其位址控制方法 - Google Patents

半導體記憶裝置及其位址控制方法 Download PDF

Info

Publication number
TWI608478B
TWI608478B TW105130753A TW105130753A TWI608478B TW I608478 B TWI608478 B TW I608478B TW 105130753 A TW105130753 A TW 105130753A TW 105130753 A TW105130753 A TW 105130753A TW I608478 B TWI608478 B TW I608478B
Authority
TW
Taiwan
Prior art keywords
address
serial
memory device
semiconductor memory
block
Prior art date
Application number
TW105130753A
Other languages
English (en)
Other versions
TW201735028A (zh
Inventor
高杉敦
Original Assignee
力晶科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶科技股份有限公司 filed Critical 力晶科技股份有限公司
Publication of TW201735028A publication Critical patent/TW201735028A/zh
Application granted granted Critical
Publication of TWI608478B publication Critical patent/TWI608478B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/105—Aspects related to pads, pins or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Databases & Information Systems (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Description

半導體記憶裝置及其位址控制方法
本發明是有關於一種例如動態存取記憶體（以下稱作DRAM）等半導體記憶裝置及其位址控制方法。
於伴隨網際網路（internet）的普及，而考慮擴大的物聯網（Internet Of Things，IOT）市場中，對高性能、低成本的DRAM的需求提高。近年來，開始使用保持著雙倍資料速率（Double Data Rate，DDR）型DRAM的功能，而削減了接腳（pin）數且減少了配線數而降低基板成本（board cost）的DDR型DRAM。 [現有技術文獻] [專利文獻]
[專利文獻1]美國專利第6597621號說明書 [專利文獻2]美國專利第5835952號說明書 [專利文獻3]美國專利第5537577號說明書 [專利文獻4]美國專利第6310596號說明書 [專利文獻5]美國專利第4823302號說明書 [專利文獻6]美國專利第6301649號說明書 [專利文獻7]美國專利第6920536號說明書 [專利文獻8]美國專利第5268865號說明書 [專利文獻9]美國專利第7219200號說明書 [發明所欲解決之課題]
然而，接腳數少的DDR型DRAM因減少了接腳數，故高速性能會劣於現有的DDR型DRAM，且存在如對相對寬頻帶的例如高品質畫素進行處理這樣的動畫專家群（Moving Picture Experts Group，MPEG）等動畫應用進行處理時高速性能不足的問題。以下對該問題進行說明。
近年來，伴隨高清晰度（High Definition，HD）、2K、4K的液晶顯示器（Liquid Crystal Display，LCD）電視的普及，動畫畫素數急速擴大。另一方面，傳送此種高畫素數的高品質動畫的傳送路徑的容許量有限，因而以高壓縮率壓縮、解壓縮動畫像的技術變得重要。關於該動畫壓縮標準，有MPEG，以數年週期變更為壓縮率更高的新標準。不限於家用TV，於經由網際網路播放動畫圖像的應用中MPEG亦得到廣泛使用。家用TV或遊戲中，為了實現高品質動畫，亦具有使圖框率進一步高速化的趨勢，從而存在MPEG壓縮所需的運算速度高速化的傾向。網際網路上流通的動畫圖像中亦開始出現了4K動畫，從而需要高壓縮率的MPEG。進而，於車載用途或工廠的在線監視等要求高速識別的市場中，因使用數百圖框/秒的高圖框率的相機，故MPEG壓縮所需的運算速度進一步高速化。即，可知於經由以IOT市場為代表的網際網路的遊戲或動畫圖像傳送、車載、監視、工廠管理等中，需要MPEG的高速動畫壓縮運算。
為了實現MPEG的高壓縮率，需要移動檢測技術。為了實現高度移動檢測引起的高速率的壓縮，而需要對構成動畫的連續的各靜止畫面的隨機的小部分的畫素要素（畫素的區塊單位）的差異進行高速地運算、比較。先前，為了實現此種動態圖像的高壓縮，特定的DRAM被用於可進行存取的FIFO以及SDRAM。近來，使用可隨機高速存取的DDR型DRAM（目前為DDR3）。
削減了接腳數的DDR型DRAM已作為IOT市場中要求的低成本DRAM而開始用於部分市場（公用的倉庫管理用靜止圖像終端等）中。然而，削減了接腳數的DDR型DRAM因削減了接腳數，故犧牲了高速性，於DDR3的一半以下的性能的DDR2中，僅有其低速版程度的性能。最多僅能夠進行低解像度、低圖框動態畫像的MPEG處理。即，削減了接腳數的DDR型DRAM中，存在無法進行如對今後的IOT市場所要求的高品質動畫進行處理般的高壓縮率的MPEG運算的問題。
圖1A是表示對現有例的使用了儲存單元交錯（bank interleave）的DRAM100的存取控制方法的畫面的示意圖，圖1B是表示DRAM100的構成例的示意圖，該DRAM100的構成例表示圖1A的存取控制方法。圖1B中，DDR型DRAM100包括如下而構成： （1）儲存單元A的記憶體區域、及用於其的Y解碼器8及X解碼器9， （2）儲存單元B的記憶體區域、及用於其的Y解碼器12及X解碼器11。藉由使用包含以下步驟S1～步驟S6的程序的用於DDR型DRAM100的儲存單元交錯，而能夠有效果地進行存取。
（S1）如圖1A所示，將畫面200上的例如16×16的區塊201的圖像資料分離為包含偶數線L00～偶數線L14的畫素資料、與奇數線L01～奇數線L15的畫素資料的區塊202。 （S2）將經分離的偶數線L00～偶數線L14的畫素資料儲存於DDR型DRAM100的儲存單元A的規定的記憶體區域的區塊202A中，將經分離的奇數線L01～奇數線L15的畫素資料儲存於DDR型DRAM100的儲存單元B的規定的記憶體區域的區塊202B中。 （S3）線資料L00作為對DRAM100的頁面的存取而被存取。 （S4）步驟S3期間，下一條線L01的線資料的準備完成。該動作為管線功能的一種。 （S5）藉由DDR型DRAM100的儲存單元A中的線L00的線資料中的來自Y解碼器8的選擇信號選擇Y+15的畫素資料後，立即藉由儲存單元B中的線L01的線資料中的來自Y解碼器8的選擇信號存取Yi的畫素資料。 （S6）以下同樣地進行步驟S4、步驟S5的管線處理，從而可進行無縫區塊存取。
圖2是表示現有例的MPEG的標準區塊尺寸的畫素區塊的示例的畫面的前視圖。如圖2所示，一般而言，MPEG中使用以下三種區塊尺寸的畫素區塊。 （1）小區塊：8×8畫素的區塊=用於快速移動的情況下； （2）中區塊：16×16畫素的區塊； （3）大區塊：32×32畫素的區塊=用於無移動或幾乎無移動的情況下。 另外，以下將N×N畫素的區塊稱作N×N區塊。
圖3是表示普通的彩色圖像資料（RGB）的構成例的示意圖。圖3中，普通的彩色圖像資料包含RGB的3色圖像資料，各色的圖像資料具有例如為8×8畫素的區塊單位且深度方向上每1畫素為8位元（b0～b7）的畫素資料。
圖4A及圖4B是表示普通的MPEG的區塊的構成例的畫面的前視圖。如圖4A所示，為了檢測移動，而需要9×9區塊、17×17區塊、33×33區塊、或其以上的隨機區塊存取的區塊。圖4A中，中心畫素的位址隨機地變化，計算各畫素資料與中心畫素資料之間的差。而且，如圖4B所示，時常使用方格旗圖案（checkered flag pattern）的區塊存取，為了檢測廣大區域中的不平滑的移動而使用隨機地存取畫素區塊的畫素跳躍（skip）法。
例如專利文獻1～專利文獻9中揭示了所述現有技術，但於無法使用DDR3或LPFDDR3等高速DDR的情況下，可處理的圖像資料的頻帶存在極限。
本發明的目的在於解決以上的問題，提供如下的半導體記憶裝置及其位址控制方法，即，於接腳數相對少的半導體記憶裝置中，例如能夠寫入或讀取MPEG資料等比現有技術寬的頻帶的圖像資料。 [解決課題之手段]
第1發明的半導體記憶裝置基於所輸入的並行（parallel）位址來選擇性地切換至少兩個儲存單元並寫入或讀取資料，所述半導體記憶裝置的特徵在於包括： 控制單元，所述控制單元以如下方式進行控制：於第一次資料存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的資料存取中，基於與所述並行位址不同的串行（serial）位址對所述半導體記憶裝置進行存取。
所述半導體記憶裝置的特徵在於：所述半導體記憶裝置將記憶胞分別連接於多條字元線與多條位元線的交叉點而構成， 所述串行位址包含：選擇所述多條字元線中的1條字元線的第1串行位址，以及選擇所述多條位元線中的1條位元線的第2串行位址。
而且，所述半導體記憶裝置的特徵在於：所述第1串行位址與所述第2串行位址被串行地輸入至所述半導體記憶裝置。
進而，所述半導體記憶裝置的特徵在於：所述半導體記憶裝置為以區塊單位寫入或讀取資料的半導體記憶裝置， 所述控制單元以如下方式進行控制：於第一次區塊存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的區塊存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取。
而且，進而所述半導體記憶裝置的特徵在於：所述控制單元基於在所述串行位址的前段被輸入且表示區塊尺寸的串行指令，來變更寫入或讀取資料的區塊尺寸。
所述的半導體記憶裝置的位址控制方法基於所輸入的並行位址來選擇性地切換至少兩個儲存單元並寫入或讀取資料，所述半導體記憶裝置的位址控制方法的特徵在於包含： 控制步驟，所述控制步驟以如下方式進行控制：於第一次資料存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的資料存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取。
所述半導體記憶裝置的位址控制方法的特徵在於：所述半導體記憶裝置將記憶胞分別連接於多條字元線與多條位元線的交叉點而構成， 所述串行位址包含：選擇所述多條字元線中的1條字元線的第1串行位址，以及選擇所述多條位元線中的1條位元線的第2串行位址。
而且，所述半導體記憶裝置的位址控制方法的特徵在於：所述第1串行位址與所述第2串行位址被串行地輸入至所述半導體記憶裝置。
進而，所述半導體記憶裝置的位址控制方法的特徵在於：所述半導體記憶裝置為以區塊單位寫入或讀取資料的半導體記憶裝置， 所述控制步驟以如下方式進行控制：於第一次的區塊存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的區塊存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取。
而且，進而所述半導體記憶裝置的位址控制方法的特徵在於：所述控制步驟中，基於在所述串行位址的前段被輸入且表示區塊尺寸的串行指令，來變更寫入或讀取資料的區塊尺寸。 [發明的效果]
因此，根據本發明的半導體記憶裝置及其位址控制方法，於接腳數相對少的半導體記憶裝置中，能夠寫入或讀取例如MPEG資料等比現有技術寬的頻帶的圖像資料。
以下，參照圖式來說明本發明的實施形態。另外，在以下的各實施形態，對於同樣的結構要素標註有相同的符號。
與現有例對比的實施形態的概要. 圖5A是表示現有例的DDR型DRAM100的構成例的方塊圖，圖5B是表示基本實施形態的DDR型DRAM100A的構成例的方塊圖。圖5A中，DDR型DRAM100使用位址/資料控制信號來輸入位址或資料，或讀取DRAM內的資料。與此相對，圖5B的DDR型DRAM100A的特徵在於：除使用位址/資料控制信號外，亦將串行位址控制信號及串行位址輸入至實施形態1的儲存單元交錯行（column）存取控制器16中，藉此輸入位址或資料，或讀取DRAM內的資料。即，即便為接腳數少的DRAM100A，亦可藉由使用所輸入的串行位址控制信號及串行位址來進行儲存單元交錯行存取（是指將儲存單元A、B利用行線資料交替地存取）。而且，藉由實施形態2及實施形態3的區塊存取控制器17、區塊存取控制器19能夠進行各種區塊存取。之後對該些進行詳細敍述。
圖6A是表示現有技術的DDR2/3型DRAM的78/96球FBGA（Plastic Fine pitch Ball Grid Array，塑膠細間距球柵陣列）的接腳配置例的平面圖，圖6B是表示現有技術的DDR型DRAM的24球FBGA的接腳配置例的平面圖。圖6A的DDR型DRAM雖具有高晶片成本、及高系統成本，但具有可用於寬頻帶應用的優點。與此相對，圖6B的DDR型DRAM中，24接腳中的12接腳被用於控制信號，雖具有較低廉的晶片成本及系統成本，但具有無法用於寬頻帶應用的缺點。即，接腳數少的DDR型DRAM雖可用於一些應用中，但存在因接腳數少的接腳排列的構成而無法充分達到頻帶的問題。
本發明的實施形態中，目的在於提供接腳數少的DDR型DRAM中可輸入輸出比現有技術更寬頻帶的圖像資料的半導體記憶裝置。本實施形態中，具體而言，為了收容接腳數少的DDR型DRAM，而使用圖6B的24球FBGA的封裝。而且，作為傳送速度，例如以333 Mbps/DQ為目標值，實現隨機存取時的50%以下的高性能。
圖7是表示用以說明現有例的接腳數少的DDR型DRAM100的問題的位址輸入與讀取資料輸出的時間序列的圖形化時序圖。圖7中，將DDR型DRAM100的24接腳中的8接腳用作資料輸入輸出用接腳（圖7中影線）。如圖7所示，現有例的DDR型DRAM中，若將輸入位址輸入則儲存於相應位址中的資料被依次輸出。然而，若對資料輸入輸出用接腳輸入位址，則對DRAM的存取會暫時停止，妨礙隨機區塊存取而存取速度實質大幅降低，資料的頻帶大幅減小。
圖8是表示圖7的DDR型DRAM100的動作例的時序圖。圖8中表示以下的信號。 （1）CS：晶片選擇信號； （2）CK、CK/：時脈； （3）RWDS：讀取寫入（read write）資料選通信號； （4）AD/DQa～AD/DQh：8位元的位址或資料（經由位址/指令緩衝器3及資料緩衝器4而輸入輸出）。
如圖8所示，如MPEG應用般，若串行存取位元數減小，則可輸入輸出的資料的頻帶因延遲（latency）及位址/資料接腳而為一半以下。
比較例. 圖9是表示比較例的DDR型DRAM100的構成例的方塊圖。圖9中，DDR型DRAM100包括下述而構成：記憶體控制器1，控制信號緩衝器2，位址/指令緩衝器3，資料緩衝器4，X位址控制器5，Y位址控制器6，儲存單元A用Y解碼器8，儲存單元A用X解碼器9，儲存單元A的記憶體陣列10，儲存單元B用X解碼器11，儲存單元B用Y解碼器12，記憶體陣列13，資料匯流排14，及串行位址緩衝器15。記憶體陣列10於字元線WLa1～字元線WLam及位元線BLa1～位元線BLal的各交叉點具有記憶胞Caij，記憶體陣列13於字元線WLb1～字元線WLbm及位元線BLb1～位元線BLbl的各交叉點具有記憶胞Cbij。此處，DDR型DRAM100為例如24球FBGA的封裝中收容的接腳數少的DRAM，使用相同的8個接腳的共用端子來輸入輸出位址及資料。
圖9中，為了進行儲存單元A的記憶體陣列10的字元線WLa1～字元線WLam及位元線BLa1～位元線BLal的選擇，而分別設置有X解碼器9及Y解碼器8。而且，為了進行儲存單元B的記憶體陣列13的字元線WLb1～字元線WLbm及位元線BLb1～位元線BLbl的選擇，而分別設置有X解碼器11及Y解碼器12。用以進行DDR型DRAM100的動作控制的控制信號經由控制信號緩衝器2而輸入至記憶體控制器1。另一方面，位址及指令（均並行）經由位址/指令緩衝器3輸入至X位址控制器5及Y位址控制器6。X位址控制器5藉由將X位址輸出至X解碼器9及X解碼器11，而選擇各儲存單元A、儲存單元B的記憶體陣列10、記憶體陣列13的字元線。而且，Y位址控制器6藉由將Y位址輸出至Y解碼器8及Y解碼器12，而選擇各儲存單元A、儲存單元B的記憶體陣列10、記憶體陣列13的位元線。進而，位址/指令緩衝器3將指令輸出至記憶體控制器1。應寫入的並行資料經由資料緩衝器4而輸入並寫入至各儲存單元A、儲存單元B的記憶體陣列10、記憶體陣列13，另一方面，自各儲存單元A、儲存單元B的記憶體陣列10、記憶體陣列13讀取的資料經由資料緩衝器4而輸出。記憶體控制器1對各儲存單元A、儲存單元B的記憶體陣列10、記憶體陣列13進行資料寫入、刪除及讀取的序列控制。
實施形態1. 圖10是表示實施形態1的DDR型DRAM100A的構成例的方塊圖。圖10中，實施形態1的DDR型DRAM100A的特徵在於：與圖9的比較例的DDR型DRAM100相比，具備串行位址緩衝器15，且記憶體控制器1進而具備儲存單元交錯行存取控制器16。
圖10中，串行位址緩衝器15輸入並暫時地儲存第二個區塊以後的存取相關的位址等，即串行X位址AX、串行X位址致能信號CDX、串行Y位址AY、串行Y位址致能信號CDY（參照圖12），將串行X位址致能信號CDX及串行Y位址致能信號CDY輸出至儲存單元交錯行存取控制器16，並且將串行X位址AX及串行Y位址AY分別輸出至X位址控制器5及Y位址控制器6。X位址控制器5及Y位址控制器6於第一個區塊的存取中，使用來自位址/指令緩衝器3的位址，而於第二個以後的區塊的存取中，使用來自串行位址緩衝器15的串行位址進行位址指定。儲存單元交錯行存取控制器16基於所輸入的位址及串行位址，按照儲存單元交錯（如圖1A及圖1B所示，以儲存單元A、儲存單元B交替）且對指定的初始位址的行進行存取，藉此進行資料寫入、刪除及讀取的序列控制。
圖11是表示用以說明圖10的DDR型DRAM100A的基本動作例的輸入輸出的時間序列資料的時序圖。圖11中，於第一個區塊存取中，基於對位址/指令緩衝器3的初始位址來讀取資料D1，而於第二個以後的區塊存取中，基於對串行位址緩衝器15的串行X位址及串行Y位址來讀取資料D2、資料D3、…（圖11的301、302）。因此，藉由串行位址緩衝器15及儲存單元交錯行存取控制器16，可實現管線的隱藏的位址輸入。藉由該方法，於第二個以後的區塊存取中可不中斷地讀取輸出資料D2、輸出資料D3、…，關於寫入亦同樣。
圖12是表示圖10的DDR型DRAM100A的動作例的時序圖。圖12表示以下的信號。 （1）CS：晶片選擇信號； （2）CK、CK/：時脈； （3）RWDS：讀取寫入資料選通信號； （4）CDX：串行X位址致能信號； （5）AX：串行X位址； （6）CDY：串行Y位址致能信號； （7）AY：串行Y位址； （8）AD/DQa～AD/DQh：8位元的位址或資料（經由位址/指令緩衝器3及資料緩衝器4而輸入輸出）。
如根據圖12可知，於第一個區塊存取中，利用來自位址/指令緩衝器3的位址而指定，於第二個以後的區塊存取中，利用來自串行位址緩衝器15的串行位址而指定並輸出資料。另外，圖12中，藉由設置RAS延遲的充分的容許期間303，串行位址AX、串行位址AY於規定的期間內被輸入，可經充分的期間輸出對應位址的資料。例如，MPEG應用的區塊存取中亦可充分地動作。
圖13是表示圖12的變形例的時序圖。圖13的變形例與圖12的實施形態1相比，於以下方面不同。 （1）由一個串行位址致能信號CDXY構成串行X位址致能信號CDX與串行Y位址致能信號CDY。 （2）由一個串行位址AXY構成串行X位址AX與串行Y位址AY。
如根據圖13可知，RAS延遲的充分的容許期間304與圖12的容許期間303相比變短，但仍可進行MPEG應用的區塊存取的動作。
實施形態2. 圖14是表示實施形態2的DDR型DRAM100B的構成例的方塊圖。圖14中，實施形態2的DDR型DRAM100B的特徵在於：與圖9的比較例的DDR型DRAM100相比，具備串行位址緩衝器15，且記憶體控制器1進而具備區塊存取控制器17。
圖14中，串行位址緩衝器15輸入並暫時地儲存第二個區塊以後的存取相關的位址等，即串行X位址AX、串行X位址致能信號CDX、串行Y位址AY、串行Y位址致能信號CDY（參照圖16），將串行X位址致能信號CDX及串行Y位址致能信號CDY輸出至區塊存取控制器17，並且將串行X位址AX及串行Y位址AY分別輸出至X位址控制器5及Y位址控制器6。X位址控制器5及Y位址控制器6於第一個區塊的存取中，使用來自位址/指令緩衝器3的初始位址BA1，於第二個以後的區塊的存取中，使用來自串行位址緩衝器15的串行位址、即初始位址BA2進行位址指定。區塊存取控制器17基於所輸入的位址及串行位址，按照儲存單元交錯（如圖1A及圖1B所示，以儲存單元A、儲存單元B交替）且對指定的初始位址進行區塊存取，藉此進行資料寫入、刪除及讀取的序列控制。
圖15是表示用以說明圖14的DDR型DRAM100B的基本動作例的輸入輸出的時間序列資料的時序圖。圖15中，於第一個區塊存取中，基於對位址/指令緩衝器3的輸入指令位址（利用指令設定區塊存取（參照圖3））讀取資料（圖15的311），於第二個以後的區塊存取中，基於對串行位址緩衝器15的串行X位址及串行Y位址，針對各條線的每一條來讀取資料（圖15的312、313、314）。因此，藉由串行位址緩衝器15及區塊存取控制器17，響應初始位址而輸出資料後，於第二個區塊中藉由串行位址內部地產生用於區塊位址的連續的位址，藉此可輸出區塊位址中獲得的資料。另外，關於寫入亦相同。
圖16是表示圖14的DDR型DRAM100B的動作例的時序圖。圖16中表示以下的信號。 （1）CS：晶片選擇信號； （2）CK、CK/：時脈； （3）RWDS：讀取寫入資料選通信號； （4）CDX：串行X位址致能信號； （5）AX：串行X位址； （6）CDY：串行Y位址致能信號； （7）AY：串行Y位址； （8）AD/DQa～AD/DQh：8位元的位址或資料（經由位址/指令緩衝器3及資料緩衝器4而輸入輸出）。
如根據圖16可知，於第一個區塊存取中，利用來自位址/指令緩衝器3的位址而指定，而於第二個以後的區塊存取中，利用來自串行位址緩衝器15的串行位址而指定並輸出資料。本實施形態中，藉由輸入指令而指定區塊存取，並選擇管線存取。本實施形態中，即便在例如MPEG應用的區塊存取中亦可充分地動作。
實施形態3. 圖17是表示實施形態3的DDR型DRAM100C的構成例的方塊圖。圖17中，實施形態3的DDR型DRAM100C的特徵在於：與圖9的比較例的DDR型DRAM100相比，具備串行指令/位址緩衝器18，且記憶體控制器1進而具備與實施形態2相同的區塊存取控制器17。
圖17中，串行指令/位址緩衝器18輸入並暫時地儲存表示區塊尺寸的串行指令、及第二個區塊以後的存取相關的位址等，即，串行X位址AX、串行X位址致能信號CDX、串行Y位址AY、及串行Y位址致能信號CDY（參照圖16），將串行指令、串行X位址致能信號CDX及串行Y位址致能信號CDY輸出至區塊存取控制器17，並且將串行X位址AX及串行Y位址AY分別輸出至X位址控制器5及Y位址控制器6。X位址控制器5及Y位址控制器6於第一個區塊的存取中，使用來自位址/指令緩衝器3的位址，於第二個以後的區塊的存取中，使用來自串行位址緩衝器15的表示區塊的種類的串行指令及串行位址，而分別進行區塊尺寸的指定及位址指定。區塊存取控制器17基於所輸入的串行指令來決定區塊存取時的區塊尺寸，並基於所輸入的位址及串行位址，按照儲存單元交錯（如圖1A及圖1B所示，以儲存單元A、儲存單元B交替）且對指定的初始位址進行區塊存取，藉此進行資料寫入、刪除及讀取的序列控制。
圖18A及圖18B是表示實施形態3的DDR型DRAM100C中使用的MPEG的編碼/解碼中使用的區塊尺寸例的畫面的前視圖。圖18A中，圖示了9×9區塊、17×17區塊、33×33區塊的區塊尺寸，圖18B中圖示了8×8區塊、16×16區塊、32×32區塊的區塊尺寸。
圖18C是表示用以說明圖17的DDR型DRAM100C的基本動作例的輸入輸出的時間序列資料的時序圖。若將圖18C與實施形態2的圖15相比則可知，在輸入至區塊存取控制器17的各串行位址前附加表示區塊尺寸的指令，藉此，可指定區塊尺寸而於運行中（on the fly）進行區塊尺寸的選擇性切換。另外，若輸入各串行位址，則其後可依次自動地存取區塊資料。
圖19A是用以說明圖17的DDR型DRAM100C中的8×8區塊單位的區塊存取的動作的畫面的前視圖。而且，圖19B是用以說明圖17的DDR型DRAM100C中的8×8區塊單位的區塊存取的動作的方塊圖。圖19A中，隨機地指定例如4個區塊B1～區塊B4。圖19B中，以下說明對區塊B1的圖像資料自動地進行區塊存取的處理（步驟S11～步驟S16）。
（S11）視訊圖框的畫素的方向與記憶體的Y方向對應。線編號的方向與記憶體的X方向對應。因此，物理上需要使記憶體陣列的畫素資料的分配進行便於理解的+90度的旋轉。於視訊圖框的畫素在本實施形態中被分配給記憶體的情況下，圖框的各線如圖19B所示，需要分割為被分配至儲存單元A的奇數線、及被分配至儲存單元B的偶數線。
（S12）接下來，輸入用於區塊存取的初始位址。區塊存取的初始位址由圖19B的畫影線的圓表示。此時，儲存單元A及儲存單元B於相同的時間點活化，或者，B儲存單元的活化於存取儲存單元資料時發生。
（S13）藉由字元線WLa0與位元線BLa0選擇的記憶胞作為區塊存取的最初的資料而被存取。
（S14）字元線WLa0上的由位元線BLa0～位元線BLa7指定的記憶胞分別被存取。
（S15）對由字元線WLa0與位元線BLa7指定的記憶胞進行存取後，自儲存單元A向儲存單元B切換存取。而且，字元線WLb0上的由位元線BLb0～位元線BLb7指定的記憶胞分別被存取。
（S16）於對由字元線WLb0與位元線BLb7指定的記憶胞的進行存取後，自儲存單元B向儲存單元A切換存取。而且，字元線WLa1上的由位元線BLa0～位元線BLa7指定的記憶胞被分別存取。 （S17）藉由同樣地重複步驟S14～步驟S16後，使用後管線來執行對字元線WLb7上的由位元線BLb7指定的記憶胞為止的8×8區塊的存取。
圖20是表示圖17的DDR型DRAM100C的動作例的時序圖。圖20中表示以下的信號。 （1）CS：晶片選擇信號； （2）CK、CK/：時脈； （3）RWDS：讀取寫入資料選通信號； （4）CDX：串行X位址致能信號； （5）AX：串行X位址； （6）CDY：串行Y位址致能信號； （7）AY：串行Y位址； （8）AD/DQa～AD/DQh：8位元的位址或資料（經由位址/指令緩衝器3及資料緩衝器4而輸入輸出）。
如根據圖20可知，於第一個區塊存取中，利用來自位址/指令緩衝器3的位址的前一個區塊尺寸指定的指令321而指定並應用於第1區塊存取，於第二個以後的區塊存取中，利用來自位址/指令緩衝器3的串行X位址及串行Y位址的前一個區塊尺寸指定的指令322而指定並應用於第2區塊存取。本實施形態中，除串行位址外，藉由輸入區塊尺寸指定的指令而可指定區塊存取，實現管線存取。本實施形態中，即便於例如MPEG應用的區塊存取中亦可充分地動作。
實施形態的效果. 如以上般構成的實施形態具有以下的效果。 （1）因使用較78或96球的通常接腳數小的例如24球的接腳數的半導體晶片，故晶片成本及系統成本與通常接腳數的半導體晶片相比而廉價。 （2）現有例的接腳數少的DDR型DRAM中無法使用高解像度的MPEG應用，實施形態1～實施形態3中，藉由具備串行位址緩衝器15或串行指令/位址緩衝器18、及儲存單元交錯行存取控制器16或區塊存取控制器17，而能夠以少的接腳數將MPEG應用的圖像資料對DDR型DRAM寫入或讀取。
本發明與專利文獻1～專利文獻9的不同點. 專利文獻1～專利文獻4、專利文獻6、專利文獻7、專利文獻9中揭示有儲存單元交錯的管線處理，專利文獻5～專利文獻7、專利文獻9中揭示有儲存單元存取控制，專利文獻6～專利文獻8中揭示有存取的位元數控制，而未揭示亦未暗示下述本實施形態的特徵：包括串行位址緩衝器15或串行指令/位址緩衝器18、及儲存單元交錯行存取控制器16或區塊存取控制器17。
以上的實施形態中對DRAM進行了說明，但本發明並不限於此，可適用於能夠進行儲存單元切換的各種半導體記憶裝置。
以上的實施形態中，DDR型DRAM中，選擇性地切換兩個儲存單元A、儲存單元B而進行資料的寫入或讀取，但本發明並不限於此，亦可使用三個以上的儲存單元選擇性地切換而進行資料的寫入或讀取。 [產業上之可利用性]
如以上詳細敍述般，根據本發明的半導體記憶裝置及其位址控制方法，於接腳數相對少的半導體記憶裝置中，例如可寫入或讀取MPEG資料等比現有技術寬的頻帶的圖像資料。
1：記憶體控制器 2：控制信號緩衝器 3：位址/指令緩衝器 4：資料緩衝器 5：X位址控制器 6：Y位址控制器 8、12：Y解碼器 9、11：X解碼器 10、13：記憶體陣列 14：資料匯流排 15：串行位址緩衝器 16：儲存單元交錯行存取控制器 17、19：區塊存取控制器 18：串行指令/位址緩衝器 100、100A、100B、100C：DDR型DRAM 200：畫面 201、202、202A、202B、B1～B4：區塊 301、302：時間點 303、304：容許期間 311～314：時間點 321、322：指令 A、B：儲存單元 AD/DQa～AD/DQh：8位元的位址或資料 AX：串行X位址 AXY：串行位址 AY：串行Y位址 B1～B4：區塊 b0～b7：位元 BA1：初始位址 BLa1～BLal、BLb1～BLbl、BL-B7：位元線 Caij：記憶胞 CDX：串行X位址致能信號 CDXY：串行位址致能信號 CDY：串行Y位址致能信號 CK、CK/：時脈 CS：晶片選擇信號 D1、D2、D3：輸出資料 L00～L14：偶數線
L01~L15‧‧‧奇數線
RAS‧‧‧延遲
RWDS‧‧‧讀取寫入資料選通信號
S1~S17‧‧‧步驟
WLa1~WLam、WLb1~WLbm、WL-B0‧‧‧字元線
X、Y‧‧‧方向
Yi、Y+15‧‧‧畫素資料
圖1A是表示對現有例的使用了儲存單元交錯的DRAM的存取控制方法的畫面的示意圖。 圖1B是表示DRAM的構成例的示意圖，該DRAM的構成例表示圖1A的存取控制方法。 圖2是表示現有例的MPEG（Moving Picture Experts Group）的標準尺寸的畫素區塊的示例的畫面的前視圖。 圖3是表示普通的彩色圖像資料（RGB）的構成例的示意圖。 圖4A是表示普通的MPEG的區塊的構成例的畫面的前視圖。 圖4B是表示普通的MPEG的區塊的動作例的畫面的前視圖。 圖5A是表示現有例的DDR型DRAM100的構成例的方塊圖。 圖5B是表示基本實施形態的DDR型DRAM100A的構成例的方塊圖。 圖6A是表示現有技術的DDR2/3型DRAM的78/96球FBGA的接腳配置例的平面圖。 圖6B是表示現有技術的細間距球柵陣列（Fine pitch Ball Grid Array）或DDR型DRAM的24球FBGA的接腳配置例的平面圖。 圖7是表示用以說明現有例的接腳數少的DDR型DRAM100的問題的位址輸入與讀取資料輸出的時間序列的圖形化時序圖。 圖8是表示圖7的DDR型DRAM100的動作例的時序圖。 圖9是表示比較例的DDR型DRAM的構成例的方塊圖。 圖10是表示實施形態1的DDR型DRAM100A的構成例的方塊圖。 圖11是表示用以說明圖10的DDR型DRAM100A的基本動作例的輸入輸出的時間序列資料的時序圖。 圖12是表示圖10的DDR型DRAM100A的動作例的時序圖。 圖13是表示圖12的變形例的時序圖。 圖14是表示實施形態2的DDR型DRAM100B的構成例的方塊圖。 圖15是表示用以說明圖14的DDR型DRAM100B的基本動作例的輸入輸出的時間序列資料的時序圖。 圖16是表示圖14的DDR型DRAM100B的動作例的時序圖。 圖17是表示實施形態3的DDR型DRAM100C的構成例的方塊圖。 圖18A是表示實施形態3的DDR型DRAM100C中使用的MPEG的編碼/解碼中使用的區塊尺寸例的畫面的前視圖。 圖18B是表示實施形態3的DDR型DRAM100C中使用的MPEG的編碼/解碼中使用的區塊尺寸例的畫面的前視圖。 圖18C是表示用以說明圖17的DDR型DRAM100C的基本動作例的輸入輸出的時間序列資料的時序圖。 圖19A是用以說明圖17的DDR型DRAM100C中的8×8區塊單位的區塊存取動作的畫面的前視圖。 圖19B是用以說明圖17的DDR型DRAM100C中的8×8區塊單位的區塊存取動作的方塊圖。 圖20是表示圖17的DDR型DRAM100C的動作例的時序圖。
1：記憶體控制器 2：控制信號緩衝器 3：位址/指令緩衝器 4：資料緩衝器 5：X位址控制器 6：Y位址控制器 8、12：Y解碼器 9、11：X解碼器 10、13：記憶體陣列 14：資料匯流排 15：串行位址緩衝器 16：儲存單元交錯行存取控制器 100A：DDR型DRAM BLa1～BLal、BLb1～BLbl：位元線 Caij：記憶胞 WLa1～WLam、WLb1～WLbm：字元線

Claims (8)

  1. 一種半導體記憶裝置，基於所輸入的並行位址來選擇性地切換至少兩個儲存單元並寫入或讀取資料，所述半導體記憶裝置的特徵在於包括：控制單元，所述控制單元以如下方式進行控制：於第一次資料存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的資料存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取，其中所述半導體記憶裝置是將記憶胞分別連接於多條字元線與多條位元線的交叉點而構成，所述串行位址包含：選擇所述多條字元線中的1條字元線的第1串行位址，以及選擇所述多條位元線中的1條位元線的第2串行位址。
  2. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述第1串行位址與所述第2串行位址被串行地輸入至所述半導體記憶裝置。
  3. 如申請專利範圍第1項所述的半導體記憶裝置，其中所述半導體記憶裝置為以區塊單位寫入或讀取資料的半導體記憶裝置，所述控制單元以如下方式進行控制：於第一次區塊存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的區塊存取中，基於與所述並行位址不同的所述串行 位址對所述半導體記憶裝置進行存取。
  4. 如申請專利範圍第3項所述的半導體記憶裝置，其中所述控制單元基於在所述串行位址的前段被輸入且表示區塊尺寸的串行指令，來變更寫入或讀取資料的區塊尺寸。
  5. 一種半導體記憶裝置的位址控制方法，基於所輸入的並行位址來選擇性地切換至少兩個儲存單元並寫入或讀取資料，所述半導體記憶裝置的位址控制方法的特徵在於包含：控制步驟，所述控制步驟以如下方式進行控制：於第一次資料存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的資料存取中，基於與所述並行位址不同的串行位址對所述半導體記憶裝置進行存取，其中所述半導體記憶裝置是將記憶胞分別連接於多條字元線與多條位元線的交叉點而構成，所述串行位址包含：選擇所述多條字元線中的1條字元線的第1串行位址，以及選擇所述多條位元線中的1條位元線的第2串行位址。
  6. 如申請專利範圍第5項所述的半導體記憶裝置的位址控制方法，其中所述第1串行位址與所述第2串行位址被串行地輸入至所述半導體記憶裝置。
  7. 如申請專利範圍第5項所述的半導體記憶裝置的位址控制方法，其中所述半導體記憶裝置為以區塊單位寫入或讀取資料的半導體 記憶裝置，所述控制步驟以如下方式進行控制：於第一次的區塊存取中，基於輸入的所述並行位址對所述半導體記憶裝置進行存取後，於第二次以後的區塊存取中，基於與所述並行位址不同的所述串行位址對所述半導體記憶裝置進行存取。
  8. 如申請專利範圍第7項所述的半導體記憶裝置的位址控制方法，其中所述控制步驟中，基於在所述串行位址的前段被輸入且表示區塊尺寸的串行指令，來變更寫入或讀取資料的區塊尺寸。
TW105130753A 2016-03-18 2016-09-23 半導體記憶裝置及其位址控制方法 TWI608478B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016054848A JP6131357B1 (ja) 2016-03-18 2016-03-18 半導体記憶装置とそのアドレス制御方法

Publications (2)

Publication Number Publication Date
TW201735028A TW201735028A (zh) 2017-10-01
TWI608478B true TWI608478B (zh) 2017-12-11

Family

ID=58714845

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105130753A TWI608478B (zh) 2016-03-18 2016-09-23 半導體記憶裝置及其位址控制方法

Country Status (4)

Country Link
US (1) US20170270996A1 (zh)
JP (1) JP6131357B1 (zh)
CN (1) CN107204199B (zh)
TW (1) TWI608478B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10380060B2 (en) 2016-06-17 2019-08-13 Etron Technology, Inc. Low-pincount high-bandwidth memory and memory bus
CN108471511B (zh) * 2018-03-12 2021-05-11 深圳怡化电脑股份有限公司 图像数据的处理系统及其处理方法
US11056098B1 (en) 2018-11-28 2021-07-06 Amazon Technologies, Inc. Silent phonemes for tracking end of speech
JP7299770B2 (ja) * 2019-07-01 2023-06-28 キヤノン株式会社 演算処理装置及び演算処理方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6640295B2 (en) * 1997-04-07 2003-10-28 Oki Electric Industry Co., Ltd. Semiconductor circuit with address translation circuit that enables quick serial access in row or column directions
US20100312945A1 (en) * 2004-11-23 2010-12-09 Hutson Maurice L Intelligent memory banks for storing vectors
US20110066914A1 (en) * 2009-09-11 2011-03-17 Shuenn-Gi Lee Address Generation Apparatus And Method For Quadratic Permutation Polynomial Interleaver De-Interleaver
US20110179239A1 (en) * 2010-01-18 2011-07-21 Elpida Memory, Inc. Semiconductor memory device and information data processing apparatus including the same
US20120106287A1 (en) * 2010-11-01 2012-05-03 Telefonaktiebolaget L M Ericsson (Publ) Memory Arrangement for Accessing Matrices

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4562435A (en) * 1982-09-29 1985-12-31 Texas Instruments Incorporated Video display system using serial/parallel access memories
JPH05114287A (ja) * 1991-10-19 1993-05-07 Hitachi Ltd 半導体記憶装置
JPH05233433A (ja) * 1992-02-25 1993-09-10 Hitachi Ltd マルチポートｒａｍ
JPH06236680A (ja) * 1992-12-15 1994-08-23 Mitsubishi Electric Corp シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置
US6172935B1 (en) * 1997-04-25 2001-01-09 Micron Technology, Inc. Synchronous dynamic random access memory device
JP2001195899A (ja) * 2000-01-06 2001-07-19 Mitsubishi Electric Corp 半導体記憶装置
JP4565966B2 (ja) * 2004-10-29 2010-10-20 三洋電機株式会社 メモリ素子
JP5658082B2 (ja) * 2011-05-10 2015-01-21 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6640295B2 (en) * 1997-04-07 2003-10-28 Oki Electric Industry Co., Ltd. Semiconductor circuit with address translation circuit that enables quick serial access in row or column directions
US6920536B2 (en) * 1997-04-07 2005-07-19 Oki Electric Industry Co., Ltd. Method of accessing matrix data with address translation circuit that enables quick serial access in row or column directions
US20050226082A1 (en) * 1997-04-07 2005-10-13 Atsushi Takasugi Method of accessing matrix data with address translation circuit that enables quick serial access in row or column directions
US20100312945A1 (en) * 2004-11-23 2010-12-09 Hutson Maurice L Intelligent memory banks for storing vectors
US20110066914A1 (en) * 2009-09-11 2011-03-17 Shuenn-Gi Lee Address Generation Apparatus And Method For Quadratic Permutation Polynomial Interleaver De-Interleaver
US20110179239A1 (en) * 2010-01-18 2011-07-21 Elpida Memory, Inc. Semiconductor memory device and information data processing apparatus including the same
US20120106287A1 (en) * 2010-11-01 2012-05-03 Telefonaktiebolaget L M Ericsson (Publ) Memory Arrangement for Accessing Matrices

Also Published As

Publication number Publication date
CN107204199A (zh) 2017-09-26
CN107204199B (zh) 2020-06-09
JP6131357B1 (ja) 2017-05-17
TW201735028A (zh) 2017-10-01
JP2017168174A (ja) 2017-09-21
US20170270996A1 (en) 2017-09-21

Similar Documents

Publication Publication Date Title
TWI608478B (zh) 半導體記憶裝置及其位址控制方法
US6606277B2 (en) Semiconductor memory device
US7729200B2 (en) Memory device, memory controller and memory system
US20080151677A1 (en) Memory device, memory controller and memory system
JP5351145B2 (ja) メモリ制御装置、メモリシステム、半導体集積回路およびメモリ制御方法
US20090016450A1 (en) In-loop deblocking-filtering method and apparatus applied to video codec
US7852344B2 (en) System for interleaved storage of video data
US7084929B2 (en) Video data filtering arrangement and method
US7061496B2 (en) Image data processing system and image data reading and writing method
US20080044107A1 (en) Storage device for storing image data and method of storing image data
US8854386B2 (en) Method and apparatus for controlling writing of data to graphic memory
US20180107616A1 (en) Method and device for storing an image into a memory
US9286018B2 (en) Image processing device for improved access efficiency
JP2005222180A (ja) 画像データ配置方法
JP6723613B2 (ja) 画像処理システム、遊技機
JP2004120027A (ja) 画像処理装置
CN106681940A (zh) 模拟多端口方法、其装置、存储器、窗处理模块及电子设备
JP2013196103A (ja) 画像処理装置及び画像処理方法
KR20070060846A (ko) 반도체 메모리의 이미지 회전을 위한 버스트 접근 장치
CN1633165A (zh) 能够提升影像处理效率的内存储存方法
JPH04362692A (ja) マルチポートメモリ