JP3224935B2 - 可変長符号復号回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、動画像符号等の可変長
符号復号処理における可変長符号復号回路に関するもの
である。

【０００２】

【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；ＩＳＯ／ＩＥＣ ＤＩＳ １１７２−１“Coding
of Moving Pictureand associated audio for digital
strage media at up to about1.5 Mbps" 可変長符号とは画像圧縮をする際に、DCT(Discrete Cos
ine transform)、量子化といった算術的な演算を施した
のちのパラメータをその発生頻度に応じて最適な符号を
割り当てて作られるものである。例えば、発生頻度の高
いパラメータには短い符号を、発生頻度の低いパラメー
タには長い符号を割り当てることにより全体的に符号ビ
ット数を減らし圧縮率を向上させるといった手法が一般
的である。ここでいうところの画像圧縮の中で、特にテ
レビ、レーザーディスク等の用途で応用が可能な動画像
圧縮アルゴリズムにおいてはＨ．２６１，ＭＰＥＧ，Ｍ
ＰＥＧ２が国際標準としてよく知られている。前記文献
に記載されているように、Ｈ．２６１，ＭＰＥＧ，ＭＰ
ＥＧ２で用いる可変長符号は固定であり、使い方によっ
てその可変長符号の構成を変えることはできない。動画
像を復元する際には、テレビやディスプレイの画像表示
レートを守る必要があるため、可変長符号復号回路は可
変長符号の種類がいかなるものであっても常に一定のレ
ートで復号する必要があり、実質的には動作クロック１
サイクルで１つの可変長符号を常に復号できることが望
ましい。現在のところ可変長符号を専用に復号するハー
ドウェアは見当たらないが、一般的に中央処理装置上で
ソフトウェアを使ってプログラムし、上記の処理を実現
する方法が考えられる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
可変長符号復号回路においては、前述した１サイクルで
１つの可変長符号を常に復号できるとは限らず、そのた
めに、画像復元時にそれを表示するテレビやディスプレ
イの表示レートを満足できず、画面に正しい画が表示で
きないという問題点があった。

【０００４】

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、可変長符号列として
入力される各可変長符号を順次復号する可変長符号復号
回路において、第１の情報及び第２の情報が入力され、
入力された可変長符号列を該第１の情報に基づいて所定
のビットが最上位ビットとなるように調整して格納し、
該格納された可変長符号列に対して該第２の情報に基づ
いて、最上位ビットとなるべきビットのビット位置を調
整して出力する位置調整回路と、前記位置調整回路から
の出力に基づいて、復号のためのパラメータを出力する
パラメータ出力回路と、前記位置調整回路からの出力に
基づいて、復号する可変長符号の符号長情報を、前記第
２の情報として出力する情報出力回路と、前記符号長情
報と格納している前記第１の情報とを加算し、加算結果
を新たな第１の情報として出力する位置記憶回路とを有
している。そして、前記パラメータ出力回路は、前記位
置調整回路からの出力をデコードし、デコード結果をア
ドレスデータとして出力するデコード回路と、複数のパ
ラメータを記憶し、前記アドレスデータに基づいて、所
望のパラメータが読み出し可能な記憶回路とから構成さ
れる。

【０００５】第２の発明は、第１の発明の可変長符号復
号回路において、前記記憶回路は、複数の副記憶手段か
ら構成され、前記アドレスデータの所定のビットにて該
副記憶手段のいずれかが選択的に活性化される。第３の
発明は、第１または第２の発明の可変長符号復号回路に
おいて、前記位置調整回路は、クロック信号の第１の電
圧レベルから第１の電圧レベルとは異なる第２の電圧レ
ベルへの変化に応じて、入力された可変長符号列を該第
１の情報に基づいて所定のビットが最上位ビットとなる
ように調整して格納する第１のシフタと、前記クロック
信号の前記第２の電圧レベルから前記第１の電圧レベル
への変化に応じて、前記格納された可変長符号列に対し
て該第２の情報に基づいて、最上位ビットとなるべきビ
ットのビット位置を調整する第２のシフタとを有してい
る。

【０００６】

【作用】第１〜第３の発明では、可変長符号列が位置調
整回路に入力されると、この位置調整回路では、位置記
憶回路から出力される第１の情報に基づいて、入力され
た可変長符号列を、所定のビットが最上位ビットとなる
ように調整して格納する。さらに、この格納された可変
長符号列に対し、情報出力回路から与えられる第２の情
報に基づいて、最上位ビットとなるべきビットのビット
位置を調整して出力する。この出力に基づいて、復号の
ためのパラメータがパラメータ出力回路から出力される
と共に、復号する可変長符号の符号長情報が、第２の情
報として情報出力回路から出力されて位置記憶回路及び
位置調整回路に与えられる。

【０００７】

【実施例】第１の実施例 図１は、本発明の第１の実施例を示す可変長符号復号回
路の構成図である。この可変長符号復号回路は、次のサ
イクルで復号対象となる可変長コードが先頭となるよう
に入力される可変長コード列ＩＮの位置を調整するコー
ド位置調整回路１を有している。コード位置調整回路１
は、現在復号している可変長コードが先頭となるように
入力される可変長コード列ＩＮをシフトする第１のシフ
タ２及び現在復号中の可変長コードのビット長だけ第１
のシフタ２の出力をシフトして次のサイクルで復号対象
となる可変長コードが先頭になるように出力する第２の
シフタ３を有している。信号Ｓ２は第１のシフタ２の出
力信号であり、信号Ｓ３は第２のシフタ３の出力信号で
ある。第２のシフタ３の出力側には、クロック信号ＣＬ
Ｋの立ち上がりで第２のシフタの出力を記憶する第２の
レジスタとしてのコードレジスタ４が接続されている。
コードレジスタ４の出力側には、パラメータ及び可変長
コード長を記憶する記憶回路、例えばＲＯＭ回路５のア
ドレス入力端子Ａに接続されている。信号Ｓ４は、コー
ドレジスタ４より出力されてＲＯＭ回路５のアドレス入
力端子Ａに入力されるアドレス信号である。ＲＯＭ回路
５はアドレス信号Ｓ４のビット数ｎだけフルデコードす
るようなデコーダをもっており、そのワード数は２ⁿ だ
け存在している。ＲＯＭ回路５のパラメータを出力する
パラメータ出力回路のデータ出力端子Ｐには、クロック
信号ＣＬＫの立ち上がりでパラメータを記憶する第３の
レジスタとしてのパラメータレジスタ６が接続され、可
変長コード長を出力する情報出力回路のデータ出力端子
Ｌにはコード位置記憶回路７が接続されている。信号Ｓ
５ａはパラメータであり、信号Ｓ５ｂは可変長コードの
長さを表す信号である。コード位置記憶回路７は、加算
器８と第１のレジスタとしてのポインタレジスタ９を有
している。加算器８の一方の端子はＲＯＭ回路５のデー
タ出力端子Ｌに接続されている。加算器８の出力側に
は、現在復号中の可変長コードのアドレスをクロック信
号ＣＬＫの立ち上がりで記憶するポインタレジスタ９が
接続されている。信号Ｓ８は加算器８の出力信号であ
る。ポインタレジスタ９の出力側は、第１のシフタ２及
び加算器８の他方の端子に接続されている。信号Ｓ９
は、ポインタレジスタ９の出力信号である。パラメータ
レジスタ６には、出力端子ＯＵＴが接続されている。

【０００８】図２は図１の可変長符号復号回路の動作を
説明するための図であり、この図を用いて以下に動作を
説明する。ＤＣＴ変換、量子化変換されたデータに可変
長コードが割り当てられた可変長コード列ＩＮ（例えば
図２（ａ）に示されるような可変長コード列、即ち、４
ビットの“０００１”、３ビットの“０１０”、２ビッ
トの“１０”、６ビットの“０００００１”、５ビット
の“００００１”、３ビットの“００１”、２ビットの
“１０”、６ビットの“０００００１”、…）が第１の
シフタ２に入力される。第１のシフタ２では、クロック
信号ＣＬＫの立ち上がりのタイミングでポインタレジス
タ９より入力される信号Ｓ９によって指定される位置に
可変長コードが先頭になるように可変長コード列ＩＮを
シフトし、第２のシフタ３に信号Ｓ３を出力する。後述
するように、ポインタレジスタ９には、現在復号してい
る可変長コードの位置がそのサイクルの立ち上がりで記
憶されているので、図２（ａ）に示すように第１のシフ
タ２の出力信号Ｓ２はクロック信号ＣＬＫの立ち上がり
で復号中の可変長コードを先頭とするデータとなる。よ
って、最初のサイクルＴ１では“０００１０１０１…”
を出力する。第２のシフタ３では、ＲＯＭ５の可変長コ
ードを出力する出力端子Ｌより入力される現在復号処理
中の可変長コードの長さを示す信号Ｓ５ｂによって指示
される長さだけ、第１のシフタ２より入力された信号Ｓ
２をシフトし、信号Ｓ３をコードレジスタ４に出力す
る。信号Ｓ２は復号中の可変長コードを先頭とするデー
タであるので、次のサイクルで復号処理対象となる可変
長コードを先頭とする信号Ｓ３がコードレジスタ４に出
力される。コードレジスタ４は、可変長コードの最大の
長さのビット数のレジスタであり、信号Ｓ３の最大コー
ド長をクロック信号ＣＬＫの立ち上がりのタイミングで
記憶し、ＲＯＭ回路５のアドレス入力端子Ａに信号Ｓ４
を出力するものである。

【０００９】ＲＯＭ回路５には、信号Ｓ４をアドレスと
した、一定のビットで表される可変長コードの長さとパ
ラメータが、以下に示すように繰り返し連続した領域に
記憶されている。可変長コードの長さをｌビット、可変
長コードをＤ、最大ビット長をｌ_max ビットとした時、
ＲＯＭ回路５には、Ｄを最小アドレス、Ｄにｌ_max −ｌ
ビット数の“１”ビット後に付加したビット列を最大ア
ドレスとする領域に、連続して可変長コード長とパラメ
ータが記憶されている。例えば、最大ビット長が８ビッ
ト、可変長コードを１ビットの“１”とすると、ＲＯＭ
回路５にはアドレス“１０００００００”から“１１１
１１１１”までの連続した領域に、１ビットの“１”と
いう可変長コードのパラメータ及び可変長コード長
“１”が記憶され、１ビットの“１”というコードはこ
の連続したアドレスのいずれか一つに当てはまることに
なる。従って、１ビットの“１”というコードに対応す
るワードの数は１２８個あり、そのいずれについても１
ビットの“１”というコードに対応したパラメータ及び
コード長“１”が記憶されている。このようにして、可
変長コードのいかなるビット長のコードであっても、こ
のＲＯＭ回路５は唯一つのコードを検出することができ
る。ＲＯＭ回路５では、信号Ｓ４を入力し、デコーダに
より信号Ｓ４により指示されるアドレスのワード線を選
択し、可変長コード長の信号Ｓ５ｂをデータ出力端子Ｌ
に、パラメータの信号Ｓ５ａをデータ出力端子Ｐに出力
する。信号Ｓ５ｂは第２のシフタ３及び加算器８に入力
される。第２のシフタ３では、上述したように信号Ｓ５
ｂをデコードした後、信号Ｓ５ｂによって示される可変
長コード長だけ、第１のシフタ２により入力される信号
Ｓ２を左にシフトする。一方、加算器８に入力された信
号Ｓ５ｂの内容と、ポインタレジスタ９より出力された
信号Ｓ９の内容を加算し、信号Ｓ８をポインタレジスタ
９に出力する。ポインタレジスタ９では、クロック信号
ＣＬＫの立ち上がりにおいて信号Ｓ８を記憶し、コード
位置調整回路１及び加算器８に出力する。

【００１０】次に、ポインタレジスタ９の出力信号Ｓ９
は、クロック信号ＣＬＫの立ち上がりにおいて現在復号
中の可変長コードの位置を示すものであることを示す。
まず、最初のサイクルＴ１ではポインタレジスタ９には
“０”が記憶されている。よって、サイクルＴ１は、第
１のシフタ２の出力信号Ｓ２は可変長コード列ＩＮを先
頭にしたデータとなり、第２のシフタ３の出力信号Ｓ３
はサイクルＴ２で復号するコードを先頭とするデータと
なる。サイクルＴ２の立ち上がりで信号Ｓ３がコードレ
ジスタ４により記憶されてＲＯＭ回路５に出力される。
ＲＯＭ回路５の可変長コード長の信号Ｓ５ｂが加算器８
に出力される。加算器８において、ポインタレジスタ９
の内容“０”と、現在復号中の可変長コードの長さ（図
２（ａ）では“４”）とが加算される。ポインタレジス
タ９では、サイクルＴ３の立ち上がりで信号Ｓ８を記憶
し、信号Ｓ９（図２（ａ）では“４”）を出力する。以
降のサイクルＴ３，…においても同様に、サイクルの立
ち上がりで、信号Ｓ９は復号中の可変長コードの位置を
示す信号となり、図２（ｂ）に示すように信号Ｓ２は現
在復号対象となっているデータを先頭とするデータであ
り、信号Ｓ３は次のサイクルで復号されるデータを先頭
とするデータである。従って、１サイクルでＲＯＭ回路
５よりパラメータがパラメータレジスタ６に出力され
る。パラメータレジスタ６は、クロック信号ＣＬＫの立
ち上がりで記憶して出力端子ＯＵＴに出力する。このよ
うにして、出力端子ＯＵＴには１サイクルで確実に復号
されたパラメータが出力される。出力信号ＯＵＴには、
逆量子化、及びＩＤＣＴ処理が順次施されて圧縮データ
が復号される。以上説明したように、本第１の実施例の
可変長符号復号回路では、第１のシフタ２が現在復号中
の可変長コードが先頭となるように可変長コード列ＩＮ
を左にシフトし、第２のシフタ３が第１のシフタ２によ
りシフトされた内容を次のサイクルで復号対象となる可
変長コードが先頭となるように現在の復号サイクルでシ
フトするので、１サイクルで１つの可変長コードを復号
することができる。よって、画像復元時にそれを表示す
るテレビやディスプレイの表示レートを満足することが
でき、画面に正しい画像を表示することができるという
利点がある。

【００１１】第２の実施例 図３は本発明の第２の実施例を示す可変長符号復号回路
の構成図であり、第１の実施例を示す図１中の要素と同
一の要素には同一の符号が付されている。本第２の実施
例の可変長符号復号回路が、第１の実施例の可変長符号
復号回路と異なる点は、可変長コード長を専用に検出す
る可変長コード長検出回路３０を設け、ＲＯＭ回路２０
には可変長コード長を記憶せず可変長コードに対応する
パラメータのみを記憶するようにしたことである。コー
ドレジスタ４の出力側には、ＲＯＭ回路２０、及び可変
長コードの長さを検出する可変長コード長検出回路３０
が接続されている。可変長コード長検出回路３０の出力
側には、コード位置調整回路１の第２のシフタ３及びコ
ード位置記憶回路７の加算器８が接続されている。他の
要素は、図１の第１の実施例と同様である。図４は、図
３中のＲＯＭ回路２０の構成図である。このＲＯＭ回路
２０は、アドレス入力端子Ａに接続され、可変長コード
を記憶するｌビットのワード線を選択するデコード回路
であるアドレスデコーダ２１を有している。アドレスデ
コーダ２１の出力側には、ｌビットのワード線に接続さ
れｍビットの長さのパラメータを記憶する記憶回路、例
えばＲＯＭセルアレイ２２が接続されている。ＲＯＭア
レイセル２２の出力側には、出力部２３が接続され、更
にこの出力部２３の出力側にデータ出力端子Ｐが接続さ
れている。

【００１２】図５は、図４中のアドレスデコーダ２１の
回路図である。このアドレスデコーダ２１は、可変長コ
ードの個数分のＡＮＤゲート２１−ｉ（ｉ＝１，２，
…，ｌ）（ｌ≦２ⁿ 、ｎは可変長コードの最大ヒット長
さ）を有している。アドレスデコーダ２１に入力される
可変長コードを含むコードに対して、該可変長コードに
対して設けられたＡＮＤゲート２１−ｉのみから“１”
が出力されるようにＡＮＤゲート２１−ｉには、対応す
る可変長コード長の入力端子のみしか有さず、後続する
信号は入力しないようにしている。例えば、ＡＮＤゲー
ト２１−１は、２ビットの可変長コード“１０”に対応
して設けられたものであり、ＡＮＤゲート２１−１から
は“１０”が入力されたとき、信号Ｓ２１−１が“１”
となり、他のＡＮＤゲート２１−ｉ（ｉ≠１）からは
“０”が出力される。また、ＡＮＤゲート２１−２は、
可変長コード“００１１”が入力されたとき、“１”が
出力される。このように、ＡＮＤゲート３１−ｉは、各
可変長コードに対応して可変長コードの数だけ設けら
れ、対応する可変長コードが入力されたＡＮＤゲート２
１−ｉのみから“１”が出力されように構成されてい
る。各ＡＮＤゲート２１−ｉには、ｌ本のワード線が接
続されており、可変長コードに対応する唯一つのＡＮＤ
ゲート２１−ｉより信号Ｓ２１−ｉが“１”となって、
そのワード線が選択され、可変長コードを復号するパラ
メータが読み出される。

【００１３】図６は、図３中の可変長コード長検出回路
３０の構成図である。この可変長コード長検出回路３０
は、コードレジスタ４に接続された第１の論理回路３１
と第２の論理回路３２を有している。第１の論理回路３
１の出力側には第２の論理回路３２が接続され、さらに
第２の論理回路３２の出力側にはエンコーダ３４及び図
３中の第２のシフタ３が接続されている。図７及び図８
は、図６中の第１の論理回路３１及び第２の論理回路３
２の構成例を示す回路図である。本実施例では、１６ビ
ットの可変長コードとし、この可変長コードが先頭から
１２ビットまでによって可変長コードの長さの分かる場
合であり、先頭からのビットパターンと長さとの対応は
図９に示すようになっている。図７に示す第１の論理回
路３１は、ＡＮＤゲート３１−ｉ（ｉ＝１〜１８）を有
し、これらのＡＮＤゲート３１−ｉによって、コードレ
ジスタ４より入力される信号Ｓ４−３１〜Ｓ４−２０又
はその反転信号のＡＮＤ論理をとり、第２の論理回路３
２に出力する回路である。信号Ｓ３２−ｊ（ｊ＝１〜１
２）はＡＮＤゲート３１−ｉからの出力信号であり、信
号Ｓ４−ｋ（ｋ＝３１〜２０）はコードレジスタ４のｋ
ビット番目の信号である。

【００１４】図８に示す第２の論理回路３２は、ＡＮＤ
ゲート３３−ｉ（ｉ＝１〜７）を有し、これらのＡＮＤ
ゲート３３−ｉによって、コードレジスタ４より入力さ
れる信号又はその反転信号、及び第１の論理回路３１の
出力信号Ｓ３１−ｋとのＡＮＤ論理をとり、信号Ｓ３３
−ｌ（ｌ＝１，３２）をエンコーダ３４に出力する回路
である。エンコーダ３４に入力する各信号Ｓ３３−ｌ
は、ｌビット長を示す。本第２の実施例の可変長符号復
号回路の動作では、図１の可変長符号復号回路と同様の
要素は第１の実施例と同様に動作するので、ＲＯＭ回路
２０及び可変長コード長検出回路３０の動作について説
明する。コードレジスタ４からは、クロック信号ＣＬＫ
の立ち上がりにおいてＲＯＭ回路２０のアドレス入力端
子Ａ及び可変長コード長検出回路３０に、復号対象とな
る可変長コードの信号Ｓ４が入力される。ＲＯＭ回路２
０のアドレス入力端子Ａに入力された信号Ｓ４は、図４
中のアドレスデコーダ２１に入力される。アドレスデコ
ーダ２１に入力された信号Ｓ４は、図５中のＡＮＤゲー
ト２１−１〜２１−ｌに入力される。図５中のＡＮＤゲ
ート２１−ｉでは、信号Ｓ４のＡＮＤ論理をとり、入力
された可変長コードに対応したひとつのＡＮＤゲートか
ら“１”を出力し、このＡＮＤゲートに接続されたワー
ド線を選択する。選択されたワード線に接続されたＲＯ
Ｍセルアレイ２２に記憶されたｍビットのパラメータ
が、出力部２３に出力される。出力部２３では、入力さ
れた信号の増幅を行い、可変長コードに対応するパラメ
ータとしてデータ出力端子Ｐに出力する。データ出力端
子Ｐより出力されたパラメータは、パラメータレジスタ
６に入力される。パラメータレジスタ６では、クロック
信号ＣＬＫの立ち上がりで信号Ｓ２０を記憶し、出力端
子ＯＵＴにパラメータを出力する。このパラメータに対
して逆量子化、及びＩＤＣＴ処理が順次施され、圧縮デ
ータが復号される。

【００１５】一方、コードレジスタ４より可変長コード
長検出回路３０に入力された信号Ｓ４は、図７中の第１
の論理回路３１及び図８中の第２の論理回路３２に入力
される。図７中の第１の論理回路３１及び図８中の第２
の論理回路３２では、図９に示される可変長コードの先
頭からのビットパターンに対応する長さがエンコーダ３
４に入力されるようにＡＮＤゲート３１−ｉ，３３−ｊ
によってＡＮＤ論理をとり、エコーダ３４及び図３中の
第２のシフタ３に出力する。エコーダ３４では、第２の
論理回路３２より出力される３２ビットの信号Ｓ３３−
１〜Ｓ３３−３２よりエンコードして５ビットの可変長
コード長を示す信号Ｓ３４を図３中のコード位置記憶回
路７に出力する。コード位置記憶回路７及びコード位置
調整回路１では、第１の実施例と同様に動作する。そし
て、１サイクルで可変長コードを復号し、パラメータレ
ジスタ６より出力端子ＯＵＴにパラメータを出力する。
以上の処理を入力された可変長コード列ＩＮに対して順
次施すことによって、復号処理を終了する。

【００１６】以上のように、本第２の実施例では、第１
の実施例と同様の利点がある上に、以下の利点がある。 （１） ＲＯＭ回路２０内のアドレスデコーダ２１によ
って、可変長コードに対応したビット線のみを選択する
ようにしたので、ＲＯＭセルアレイ２２には可変長コー
ドの数だけ記憶すればよいので、このＲＯＭセルアレイ
２２をコンパクトにすることができる。 （２） 簡単なＡＮＤ論理等の論理回路によって可変長
コード長検出回路３０を実現し、可変長コードのコード
長の検出を該可変長コード長検出回路３０によって専用
に高速に行うので、図１のように、低速なＲＯＭ回路５
から可変長コード長の出力をうけて、コード位置調整回
路１及びコード位置記憶回路７が動作する第１の実施例
よりも、処理を高速にすることができる。 （３） 第２のシフタ３で可変長コード長をデコードす
る必要がなくなるので、この第２のシフタ３をより単純
化できる。

【００１７】第３の実施例 図１０は本発明の第３の実施例を示す可変長符号復号回
路の構成図であり、第２の実施例を示す図３中の要素と
同一の要素には同一の符号が付されている。本第３の実
施例の可変長符号復号回路が、第２の実施例の可変長符
号復号回路と異なる点は、可変長コードに対応するパラ
メータを記憶するアドレスを算出するアドレス生成回路
４０を設け、ＲＯＭ回路４１ではアドレス生成回路４０
により出力されるアドレスによって指定されるパラメー
タを出力するようにしたことである。アドレス生成回路
４０は、コードレジスタ４の出力側に接続されている。
アドレス生成回路４０の出力側にはＲＯＭ回路４１のア
ドレス入力端子Ａが接続され、このアドレス入力端子Ａ
に信号Ｓ４０が入力される。ＲＯＭ回路４１の信号Ｓ４
１出力用のデータ出力端子Ｐには、パラメータレジスタ
６が接続されている。アドレス生成回路４０は、可変長
コード列の信号Ｓ４の最上位から連続する“０”の個数
に応じて分類し分類コードを付与し、この分類コードに
対応する可変長コード列の信号Ｓ４の連続した所定ビッ
トをアドレスコードとして取り出し、分類コードとアド
レスコードによりアドレスを生成し、この信号Ｓ４０を
ＲＯＭ回路４１に出力する回路である。これは、可変長
コードが最上位から連続する“０”個数及び可変長コー
ド列の信号Ｓ４の連続した所定ビットによって識別でき
る性質を利用したものである。

【００１８】図１１は、アドレス生成回路４０の実現方
法を説明するための図である。以下、この図１１を用い
て本第３の実施例におけるアドレス生成回路４０の動作
を説明する。図１０のコードレジススタ４よりアドレス
生成回路４０に、復号対象の可変長コードを先頭とした
信号Ｓ４が入力される。アドレス生成回路４０では、可
変長コード列の信号Ｓ４の最上位から連続する“０”の
個数に応じて以下の処理を行う。以下、最大１６ビット
の可変長コードの場合について説明する。図１１（ａ）
は、信号Ｓ４の連続する“０”の個数が４未満の場合で
ある。この場合は、アドレス生成回路４０の出力信号Ｓ
４０は１０ビットであり、上位２ビットの分類コードを
“００”とし、下位８ビットには入力された可変長コー
ドの信号Ｓ４の上位８ビットをそのままアドレスコード
として出力する。図１１（ｂ）は、信号Ｓ４の連続する
“０”の個数が４以上７未満の場合である。この場合
は、アドレス生成回路４０の出力信号Ｓ４０は１０ビッ
トであり、上位２ビットの分類コードを“１０”とし、
下位８ビットには入力された可変長コードの信号Ｓ４の
上位４ビットを取り除いた８ビットをそのままアドレス
コードとして出力する。図１１（ｃ）は、信号Ｓ４の連
続する“０”の個数が８以上の場合である。この場合
は、アドレス生成回路４０の出力信号Ｓ４０は１０ビッ
トであり、上位２ビットを“１１”とし、下位８ビット
には入力された可変長コードの信号Ｓ４の上位８ビット
を取り除いた８ビットをそのままアドレスコードとして
出力する。

【００１９】このように、可変長コードの信号Ｓ４は１
０ビットに圧縮されて信号Ｓ４０としてＲＯＭ回路４１
のアドレス入力端子Ａに入力される。ＲＯＭ回路４１で
は、アドレス入力端子Ａより入力されたアドレスに記憶
されたパラメータをデータ出力端子Ｐより出力する。こ
のようにＲＯＭ回路４１には、可変長コードの信号Ｓ４
が圧縮された形で入力されるので、可変長コードの信号
Ｓ４そのものを入力する第１の実施例のＲＯＭ回路５よ
りも回路量を小さくすることができる。このアドレス生
成回路４０はＮＯＴ、ＡＮＤ、ＯＲを用いた単純な組み
合わせによって実現することができ、以下その構成例を
説明する。図１２は、アドレス生成回路４０のうち信号
Ｓ４から連続した８ビットのアドレスコードを出力する
回路図である。このアドレス生成回路４０は、１６ビッ
トのコードレジスタ４の最上位１５ビット目から１２ビ
ット目の４ビットの信号Ｓ４−１５〜Ｓ１４−１２を入
力する４入力ＮＯＲゲート４１−１と、コードレジスタ
４の１１〜８ビット目の信号Ｓ４−１１〜Ｓ４−８を入
力する４入力ＮＯＲゲート４１−２を有している。ＮＯ
Ｒゲート４１−１，４１−２の出力側には、ＡＮＤゲー
ト４２及びセレクタ４３−１〜４３−８が接続されてい
る。ＮＯＲゲート４１−１の出力側には、選択信号Ｓ４
１−１を入力するセレクタ４３−１〜４３−８が接続さ
れている。ＡＮＤゲート４２の出力側には、選択信号Ｓ
４２を入力するセレクタ４４−１〜４４−８が接続され
ている。各セレクタ４３−１〜４３−８の出力側には、
各セレクタ４４−１〜４４−８が接続されている。セレ
クタ４３−ｉ（ｉ＝１〜８）の一方の入力端子には信号
Ｓ４−（１２−ｉ）が入力され、他方の入力端子には信
号Ｓ４−（８−ｉ）が入力される。セレクタ４４−ｉか
らはアドレス信号Ｓ４０が出力される。

【００２０】次に、アドレス生成回路４０の動作を説明
する。可変長コードの信号Ｓ４の先頭４ビットがＮＯＲ
ゲート４１−１に入力される。ＮＯＲゲート４１−１で
は、ＮＯＲ論理をとりこれらの先頭４ビットが連続して
“０”である時“１”をＡＮＤゲート４２に出力し、そ
れ以外の時に“０”をＡＮＤゲート４２に出力する。可
変長コードの信号Ｓ４の先頭５ビット目から４ビット
が、ＮＯＲゲート４１−２に入力される。ＮＯＲゲート
４１−２では、ＮＯＲ論理をとりこれらの４ビットが連
続して“０”である時“１”をＡＮＤゲート４２に出力
し、それ以外の時に“０”をＡＮＤゲート４２に出力す
る。ＡＮＤゲート４２では、ＡＮＤ論理をとりセレクタ
４４−ｉに選択信号Ｓ４２を出力する。その結果、以下
（ａ）〜（ｃ）に示すようになる。 （ａ） 先頭から連続して“０”の個数が４未満の時
は、ＡＮＤゲート４１−１から“０”が出力され、ＡＮ
Ｄゲート４２から“０”が出力され、セレクタ４４−ｉ
からは、信号Ｓ４の上位８ビットＳ４−１５〜Ｓ４−８
が出力される。 （ｂ） 先頭から連続して“０”の個数が４以上７未満
の時は、ＡＮＤゲート４１−１から“１”が出力され、
ＡＮＤゲート４２から“０”が出力され、セレクタ４４
−ｉからは、信号Ｓ４の上位４ビットを取り除いたＳ４
−１１〜Ｓ４−４が出力される。 （ｃ） 先頭から連続して“０”の個数が８以上の時
は、ＡＮＤゲート４１−１から“１”が出力され、ＡＮ
Ｄゲート４２から“１”が出力され、セレクタ４４−ｉ
からは、信号Ｓ４の上位８ビットを取り除いたＳ４−７
〜Ｓ４−０が出力される。

【００２１】これは、図１１に示したものと同じ結果で
あることが分かり、図１２のアドレス生成回路４０は、
図１１に示したものを実現するアドレス生成回路である
ことが分かる。以上説明したように、本第３の実施例で
は、第１の実施例と同様の利点がある上に、以下の利点
がある。アドレス生成回路４０で、可変長コードの信号
Ｓ４の連続する“０”の個数に応じて可変長コードの信
号Ｓ４を分類し分類コードを作成し、この分類コードに
対応して可変長コードの所定のビットを取り出して圧縮
したアドレス信号Ｓ４０を作成するので、ＲＯＭ４１を
第１の実施例のＲＯＭ５よりもコンパクトにすることが
できる。

【００２２】第４の実施例 図１３は本発明の第４の実施例を示す可変長符号復号回
路の構成図であり、第３の実施例を示す図１０中の要素
と同一の要素には同一の符号が付されている。本第４の
実施例の可変長符号復号回路が、第３の実施例の可変長
符号復号回路と異なる点は、アドレス生成回路４０によ
り生成された信号Ｓ４０の分類コード４０ｂをＲＯＭ回
路５０のチップセレクト端子ＣＳに入力するようにし、
このＲＯＭ回路５０内に分類コードの種類のＲＯＭを設
け、チップセレクト端子ＣＳに入力される分類コードＳ
４０ｂの値によって、これらのＲＯＭのうちいずれか一
つのみを選択・動作させるようにしたことである。アド
レス生成回路４０により生成された信号Ｓ４０の分類コ
ードＳ４０ｂが、ＲＯＭ回路５０のチップセレクト端子
ＣＳに入力され、信号Ｓ４０のアドレスコードＳ４０ａ
が、アドレスとしてＲＯＭ回路５０のアドレス入力端子
Ａに入力されるように構成されている。ＲＯＭ回路５０
の信号Ｓ５０出力用のデータ出力端子Ｐには、パラメー
タレジスタ６が接続されている。ＲＯＭ回路５０のチッ
プセレクト端子ＣＳに入力されるアドレスコードＳ４０
ａは、内部の動作クロック信号を有効・無効にする為の
信号であり、端子ＣＳに例えば“０”が入力されると、
ＲＯＭ回路内の動作クロック信号が停止して一切の消費
電力が発生しないようになっている。

【００２３】図１４は、図１３中のＲＯＭ回路５０の構
成図である。このＲＯＭ回路５０では、分類コードＳ４
０ｂで表現される個数の副記憶手段、例えばＲＯＭが並
んで配置されている。例えば、分類コードＳ４０ｂが図
１１に示す２ビットであってその種類が３個の場合に
は、図１４に示すように３個のＲＯＭ５３−１，５３−
２，５３−３が設けられる。以下、この場合について説
明する。ＲＯＭ５３−１，５３−２，５３−３のアドレ
ス入力端子Ａは、アドレス生成回路４０のアドレスコー
ドＳ４０ａを出力する端子に接続されている。アドレス
生成回路４０の分類コードＳ４０ｂの２ビットの信号Ｓ
４０ｂ−１、Ｓ４０ｂ−２又はその反転信号が、２入力
ＡＮＤゲート５１−１，５１−２，５１−３の入力端子
に入力されるように構成されている。ＡＮＤゲート５１
−１には、信号Ｓ４０ｂ−１及びＳ４０ｂ−２の反転信
号が入力される。ＡＮＤゲート５１−２には、信号Ｓ４
０ｂ−１及びＳ４０ｂ−２の反転信号が入力される。Ａ
ＮＤゲート５１−３には、信号Ｓ４０ｂ−１及びＳ４０
ｂ−２が入力される。ＡＮＤゲート５１−１の出力側に
は、ＲＯＭ５３−１のチップセレクト端子ＣＳ及びトラ
イステートバッファ５２−１が接続されている。ＲＯＭ
５３−１のデータ出力端子Ｐは、トライステートバッフ
ァ５２−１が接続されている。ＡＮＤゲート５１−２の
出力側には、ＲＯＭ５３−２のチップセレクト端子ＣＳ
及びトライステートバッファ５２−２が接続されてい
る。ＲＯＭ５３−２のデータ出力端子Ｐには、トライス
テートバッファ５２−２が接続されている。ＡＮＤゲー
ト５１−３の出力側には、ＲＯＭ５３−３のチップセレ
クト端子ＣＳ及びトライステートバッファ５２−３が接
続されている。ＲＯＭ５３−３のデータ出力端子Ｐに
は、トライステートバッファ５２−３が接続されてい
る。トライステートバッファ５２−１，５２−２，５２
−３の出力側には、パラメータレジスタ６が接続されて
いる。

【００２４】次に、ＲＯＭ回路５０の動作を説明する。
アドレス生成回路４０により生成されたアドレスの分類
コードＳ４０ｂが、ＡＮＤゲート５１−１，５１−２，
５１−３に入力される。ＡＮＤゲート５１−１では、信
号Ｓ４０ｂ−１の反転信号と信号Ｓ４０ｂ−２の反転信
号のＡＮＤをとり、ＲＯＭ５３−１のチップセレクト端
子ＣＳ及びトライステートバッファ５２−１に信号Ｓ５
１−１を出力する。信号Ｓ５１−１は、分類コードＳ４
０ｂが“００”のとき“１”となる。ＡＮＤゲート５１
−２では、信号Ｓ４０ｂ−１と信号Ｓ４０ｂ−２の反転
信号とのＡＮＤをとり、ＲＯＭ５３−２のチップセレク
ト端子ＣＳ及びトライステートバッファ５２−２に信号
Ｓ５１−２を出力する。信号Ｓ５１−２は、分類コード
Ｓ４０ｂが“１０”のとき“１”となる。ＡＮＤゲート
５１−３では、信号Ｓ４０ｂ−１と信号Ｓ４０ｂ−２の
ＡＮＤをとり、ＲＯＭ５３−３のチップセレクト端子Ｃ
Ｓ及びトライステートバッファ５２−３に信号Ｓ５１−
３を出力する。信号Ｓ５１−３は、分類コードＳ４０ｂ
が“１１”のとき“１”となる。この結果、分類コード
Ｓ４０ｂが“００”の時、ＲＯＭ５３−１が選択され、
“１０”の時、ＲＯＭ５３−２が選択され、“１１”の
時、ＲＯＭ５３−３が選択される。ＲＯＭ５３−１〜５
３−３のうち選択されたＲＯＭでは、アドレスコードＳ
４０ａによって示されるアドレスよりパラメータを読み
出し、データ出力端子Ｐにこのパラメータを出力する。
ＡＮＤゲート５１−１〜５１−３より出力された信号Ｓ
５１−１〜Ｓ５１−３によって選択されたＲＯＭ５３−
１〜５３−３に接続されたトライステートバッファ５２
−１〜５２−３が導通し、パラメータはトライステート
バッファ５２−１〜５２−３を介してパラメータレジス
タ６に出力される。

【００２５】以上説明したように、本第４の実施例では
第１の実施例と同様の利点がある上に、以下の利点があ
る。分類コードＳ４０ｂの値の種類のＲＯＭ５３−１〜
５３−３を配列し、この分類コードＳ４０ｂの値に応じ
ていずれか一つのＲＯＭのみを動作させるので、各ＲＯ
Ｍ５３−１〜５３−３として小さい容量のＲＯＭ回路を
使用するので、ＲＯＭ回路の消費電力（ＲＯＭ回路の容
量に比例する）を激減させることができる。なお、本発
明は、上記実施例に限定されず種々の変形が可能であ
る。その変形例としては、例えば次のようなものがあ
る。 （１）上記実施例を組み合わせることによって、可変長
符号復号回路を構成することができる。 （２）分類コードＳ４０ｂは、可変長コードが識別でき
ればよいので、その値及びビット長は適宜設定すること
ができる。 （３）可変長コード長検出回路３０は、可変長コードの
先頭からの所定ビットのビットパターンによって判別す
ることができるので、そのビット列が入力されたときに
“１”を出力するようにＡＮＤゲート等を構成し、対応
するビット長の信号を“１”にして、エンコーダ３４に
出力するようにすればよい。

【００２６】

【発明の効果】以上詳細に説明したように、第１及び第
３の発明によれば、位置調整回路、パラメータ出力回
路、情報出力回路、及び位置記憶回路を有しているの
で、１サイクルで可変長符号列を的確に復号することが
できる。従って、画像復元時にそれを表示するテレビや
ディスプレイ等の表示レートを満足することができ、画
面に正しい画像を表示することができる。第２の発明に
よれば、複数の副記憶手段によって記憶回路が構成され
ているので、記憶回路の回路量を少なくすることがで
き、消費電力を低減させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の可変長符号復号回路の
構成図である。

【図２】図１の可変長符号復号回路の動作を説明するた
めの図である。

【図３】本発明の第２の実施例の可変長符号復号回路の
構成図である。

【図４】図３中のＲＯＭ回路の構成図である。

【図５】図４中のアドレスデコーダの回路図である。

【図６】図３中の可変長コード長検出回路の構成図であ
る。

【図７】図６中の第１の論理回路の回路図である。

【図８】図６中の第２の論理回路の回路図である。

【図９】可変長コードのビットパターンと可変長コード
長との関係の一例を示す図である。

【図１０】本発明の第３の実施例の可変長符号復号回路
の構成図である。

【図１１】図１０中のアドレス生成回路の実現方法を説
明するための図である。

【図１２】図１０中のアドレス生成回路のうちアドレス
コードを生成する回路の回路図である。

【図１３】本発明の第４の実施例の可変長符号復号回路
の構成図である。

【図１４】図１３中のＲＯＭ回路の構成図である。

【符号の説明】

１ コード位置調整回
路 ２ 第１のシフタ ３ 第２のシフタ ４ コードレジスタ ５，２０，４１，５０ ＲＯＭ回路 ６ パラメータレジス
タ ７ コード位置記憶回
路 ８ 加算器 ９ ポインタレジスタ２ １ アドレスデコーダ２２ ＲＯＭセルアレイ ３０ 可変長コード長検
出回路 ４０ アドレス生成回路５ ３−１〜５３−３ ＲＯＭ

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 可変長符号列として入力される各可変長
   符号を順次復号する可変長符号復号回路において、 第１の情報及び第２の情報が入力され、入力された可変
   長符号列を該第１の情報に基づいて所定のビットが最上
   位ビットとなるように調整して格納し、該格納された可
   変長符号列に対して該第２の情報に基づいて、最上位ビ
   ットとなるべきビットのビット位置を調整して出力する
   位置調整回路と、 前記位置調整回路からの出力に基づいて、復号のための
   パラメータを出力するパラメータ出力回路と、 前記位置調整回路からの出力に基づいて、復号する可変
   長符号の符号長情報を、前記第２の情報として出力する
   情報出力回路と、 前記符号長情報と格納している前記第１の情報とを加算
   し、加算結果を新たな第１の情報として出力する位置記
   憶回路とを有し、 前記パラメータ出力回路は、前記位置調整回路からの出
   力をデコードし、デコード結果をアドレスデータとして
   出力するデコード回路と、複数のパラメータを記憶し、
   前記アドレスデータに基づいて、所望のパラメータが読
   み出し可能な記憶回路とから構成されることを特徴とす
   る可変長符号復号回路。
2. 【請求項２】 前記記憶回路は、複数の副記憶手段から
   構成され、前記アドレスデータの所定のビットにて該副
   記憶手段のいずれかが選択的に活性化されることを特徴
   とする請求項１記載の可変長符号復号回路。
3. 【請求項３】 前記位置調整回路は、クロック信号の第
   １の電圧レベルから第１の電圧レベルとは異なる第２の
   電圧レベルへの変化に応じて、入力された可変長符号列
   を該第１の情報に基づいて所定のビットが最上位ビット
   となるように調整して格納する第１のシフタと、前記ク
   ロック信号の前記第２の電圧レベルから前記第１の電圧
   レベルへの変化に応じて、前記格納された可変長符号列
   に対して該第２の情報に基づいて、最上位ビットとなる
   べきビットのビット位置を調整する第２のシフタとを有
   することを特徴とする請求項１または２記載の可変長符
   号復号回路。