JPH0283980A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH0283980A JPH0283980A JP23705588A JP23705588A JPH0283980A JP H0283980 A JPH0283980 A JP H0283980A JP 23705588 A JP23705588 A JP 23705588A JP 23705588 A JP23705588 A JP 23705588A JP H0283980 A JPH0283980 A JP H0283980A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は大規模集積回路への応用に適した絶縁ゲート電
界効果トランジスタ（以下ＭＯ５ＦＥＴという）に関す
るものである。
界効果トランジスタ（以下ＭＯ５ＦＥＴという）に関す
るものである。
従来よりソース・ドレイン領域が絶縁体膜上に形成され
、チャンネル中央部が半導体基板に接続されたＭＯＳＦ
ＥＴが提案されている１例えば１９８７年国際電子素子
会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌａｃｔｒｏｎ
Ｄｅｖｉ−ｃｅｓ Ｍｅｅｔｉｎｇ）の予稿集３４４
ページに掲載されている論文、クボタ他著「ア ニ二一
ソフトエラーイミュン デイラム セル ウィズ ア
トランジスタ オン ア ラテラル エピタキシャル
シリコン レイア（トオル セル）Ｊ（Ｔ、 Ｋｕｂｏ
ｔａ ａｔ。
、チャンネル中央部が半導体基板に接続されたＭＯＳＦ
ＥＴが提案されている１例えば１９８７年国際電子素子
会議（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌａｃｔｒｏｎ
Ｄｅｖｉ−ｃｅｓ Ｍｅｅｔｉｎｇ）の予稿集３４４
ページに掲載されている論文、クボタ他著「ア ニ二一
ソフトエラーイミュン デイラム セル ウィズ ア
トランジスタ オン ア ラテラル エピタキシャル
シリコン レイア（トオル セル）Ｊ（Ｔ、 Ｋｕｂｏ
ｔａ ａｔ。
ａｌ、、’Ａ ｎｅｗ ５ｏｆｔ−ｅｒｒｏｒ
ｉｍｍｕｎｅ ＤＲＡＭ ｃｅｌｌ ｗｉｔｈａ
ｔｒａｎｓｉｓｔｏｒ ｏｎ ａ １ａｔａｒａｌ
ｅｐｉｔａｘｉａｌ ５ｉｌｉｃｏｎｌａｙｅｒ（ＴＯ
ＬＥ ｃｅｌｌ）’）に述べられているＭＯＳＦＥＴ
（以下ＭＯ５ＴＯＬＥと呼ぶ）構造などである。
ｉｍｍｕｎｅ ＤＲＡＭ ｃｅｌｌ ｗｉｔｈａ
ｔｒａｎｓｉｓｔｏｒ ｏｎ ａ １ａｔａｒａｌ
ｅｐｉｔａｘｉａｌ ５ｉｌｉｃｏｎｌａｙｅｒ（ＴＯ
ＬＥ ｃｅｌｌ）’）に述べられているＭＯＳＦＥＴ
（以下ＭＯ５ＴＯＬＥと呼ぶ）構造などである。
ＨＯ５ＴＯＬＥは次に述べる特長をもっているため。
高速、高集積回路素子として有望である。すなわち、（
１）基板電極電圧を固定できるため、電力消費の少ない
ダイナミック動作を構成しても安定である。（Ｚ）ソー
ス・ドレイン領域が絶縁体上に形成されているため、こ
れらの領域の寄生容量が小さい。
１）基板電極電圧を固定できるため、電力消費の少ない
ダイナミック動作を構成しても安定である。（Ｚ）ソー
ス・ドレイン領域が絶縁体上に形成されているため、こ
れらの領域の寄生容量が小さい。
そのため、このＭＯＳＦＥＴを用いた回路は容易に高速
動作させることができる。（３）絶縁体膜上に形成され
たソース・ドレイン領域を薄くすることにより、その部
分に入射したアルファ粒子などの放射性粒子が引き起こ
す雑音を小さくすることができる。
動作させることができる。（３）絶縁体膜上に形成され
たソース・ドレイン領域を薄くすることにより、その部
分に入射したアルファ粒子などの放射性粒子が引き起こ
す雑音を小さくすることができる。
そのためＭＯ５ＴＯＬＥを用いた回路は、アルファ粒子
などの放射線が入射しても誤動作が起こりにくい。
などの放射線が入射しても誤動作が起こりにくい。
ところが従来のＨＯ５ＴＯＬＥでは、チャンネル中央部
に入射したアルファ粒子などの放射性粒子が引き起こす
雑音を小さくすることができなかった。
に入射したアルファ粒子などの放射性粒子が引き起こす
雑音を小さくすることができなかった。
そのため、上記（３）の特長を十分に生かすことが困難
であった０例えば上記の論文で示されているＨＯ５ＴＯ
ＬＥでは、ｐ型半導体基板の上にｎ型多結晶シリコンを
ゲート電極としている。そのため、 ＨＯ５ＴＯＬＥの
チャンネル表面（半導体基板のゲート絶縁体膜との界面
部）は、ｐ型半導体基板とｎ型多結晶シリコンとの仕事
関数差により１反転又は空乏状態になっている。これら
の状態は、ｐ型半導体基板内部にアルファ粒子などの放
射性粒子が引き起こした電子を吸い込み、それらの電子
をソース・ドレイン領域へ流す、さらに、ファネリング
効果と呼ばれるアルファ粒子などの放射性粒子が引き起
こした電子の加速収集を起こす。
であった０例えば上記の論文で示されているＨＯ５ＴＯ
ＬＥでは、ｐ型半導体基板の上にｎ型多結晶シリコンを
ゲート電極としている。そのため、 ＨＯ５ＴＯＬＥの
チャンネル表面（半導体基板のゲート絶縁体膜との界面
部）は、ｐ型半導体基板とｎ型多結晶シリコンとの仕事
関数差により１反転又は空乏状態になっている。これら
の状態は、ｐ型半導体基板内部にアルファ粒子などの放
射性粒子が引き起こした電子を吸い込み、それらの電子
をソース・ドレイン領域へ流す、さらに、ファネリング
効果と呼ばれるアルファ粒子などの放射性粒子が引き起
こした電子の加速収集を起こす。
以上の述べたように、従来のＮ０ＳＴＯＬＥでは、ソー
ス・ドレイン領域に入射したアルファ粒子などの放射性
粒子が引き起こす雑音を小さくすることができるものの
、チャンネル中央部に入射したそれらの引き起こす雑音
を小さくすることができず、それらの入射が引き起こす
誤動作を十分に抑えることが困難であった。
ス・ドレイン領域に入射したアルファ粒子などの放射性
粒子が引き起こす雑音を小さくすることができるものの
、チャンネル中央部に入射したそれらの引き起こす雑音
を小さくすることができず、それらの入射が引き起こす
誤動作を十分に抑えることが困難であった。
本発明の目的はソース・ドレイン領域のみならず、チャ
ンネル中央部に入射したアルファ粒子などの放射性粒子
が引き起こす雑音も小さくすることができる絶縁ゲート
電界効果トランジスタの構造を提供することにある。
ンネル中央部に入射したアルファ粒子などの放射性粒子
が引き起こす雑音も小さくすることができる絶縁ゲート
電界効果トランジスタの構造を提供することにある。
（１１題を解決するための手段〕
上記目的を達成するため、本発明は第一導電型半導体基
板と、該半導体基板の一主面上に開口部をもつように形
成された絶縁体膜と、前記開口部を通して前記半導体基
板に接し、その一部が前記の絶縁体膜上に延在した第一
導電型半導体と、該第一導電型半導体に接するように前
記絶縁体膜上に形成された第二導電型半導体とを含む絶
縁ゲート電界効果トランジスタにおいて、該絶縁ゲート
電界効果トランジスタが遮断状態で仕事関数差により前
記第一導電型半導体の表面が蓄積状態となる導電体を有
するものである。
板と、該半導体基板の一主面上に開口部をもつように形
成された絶縁体膜と、前記開口部を通して前記半導体基
板に接し、その一部が前記の絶縁体膜上に延在した第一
導電型半導体と、該第一導電型半導体に接するように前
記絶縁体膜上に形成された第二導電型半導体とを含む絶
縁ゲート電界効果トランジスタにおいて、該絶縁ゲート
電界効果トランジスタが遮断状態で仕事関数差により前
記第一導電型半導体の表面が蓄積状態となる導電体を有
するものである。
以下１本発明の実施例を図を参照して説明する。
第１図（ａ）は本発明の一実施例であるＮ型チャンネル
ＭＯ３ＦＥＴの構造を示す平面図であり、第１図（ｂ）
は第１図（ａ）のＡ−Ａ’で切り開いた場合の断面図で
ある６図において、１０１はＰ型シリコン基板、１０２
．１０３、１０７．１０９．１１０．は酸化シリコン膜
、１０４はＰ型シリコン、１０５．１０６はＮ型シリコ
ン、１０８は例えばＰ型番結晶シリコンのような、Ｐ型
シリコン１０４の表面が蓄積状態になる仕事関数を持つ
導電体、１１１．１１２は導電体、１１３．１１４はコ
ンタクト孔、１１５は酸化シリコン膜１０２の開口部を
それぞれ示す、前記Ｐ型シリコン１０４は開口部１１５
を通してＰ型シリコン基板１０１に接し、その一部は酸
化シリコン膜１０２上に延在している。
ＭＯ３ＦＥＴの構造を示す平面図であり、第１図（ｂ）
は第１図（ａ）のＡ−Ａ’で切り開いた場合の断面図で
ある６図において、１０１はＰ型シリコン基板、１０２
．１０３、１０７．１０９．１１０．は酸化シリコン膜
、１０４はＰ型シリコン、１０５．１０６はＮ型シリコ
ン、１０８は例えばＰ型番結晶シリコンのような、Ｐ型
シリコン１０４の表面が蓄積状態になる仕事関数を持つ
導電体、１１１．１１２は導電体、１１３．１１４はコ
ンタクト孔、１１５は酸化シリコン膜１０２の開口部を
それぞれ示す、前記Ｐ型シリコン１０４は開口部１１５
を通してＰ型シリコン基板１０１に接し、その一部は酸
化シリコン膜１０２上に延在している。
また、Ｎ型シリコン１０５，１０６はＰ型シリコン１０
４に接して酸化シリコン膜１０２上に形成されている。
４に接して酸化シリコン膜１０２上に形成されている。
なお、第１図（ａ）の平面図ではわかりにくくなるのを
避けるため、一部の線を省略して示している。
避けるため、一部の線を省略して示している。
第１図のＭＯＳＦＥＴは、導電体１０８をゲート電極、
酸化シリコン膜１０７．をゲート絶縁体膜、Ｐ型シリコ
ン１０４を基板、Ｎ型シリコン１０５．１０６をソース
・ドレイン電極とする。
酸化シリコン膜１０７．をゲート絶縁体膜、Ｐ型シリコ
ン１０４を基板、Ｎ型シリコン１０５．１０６をソース
・ドレイン電極とする。
本発明のＭＯＳＦＥＴでは、遮断状態でゲート電極とな
る導電体１０８とＰ型シリコン１０４との仕事関数差に
よりＰ型シリコン１０４の表面が蓄積状態になる。
る導電体１０８とＰ型シリコン１０４との仕事関数差に
よりＰ型シリコン１０４の表面が蓄積状態になる。
そのため、Ｐ型シリコン１０４の部分にアルファ粒子な
どの放射性粒子が入射しても、それが引き起こした電子
は追い払われ、このＭＯＳＦＥＴに及ぼす雑音は小さい
０本Ｎ０ＳＦＥＴのソース・ドレイン領域は絶縁体膜上
に形成されているから、それらを薄くすることにより、
アルファ粒子などの放射性粒子がどこに入射しても、そ
れらが引き起こす雑音を小さくすることができる。
どの放射性粒子が入射しても、それが引き起こした電子
は追い払われ、このＭＯＳＦＥＴに及ぼす雑音は小さい
０本Ｎ０ＳＦＥＴのソース・ドレイン領域は絶縁体膜上
に形成されているから、それらを薄くすることにより、
アルファ粒子などの放射性粒子がどこに入射しても、そ
れらが引き起こす雑音を小さくすることができる。
以上のように本発明のＭＯＳＦＥＴによればそのどの部
分にアルファ粒子などの放射性粒子が入射しても、それ
らが引き起こす雑音を小さくすることができ、それらに
よる誤動作を抑えることができる効果を有するものであ
る。
分にアルファ粒子などの放射性粒子が入射しても、それ
らが引き起こす雑音を小さくすることができ、それらに
よる誤動作を抑えることができる効果を有するものであ
る。
第１図（ａ）は本発明の半導体装置の一実施例の構造を
示す平面図、第１図（ｂ）は（ａ）のＡ−Ａ’線断面図
である。
示す平面図、第１図（ｂ）は（ａ）のＡ−Ａ’線断面図
である。
Claims (1)
- （１）第一導電型半導体基板と、該半導体基板の一主面
上に開口部をもつように形成された絶縁体膜と、前記開
口部を通して前記半導体基板に接し、その一部が前記の
絶縁体膜上に延在した第一導電型半導体と、該第一導電
型半導体に接するように前記絶縁体膜上に形成された第
二導電型半導体とを含む絶縁ゲート電界効果トランジス
タにおいて、該絶縁ゲート電界効果トランジスタが遮断
状態で仕事関数差により前記第一導電型半導体の表面が
蓄積状態となる導電体を有することを特徴とする絶縁ゲ
ート電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23705588A JPH0283980A (ja) | 1988-09-20 | 1988-09-20 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23705588A JPH0283980A (ja) | 1988-09-20 | 1988-09-20 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0283980A true JPH0283980A (ja) | 1990-03-26 |
Family
ID=17009748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23705588A Pending JPH0283980A (ja) | 1988-09-20 | 1988-09-20 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0283980A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612230A (en) * | 1991-04-16 | 1997-03-18 | Canon Kabushiki Kaisha | Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body |
-
1988
- 1988-09-20 JP JP23705588A patent/JPH0283980A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612230A (en) * | 1991-04-16 | 1997-03-18 | Canon Kabushiki Kaisha | Process for manufacturing a semiconductor device by applying a non-single-crystalline material on a sidewall inside of an opening portion for growing a single-crystalline semiconductor body |
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