JPS61181156A

JPS61181156A - 相補形電界効果トランジスタ及びその製造方法

Info

Publication number: JPS61181156A
Application number: JP60280170A
Authority: JP
Inventors: スタンリー　スウイルン; エンリコ　サンジオルジ; グレゴリオ　スパデイア
Original assignee: VLSI Technology Inc; Leland Stanford Junior University
Current assignee: Leland Stanford Junior University; Philips Semiconductors Inc
Priority date: 1984-12-12
Filing date: 1985-12-12
Publication date: 1986-08-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は一般に半導体装置に関し、特に、相補形電界効
果トランジスタ及びその製造方法に関する。

〔従来の技術〕

０ＭＯ３装置は、同じ基体上にＰチャネル形及びＮチャ
ネル領域のエンハンスメントモードトランジスタを併有
しており、待機電力損が少ない。装置処理技術の改善に
伴ない、ＣＭＯ３集積回路の密度が増大し、これにより
、装置の作動速度が増大してきている。

しかし、０ＭＯ３装置の形状が縮小するのに伴ない、寄
生的能動ＳＣＲ構造が益々問題となってきている。この
寄生ＳＣＲ装置のトリガ動作は、ラッチアップと呼ばれ
ており、０Ｍ０３回路の誤作動を生じさせ、また、回路
を永久的に故障させる可能性がある。

米国特許第４，３００，１５２号においては、各ＣＭＯ
３構造内の一つのトランジスタ（ＰＭＯ５装置）に対し
て白金シリサイド（ＰｔＳｉ　）ショットキバリア形の
ソース接点及びドレイン接点を設けることによってラッ
チアップを最少限化することが提案されている。このシ
ョットキバリアの採用により、ソース接合及びドレイン
接合を順バイアスすることによって寄生ＳＣＲのトリガ
動作を防止するときの少数キャリアの注入が減少する。

ショットキバリア形のソース接点及びドレイン接点の使
用によってラッチアップは除去されるが上掲の米国特許
第４．３００．１５２号の教示に従って作ったＰＭＯＳ
装置はトランジスタンス及び利得が低く、従ってこの装
置は作動速度が低い０例えば、ｒＩＥＤＭテクニカル・
ダイジェス）Ｊ　（ＩＩＥＤＭ　Ｔｅｃｈｎｉｃａｌ　
Ｄｉｇｅｓｔ　）　　（１９８３年）の３６７頁ないし
３７０真に所載のケーネケ（）［０６ｎｅｋｅ）等の論
文ｒＶＬｓＩのためのシッフトキ　ＭＯＳ　ＦＢＴＪ　
（５ｃｈｏｔｔｋｙ　ＭＯＳ　ＦＩＴ　Ｆｏｒ　ＶＬＳ
Ｉ　）を参照されたい。

図面を用いて従来技術の説明をすると、第１図及び第２
図は従来の０ＭＯ３装置の構造の断面図である。この装
置は、Ｐ−形にドーピングされた半導体本体１０を有し
ており、そして、内部にＮチャネル形エンハンスメント
モードトランジスタ１２が形成されている第１の表面向
き領域、及び上記第１の領域に隣接しておって内部にＰ
チャネル形エンハンスメントモードトランジスタ１６が
形成されている第２の領域１４を有している。上記第１
の領域はＰ−形半導体本体１０の部分からなっており、
第２の領域１４は、燐のようなＮ形ドーピング剤を半導
体本体１０に導入することによって形成されたＮ形つェ
ルからなっている。トランジスタ１２はＮ十形のソース
領域２０及びドレイン領域１８を有しており、これら領
域は、ポリシリコンゲート２２の下に横たわっている半
導体材料内のチャネル領域によって分離されている。

ゲート２２は酸化シリコン層２３によって電気的に絶縁
されている。同様に、トランジスタ１６はＰ十形のソー
ス領域２４及びドレイン領域２６を有しており、これら
領域は、ポリシリコンゲート２８の下に横たわっている
半導体本体内のチャネル領域によって分離されている。

ゲート２８は酸化シリコン層２９によって電気的に絶縁
されている。ドレインバイアス電圧Ｖａａが、トランジ
スタ１６のソース２４に対する金属電極３０に加えられ
、また、接点３２を介して拡散Ｎ　＋　９．１域３４に
加えられる。ソースバイアス電圧Ｖｓｍが、金属接点３
６を介してトランジスタ１２のソース２０に加えられ、
また、金属接点３８を介してＰ十形拡散領域４０に加え
られる。この０ＭＯ３装置の出力は、接点４２及び４４
からトランジスタ１６のドレイン及びトランジスタ１２
のドレインへそれぞれ取り出される。フィールド酸化物
４６が、トランジスタ１２を含む上記第１の領域とトラ
ンジスタ１６を含む第２の領域１４との間に設けられて
いる。

作動においては、寄生ＳＣＲ装置が、トランジスタ１６
のソース２４、Ｎ形つェル１４、Ｐ−形半導体本体１０
１及びトランジスタ１２のＮ十形ソースによって形成さ
れる。この寄生装置を、ＰＮＰ形トランジスタ４４及び
ＮＰＮ形トランジスタ４６で略示しである。この０ＭＯ
３装置の形状が縮小するにつれて、上記諸領域・はより
接近して位置することとなり、上記寄生５ＣＲ１ｊＪ置
はより容易にトリガさせられるようになり、そのために
この０Ｍ０３回路の作動が悪化する。

ラッチアップと呼ばれるこのＳＣＲ装置のトリガ動作を
抑えるために、米国特許第４．３００゜１５２号におい
ては、第２図に示すように、トランジスタ１６のドレイ
ン２６及びソース２４に対してショットキバリア形のソ
ース接点及びドレイン接点を設けている。このシッフト
キバリア形接点は、領域１４の露出面に白金の層を被着
させ、次いでこの被着白金を加熱して白金シリサイドを
形成することによって作られる。Ｎ形つェル１４に対す
る上記ソース領域及びドレイン領域のシッフトキバリア
形接点は、事実上、ラッチアップを減少させる。しかし
、ショットキバリアがまた、上記ソース領域とドレイン
領域との間にあってゲート接点２８の下に横たわってい
るチャネル領域にも形成され、そして、このショットキ
バリアはトランジスタ１６の利得を低下させ、従ってこ
の０ＭＯ３装置の作動速度を低下させる。

（発明が解決しようとする問題点）本発明は、０ＭＯ３装置の作動速度に格別の悪影響を与
えることなしにそのラッチアップを減少させようとする
ものであり、本発明は、そのための０ＭＯ３装置及び製
造方法を提供しようとするものである。

（問題点を解決するための手段）本発明においては、０ＭＯ３装置の製作に際して、少な
くとも１つのトランジスタのソース接点及びドレイン接
点に、バルク半導体材料と接触する垂直のショットキバ
リアを設けることによってラッチアップを妨げ、また、
上記ソース接点とドレイン接点との間のチャネル領域に
対する抵抗性接点を設けることによって装置の利得及び
作動速度を改善する。

本発明０ＭＯ３装置においては、ソース領域及びドレイ
ン領域が、これら領域間のチャネル領域と抵抗性接触す
る横のガード構造と、バルク半導体材料に対する垂直の
ショットキバリアとを有している。

本発明並びに本発明の目的及び特徴は、特許請求の範囲
の記載、及び図面を参照して行なう本発明の実施例につ
いての以下の詳細な説明から更に明らかになる。

（実施例）第３図は本発明の実施例０ＭＯ３装置の断面図であり、
トランジスタ１６のソース領域及びドレイン領域は、Ｎ
形つェル１４に対して垂直のショットキバリア接点、及
び上記ソース領域とドレイン領域との間のチャネル領域
に対して横のオーム接点を有す、上記垂直のショットキ
バリアは上記ソース領域及びドレイン領域内の白金シリ
サイド５０によって形成され、上記チャネル領域に対す
る横のオーム接点は上記ソース及びドレインのＰ−形ド
ーピングバリアのリング５２によって形成される。タン
グステンの層５４が白金シリサイド５０の上に被着され
、次いで、図示のように、アルミニウム接点５６が上記
タングステン層に被着される。

トランジスタ１６のソース領域及びドレイン領域の製作
を第４Ａ図ないし第４Ｄ図の断面図について説明する。

第４Ａ図において、普通のポリシリコンゲート２８を、
領域１４の面上の酸化シリコン層６０上に形成し、次い
で、硼素のようなＰ形ドーピング剤の打込みにより、Ｐ
影領域６２及び６４を、ゲート２８と自己整合させて、
領域１４内に形成する。その後、第４Ｂ図に示すように
、酸化物層２９をポリシリコンゲート２８の露出面上に
熱的に成長させ、次いで、上記酸化物を領域６２及び６
４の面から除去する。上記熱的に成長した酸化物の一部
は領域６２及び６４の上に重なっている。

次に、第４Ｃ図に示すように、上記ドーピングした領域
６２及び６４の露出部分を、異方性エツチングまたはプ
ラズマエツチングによって除去し、これにより、酸化物
２９で覆われている領域６２及び６４のそれぞれの部分
６３及び６５だけを残す。領域即ち部分６３及び６５は
、上記ソース領域及びドレイン領域のガードリング及び
抵抗性接点を、上記領域相互間のチャネル領域に対して
提供する。このトレンチ形構造により、上記ソース領域
及びドレイン領域内に垂直ショットキバリアが形成され
、且つ、上記ソース領域及びドレイン領域から上記チャ
ネルまでの横の抵抗性接点が形成される。

その後、普通の蒸着により、領域１４の露出シリコン面
上に白金の層を形成する。この蒸着した白金を焼結する
ことにより、第４Ｄ図に示すように、白金シリサイドの
ショットキバリア接点６６及び６８を形成する０次いで
、酸化シリコンと反応しないで残っている白金を除去す
る。次いで、第４Ｄ図に示すように、タングステンの層
７０を、白金シリサイドの層即ち接点６６．６８、及び
ガードリング６３．６５と接触させて設ける。

（発明の効果）本発明にかかる上記のトレンチ形のソース接点及びドレ
イン接点により、垂直ショットキバリアが、その下に横
たわっている半導体本体に対して提供され、そして、上
記ソース接点とドレイン接点との間のチャネル領域に対
する横の抵抗性接点は、装置の作動速度の保持に良好な
効果を示し、且つ、装置のラッチアップが回避された。

以上、本発明をその実施例について説明したが、本発明
はこれに限定されるものではない０例えば、ショットキ
バリアを、異なる金属界面を用いてＮチャネル形装置に
設けることもできる。即ち、当業者には、特許請求の範
囲に記載の如き本発明の真の精神及び範囲を逸脱するこ
となしに種々の変形及び適用を行なうことが可能である
。

【図面の簡単な説明】

第１図は拡散形のソース及びドレインの各領域を用いた
従来の０ＭＯ３装置構造及びこれに付随する寄生装置を
示す断面図、第２図は従来のショットキバリアを用いた
０ＭＯ３装置構造の断面図、第３図は本発明にかかるシ
ョットキバリアを用いた０ＭＯ３装置の断面図、第４Ａ
図ないし第４Ｄ図は第３図の装置のソース領域及びドレ
イン領域にショットキバリアを作る手順を示す断面図で
ある。１０・・・Ｐ−形半導体本体、１２・・・Ｎチャネル形エンハンスメントモードトラン
ジスタ、１４・・・Ｎ形つェル、１６・・・Ｐチャネル形エンハンスメントモードトラン
ジスタ、５０・・・白金シリサイド、５２・・・Ｐ−形ドーピングバリアリング。

Claims

【特許請求の範囲】

（１）表面に当接する第１の導電形の第１の領域を有す
る半導体本体と、上記表面及び上記第１の領域に当接す
る第２の導電形の第２の領域と、チャネル領域によって
分離されたソース領域及びドレイン領域を有して上記第
１の領域内に形成された第１の電界効果トランジスタと
、チャネル領域によって分離されたソース領域及びドレ
イン領域を有して上記第２の領域内に形成された第２の
電界効果トランジスタとを備えて成り、上記第２の電界
効果トランジスタの上記ソース領域及びドレイン領域の
各々は、上記第２の領域に対してショットキバリアを形
成しており、且つ、上記チャネル領域と抵抗性接触して
いる上記第１の導電形のドープしたガードリングを含ん
でいることを特徴とする相補形電界効果トランジスタ装
置。
（２）第１の電界効果トランジスタのソース領域及びド
レイン領域の各々が、第１の領域に対するショットキバ
リアと、チャネル領域と抵抗性接触している第２の導電
形のドープガード領域とを形成している特許請求の範囲
第１項記載の相補形電界効果トランジスタ装置。
（３）半導体本体がシリコンであり、ショットキバリア
が、第２の領域と接触しているＰｔＳｉ層を具備してい
る特許請求の範囲第１項記載の相補形電界効果トランジ
スタ。
（４）相補形電界効果トランジスタ装置において装置作
動速度に格別の影響を与えることなしにラッチアップを
減少させるトランジスタ装置の製造方法において、一つの導電形の第１の表面向き領域を有する半導体本体
を設ける段階と、上記第１の領域内に相互間隔をおく２つの表面向きのソ
ース領域及びドレイン領域をドーピングする段階と、上記相互間隔をおく２つのソース領域及びドレイン領域
の中央部分を除去することにより、上記ソース領域とド
レイン領域との間のチャネル領域に当接する上記ソース
領域及びドレイン領域の横部分を保留しながら上記一つ
の導電形の第１の領域を露出させる段階と、上記ソース領域及びドレイン領域内の上記露出した第１
の領域上にショットキバリア層を形成する段階と、上記ショットキバリア層に、並びに上記ソース領域及び
ドレイン領域の上記横部分に接点を形成する段階とを有
することを特徴とする方法。