WO2009131051A1 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
WO2009131051A1
WO2009131051A1 PCT/JP2009/057637 JP2009057637W WO2009131051A1 WO 2009131051 A1 WO2009131051 A1 WO 2009131051A1 JP 2009057637 W JP2009057637 W JP 2009057637W WO 2009131051 A1 WO2009131051 A1 WO 2009131051A1
Authority
WO
WIPO (PCT)
Prior art keywords
drain
semiconductor substrate
schottky
interface
source
Prior art date
Application number
PCT/JP2009/057637
Other languages
English (en)
French (fr)
Inventor
謙三 間部
Original Assignee
日本電気株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気株式会社 filed Critical 日本電気株式会社
Priority to US12/988,977 priority Critical patent/US8664740B2/en
Priority to JP2010509153A priority patent/JP5328775B2/ja
Publication of WO2009131051A1 publication Critical patent/WO2009131051A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/0694—Integrated circuits having a three-dimensional layout comprising components formed on opposite sides of a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a CMOS transistor having a Schottky junction and a manufacturing method thereof.
  • MOSFETs Field-effect MOS transistors
  • MOSFETs field-effect MOS transistors
  • SBMOSFET Schottky barrier field effect transistor
  • FIG. 12A shows the energy band of the substrate surface at the zero bias of the N-type SBMOSFET.
  • Vg> 0 and drain voltage Vd> 0 When a bias of gate voltage Vg> 0 and drain voltage Vd> 0 is applied, the result is as shown in FIG.
  • Vg> 0 and drain voltage Vd> 0 When a bias of gate voltage Vg> 0 and drain voltage Vd> 0 is applied, the result is as shown in FIG. At this time, electrons are injected from the source silicide 11 into the channel region through a tunnel and travel toward the drain silicide 12.
  • the depletion layer extending in the channel region is small compared to the MOSFET using the diffusion layer, the resistance to the short channel effect is increased.
  • a side insulating layer is formed in a spacer shape on a side wall of a gate on a gate dielectric layer on a Si substrate, and a source / drain is formed on both sides of a channel in the vicinity of the gate.
  • the Schottky barrier height formed between the conduction band of the metal silicide forming the drain, the channel, and the conduction band is described, the Schottky barrier is formed between the end portion of the Schottky source / drain and the portion other than the end portion. Configurations with different heights are not described.
  • Patent Document 2 has a structure in which a gate insulating film and a gate electrode are formed on a semiconductor substrate, and a Schottky source / drain is formed on the semiconductor substrate.
  • a semiconductor device is described in which the end portion is formed so as not to cover the lower end portion of the gate insulating film, and the Schottky barrier height is aligned with P and NMISFET.
  • the Schottky barrier height is different between the end portion and the portion other than the end portion, and that the portion other than the end portion has a larger Schottky barrier height.
  • Patent Document 3 describes a semiconductor device in which source / drain regions made of metal silicide are formed, a Schottky barrier is formed between the metal silicide and the silicon substrate, and the Schottky barrier height and the width thereof are substantially small. However, a configuration in which the Schottky barrier height is different between the end portions of the Schottky source / drain and portions other than the end portions is not described.
  • SBMOSFET SBMOSFET
  • the present invention has been made to solve the above-described conventional problems, and an object of the present invention is to provide a semiconductor device capable of improving the above-described problems and improving the characteristics and reliability of an element, and a method for manufacturing the same. To do.
  • a semiconductor device is formed such that a gate electrode formed on a channel formed on a semiconductor substrate via a gate insulating film, and the gate insulating film is sandwiched between upper surfaces of the semiconductor substrate.
  • the semiconductor device comprising a Schottky source / drain that forms a Schottky junction with the semiconductor substrate, the end of the Schottky source / drain and the semiconductor
  • the Schottky barrier height at the interface with the substrate is different from the Schottky barrier height at the interface between the portion other than the end portions of the Schottky source / drain and the semiconductor substrate.
  • a method for manufacturing a Schottky barrier field effect transistor according to the present invention includes a first step of doping a channel impurity in a semiconductor substrate, a second step of forming a gate insulating film on the semiconductor substrate, and the gate insulating film.
  • the portions other than the end portions of the Schottky source / drain are provided.
  • the above-described SBMOSFET can be obtained by using a resist process, an ion implantation process, and a silicidation process that have already been established in the semiconductor manufacturing process. And cost reduction can be realized.
  • FIG. 1 is a cross-sectional view showing a configuration of an N-type SBMOSFET according to the present embodiment.
  • An element isolation 2 is formed on a semiconductor substrate (P-type silicon substrate) 1.
  • a gate electrode 4 is formed on the semiconductor substrate 1 with a gate insulating film 3 interposed therebetween. Spacers 5 and sidewalls 7 are formed on the side surfaces of the gate insulating film 3 and the gate electrode 4.
  • Schottky source / drain 10 formed in a side wall 7 in a self-aligned manner is formed.
  • the Schottky source / drain 10 is formed so as to sandwich the gate insulating film 3 in the upper surface of the semiconductor substrate 1, and its end is not formed on the lower end of the gate insulating film 3.
  • the Schottky source / drain 10 is made of a metal silicide, and an N-type dopant having a polarity opposite to that in the channel has the same polarity as that in the channel at the interface between the Schottky source / drain end portion 101 and the semiconductor substrate 1.
  • the P-type dopant having the same polarity as that in the channel is segregated at the interface between the bottom 102 other than the end portion 101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the end portion of the Schottky source / drain 10 is compared with the Schottky barrier height at the interface between the end portion 101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the Schottky barrier height at the interface between the portion 102 other than that and the semiconductor substrate 1 is increased.
  • 2 to 5 are process cross-sectional views for explaining a method for manufacturing an N-type SBMOSFET.
  • element isolation 2 is formed on a semiconductor substrate (P-type silicon substrate) 1, and a gate insulating film 3 and a gate electrode 4 are formed on the semiconductor substrate 1.
  • the gate insulating film 3 may be a silicon oxide film, an HfSiO (hafnium silicate) film having a higher dielectric constant than the silicon oxide film, an HfSiON (hafnium nitride silicate) film that is a nitride film thereof, or an HfAlO (hafnium aluminum) film.
  • An insulating film such as a nate) film may be used.
  • the gate insulating film thickness can be set to 0.5 to 3 nm when converted to a so-called oxide film equivalent film thickness calculated from electric capacity.
  • the gate electrode 4 may be a polysilicon film, a metal gate electrode (such as a metal nitride film such as TiN) in which gate depletion is not in principle, or a laminated film in which a polysilicon film is deposited on the metal gate electrode. But it ’s okay.
  • the height of the gate electrode 4 can be about 100 to 150 nm, for example.
  • a spacer 5 having a film thickness of, for example, 5 nm to 10 nm is formed on the side surfaces of the gate insulating film 3 and the gate electrode 4, and an N-type dopant such as arsenic is used with the gate electrode 4 and the spacer 5 as a mask.
  • an N-type dopant such as arsenic is used with the gate electrode 4 and the spacer 5 as a mask.
  • As is ion-implanted to form the N-type diffusion region 6.
  • a sidewall 7 having a film thickness of, for example, 25 nm to 50 nm is formed on the side surface of the spacer 5, and an N-type diffusion region is formed by ion implantation using the gate electrode 4, the spacer 5 and the sidewall 7 as a mask.
  • a P-type diffusion region 8 is formed by ion-implanting a larger amount of P-type dopant, for example, boron (B), than the amount implanted to form 6.
  • the implantation energy may be adjusted so that the P-type dopant is implanted deeper into the substrate than the N-type dopant.
  • a metal film 9 for later forming a metal silicide such as nickel (Ni) is formed on the entire surface of the semiconductor substrate 1 with a film thickness of, for example, 10 nm, the entire surface of the semiconductor substrate 1 is formed. Is heat-treated at a temperature of about 300 to 500 ° C. Then, Schottky source / drain 10 made of nickel silicide is formed in the source / drain region of the semiconductor substrate 1. During the formation of nickel silicide, arsenic segregates more than boron at the interface between the Schottky source / drain end portion 101 and the semiconductor substrate 1, and the Schottky source / drain 10 has a bottom portion 102 other than the end portion 101.
  • a metal silicide such as nickel (Ni)
  • the entire surface of the semiconductor substrate 1 is formed. Is heat-treated at a temperature of about 300 to 500 ° C.
  • Schottky source / drain 10 made of nickel silicide is formed in the source / drain region of the semiconductor substrate 1.
  • the interface between the bottom 102 other than the end of the Schottky source / drain 10 and the semiconductor substrate 1 is compared with the Schottky barrier height at the interface between the end 101 of the Schottky source / drain 10 and the semiconductor substrate 1. Increases the Schottky barrier height.
  • the N-type SBMOSFET shown in FIG. 1 can be obtained.
  • a dopant having a polarity opposite to that in the channel is segregated more at the interface between the Schottky source / drain end portion 101 and the semiconductor substrate 1 than a dopant having the same polarity as that in the channel.
  • a dopant having the same polarity as that in the channel is segregated at the interface between the bottom 102 other than the end 101 of the Schottky source / drain 10 and the semiconductor substrate 1 more than a dopant having a polarity opposite to that in the channel.
  • the above-described SBMOSFET can be obtained by using a resist process, an ion implantation process, and a silicidation process that have already been established in the semiconductor manufacturing process. Simplification and cost reduction can be realized.
  • FIG. 6 is a cross-sectional view showing a configuration of a CMOS device in which N-type and P-type SBMOSFETs according to the present embodiment are combined.
  • An element isolation 2 is formed on a semiconductor substrate (P-type silicon substrate) 1, and an N-type SBMOSFET is formed in one semiconductor surface region 100 and a P-type SBMOSFET is formed in the other semiconductor surface region 200, respectively.
  • a gate electrode 4 is formed on the semiconductor substrate 1 with a gate insulating film 3 interposed therebetween. Spacers 5 and sidewalls 7 are formed on the side surfaces of the gate insulating film 3 and the gate electrode 4.
  • Schottky source / drain 10 formed in a side wall 7 in a self-aligned manner is formed.
  • the Schottky source / drain 10 is formed so as to sandwich the gate insulating film 3 in the upper surface of the semiconductor substrate 1, and its end is not formed on the lower end of the gate insulating film 3.
  • the Schottky source / drain 10 is made of metal silicide, and the polarity between the end of the Schottky source / drain end 1101 and the semiconductor substrate 1 is opposite to that in the channel.
  • the N-type dopant is more segregated than the P-type dopant having the same polarity as in the channel, and the interface between the bottom 1102 other than the end 1101 of the Schottky source / drain 10 and the semiconductor substrate 1 has the same polarity as in the channel.
  • More P-type dopants are segregated than N-type dopants whose polarities are opposite to those in the channel, so that the Schottky barrier height for electrons at the interface between the end portion 1101 of the Schottky source / drain 10 and the semiconductor substrate 1 is increased. Compared to, a portion 1 other than the end of Schottky source / drain 10 Schottky barrier height is increased for 02 and electrons at the interface between the semiconductor substrate 1.
  • the Schottky source / drain 10 is made of metal silicide, and the polarity between the end of the Schottky source / drain end 2101 and the semiconductor substrate 1 is opposite to that in the channel.
  • P-type dopant is more segregated than N-type dopant having the same polarity as in the channel, and the same polarity as in the channel is present at the interface between the bottom 2102 other than the end 2101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the N-type dopant is more segregated than the P-type dopant whose polarity is opposite to that in the channel, so that the Schottky barrier at the interface between the end portion 2101 of the Schottky source / drain 10 and the semiconductor substrate 1 with respect to holes Compared to the height, the portion 21 other than the end of the Schottky source / drain 10 Schottky barrier height for holes at the interface between the 2 and the semiconductor substrate 1 is increased.
  • FIG. 7 to 9 are process sectional views for explaining a method of manufacturing a CMOS device in which N-type and P-type SBMOSFETs are combined.
  • element isolation 2 is formed on a semiconductor substrate (P-type silicon substrate) 1, and P-type and N-type dopants are ion-implanted into the semiconductor surface regions 100 and 200, respectively, and activated.
  • a gate insulating film 3 and a gate electrode 4 are formed on the semiconductor substrate 1.
  • the gate insulating film 3 may be a silicon oxide film, an HfSiO (hafnium silicate) film having a higher dielectric constant than the silicon oxide film, an HfSiON (hafnium nitride silicate) film that is a nitride film thereof, or an HfAlO (hafnium aluminum) film.
  • An insulating film such as a nate) film may be used.
  • the gate insulating film thickness can be set to 0.5 to 3 nm when converted to a so-called oxide film equivalent film thickness calculated from electric capacity.
  • the gate electrode 4 may be a polysilicon film, a metal gate electrode (such as a metal nitride film such as TiN) in which gate depletion is not in principle, or a laminated film in which a polysilicon film is deposited on the metal gate electrode. But it ’s okay.
  • the height of the gate electrode 4 can be about 100 to 150 nm, for example.
  • spacers 5 having a film thickness of, for example, 5 nm to 10 nm are formed on the side surfaces of the gate insulating film 3 and the gate electrode 4, and the semiconductor surface regions 100 and 200 are formed using the gate electrode 4 and the spacer 5 as a mask.
  • N-type dopant and P-type dopant are ion-implanted to form an N-type diffusion region 16 and a P-type diffusion region 26, respectively.
  • sidewalls 7 having a film thickness of, for example, 25 nm to 50 nm are formed on the side surfaces of the spacer 5, and the semiconductor surface regions 100 and 200 are formed using the gate electrode 4, the spacer 5 and the sidewalls 7 as a mask.
  • P-type dopant and N-type dopant are ion-implanted to form a P-type diffusion region 18 and an N-type diffusion region 28, respectively.
  • a P-type diffusion region 18 is formed by ion-implanting more P-type dopant than the amount implanted to form the N-type diffusion region 16 by ion implantation.
  • the P-type diffusion region 18 is formed, as shown in FIG.
  • the implantation energy may be adjusted so that the P-type dopant is implanted deeper than the N-type dopant.
  • an N-type diffusion region 28 is formed by ion-implanting more N-type dopant than the amount implanted to form the P-type diffusion region 26 by ion implantation.
  • the implantation energy may be adjusted so that the N-type dopant is implanted deeper than the P-type dopant.
  • a metal film such as nickel (Ni) is formed on the entire surface of the semiconductor substrate 1 to form a metal silicide later, for example, with a thickness of 10 nm
  • the entire surface of the semiconductor substrate 1 is heated to a temperature of about 300 to 500.degree.
  • a CMOS device combining the N-type and P-type SBMOSFETs shown in FIG. 6 can be obtained.
  • Schottky source / drain 10 made of nickel silicide is formed in the source / drain region of the semiconductor substrate 1.
  • more N-type dopant is segregated at the interface between the Schottky source / drain end portion 1101 and the semiconductor substrate 1, and the Schottky source.
  • More P-type dopant is segregated at the interface between the bottom 1102 other than the end 1101 of the drain 10 and the semiconductor substrate 1 compared to the N-type dopant.
  • the interface between the bottom 1102 other than the end of the Schottky source / drain 10 and the semiconductor substrate 1 is compared with the Schottky barrier height at the interface between the end 1101 of the Schottky source / drain 10 and the semiconductor substrate 1. Increases the Schottky barrier height.
  • more P-type dopant is segregated at the interface between the Schottky source / drain end 2101 and the semiconductor substrate 1 than the N-type dopant, and More N-type dopant segregates at the interface between the bottom 2102 other than the end 2101 of the key source / drain 10 and the semiconductor substrate 1 as compared with the P-type dopant.
  • the interface between the bottom 2102 other than the end of the Schottky source / drain 10 and the semiconductor substrate 1 is compared with the Schottky barrier height at the interface between the end 2101 of the Schottky source / drain 10 and the semiconductor substrate 1. Increases the Schottky barrier height.
  • N-type SBMOSFET in the semiconductor device according to the present embodiment, more N-type dopant is segregated at the interface between the Schottky source / drain end portion 1101 and the semiconductor substrate 1 than the P-type dopant, and More P-type dopant is segregated at the interface between the bottom 1102 other than the end 1101 of the key source / drain 10 and the semiconductor substrate 1 compared to the N-type dopant.
  • the bottom 1102 other than the end of the Schottky source / drain 10 and the semiconductor substrate 1 are compared with the Schottky barrier height with respect to electrons at the interface between the end 1101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the Schottky barrier height with respect to electrons at the interface is increased.
  • a P-type dopant becomes an N-type dopant at the interface between the Schottky source / drain end 2101 and the semiconductor substrate 1.
  • more N-type dopant is segregated at the interface between the bottom 2102 other than the end 2101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the bottom 2102 other than the end of the Schottky source / drain 10 and the semiconductor substrate 1 are compared with the Schottky barrier height for holes at the interface between the end 2101 of the Schottky source / drain 10 and the semiconductor substrate 1.
  • the Schottky barrier height with respect to holes at the interface is increased.
  • the N-type and P-type SBMOSFETs are combined by using a resist process, an ion implantation process, and a silicidation process that are already established in the semiconductor manufacturing process.
  • a CMOS device can be obtained, and the manufacturing process can be simplified and the cost can be reduced.
  • the substrate is not necessarily a silicon substrate, and may be a semiconductor substrate made of another material.
  • nickel silicide is applied to the Schottky source / drain has been described, it is not necessary to be nickel silicide.
  • CoSi 2 cobalt silicide
  • TiSi 2 titanium silicide
  • PtSi platinum silicide
  • ErSi 2 Erbium silicide
  • B is used as the P-type dopant this time
  • other dopants including one of B, Al, Ga, and In can also be used.
  • the present invention can be applied to a so-called vertical SBMOSFET as shown in FIG. In these cases, the same effect as described above can be obtained.
  • SYMBOLS 1 Silicon substrate 2 Element isolation region 3 Gate insulating film 4 Gate electrode 5 Spacer 6 1st ion implantation area 7 Side wall 8 2nd ion implantation area 9 Metal film 10 Silicide layer 11 Source silicide 12 Drain silicide 16 N type SBMOSET formation N-type diffusion region in region 18 P-type diffusion region in N-type SBMOSET formation region 26 P-type diffusion region in P-type SBMOSET formation region 28 N-type diffusion region in P-type SBMOSET formation region 100 N-type SBMOSET formation region 101 Silicide layer edge 102 Silicide layer bottom 200 P-type SBMOSET formation region 1101 N-type SBMOSET silicide layer end 1102 N-type SBMOSET silicide layer bottom 2101 P-type SBMOSET silicide layer end 21 02 Silicide layer bottom of P-type SBMOSET

Abstract

【課題】ショットキー・バリア型電界効果トランジスタの特性を大幅に向上させることが可能な半導体装置を提供する。 【解決手段】半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、半導体基板の上面内にゲート絶縁膜をはさむように形成され、端部がゲート絶縁膜下端部にかからないように形成され、半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、ショットキーソース・ドレインの端部と半導体基板との界面におけるショットキーバリアハイトと、ショットキーソース・ドレインの端部以外の部分と半導体基板との界面におけるショットキーバリアハイトとは異なる。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特にショットキー接合を持つＣＭＯＳトランジスタ及びその製造方法に関する。
　半導体集積回路の多くに、電界効果型ＭＯＳトランジスタ（ＭＯＳＦＥＴ）が用いられており、集積回路の性能向上にはＭＯＳＦＥＴの高性能化が必要不可欠である。従来、ＭＯＳＦＥＴの高性能化は主にデバイス寸法の縮小化により実現されてきた。しかし、ゲート長が短くなると、ソース拡散層及びドレイン拡散層とが接近し、各々の拡散層が形成する空乏層がゲート絶縁膜下のチャネル領域の大部分に広がり、ゲート電極の支配力を弱め、しきい値が低下する（短チャネル効果）という問題がある。この短チャネル効果の解決法として、図１１に示すショットキー・バリア型電界効果トランジスタ（ＳＢＭＯＳＦＥＴ）が提案されている。この構造では、ソース或いはドレインとして、不純物拡散層ではなく金属電極（ドレインシリサイド１１、ソースシリサイド１２）を用い、金属電極と基板１との間にショットキー接合が形成される。なお、３はゲート絶縁膜、４はゲート電極、７はサイドウォールある。図１２（ａ）にＮ型ＳＢＭＯＳＦＥＴのゼロバイアスにおける基板表面のエネルギー・バンドを示す。ゲート電圧Ｖｇ＞０、ドレイン電圧Ｖｄ＞０のバイアスを印加すると、図１２（ｂ）のようになる。このとき、電子はソース・シリサイド１１からトンネルによってチャネル領域に注入され、ドレイン・シリサイド１２に向かって走行する。ＳＢＭＯＳＦＥＴの場合、拡散層を用いたＭＯＳＦＥＴに比べてチャネル領域に広がる空乏層が小さいため、短チャネル効果に対して耐性が高くなる。
特開２００６－１７９８６５号公報 特開２００６－２７８８１８号公報 特開２００６－３５１５８３号公報
　特許文献１には、ＳＢＭＯＳＦＥＴが、Ｓｉ基板上にゲート誘電層上のゲートの側壁に側面絶縁層がスペーサ状に形成され、ゲートに近接してチャネルの両側にソース・ドレインが形成され、ソース・ドレインをなす金属シリサイドの伝導帯とチャネルと伝導帯との間に形成されたショットキーバリアハイトが記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成は記載されていない。
　特許文献２には、半導体基板にゲート絶縁膜とゲート電極とが形成された構造を有し、半導体基板上には、ショットキーソース・ドレインが形成され、ショットキーソース・ドレインは、ゲート絶縁膜を挟むように形成され、端部がゲート絶縁膜の下端部にかからないように形成され、ショットキーバリアハイトを、Ｐ、ＮＭＩＳＦＥＴとで揃える半導体装置が記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成と、端部以外の部分の方がショットキーバリアハイトが大きいことは記載されていない。
　特許文献３には、金属シリサイドからなるソース・ドレイン領域を形成し、金属シリサイドとシリコン基板との間にショットキーバリアを形成し、ショットキーバリアハイト及びその幅は実質的に小さい半導体装置が記載されているが、ショットキーソース・ドレインの端部と端部以外の部分とでショットキーバリアハイトが異なる構成は記載されていない。
　ＳＢＭＯＳＦＥＴにおいては、オン時に高い電流を得るためにはソース・シリサイドと基板界面に形成されるバリアハイトを低くする必要がある。しかし、そうするとソース・ドレインからの熱放出電流によりオフ電流が増加してしまうという問題がある。
　本発明は、上記従来の課題に対してなされたものであり、上述した問題を改善し、素子の特性や信頼性を向上させることが可能な半導体装置及びその製造方法を提供することを目的とする。
　本発明に係る半導体装置は、半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板の上面内に前記ゲート絶縁膜をはさむように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトと、前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトとは異なる、ことを特徴とする。
　本発明に係るショットキー・バリア型電界効果トランジスタの製造方法は、半導体基板中にチャネル不純物をドーピングする第一工程と、半導体基板上にゲート絶縁膜を形成する第二工程と、前記ゲート絶縁膜上にゲート電極を形成する第三工程と、前記ゲート電極の側面に第一側壁膜を形成する第四工程と、前記ゲート電極及び第一側壁膜をマスクとして前記チャネル不純物と逆の極性の不純物をドーピングする第五工程と、前記ゲート電極及び第一側壁膜の側壁に第二側壁膜を形成する第六工程と、前記ゲート電極、第一側壁膜及び第二側壁膜をマスクとして前記チャネル不純物と同じ極性の不純物をドーピングする第七工程と、を備え、前記半導体表面をシリサイド化してショットキーソース・ドレインを形成することにより、前記ショットキーソース・ドレインの前記ゲート電極直下の端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントを偏析させ、且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントを偏析させる、ことを特徴とする。
　本発明の半導体装置のＳＢＭＯＳＦＥＴにおいては、ショットキーソース・ドレインのゲート電極直下付近の端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、前記ショットキーソース・ドレインの前記端部以外の底部と前記半導体基板との界面におけるショットキーバリアハイトを高くすることにより、高い電流駆動能力を保ったまま低いオフ電流を実現することができる。
　また、本発明に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＳＢＭＯＳＦＥＴを得ることができ、製造工程の簡便化・低コスト化が実現できる。
本発明の第一の実施形態に係わる半導体製造装置を示した断面図である。 本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第一の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第二の実施形態に係わる半導体製造装置を示した断面図である。 本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第二の実施形態に係わる半導体製造装置の製造工程についての一部を示した断面図である。 本発明の第三の実施形態に係わる半導体製造装置を示した断面図である。 従来のＳＢＭＯＳＦＥＴ半導体製造装置を示した断面図である。 ＳＢＭＯＳＦＥＴにおける半導体表面のエネルギー・バンドを示した図である。
　以下、図面を参照して本発明を実施するための形態について詳細に説明する。
　＜実施の形態１＞
　＜構成＞
　図１は、本実施の形態に係るＮ型ＳＢＭＯＳＦＥＴの構成を示す断面図である。
　半導体基板（Ｐ型シリコン基板）１上に素子分離２が形成されている。また、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３及びゲート電極４の側面にはスペーサー５及びサイドウォール７が形成されている。半導体基板１上には、サイドウォール７に自己整合的に形成されたショットキーソース・ドレイン１０が形成されている。
　より詳細に説明すると、ショットキーソース・ドレイン１０は半導体基板１上面内にゲート絶縁膜３を挟む様に形成され、端部がゲート絶縁膜３の下端部にかからない様に形成されている。
　そして、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、前記ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはチャネル中と極性が逆のＮ型ドーパントがチャネル中と同じ極性のＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはチャネル中と同じ極性のＰ型ドーパントがチャネル中と極性が逆のＮ型ドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなっている。
　＜製造方法＞
　次に、図２から図５を参照して、本実施の形態に係るＮ型ＳＢＭＯＳＦＥＴの製造方法を説明する。
　図２から図５は、Ｎ型ＳＢＭＯＳＦＥＴの製造方法を説明するための工程断面図である。
　まず、図２に示すように、半導体基板（Ｐ型シリコン基板）１上に素子分離２を形成し、半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。ここでゲート絶縁膜３は、シリコン酸化膜でも良いし、シリコン酸化膜よりも高い誘電率を有するＨｆＳｉＯ（ハフニウムシリケート）膜、その窒化膜であるＨｆＳｉＯＮ（窒化ハフニウムシリケート）膜、やＨｆＡｌＯ（ハフニウムアルミネート）膜のような絶縁膜であっても良い。ゲート絶縁膜厚は、電気容量から算出されるいわゆる酸化膜換算膜厚に換算した場合に０．５から３ｎｍとなるようにすることが出来る。また、ここでゲート電極４は、ポリシリコン膜でも良いし、ゲート空乏化が原理的にない金属ゲート電極（ＴｉＮなどの金属窒化膜など）や金属ゲート電極上にポリシリコン膜を堆積した積層膜でも良い。ゲート電極４の高さは例えば、１００から１５０ｎｍ程度とすることが出来る。
　次に、図３に示すように、ゲート絶縁膜３およびゲート電極４の側面に例えば膜厚５ｎｍ～１０ｎｍのスペーサー５を形成し、ゲート電極４及びスペーサー５をマスクにしてＮ型ドーパント、例えばヒ素（Ａｓ）をイオン注入しＮ型拡散領域６を形成する。
　次に、図４に示すように、スペーサー５の側面に例えば膜厚２５ｎｍ～５０ｎｍのサイドウォール７を形成し、ゲート電極４、スペーサー５及びサイドウォール７をマスクにしてイオン注入によりＮ型拡散領域６を形成するのに注入した量よりも多くのＰ型ドーパント、例えばボロン（Ｂ）をイオン注入しＰ型拡散領域８を形成する。Ｐ型拡散領域８を形成する場合、図４に示すように、Ｎ型ドーパントよりもＰ型ドーパントが基板に深く注入されるように注入エネルギーを調整しても良い。
　次に、図５に示すように、半導体基板１上全面にニッケル（Ｎｉ）などの、後に金属シリサイドを形成するための金属膜９を、例えば１０ｎｍの膜厚で形成後、半導体基板１上全体を３００～５００℃程度の温度で熱処理する。すると、半導体基板１のソース・ドレイン領域にニッケルシリサイドからなるショットキーソース・ドレイン１０が形成される。このニッケルシリサイド形成時に、前記ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはヒ素がボロンに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはＢがＡｓに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。
　続いて、ニッケルシリサイド形成に関わらない未反応のニッケルを除去すると、図１に示すＮ型ＳＢＭＯＳＦＥＴを得ることが出来る。
　＜効果＞
　本実施形態に係る半導体装置では、ショットキーソース・ドレインの端部１０１と半導体基板１との界面にはチャネル中と極性が逆のドーパントがチャネル中と同じ極性のドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１０１以外の底部１０２と半導体基板１との界面にはチャネル中と同じ極性のドーパントがチャネル中と極性が逆のドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなっている
　以上のような構成をとることにより、ソース・ドレイン側面と底面のバリアハイトを変えることが可能となり、結果としてソース・ドレイン底面からの電流抑制しつつオン電流の向上を実現できる。
　また、本実施形態に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＳＢＭＯＳＦＥＴを得ることができ、製造工程の簡便化・低コスト化が実現できる。
　＜実施の形態２＞
　＜構成＞
　以下、本発明を実施形態に基づき詳細に説明する。
　図６は、本実施の形態に係るＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの構成を示す断面図である。
　半導体基板（Ｐ型シリコン基板）１上に素子分離２が形成されており、分離されている一方の半導体表面領域１００にＮ型ＳＢＭＯＳＦＥＴが、もう一方の半導体表面領域２００にＰ型ＳＢＭＯＳＦＥＴが各々形成されている。また、半導体基板１上にはゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３及びゲート電極４の側面にはスペーサー５及びサイドウォール７が形成されている。半導体基板１上には、サイドウォール７に自己整合的に形成されたショットキーソース・ドレイン１０が形成されている。
　より詳細に説明すると、ショットキーソース・ドレイン１０は半導体基板１上面内にゲート絶縁膜３を挟む様に形成され、端部がゲート絶縁膜３の下端部にかからない様に形成されている。
　そして、半導体表面領域１００にＮ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはチャネル中と極性が逆のＮ型ドーパントがチャネル中と同じ極性のＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはチャネル中と同じ極性のＰ型ドーパントがチャネル中と極性が逆のＮ型ドーパントに比べより多く偏析していることにより、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面における電子に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分１１０２と半導体基板１との界面における電子に対するショットキーバリアハイトが大きくなっている。
　また、半導体表面領域２００にＰ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレイン１０は金属シリサイドからなり、ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはチャネル中と極性が逆のＰ型ドーパントがチャネル中と同じ極性のＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはチャネル中と同じ極性のＮ型ドーパントがチャネル中と極性が逆のＰ型ドーパントに比べより多く偏析していることにより、正孔に対するショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の部分２１０２と半導体基板１との界面における正孔に対するショットキーバリアハイトが大きくなっている。
　＜製造方法＞
　次に、図７から図９を参照して、本実施の形態に係るＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの製造方法を説明する。
　図７から図９は、Ｎ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスの製造方法を説明するための工程断面図である。
　まず、図７に示すように、半導体基板（Ｐ型シリコン基板）１上に素子分離２を形成し、半導体表面領域１００及び２００に各々Ｐ型及びＮ型ドーパントを各々イオン注入し活性化後、半導体基板１上にゲート絶縁膜３及びゲート電極４を形成する。ここでゲート絶縁膜３は、シリコン酸化膜でも良いし、シリコン酸化膜よりも高い誘電率を有するＨｆＳｉＯ（ハフニウムシリケート）膜、その窒化膜であるＨｆＳｉＯＮ（窒化ハフニウムシリケート）膜、やＨｆＡｌＯ（ハフニウムアルミネート）膜のような絶縁膜であっても良い。ゲート絶縁膜厚は、電気容量から算出されるいわゆる酸化膜換算膜厚に換算した場合に０．５から３ｎｍとなるようにすることが出来る。また、ここでゲート電極４は、ポリシリコン膜でも良いし、ゲート空乏化が原理的にない金属ゲート電極（ＴｉＮなどの金属窒化膜など）や金属ゲート電極上にポリシリコン膜を堆積した積層膜でも良い。ゲート電極４の高さは例えば、１００から１５０ｎｍ程度とすることが出来る。
　次に、図８に示すように、ゲート絶縁膜３およびゲート電極４の側面に例えば膜厚５ｎｍ～１０ｎｍのスペーサー５を形成し、ゲート電極４及びスペーサー５をマスクにして半導体表面領域１００及び２００に各々Ｎ型ドーパント及びＰ型ドーパントをイオン注入しＮ型拡散領域１６及びＰ型拡散領域２６を形成する。
　次に、図９に示すように、スペーサー５の側面に例えば膜厚２５ｎｍ～５０ｎｍのサイドウォール７を形成し、ゲート電極４、スペーサー５及びサイドウォール７をマスクにして、半導体表面領域１００及び２００に各々Ｐ型ドーパント及びＮ型ドーパントをイオン注入しＰ型拡散領域１８及びＮ型拡散領域２８を形成する。このとき、半導体表面領域１００においてはイオン注入によりＮ型拡散領域１６を形成するのに注入した量よりも多くのＰ型ドーパントをイオン注入しＰ型拡散領域１８を形成する。Ｐ型拡散領域１８を形成する場合、図９に示すように、Ｎ型ドーパントよりもＰ型ドーパントが基板深く注入されるように注入エネルギーを調整しても良い。また、このとき、半導体表面領域２００においてはイオン注入によりＰ型拡散領域２６を形成するのに注入した量よりも多くのＮ型ドーパントをイオン注入しＮ型拡散領域２８を形成する。Ｎ型拡散領域２８を形成する場合、図９に示すように、Ｐ型ドーパントよりもＮ型ドーパントが基板深く注入されるように注入エネルギーを調整しても良い。
　次に、半導体基板１上全面にニッケル（Ｎｉ）などの、後に金属シリサイドを形成するための金属膜を、例えば１０ｎｍの膜厚で形成後、半導体基板１上全体を３００～５００℃程度の温度で熱処理し、ニッケルシリサイド形成に関わらない未反応のニッケルを除去すると、図６に示すＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスを得ることが出来る。
　このＣＭＯＳデバイスにおいては、半導体基板１のソース・ドレイン領域にニッケルシリサイドからなるショットキーソース・ドレイン１０が形成される。このニッケルシリサイド形成時に、半導体表面領域１００においては、前記ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。また、このニッケルシリサイド形成時に、半導体表面領域２００においては、前記ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面におけるショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部２１０２と半導体基板１との界面におけるショットキーバリアハイトが大きくなる。
　＜効果＞
　本実施形態に係る半導体装置中のＮ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレインの端部１１０１と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部１１０１以外の底部１１０２と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部１１０１と半導体基板１との界面における電子に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部１１０２と半導体基板１との界面における電子に対するショットキーバリアハイトが大きくなる。また、このニッケルシリサイド形成時に、本実施形態に係る半導体装置中のＰ型ＳＢＭＯＳＦＥＴにおいては、前記ショットキーソース・ドレインの端部２１０１と半導体基板１との界面にはＰ型ドーパントがＮ型ドーパントに比べより多く偏析し、且つショットキーソース・ドレイン１０の端部２１０１以外の底部２１０２と半導体基板１との界面にはＮ型ドーパントがＰ型ドーパントに比べより多く偏析する。このドーパント偏析により、ショットキーソース・ドレイン１０の端部２１０１と半導体基板１との界面における正孔に対するショットキーバリアハイトに比べ、ショットキーソース・ドレイン１０の端部以外の底部２１０２と半導体基板１との界面における正孔に対するショットキーバリアハイトが大きくなる。
　以上のような構成をとることにより、ソース・ドレイン側面と底面のバリアハイトを変えることが可能となり、結果としてソース・ドレイン底面からの電流抑制しつつオン電流の向上を実現できる。
　また、本実施形態に係る半導体装置の製造方法では、半導体製造プロセスですでに確立されているレジスト工程とイオン注入工程及びシリサイド化工程を用いることで上記のＮ型及びＰ型のＳＢＭＯＳＦＥＴを組み合わせたＣＭＯＳデバイスを得ることができ、製造工程の簡便化・低コスト化が実現できる。
　以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、材料及び構造を選択して実施することが可能である。
　例えば、本実施形態では基板としてシリコン基板を適用した場合について説明したが、シリコン基板である必要はなく、他の材料からなる半導体基板であってもよい。また、ショットキーソース・ドレインにニッケルシリサイドを適用した場合について説明したが、ニッケルシリサイドである必要はなく、例えばＣｏＳｉ２（コバルトシリサイド）、ＴｉＳｉ２（チタンシリサイド）、ＰｔＳｉ（白金シリサイド）、ＥｒＳｉ２（エルビウムシリサイド）などを用いても良い。また、今回Ｎ型ドーパントとしてＡｓを用いているが、他にＮ、Ｐ、Ｓｂ、Ｂｉ、Ｓの中の一つを含みドーパントを用いることも出来る。またさらに、今回Ｐ型ドーパントとしてＢを用いているが、他にＢ、Ａｌ、Ｇａ、Ｉｎの中の一つを含みドーパントを用いることも出来る。また、本発明を図１０に示すようないわゆる縦型ＳＢＭＯＳＦＥＴに適用することも可能である。これらの場合も、上記と同様な効果が得られる。
　１　シリコン基板
　２　素子分離領域
　３　ゲート絶縁膜
　４　ゲート電極
　５　スペーサー
　６　第一のイオン注入領域
　７　サイドウォール
　８　第二のイオン注入領域
　９　金属膜
　１０　シリサイド層
　１１　ソースシリサイド
　１２　ドレインシリサイド
　１６　Ｎ型ＳＢＭＯＳＥＴ形成領域におけるＮ型拡散領域
　１８　Ｎ型ＳＢＭＯＳＥＴ形成領域におけるＰ型拡散領域
　２６　Ｐ型ＳＢＭＯＳＥＴ形成領域におけるＰ型拡散領域
　２８　Ｐ型ＳＢＭＯＳＥＴ形成領域におけるＮ型拡散領域
　１００　Ｎ型ＳＢＭＯＳＥＴ形成領域
　１０１　シリサイド層端部
　１０２　シリサイド層底部
　２００　Ｐ型ＳＢＭＯＳＥＴ形成領域
　１１０１　Ｎ型ＳＢＭＯＳＥＴのシリサイド層端部
　１１０２　Ｎ型ＳＢＭＯＳＥＴのシリサイド層底部
　２１０１　Ｐ型ＳＢＭＯＳＥＴのシリサイド層端部
　２１０２　Ｐ型ＳＢＭＯＳＥＴのシリサイド層底部
　

Claims (9)

  1. 　半導体基板上に形成されたチャネル上にゲート絶縁膜を介して形成されたゲート電極と、
    　前記半導体基板の上面内に前記ゲート絶縁膜をはさむように形成され、端部が前記ゲート絶縁膜下端部にかからないように形成され、前記半導体基板とショットキー接合を形成するショットキーソース・ドレインとを備える半導体装置において、
    　前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトと、
    　前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトとは異なる、
    　ことを特徴とする半導体装置。
  2. 　前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、
    　前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトが大きい、
    　ことを特徴とする請求項１に記載の半導体装置。
  3. 　前記ショットキーソース・ドレインは金属シリサイドからなり、前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントが前記チャネル中と同じ極性のドーパントに比べより多く偏析し、
    　且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントが前記チャネル中と極性が逆のドーパントに比べより多く偏析していることにより、
    　前記ショットキーソース・ドレインの前記端部と前記半導体基板との界面におけるショットキーバリアハイトに比べ、
    　前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面におけるショットキーバリアハイトが大きくなっている、
    　ことを特徴とする請求項２に記載の半導体装置。
  4. 　前記ショットキーソース・ドレインを構成するシリサイドは少なくともＮｉ、Ｃｏ、Ｔｉ、Ｐｔ、Ｅｒの中の一つを含むことを特徴とする請求項３に記載の半導体装置。
  5. 　前記偏析ドーパントはＮ型ドーパントとしては少なくともＮ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ、Ｓの中の一つを含み、またＰ型ドーパントとしては少なくともＢ、Ａｌ、Ｇａ、Ｉｎ中の一つを含むことを特徴とする請求項４に記載の半導体装置。
  6. 　前記ゲート絶縁膜は高誘電率ゲート絶縁膜からなることを特徴とする請求項５に記載の半導体装置。
  7. 　前記ゲート電極は金属ゲート電極からなることを特徴とする請求項６に記載の半導体装置。
  8. 　ショットキー・バリア型電界効果トランジスタを製造する方法において、
    　半導体基板中にチャネル不純物をドーピングする第一工程と、
    　半導体基板上にゲート絶縁膜を形成する第二工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する第三工程と、
    　前記ゲート電極の側面に第一側壁膜を形成する第四工程と、
    　前記ゲート電極及び第一側壁膜をマスクとして前記チャネル不純物と逆の極性の不純物をドーピングする第五工程と、
    　前記ゲート電極及び第一側壁膜の側壁に第二側壁膜を形成する第六工程と、
    　前記ゲート電極、第一側壁膜及び第二側壁膜をマスクとして前記チャネル不純物と同じ極性の不純物をドーピングする第七工程と、
    　を備え、
    　前記半導体表面をシリサイド化してショットキーソース・ドレインを形成することにより、
    　前記ショットキーソース・ドレインの前記ゲート電極直下の端部と前記半導体基板との界面には前記チャネル中と極性が逆のドーパントを偏析させ、
    　且つ前記ショットキーソース・ドレインの前記端部以外の部分と前記半導体基板との界面には前記チャネル中と同じ極性のドーパントを偏析させる、
    　ことを特徴とする半導体装置の製造方法。
  9. 　前記第五工程におけるドーピング量が前記第七工程におけるドーピング量に比べて少ないことを特徴とする請求項８に記載の半導体装置の製造方法。
PCT/JP2009/057637 2008-04-21 2009-04-16 半導体装置及びその製造方法 WO2009131051A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US12/988,977 US8664740B2 (en) 2008-04-21 2009-04-16 Semiconductor device and method of producing the same
JP2010509153A JP5328775B2 (ja) 2008-04-21 2009-04-16 半導体装置及びその製造方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008110124 2008-04-21
JP2008-110124 2008-04-21

Publications (1)

Publication Number Publication Date
WO2009131051A1 true WO2009131051A1 (ja) 2009-10-29

Family

ID=41216787

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/057637 WO2009131051A1 (ja) 2008-04-21 2009-04-16 半導体装置及びその製造方法

Country Status (3)

Country Link
US (1) US8664740B2 (ja)
JP (1) JP5328775B2 (ja)
WO (1) WO2009131051A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601820A (zh) * 2017-01-10 2017-04-26 中国科学院微电子研究所 半导体器件及其制造方法
JP2020061547A (ja) * 2018-10-11 2020-04-16 朋程科技股▲ふん▼有限公司 車両用整流装置、整流器、発電装置及びパワートレイン

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61181156A (ja) * 1984-12-12 1986-08-13 ヴイエルエスアイ　テクノロジ−　インコ−ポレ−テツド 相補形電界効果トランジスタ及びその製造方法
JPS62137870A (ja) * 1985-12-12 1987-06-20 Matsushita Electronics Corp Ｍｉｓトランジスタの製造方法
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2006278818A (ja) * 2005-03-30 2006-10-12 Renesas Technology Corp 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4485550A (en) * 1982-07-23 1984-12-04 At&T Bell Laboratories Fabrication of schottky-barrier MOS FETs
JPS6038876A (ja) * 1983-08-12 1985-02-28 Oki Electric Ind Co Ltd 半導体装置の製造方法
KR100670803B1 (ko) * 2004-12-21 2007-01-19 한국전자통신연구원 쇼키 장벽 금속 산화물 반도체 전계 효과 트랜지스터의양극 전도성을 이용한 소자
JP4490336B2 (ja) * 2005-06-13 2010-06-23 シャープ株式会社 半導体装置およびその製造方法
US20090140351A1 (en) * 2007-11-30 2009-06-04 Hong-Nien Lin MOS Devices Having Elevated Source/Drain Regions

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61181156A (ja) * 1984-12-12 1986-08-13 ヴイエルエスアイ　テクノロジ−　インコ−ポレ−テツド 相補形電界効果トランジスタ及びその製造方法
JPS62137870A (ja) * 1985-12-12 1987-06-20 Matsushita Electronics Corp Ｍｉｓトランジスタの製造方法
JP2005101588A (ja) * 2003-09-05 2005-04-14 Toshiba Corp 電界効果トランジスタ及びその製造方法
JP2006278818A (ja) * 2005-03-30 2006-10-12 Renesas Technology Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106601820A (zh) * 2017-01-10 2017-04-26 中国科学院微电子研究所 半导体器件及其制造方法
JP2020061547A (ja) * 2018-10-11 2020-04-16 朋程科技股▲ふん▼有限公司 車両用整流装置、整流器、発電装置及びパワートレイン

Also Published As

Publication number Publication date
JPWO2009131051A1 (ja) 2011-08-18
JP5328775B2 (ja) 2013-10-30
US8664740B2 (en) 2014-03-04
US20110037106A1 (en) 2011-02-17

Similar Documents

Publication Publication Date Title
CN102456691B (zh) 半导体装置和半导体装置制造方法
JP4469677B2 (ja) 半導体装置およびその製造方法
JP4639172B2 (ja) 半導体デバイス
US7417298B2 (en) High voltage insulated-gate transistor
US6806534B2 (en) Damascene method for improved MOS transistor
US8823096B2 (en) Vertical power MOSFET and methods for forming the same
US7754571B2 (en) Method for forming a strained channel in a semiconductor device
TW201310647A (zh) 半導體裝置及半導體裝置之製造方法
JP6043193B2 (ja) トンネルトランジスタ
JP5715551B2 (ja) 半導体装置およびその製造方法
JP5184831B2 (ja) フィン型トランジスタの形成方法
US20200176327A1 (en) Method of making breakdown resistant semiconductor device
JP2007042802A (ja) 電界効果トランジスタ及びその製造方法
JP5367340B2 (ja) 半導体装置および半導体装置の製造方法
US20060211197A1 (en) Mos transistor and method of manufacturing the same
JP2005051140A (ja) 半導体装置およびその製造方法
JP2016157798A (ja) 半導体装置
JP5328775B2 (ja) 半導体装置及びその製造方法
JP5108408B2 (ja) 半導体装置及びその製造方法
JP2008098640A (ja) 半導体装置の製造方法
JP6840199B2 (ja) 半導体装置
JP2006278818A (ja) 半導体装置
JP3708370B2 (ja) 半導体装置及びその製造方法
JP2014154862A (ja) 半導体装置
JP2014036213A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09735303

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2010509153

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 12988977

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09735303

Country of ref document: EP

Kind code of ref document: A1