JPS63237560A - 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 - Google Patents
絶縁ゲ−ト電界効果トランジスタおよびその製造方法Info
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- JPS63237560A JPS63237560A JP62073245A JP7324587A JPS63237560A JP S63237560 A JPS63237560 A JP S63237560A JP 62073245 A JP62073245 A JP 62073245A JP 7324587 A JP7324587 A JP 7324587A JP S63237560 A JPS63237560 A JP S63237560A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
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- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積半導体メモリなど大規模集積回路への
応用に適した絶縁ゲート電界効果トランジスタ（以後Ｍ
Ｏ３ＦＥＴと呼ぶ）とその製造方法に関するものである
。
応用に適した絶縁ゲート電界効果トランジスタ（以後Ｍ
Ｏ３ＦＥＴと呼ぶ）とその製造方法に関するものである
。
大規模集積回路においては、回路内節点の電荷の有無に
よって論理状態が決まるダイナミック回路が広く使われ
ている。また、そのような大規模集積回路では、集積化
が進むと、内部で使われる素子が小型化され、その結果
動作電圧の低下、回路内節点に寄生する容量の低下が生
じ、回路が取り扱う電荷量が減少する。そのため大規模
集積回路においては、アルファ粒子など放射性粒子の入
射によって半導体内部で生成される電荷の影響が重大と
なる。そのような電荷が回路内節点に流入して誤動作を
起こすことをソフトエラーと呼ぶ。
よって論理状態が決まるダイナミック回路が広く使われ
ている。また、そのような大規模集積回路では、集積化
が進むと、内部で使われる素子が小型化され、その結果
動作電圧の低下、回路内節点に寄生する容量の低下が生
じ、回路が取り扱う電荷量が減少する。そのため大規模
集積回路においては、アルファ粒子など放射性粒子の入
射によって半導体内部で生成される電荷の影響が重大と
なる。そのような電荷が回路内節点に流入して誤動作を
起こすことをソフトエラーと呼ぶ。
大規模集積回路をさらに高集積化するためには、このソ
フトエラーの問題を解決しなければならない。
フトエラーの問題を解決しなければならない。
以下、大規模集積回路の一例として、１つのトランジス
タと１つのキャパシタから構成されるメモリセル（以後
ＩＴセルと呼ぶ）を用いた高集積半導体メモリを考える
。さらに高集積半導体メモリ内部に使われているＭＯＳ
ＦＥＴとして、ＩＴセルを構成するスイッチング用ＭＯ
３ＦＥＴを考える。
タと１つのキャパシタから構成されるメモリセル（以後
ＩＴセルと呼ぶ）を用いた高集積半導体メモリを考える
。さらに高集積半導体メモリ内部に使われているＭＯＳ
ＦＥＴとして、ＩＴセルを構成するスイッチング用ＭＯ
３ＦＥＴを考える。
ＩＴセルを用いた高集積半導体メモリにおいては、次の
ようにしてソフトエラーが生じる。すなわち、ＩＴセル
からの出力電圧は、それを構成するキャパシタ（以後セ
ルキャパシタと呼ぶ）に貯蔵される電荷量に比例する。
ようにしてソフトエラーが生じる。すなわち、ＩＴセル
からの出力電圧は、それを構成するキャパシタ（以後セ
ルキャパシタと呼ぶ）に貯蔵される電荷量に比例する。
アルファ粒子など放射性粒子の入射によって半導体内部
で生成される電荷は、このセルキャパシタに流入し、そ
こに貯蔵された電荷を破壊する。そのため、アルファ粒
子などの放射性粒子がＩＴセルに入射すると、ＩＴセル
からの出力電圧が低下し、そのＩＴセルに貯蔵されてい
た情報が検知できなくなる。これがソフトエラーとなる
。
で生成される電荷は、このセルキャパシタに流入し、そ
こに貯蔵された電荷を破壊する。そのため、アルファ粒
子などの放射性粒子がＩＴセルに入射すると、ＩＴセル
からの出力電圧が低下し、そのＩＴセルに貯蔵されてい
た情報が検知できなくなる。これがソフトエラーとなる
。
このようなソフトエラーを防ぐためには、ＩＴセルに貯
蔵する電荷量をアルファ粒子など放射性粒子の入射によ
りセルキャパシタに流入する電荷量よりも十分に大きく
しなければならない。セルキャパシタに貯蔵される電荷
量はセルキャパシタと書き込み電圧との積であるから、
貯蔵電荷量を大きくすることは、セルキャパシタ値と書
き込み電圧を大きくすることである。そのため、ソフト
エラーを防ぐためには次の３つの手段を有効に組合せる
ことが必要である。すなわち、（１）セルキャパシタ値
を大きくする、（２）書き込み電圧を大きくする。 （
３） Ｉ Ｔセルの構造をアルファ粒子など放射性粒子
により生成された電荷を集めにくいようにする、ことで
ある。
蔵する電荷量をアルファ粒子など放射性粒子の入射によ
りセルキャパシタに流入する電荷量よりも十分に大きく
しなければならない。セルキャパシタに貯蔵される電荷
量はセルキャパシタと書き込み電圧との積であるから、
貯蔵電荷量を大きくすることは、セルキャパシタ値と書
き込み電圧を大きくすることである。そのため、ソフト
エラーを防ぐためには次の３つの手段を有効に組合せる
ことが必要である。すなわち、（１）セルキャパシタ値
を大きくする、（２）書き込み電圧を大きくする。 （
３） Ｉ Ｔセルの構造をアルファ粒子など放射性粒子
により生成された電荷を集めにくいようにする、ことで
ある。
上記３手段のうち「（１）セルキャパシタ値を大きくす
る」はセルキャパシタの問題であって、ＭＯＳＦＥＴ自
体の問題ではない。そのため、大規模集積回路に適した
ＭＯＳＦＥＴにとっては、上記（２）、（３）の手段が
利用できることが重大である。なお、上記（２）の書き
込み電圧を大きくすることは、書き込み電圧を制限する
ＭＯＳＦＥＴの動作可能電圧を大きくすることと同じで
ある。
る」はセルキャパシタの問題であって、ＭＯＳＦＥＴ自
体の問題ではない。そのため、大規模集積回路に適した
ＭＯＳＦＥＴにとっては、上記（２）、（３）の手段が
利用できることが重大である。なお、上記（２）の書き
込み電圧を大きくすることは、書き込み電圧を制限する
ＭＯＳＦＥＴの動作可能電圧を大きくすることと同じで
ある。
ところが従来のＭＯＳＦＥＴでは、その専有面積を小さ
くし且つその動作可能電圧を大きくすることと、アルフ
ァ粒子など放射性粒子により生成された電荷の収集量を
大きく減らすことは困難であった。
くし且つその動作可能電圧を大きくすることと、アルフ
ァ粒子など放射性粒子により生成された電荷の収集量を
大きく減らすことは困難であった。
ＭＯＳＦＥＴの動作可能電圧は、そのチャンネル長が小
さくなると、低下することが知られている。一方、従来
のＭＯＳＦＥＴの専有面積を減らすためにはそのチャン
ネル長を小さくしなければならない、そのため、従来の
ＭＯＳＦＥＴの専有面積を減らし且つその動作電圧を大
きいままに保つことは困難であった。
さくなると、低下することが知られている。一方、従来
のＭＯＳＦＥＴの専有面積を減らすためにはそのチャン
ネル長を小さくしなければならない、そのため、従来の
ＭＯＳＦＥＴの専有面積を減らし且つその動作電圧を大
きいままに保つことは困難であった。
従来のＭＯＳＦＥＴのように半導体基板上にその通電電
極が形成される場合、ファネリング効果と呼ばれる少数
キャリアの加速収集現象が起こることが知られている。
極が形成される場合、ファネリング効果と呼ばれる少数
キャリアの加速収集現象が起こることが知られている。
この現象は、例えばＩＥＥＥＥｌｅｃｔｒ−ｏｎ Ｄｅ
ｖｉｃｅ Ｌｅｔｔｅｒｓ Ｖｏｌ、 ＥＤ−３２＋
Ｎｏ、２，２５８ページのＣ，Ｈｕの論文”Ａｌｐｈａ
−ｐａｒｔｉｃｌｅ−ｉｎｄｕｃｅｄ Ｆｉｅｌｄａｎ
ｄ Ｅｎｈａｎｃｅｄ Ｃｏ１１ｅｃｔｉｏｎ ｏｆ
Ｃａｒｒｉｅｒｓ”に述べられている。この現象がある
ため、従来のＭＯＳＦＥＴでは、たとえその通電電極を
小さくしても、アルファ粒子など放射性粒子により生成
された電荷の収集量を大きく減らすことは困難であった
。
ｖｉｃｅ Ｌｅｔｔｅｒｓ Ｖｏｌ、 ＥＤ−３２＋
Ｎｏ、２，２５８ページのＣ，Ｈｕの論文”Ａｌｐｈａ
−ｐａｒｔｉｃｌｅ−ｉｎｄｕｃｅｄ Ｆｉｅｌｄａｎ
ｄ Ｅｎｈａｎｃｅｄ Ｃｏ１１ｅｃｔｉｏｎ ｏｆ
Ｃａｒｒｉｅｒｓ”に述べられている。この現象がある
ため、従来のＭＯＳＦＥＴでは、たとえその通電電極を
小さくしても、アルファ粒子など放射性粒子により生成
された電荷の収集量を大きく減らすことは困難であった
。
本発明の目的は、動作電圧を大きく保ったままその専有
面積の小型化を図り、且つアルファ粒子など放射性粒子
により生成された電荷の収集量を大きく減少させて高集
積半導体メモリなどの大規模集積回路への応用に適した
ＭＯＳＦＥＴの構造を提供することにある。
面積の小型化を図り、且つアルファ粒子など放射性粒子
により生成された電荷の収集量を大きく減少させて高集
積半導体メモリなどの大規模集積回路への応用に適した
ＭＯＳＦＥＴの構造を提供することにある。
本発明の他の目的は、上記のようなＭＯＳＦＥＴの構造
が容易に得られる製造方法を提供することにある。
が容易に得られる製造方法を提供することにある。
本発明は、第１導電型半導体基板と、該半導体基板の一
主面上の一部に開口部をもつように形成された絶縁体膜
と、前記第１導電型半導体基板に接し、その一部が前記
開口部より前記絶縁体膜上に延在しその上部に前記開口
部よりも幅の広い凹部をもつ半導体と、前記凹部に形成
された絶縁体膜と、該絶縁体膜上に形成された導電体と
を有し、該導電体をゲート電極としたことを特徴とする
絶縁ゲート電界効果トランジスタと、その製造方法、す
なわち、 第１導電型半導体結晶基板の一主面上の一部に開口部を
もつように絶縁体膜を形成する工程と、選択エピタキシ
ャル成長法により前記開口部およびその周辺の前記絶縁
体膜上にのみエピタキシャル結晶膜を形成する工程と、
前記エピタキシャル結晶膜をエツチングして前記開口部
よりも幅の広い凹部を形成する工程とを含むことを特徴
とする絶縁ゲート電界効果トランジスタの製造方法であ
る。
主面上の一部に開口部をもつように形成された絶縁体膜
と、前記第１導電型半導体基板に接し、その一部が前記
開口部より前記絶縁体膜上に延在しその上部に前記開口
部よりも幅の広い凹部をもつ半導体と、前記凹部に形成
された絶縁体膜と、該絶縁体膜上に形成された導電体と
を有し、該導電体をゲート電極としたことを特徴とする
絶縁ゲート電界効果トランジスタと、その製造方法、す
なわち、 第１導電型半導体結晶基板の一主面上の一部に開口部を
もつように絶縁体膜を形成する工程と、選択エピタキシ
ャル成長法により前記開口部およびその周辺の前記絶縁
体膜上にのみエピタキシャル結晶膜を形成する工程と、
前記エピタキシャル結晶膜をエツチングして前記開口部
よりも幅の広い凹部を形成する工程とを含むことを特徴
とする絶縁ゲート電界効果トランジスタの製造方法であ
る。
以下、本発明の実施例を図面を参照して説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明のＭＯＳＦ
ＥＴをＩＴセルに応用した場合の一実施例の構造を示す
もので、第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ’で切り開いた場合の断面図である。
ＥＴをＩＴセルに応用した場合の一実施例の構造を示す
もので、第１図（ａ）は平面図、第１図（ｂ）は第１図
（ａ）のＡ−Ａ’で切り開いた場合の断面図である。
図中、１０１はＰ型シリコン基板、１０２，１０３，１
０４゜１０８．１１１，１１３，１１５，１１６は絶縁
体膜、１０５は１０１に接し１０２上まで延在したＰ型
シリコン、１０６．１０７はＮ型シリコン、１０９，１
０９’、１１２，１１４，１１７は導電体、１１０はシ
リコン酸化膜、１１８は絶縁体膜１０４の平面形状、１
１９は絶縁体膜１０２と１０３の境界、１２０は絶縁体
膜１０２の開口部、１２１は溝部、１２２は１０６と１
１７を接続するためのコンタクト孔、１２４は開口部１
０２より大きいＰ型シリコンの凹部、をそれぞれ示す。
０４゜１０８．１１１，１１３，１１５，１１６は絶縁
体膜、１０５は１０１に接し１０２上まで延在したＰ型
シリコン、１０６．１０７はＮ型シリコン、１０９，１
０９’、１１２，１１４，１１７は導電体、１１０はシ
リコン酸化膜、１１８は絶縁体膜１０４の平面形状、１
１９は絶縁体膜１０２と１０３の境界、１２０は絶縁体
膜１０２の開口部、１２１は溝部、１２２は１０６と１
１７を接続するためのコンタクト孔、１２４は開口部１
０２より大きいＰ型シリコンの凹部、をそれぞれ示す。
なお、第１図（ａ）の平面図では、わかりにくくなるの
を避けるため、一部の線を省略して示している。
を避けるため、一部の線を省略して示している。
第１図に示すＩＴセルは、導電体１０９をゲート電極、
絶縁体膜１０８をゲート絶縁体膜、Ｐ型シリコン１０５
を基板、Ｎ型シリコン１０６，１０７を通電電極とする
ＭＯＳＦＥＴと、絶縁体膜１１１をはさむ導電体１０７
゜１１２間のキャパシタとより構成される。なお、導す
るワード線にそれぞれ用いられる。
絶縁体膜１０８をゲート絶縁体膜、Ｐ型シリコン１０５
を基板、Ｎ型シリコン１０６，１０７を通電電極とする
ＭＯＳＦＥＴと、絶縁体膜１１１をはさむ導電体１０７
゜１１２間のキャパシタとより構成される。なお、導す
るワード線にそれぞれ用いられる。
本発明のＭＯＳＦＥＴでは、そのチャンネルが凹部に沿
って形成されるため、平面的なチャンネル長よりも電流
経路としてのチャンネル長が大きくなる。
って形成されるため、平面的なチャンネル長よりも電流
経路としてのチャンネル長が大きくなる。
そのため、平面的なＭＯＳＦＥＴの寸法を小さくすると
同時に、電流経路としてのチャンネル長で決まる動作可
能電圧を大きくすることができる。
同時に、電流経路としてのチャンネル長で決まる動作可
能電圧を大きくすることができる。
第１図（ａ）、（ｂ）に示すＩＴセルでは、Ｎ型シリコ
ン１０７の部分が電荷貯蔵領域となる。このＮ型シリコ
ン１０７は、Ｐ型シリコン１０５と接する僅かな部分を
除き、完全に絶縁体によって囲まれている。
ン１０７の部分が電荷貯蔵領域となる。このＮ型シリコ
ン１０７は、Ｐ型シリコン１０５と接する僅かな部分を
除き、完全に絶縁体によって囲まれている。
さらにＮ型シリコン１０７と接する部分のＰ型シリコン
１０５も絶縁体によって囲まれている。そのため、これ
らの部分でアルファ粒子など放射性粒子により生成され
る電荷の量は極めて少ない。ファネリング効果は絶縁体
を通してまで起こることはないから、この実施例のＩＴ
セルでは、電荷貯蔵領域に流入するアルファ粒子など放
射性粒子により生成される電荷の量を極めて少なくする
ことができる。
１０５も絶縁体によって囲まれている。そのため、これ
らの部分でアルファ粒子など放射性粒子により生成され
る電荷の量は極めて少ない。ファネリング効果は絶縁体
を通してまで起こることはないから、この実施例のＩＴ
セルでは、電荷貯蔵領域に流入するアルファ粒子など放
射性粒子により生成される電荷の量を極めて少なくする
ことができる。
一般にキャパシタの電極は絶縁体によって完全に囲まれ
る−ように作ることができる。しかし、ＭＯＳＦＥＴの
通電電極はそうすることが不可能である。
る−ように作ることができる。しかし、ＭＯＳＦＥＴの
通電電極はそうすることが不可能である。
ＭＯＳＦＥＴの通電電極は、必ず基板領域を構成する半
導体と接しなければならない。従来のＭＯＳＦＥＴでは
、通電電極に接した部分の基板領域が大きいため。
導体と接しなければならない。従来のＭＯＳＦＥＴでは
、通電電極に接した部分の基板領域が大きいため。
ファネリング効果の影響を大きく受けたのであった。特
にチャンネル部を凹部に形成したＭＯＳＦＥＴでは−そ
の影響が普通のＭＯＳＦＥＴよりも大きかった。
にチャンネル部を凹部に形成したＭＯＳＦＥＴでは−そ
の影響が普通のＭＯＳＦＥＴよりも大きかった。
一方、本発明のＭＯＳＦＥＴでは、チャンネル部を凹部
に形成しであるにもかかわらず、凹部の幅が下地の絶縁
体膜の開口部よりも大きいため１通電電極と接する基板
領域を小さくすることができるので、ファネリング効果
の影響を小さくできるのである。
に形成しであるにもかかわらず、凹部の幅が下地の絶縁
体膜の開口部よりも大きいため１通電電極と接する基板
領域を小さくすることができるので、ファネリング効果
の影響を小さくできるのである。
なお、本発明のＭＯＳＦＥＴの構造と原理を説明するた
め、ＩＴセルの中のＭＯＳＦＥＴの例を用いたが、本発
明はこれに限ることはなく、もっと一般的な大規模集積
回路に適用できる。
め、ＩＴセルの中のＭＯＳＦＥＴの例を用いたが、本発
明はこれに限ることはなく、もっと一般的な大規模集積
回路に適用できる。
第２図は本発明のＭＯＳＦＥＴの製造方法の一実施例を
示す工程図で、第１図のＩＴセルの実施例の構造はこの
製造方法の実施例によって得られる。第２図（ａ）は、
Ｐ型シリコン結晶基板２０１上に開口部２１９をもつよ
うに形成された絶縁体＠２０２とそれよりも厚く且つ互
いに厚さが異なる絶縁体膜２０３，２０４をそれぞれ形
成したところを示す。尚、これらの絶縁体膜２０２，２
０３，２０４の平面形状を同図ωに示す。
示す工程図で、第１図のＩＴセルの実施例の構造はこの
製造方法の実施例によって得られる。第２図（ａ）は、
Ｐ型シリコン結晶基板２０１上に開口部２１９をもつよ
うに形成された絶縁体＠２０２とそれよりも厚く且つ互
いに厚さが異なる絶縁体膜２０３，２０４をそれぞれ形
成したところを示す。尚、これらの絶縁体膜２０２，２
０３，２０４の平面形状を同図ωに示す。
第２図（ｂ）は、選択エピタキシャル成長法により、前
記開口部２１９およびその周辺の絶縁体膜上にのみＰ型
車結晶シリコン２０５を形成し、次にシリコン窒化ｆｌ
１２２３を全面に形成したところを示す。
記開口部２１９およびその周辺の絶縁体膜上にのみＰ型
車結晶シリコン２０５を形成し、次にシリコン窒化ｆｌ
１２２３を全面に形成したところを示す。
第２図（ｃ）は、異方性エツチング法により溝を形成し
くこのとき溝部のシリコン窒化膜はエツチング除去され
る）、前記シリコン窒化膜２２３を耐酸化用マスクとし
て用い、溝内部にシリコン酸化膜２１０を形成し、絶縁
体膜２０３と２０４の膜厚さよりも厚いＮ型ポリシリコ
ン２０６、絶縁体膜１１１、Ｎ型ポリシリコン１１２を
順次形成し、最後に溝の残りをＮ型ポリシリコンの付着
とエツチングにより埋めたところ（１１２’の部分）を
示す。
くこのとき溝部のシリコン窒化膜はエツチング除去され
る）、前記シリコン窒化膜２２３を耐酸化用マスクとし
て用い、溝内部にシリコン酸化膜２１０を形成し、絶縁
体膜２０３と２０４の膜厚さよりも厚いＮ型ポリシリコ
ン２０６、絶縁体膜１１１、Ｎ型ポリシリコン１１２を
順次形成し、最後に溝の残りをＮ型ポリシリコンの付着
とエツチングにより埋めたところ（１１２’の部分）を
示す。
第２図（ｄ）は、シリコンの研磨は速いが絶縁体１摸２
０４を構成する絶縁体の研磨は遅い選択的研磨法により
、同図（ｃ）の表面を研磨したところを示す。
０４を構成する絶縁体の研磨は遅い選択的研磨法により
、同図（ｃ）の表面を研磨したところを示す。
この工程により前記Ｎ型ポリシリコン２０６は２０６′
と２０７に、絶縁体膜１１１は１１１Ｏに、Ｎ型ポリシ
リコン１１２，１１２’は１１２０．１１２０’になる
。上記研磨の遅い絶縁体としては例えばシリコン酸化膜
が考えられる。
と２０７に、絶縁体膜１１１は１１１Ｏに、Ｎ型ポリシ
リコン１１２，１１２’は１１２０．１１２０’になる
。上記研磨の遅い絶縁体としては例えばシリコン酸化膜
が考えられる。
第２図（ｅ）は、絶縁体膜２１３を形成した後、それに
コンタクト孔を開け、Ｎ型ポリシリコン１１２０’にＮ
型不純物を拡散し、それに接続する導電体２１４と層間
絶縁体膜２１５を形成し、第２図（Ｊ）のシリコン２０
５ 、２０６’ 、 ２０７の部分に前記開口部２１９
よりも幅の広い凹部を形成しくこのとき凹部の絶縁体膜
２１３は除去される）、ゲート絶縁体膜２０８、導電体
２０９゜２０９′をそれぞれ形成したところを示す。こ
の工程の間、Ｎ型ポリシリコン１１２０．１１２０’は
それぞれ１１２１．１１２１’Ｌ：：なる、またＮ型ポ
リシリ：ｌ ：／２０６’ 、２０７中のＮ型不純物が
Ｐ型シリコン２０５の中に拡散され、ｐｎ接合がポリシ
リコンと単結晶シリコンの界面から単結晶中に移動する
。前記凹部の平面形状は、例えば同図■の２２４で示さ
れるように、開口部２１９よりも幅が広い形をしている
。
コンタクト孔を開け、Ｎ型ポリシリコン１１２０’にＮ
型不純物を拡散し、それに接続する導電体２１４と層間
絶縁体膜２１５を形成し、第２図（Ｊ）のシリコン２０
５ 、２０６’ 、 ２０７の部分に前記開口部２１９
よりも幅の広い凹部を形成しくこのとき凹部の絶縁体膜
２１３は除去される）、ゲート絶縁体膜２０８、導電体
２０９゜２０９′をそれぞれ形成したところを示す。こ
の工程の間、Ｎ型ポリシリコン１１２０．１１２０’は
それぞれ１１２１．１１２１’Ｌ：：なる、またＮ型ポ
リシリ：ｌ ：／２０６’ 、２０７中のＮ型不純物が
Ｐ型シリコン２０５の中に拡散され、ｐｎ接合がポリシ
リコンと単結晶シリコンの界面から単結晶中に移動する
。前記凹部の平面形状は、例えば同図■の２２４で示さ
れるように、開口部２１９よりも幅が広い形をしている
。
この後、絶縁膜を形成し、コンタクト孔を開口し、配線
を形成すれば第１図のＩＴセルの構造が得られる。
を形成すれば第１図のＩＴセルの構造が得られる。
第２図に示す本発明のＭＯＳＦＥＴの製造方法において
は１選択エピタキシャル成長法を用いている。
は１選択エピタキシャル成長法を用いている。
選択エピタキシャル成長法は通常のエピタキシャル成長
法と同様に、良質の結晶を成長できる。さらに選択エピ
タキシャル成長法を用いて第２図（ｂ）のように、絶縁
体膜よりも厚くエピタキシャル結晶膜を成長すれば、そ
れは成長させたエピタキシャル結晶膜厚の程度に横方向
に広がる０本発明のＭＯＳＦＥＴの製造方法では、この
選択エピタキシャル成長法によって形成されたエピタキ
シャル結晶膜の横方向法がり部を用い、そこにｐｎ接合
ができるようにＭＯＳＦＥＴを形成する。そのため、本
発明のＮ。
法と同様に、良質の結晶を成長できる。さらに選択エピ
タキシャル成長法を用いて第２図（ｂ）のように、絶縁
体膜よりも厚くエピタキシャル結晶膜を成長すれば、そ
れは成長させたエピタキシャル結晶膜厚の程度に横方向
に広がる０本発明のＭＯＳＦＥＴの製造方法では、この
選択エピタキシャル成長法によって形成されたエピタキ
シャル結晶膜の横方向法がり部を用い、そこにｐｎ接合
ができるようにＭＯＳＦＥＴを形成する。そのため、本
発明のＮ。
５ＦＥＴの製造方法を用いると、 ｐｎ接合部のもれ電
流本発明のＭＯＳＦＥＴの製造方法では、選択エピタキ
シャル成長法で得られた絶縁体膜上のエピタキシャル結
晶膜をエツチングして、前記エピタキシャル成長のシー
ド部と成る絶縁体膜の開口部よりも幅大きい凹部を作り
このＭＯＳＦＥＴの通電電極と接する部分の基板領域を
ほとんど絶縁体によって囲むことができる。
流本発明のＭＯＳＦＥＴの製造方法では、選択エピタキ
シャル成長法で得られた絶縁体膜上のエピタキシャル結
晶膜をエツチングして、前記エピタキシャル成長のシー
ド部と成る絶縁体膜の開口部よりも幅大きい凹部を作り
このＭＯＳＦＥＴの通電電極と接する部分の基板領域を
ほとんど絶縁体によって囲むことができる。
〔発明の効果〕
以上説明したように本発明によれば、動作電圧を大きく
保ったままその専有面積を小さくすることができ、且つ
アルファ粒子など放射性粒子により生成された電荷の収
集量を大きく減らすことができるため、高集積半導体メ
モリなどの大規模集積回路への応用に適したＭＯＳＦＥ
Ｔの構造およびその製造方法を提供できる効果を有する
。
保ったままその専有面積を小さくすることができ、且つ
アルファ粒子など放射性粒子により生成された電荷の収
集量を大きく減らすことができるため、高集積半導体メ
モリなどの大規模集積回路への応用に適したＭＯＳＦＥ
Ｔの構造およびその製造方法を提供できる効果を有する
。
第１図（ａ）は本発明のＭＯＳＦＥＴをＩＴセルに応用
した場合の一実施例の構造を示す平面図、（ｂ）は断面
図、第２図（ａ）〜（ｅ）は本発明のＭＯＳＦＥＴの製
造方法の一実施例を工程順に示す断面図、第２図（０は
第２図（ａ）の平面図で、特に開口部と凹部との関係を
示す図である。 ｌｏｔ・・・Ｐ型シリコン基板 １０２．１０３，１０４，１０８，１１１，１１３，１
１５，１１６・・・絶縁体膜１０５・・・Ｐ型シリコン １０６．１０７・・・Ｎ型シリコン １０９．１０９’ 、１１２，１１４，１１７・・・導
電体１２０・・・開口部 １２４・・・凹部 特許出願人 日本電気株式会社 ＪｏｔＩＰ型シリコン１Ｍ尺 ７０２．１０３，１０４−ｉ０８．Ｉｆｆ、 １１：３
，１１５．Ｉ／６ ： ）色祠Ｕ本狽１０５： Ｐ型シ
リコン １０６、１０１°Ｎ型シリコン ｔｏｑ、 ｒｏｑ； ｏ２． ｔｔ４． ｔｔｔ ：
＊電体１２０′開口部 １２４：凹部 那゛３１図 第２図 ２０８．２７３，２１５ ：組刃１くイ１く月興第２
図
した場合の一実施例の構造を示す平面図、（ｂ）は断面
図、第２図（ａ）〜（ｅ）は本発明のＭＯＳＦＥＴの製
造方法の一実施例を工程順に示す断面図、第２図（０は
第２図（ａ）の平面図で、特に開口部と凹部との関係を
示す図である。 ｌｏｔ・・・Ｐ型シリコン基板 １０２．１０３，１０４，１０８，１１１，１１３，１
１５，１１６・・・絶縁体膜１０５・・・Ｐ型シリコン １０６．１０７・・・Ｎ型シリコン １０９．１０９’ 、１１２，１１４，１１７・・・導
電体１２０・・・開口部 １２４・・・凹部 特許出願人 日本電気株式会社 ＪｏｔＩＰ型シリコン１Ｍ尺 ７０２．１０３，１０４−ｉ０８．Ｉｆｆ、 １１：３
，１１５．Ｉ／６ ： ）色祠Ｕ本狽１０５： Ｐ型シ
リコン １０６、１０１°Ｎ型シリコン ｔｏｑ、 ｒｏｑ； ｏ２． ｔｔ４． ｔｔｔ ：
＊電体１２０′開口部 １２４：凹部 那゛３１図 第２図 ２０８．２７３，２１５ ：組刃１くイ１く月興第２
図
Claims (2)
- （１）第１導電型半導体基板と、該半導体基板の一主面
上の一部に開口部をもつように形成された絶縁体膜と、
前記第１導電型半導体基板に接し、その一部が前記開口
部より前記絶縁体膜上に延在しその上部に前記開口部よ
りも幅の広い凹部をもつ半導体と、前記凹部に形成され
た絶縁体膜と、該絶縁体膜上に形成された導電体とを有
し、該導電体をゲート電極としたことを特徴とする絶縁
ゲート電界効果トランジスタ。 - （２）第１導電型半導体結晶基板の一主面上の一部に開
口部をもつように絶縁体膜を形成する工程と、選択エピ
タキシャル成長法により前記開口部およびその周辺の前
記絶縁体膜上にのみエピタキシャル結晶膜を形成する工
程と、前記エピタキシャル結晶膜をエッチングして前記
開口部よりも幅の広い凹部を形成する工程とを含むこと
を特徴とする絶縁ゲート電界効果トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073245A JPS63237560A (ja) | 1987-03-26 | 1987-03-26 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62073245A JPS63237560A (ja) | 1987-03-26 | 1987-03-26 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63237560A true JPS63237560A (ja) | 1988-10-04 |
Family
ID=13512603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62073245A Pending JPS63237560A (ja) | 1987-03-26 | 1987-03-26 | 絶縁ゲ−ト電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63237560A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281656A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体記憶装置 |
| JP2006527914A (ja) * | 2003-06-16 | 2006-12-07 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 絶縁体上シリコン型構造およびその製造方法並びに集積回路 |
-
1987
- 1987-03-26 JP JP62073245A patent/JPS63237560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281656A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 半導体記憶装置 |
| JP2006527914A (ja) * | 2003-06-16 | 2006-12-07 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 絶縁体上シリコン型構造およびその製造方法並びに集積回路 |
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