KR20220142783A - 문턱 전압이 제어된 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 문턱 전압이 제어된 반도체 소자 및 이의 제조방법에 관한 것으로서, 일실시예에 따른 반도체 소자는 기판과, 기판 상에 형성된 게이트 절연막 및 게이트 절연막 상에 형성되고 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트를 포함하고, 여기서 금속 게이트는 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절될 수 있다.

Description

문턱 전압이 제어된 반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE WITH TUNED THRESHOLD VOLTAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 문턱 전압이 제어된 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 반도체 소자의 금속 게이트 물질의 함량을 제어하여 금속 게이트의 일함수를 조절하는 기술적 사상에 관한 것이다.
현재 반도체 소자는 도핑된 폴리실리콘 대신 금속 물질에 기반하는 금속 게이트를 적용하기 위한 연구가 지속되고 있다. 금속 게이트는 기존에 사용된 폴리실리콘의 문제점인 높은 면저항 특성을 개선할 수 있다는 장점이 있다.
그러나, 금속 게이트는 PMOS 트랜지스터와 같이 높은 일함수를 필요로 하는 반도체 소자에 적용하려면 높은 일함수를 갖는 순수한 금속을 금속 게이트로 사용해야 하나, 높은 일함수를 갖는 순수한 금속은 식각 공정에서 어려움이 있고, 열적 안정성이 좋지 못해 게이트 절연막으로의 확산 문제를 야기할 수 있다는 단점이 있다.
또한, CMOS 구조에서는 대칭적이며 낮은 문턱전압을 얻기 위해 NMOS 트랜지스터와 PMOS 트랜지스터에서 이상적인 일함수를 갖는 두 개의 서로 다른 금속을 사용하는데, 이때 사용되는 티타늄 질화물(TiN)은 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트 전극으로 사용하기에 충분치 못한 일함수를 가지고 있다는 단점이 있다.
구체적으로, 티타늄 질화물(TiN)은 미드 갭(mid gap) 일함수를 가지는 물질로, 각각의 밴드 엣지(band edge)에 가까운 일함수가 요구되는 NMOS 트랜지스터 및 PMOS 트랜지스터의 게이트 전극으로 사용되기 위해서는 별도의 도핑 과정을 이용하거나 다른 물질로 대체하는 방안이 필요하다.
한국등록특허 제10-1508441호, "기판에 임베디드된 플로팅 게이트를 갖는 메모리 디바이스들"
본 발명은 티타늄-코발트 질화물(TiCoN) 내 코발트 함량의 제어를 통해 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 구비하는 반도체 소자 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 적용하여 낮은 문턱전압을 얻을 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 열처리 이후에도 PMOS 영역에 대응되는 일함수를 안정적으로 유지할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
또한, 본 발명은 코발트 함량이 최적화된 티타늄-코발트 질화물에 기반한 금속 게이트를 구비하여 우수한 저항 특성(면저항 특성 및 비저항 특성)을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하고자 한다.
본 발명의 일실시예에 따른 반도체 소자는 기판과, 기판 상에 형성된 게이트 절연막 및 게이트 절연막 상에 형성되고 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트를 포함하고, 여기서 금속 게이트는 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절될 수 있다.
일측에 따르면, 금속 게이트는 티타늄-코발트 질화물 내에서 티타늄 대비 코발트의 상대적 함량(CCo /( Ti +Co))이 0% < CCo /( Ti +Co) ≤ 64% 일 수 있다.
일측에 따르면, 금속 게이트는 티타늄-코발트 질화물 내에서 티타늄의 함량(CTi)이 13% ≤ CTi ≤ 36%이고, 코발트의 함량(Cco)이 0% < Cco ≤ 23%일 수 있다.
일측에 따르면, 금속 게이트는 4.8eV 내지 5.3eV의 일함수를 갖을 수 있다.
일측에 따르면, 게이트 절연막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 및 탄탈럼 산화물(Ta2O5) 중 적어도 하나의 고유전율 물질(high-k dielectric material)을 포함할 수 있다.
일측에 따르면, 게이트 절연막은 실리콘 산화물에 대응되는 제1 절연층과, 적어도 하나의 고유전율 물질에 대응되는 제2 절연층의 복층 구조로 형성될 수 있다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은 기판 상에 게이트 절연막을 형성하는 단계 및 게이트 절연막 상에 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트를 형성하는 단계를 포함하고, 여기서 금속 게이트는 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절될 수 있다.
일측에 따르면, 금속 게이트를 형성하는 단계는 티타늄-코발트 질화물 내에서 티타늄 대비 코발트의 상대적 함량(CCo /( Ti +Co))이 0% < CCo /( Ti +Co) ≤ 64%가 되도록 금속 게이트를 형성할 수 있다.
일측에 따르면, 금속 게이트를 형성하는 단계는 티타늄-코발트 질화물 내에서 티타늄의 함량(CTi)이 13% ≤ CTi ≤ 36%이 되고, 코발트의 함량(Cco)이 0% < Cco ≤ 23%가 되도록 금속 게이트를 형성할 수 있다.
일측에 따르면, 금속 게이트를 형성하는 단계는 원자층 증착법(atomic layer deposition, ALD)을 통해 티타늄-코발트 질화물 내의 코발트의 함량을 제어할 수 있다.
일측에 따르면, 금속 게이트를 형성하는 단계는 원자층 증착법을 통해 티타늄 질화물층(TiN layer)과 코발트층(Co layer)의 증착 비율을 조절하여 티타늄-코발트 질화물 내의 코발트의 함량을 제어할 수 있다.
일측에 따르면, 금속 게이트를 형성하는 단계는 TiCl4 전구체와 NH3 반응가스에 기초하는 원자층 증착법을 통해 티타늄 질화물층을 형성하고, Co(MeCp)2 전구체와 NH3 반응가스에 기초하는 원자층 증착법을 통해 코발트층을 형성할 수 있다.
일실시예에 따르면, 본 발명은 티타늄-코발트 질화물(TiCoN) 내 코발트 함량의 제어를 통해 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 구비하는 반도체 소자를 제공할 수 있다.
일실시예에 따르면, 본 발명은 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 적용하여 낮은 문턱전압을 얻을 수 있다.
일실시예에 따르면, 본 발명은 열처리 이후에도 PMOS 영역에 대응되는 일함수를 안정적으로 유지할 수 있다.
일실시예에 따르면, 본 발명은 코발트 함량이 최적화된 티타늄-코발트 질화물에 기반한 금속 게이트를 적용하여 우수한 저항 특성(면저항 특성 및 비저항 특성)을 확보할 수 있다.
도 1은 일실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2는 일실시예에 따른 반도체 소자에 구비된 금속 게이트의 조성비를 제어하는 예시를 설명하기 위한 도면이다.
도 3은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량 증가에 따른 비저항 특성을 설명하기 위한 도면이다.
도 4는 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 커패시턴스 특성을 설명하기 위한 도면이다.
도 5는 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 평탄대역전압 특성을 설명하기 위한 도면이다.
도 6은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 유효 일함수 특성을 설명하기 위한 도면이다.
도 7은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량 및 열처리 온도에 따른 유효 일함수 특성을 설명하기 위한 도면이다.
도 8a 내지 도 8b는 일실시예에 따른 반도체 소자의 TEM 분석 결과를 설명하기 위한 도면이다.
도 9는 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
이하, 본 문서의 다양한 실시 예들이 첨부된 도면을 참조하여 기재된다.
실시 예 및 이에 사용된 용어들은 본 문서에 기재된 기술을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 해당 실시 예의 다양한 변경, 균등물, 및/또는 대체물을 포함하는 것으로 이해되어야 한다.
하기에서 다양한 실시 예들을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다.
그리고 후술되는 용어들은 다양한 실시 예들에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조 부호가 사용될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다.
본 문서에서, "A 또는 B" 또는 "A 및/또는 B 중 적어도 하나" 등의 표현은 함께 나열된 항목들의 모든 가능한 조합을 포함할 수 있다.
"제1," "제2," "첫째," 또는 "둘째," 등의 표현들은 해당 구성요소들을, 순서 또는 중요도에 상관없이 수식할 수 있고, 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 뿐 해당 구성요소들을 한정하지 않는다.
어떤(예: 제1) 구성요소가 다른(예: 제2) 구성요소에 "(기능적으로 또는 통신적으로) 연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(예: 제3 구성요소)를 통하여 연결될 수 있다.
본 명세서에서, "~하도록 구성된(또는 설정된)(configured to)"은 상황에 따라, 예를 들면, 하드웨어적 또는 소프트웨어적으로 "~에 적합한," "~하는 능력을 가지는," "~하도록 변경된," "~하도록 만들어진," "~를 할 수 있는," 또는 "~하도록 설계된"과 상호 호환적으로(interchangeably) 사용될 수 있다.
어떤 상황에서는, "~하도록 구성된 장치"라는 표현은, 그 장치가 다른 장치 또는 부품들과 함께 "~할 수 있는" 것을 의미할 수 있다.
예를 들면, 문구 "A, B, 및 C를 수행하도록 구성된(또는 설정된) 프로세서"는 해당 동작을 수행하기 위한 전용 프로세서(예: 임베디드 프로세서), 또는 메모리 장치에 저장된 하나 이상의 소프트웨어 프로그램들을 실행함으로써, 해당 동작들을 수행할 수 있는 범용 프로세서(예: CPU 또는 application processor)를 의미할 수 있다.
또한, '또는' 이라는 용어는 배타적 논리합 'exclusive or' 이기보다는 포함적인 논리합 'inclusive or' 를 의미한다.
즉, 달리 언급되지 않는 한 또는 문맥으로부터 명확하지 않는 한, 'x가 a 또는 b를 이용한다' 라는 표현은 포함적인 자연 순열들(natural inclusive permutations) 중 어느 하나를 의미한다.
상술한 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다.
그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 상술한 실시 예들이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라 하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 다양한 실시 예들이 내포하는 기술적 사상의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다.
그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며 후술하는 청구범위뿐만 아니라 이 청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 일실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 1을 참조하면, 일실시예에 따른 반도체 소자(100)는 티타늄-코발트 질화물(TiCoN) 내 코발트 함량의 제어를 통해 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 구비할 수 있다.
또한, 반도체 소자(100)는 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 적용하여 낮은 문턱전압을 얻을 수 있으며, 열처리 이후에도 PMOS 영역에 대응되는 일함수를 안정적으로 유지할 수 있다.
또한, 반도체 소자(100)는 코발트 함량이 최적화된 티타늄-코발트 질화물에 기반한 금속 게이트를 구비하여 우수한 저항 특성(면저항 특성 및 비저항 특성)을 확보할 수 있다.
이를 위해, 반도체 소자(100)는 기판(110)과, 기판(110) 상에 형성된 게이트 절연막(120) 및 게이트 절연막(120) 상에 형성된 금속 게이트(130)를 포함할 수 있다.
예를 들면, 반도체 소자(100)는 PMOS 트랜지스터로, 기판(110)은 N형 우물층(N-well)을 포함하고 N형 우물층 상면 중심부에 게이트 절연막(120)이 형성되며, 게이트 절연막(130) 상에 금속 게이트(130)가 형성될 수 있다.
일측에 따르면, 기판(110)은 실리콘(silicon, Si), 산화알루미늄(aluminium oxide, Al2O3), 산화마그네슘(magnesium oxide, MgO), 탄화규소(silicon carbide, SiC), 질화규소(silicon nitride, SiN), 유리(glass), 석영(quartz), 사파이어(Sapphire), 그래파이트(graphite), 그래핀(graphene) 및 폴리이미드(polyimide, PI) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 기판(100)은 실리콘 기판일 수 있다.
또한, 게이트 절연막(120)은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 및 탄탈럼 산화물(Ta2O5) 중 적어도 하나의 고유전율 물질(high-k dielectric material)을 포함할 수 있으나, 이에 한정되지 않고 상술한 물질 이외에 다양한 고유전율 물질을 포함할 수도 있다.
바람직하게는, 게이트 절연막(120)은 고유전율 물질로 하프늄 산화물을 포함할 수 있다.
구체적으로, 게이트 절연막(120)은 고유전율 물질을 포함하는 경우에, 실리콘 산화물과 비교하여 전기적으로 같은 등가 산화막 두께(equivalent oxide thickness, EOT)를 가지면서 물리적으로는 터널링이 방지되는 두꺼운 박막의 구현이 가능하며, 이를 통해 누설전류를 감소시킬 수 있다.
일측에 따르면, 게이트 절연막(120)은 실리콘 산화물에 대응되는 제1 절연층과, 적어도 하나의 고유전율 물질에 대응되는 제2 절연층의 복층 구조로 형성될 수 있다.
일측에 따르면, 복층 구조의 게이트 절연막(120)은 플라즈마를 이용한 건식 세정 공정을 통해 제1 절연층의 두께가 감소될 수 있다.
구체적으로, 실리콘 기판 상에 고유전율 물질의 금속 산화막(일례로, HfO2)을 증착하고 후속 열처리(post-deposition annealing, PDA)를 수행하면, 후속 열처리 과정에서 산소가 확산하여 고유전율 물질의 금속 산화막과 실리콘 기판 사이에 실리콘 산화물(SiO2)이 형성될 수 있으며, 이러한 실리콘 산화물은 금속 산화막의 커패시턴스를 감소시키고 채널 전하 이동도를 저하시키는 문제를 야기할 수 있다.
이에, 일실시예에 따른 게이트 절연막(120)은 고유전율 물질에 대응되는 제2 절연층을 형성한 이후 플라즈마를 이용한 건식 세정 공정을 통해 활성화된 불소를 실리콘 산화물에 대응되는 제1 절연층과 반응시킬 수 있으며, 이를 통해 제1 절연층의 두께를 감소시켜 커패시턴스 증가 및 누설전류 감소의 효과를 얻을 수 있다.
보다 구체적으로, 게이트 절연막(120)은 고유전율 물질에 대응되는 제2 절연층을 형성한 이후 NF3와 NH3 가스를 이용한 건식 세정 공정을 수행하면, NH4F와 HF를 중간 산화물로 하여 활성화된 불소(F)가 형성되고, 불소가 제1 절연층(즉, HfO2층)을 통해 확산되어 제2 절연층(즉, SiO2층)과 반응하여 휘발성이 큰 SiFx를 형성할 수 있다. 이때 분해된 산소는 제1 절연층으로 확산되어 산소 결핍을 보충하여 줌으로써 제2 절연층은 그 두께가 감소하고 제1 절연층의 막질이 개선될 수 있다.
일실시예에 따른 금속 게이트(130)는 티타늄-코발트 질화물(TiCoN)을 구비하고, 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절될 수 있다.
구체적으로, 금속 게이트(130)는 티타늄-코발트 질화물 내의 코발트의 함량이 높아질수록 높은 일함수 및 낮은 면저항을 갖을 수 있다.
다시 말해, 일실시예에 따른 금속 게이트(130)는 티타늄-코발트 질화물을 구비하되, 티타늄-코발트 질화물 내 티타늄 함량을 최적화함으로써, 기존 PMOS 트랜지스터의 금속 게이트에 구비된 TiAlN, TaAlN 및 TaSiN 박막의 면저항이 높다는 문제를 해결할 수 있다.
일측에 따르면, 금속 게이트(130)는 원자층 증착법(atomic layer deposition, ALD), 진공 증착법(vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 스퍼터링(sputtering) 및 스핀 코팅(spincoating) 중 적어도 하나의 방법을 통해 형성될 수 있다.
바람직하게는, 금속 게이트(130)는 원자층 증착법을 통해 티타늄-코발트 질화물 내의 티타늄, 코발트 및 질소의 함량이 제어될 수 있다.
다시 말해, 금속 게이트(130)는 원자층 증착법을 이용한 티타늄-코발트 질화물 내의 티타늄, 코발트 및 질소의 조성 제어를 통해 일함수가 제어될 수 있다.
일측에 따르면, 금속 게이트(130)는 원자층 증착법을 통해 4.8eV 내지 5.3eV의 일함수를 갖도록 코발트의 함량이 제어될 수 있다. 바람직하게는, 금속 게이트(130)는 PMOS 트랜지스터에 적합한 5.1eV의 일함수를 갖을 수 있다.
일측에 따르면, 금속 게이트(130)는 티타늄-코발트 질화물 내에서 티타늄의 함량(CTi)이 13% ≤ CTi ≤ 36%이고, 코발트의 함량(Cco)이 0% < Cco ≤ 23%일 수 있다.
또한, 금속 게이트(130)는 티타늄-코발트 질화물 내에서 티타늄 대비 코발트의 상대적 함량(CCo /( Ti +Co))이 0% < CCo /( Ti +Co) ≤ 64%일 수 있다. 바람직하게는 코발트의 상대적 함량(CCo /( Ti +Co))은 47% ≤ CCo /( Ti +Co) ≤ 64%일 수 있다.
여기서, 코발트의 상대적 함량(CCo /( Ti +Co))은 티타늄의 원자수와 코발트의 원자수의 합(Ti+Co)에 대한 Co의 원자수를 의미할 수 있다.
도 2는 일실시예에 따른 반도체 소자에 구비된 금속 게이트의 조성비를 제어하는 예시를 설명하기 위한 도면이다.
도 2를 참조하면, 참조부호 200은 원자층 증착법을 이용한 증착 공정에서 증착 사이클비(subcycle ratio)(즉, 증착 비율)를 제어하여 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트 내 코발트의 상대적 함량(CCo /( Ti +Co))을 제어하는 예시를 도시한다.
참조부호 200에 따르면, 일실시예에 따른 반도체 소자의 티타늄-코발트 질화물 기반의 금속 게이트는 티타늄 질화물층(TiN layer)과 코발트층(Co layer)을 원자층 증착법을 이용하여 교대로 증착함으로써 형성될 수 있으며, 이때, 증착 비율(subcycle ratio)를 조절하여 티타늄-코발트 질화물 내의 코발트의 함량(CCo)을 0% < Cco ≤ 23%의 범위로 조절할 수 있고, 코발트의 상대적 함량(CCo /( Ti +Co))이 0% < CCo/(Ti+Co) ≤ 64%의 범위로 조절할 수도 있다.
도 3은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량 증가에 따른 비저항 특성을 설명하기 위한 도면이다.
도 3을 참조하면, 참조부호 300은 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트 내 코발트의 상대적 함량(CCo /( Ti +Co))의 변화에 따른 비저항(resistivity)의 변화를 도시한다.
참조부호 300에 따르면, 티타늄 질화물층(TiN layer)에 대한 증착비율이 감소할수록 티타늄-코발트 질화물 기반의 금속 게이트 내의 코발트 함량이 증가하고, 티타늄과 질소의 함량은 감소할 수 있으며, 이때 코발트 함량이 증가함에 따라 티타늄-코발트 질화물 기반의 금속 게이트의 비저항이 감소하는 것을 확인할 수 있다.
도 4는 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 커패시턴스 특성을 설명하기 위한 도면이다.
도 4를 참조하면, 참조부호 400은 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트 내 코발트의 상대적 함량(CCo /( Ti +Co))과 게이트 전압(Gate voltage)의 변화에 따른 커패시턴스(capacitance) 특성의 변화를 도시한다.
참조부호 400에 도시된 커패시턴스 특성의 변화는 기판 상에 실리콘 산화물(SiO2)과 하프늄 산화물(HfO2)이 복층으로 형성된 게이트 절연막 위에 티타늄-코발트 질화물 기반의 금속 게이트 전극을 증착하고, 금속 게이트 전극 상에 텅스텐을 증착한 후, 기판과 텅스텐의 양 끝단을 연결하여 측정하였다.
참조부호 400에 따르면, 티타늄-코발트 질화물 기반의 금속 게이트는 코발트의 상대적 함량(CCo /( Ti +Co)) 변화에 따른 산화물 커패시턴스(oxide capacitance : Cox)값의 차이가 거의 없는 것을 확인할 수 있다.
이는, 티타늄-코발트 질화물 기반의 금속 게이트가 기존 TiAlN, TaAlN 등의 Al을 첨가한 전극에서 발생하는 산소 포집(oxygen scavenging) 현상에 의한 의도하지 않은 등가산화물두께(EOT) 변화를 방지할 수 있음을 의미한다.
도 5는 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 평탄대역전압 특성을 설명하기 위한 도면이다.
도 5를 참조하면, 참조부호 500은 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트 내 코발트의 상대적 함량(CCo /( Ti +Co))의 변화에 따른 평탄대역전압(flatband voltage : VFB) 특성의 변화를 도시한다.
참조부호 500에 도시된 평탄대역전압 특성의 변화는 기판 상에 실리콘 산화물(SiO2)과 하프늄 산화물(HfO2)이 복층으로 형성된 게이트 절연막 위에 티타늄-코발트 질화물 기반의 금속 게이트 전극을 증착하고, 금속 게이트 전극 상에 텅스텐을 증착한 후, 기판과 텅스텐의 양 끝단을 연결하여 측정하였다.
참조부호 500에 따르면, 티타늄-코발트 질화물 기반의 금속 게이트 내 코발트의 함량이 증가할수록 평탄대역전압이 상대적으로 양의 방향으로 쉬프트(positive shift)되는 것을 확인할 수 있다.
구체적으로, CMOS 공정 시 NMOS 트랜지스터는 음(negative)의 평탄대역전압 쉬프트가 요구 되어지고, PMOS 트랜지스터의 경우 양(positive)의 평탄대역전압 쉬프트가 요구 되어지는데, 일실시예에 따른 티타늄-코발트 질화물 기반의 금속 게이트는 코발트의 함량을 47% 이상으로 조절하는 것만으로 160 mV 정도의 양의 평탄대역전압 쉬프트를 구현할 수 있다.
도 6은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량에 따른 유효 일함수 특성을 설명하기 위한 도면이다.
도 6을 참조하면, 참조부호 600은 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트 내 코발트의 상대적 함량(CCo /( Ti +Co))의 변화에 따른 유효 일함수(effective work function) 특성을 VFB-EOT 플롯(plot) 방법을 통해 확인한 결과를 도시한다.
참조부호 600에 따르면, 실리콘 산화물(SiO2)과 하프늄 산화물(HfO2) 두가지 게이트 절연막 위에 동일한 티타늄-코발트 질화물 기반의 금속 게이트를 사용하였을 때, 코발트의 상대적 함량(CCo /( Ti +Co))의 변화에 따른 유효 일함수는 차이가 거의 없이 유사한 비율로 증가하는 것을 확인할 수 있다.
다시 말해, 티타늄-코발트 질화물 기반의 금속 게이트는 두가지 산화물 모두에서 안정적으로 PMOS 트랜지스터에 적합한 일함수를 갖는 것을 확인할 수 있다.
도 7은 일실시예에 따른 반도체 소자에 구비된 금속 게이트에서 코발트 함량 및 열처리 온도에 따른 유효 일함수 특성을 설명하기 위한 도면이다.
도 7을 참조하면, 참조부호 700은 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트를 구비하는 트랜지스터 소자를 포밍 가스(forming gas)(H2 5% + N2) 분위기에서 약 30분간 400℃ 및 500℃의 온도로 열처리 하였을 때 유효 일함수(effective work function) 특성을 도시한다.
참조부호 700에 따르면, 티타늄-코발트 질화물 기반의 금속 게이트는 열처리 온도가 올라갈수록 유효 일함수의 감소가 발생하는 것을 확인할 수 있다.
그러나, 코발트의 상대적 함량(CCo /( Ti +Co))이 40% 이상에서는 감소한 유효 일함수도 5.0eV 이상을 유지하는 것을 확인할 수 있으며, 이는 티타늄-코발트 질화물 기반의 금속 게이트가 열처리 이후에도 PMOS 트랜지스터에 적합한 일함수를 갖는 것을 의미한다.
도 8a 내지 도 8b는 일실시예에 따른 반도체 소자의 TEM 분석 결과를 설명하기 위한 도면이다.
도 8a 내지 도 8b를 참조하면, 참조부호 810은 코발트의 상대적 함량(CCo/(Ti+Co))이 47%인 티타늄-코발트 질화물(TiCoN) 기반의 금속 게이트를 형성한 후 열처리를 수행하지 않은 반도체 소자의 TEM(transmission electron microscope) 이미지를 도시하고, 참조부호 820은 참조부호 810과 동일한 방식으로 금속 게이트를 형성한 후 포밍 가스 분위기에서 약 30분간 500℃의 온도로 열처리한 반도체 소자의 TEM 이미지를 도시한다.
또한, 참조부호 810 내지 820에서 'Si'는 기판, 'HfO2'는 게이트 절연막, 'TiCoN'은 금속 게이트, W는 저저항(low resistance) 물질로 캡핑층(capping layer)을 의미한다.
참조부호 810 내지 820에 따르면, 일실시예에 따른 반도체 소자는 열처리 전후에 상태 변화(즉, 금속 게이트의 특성 변화)가 거의 나타나지 않는 것을 확인할 수 있으며, 이는 PMOS 반도체 소자의 제작 공정에서 열적 안정성 확보 및 신뢰성 향상에 도움이 된다는 것을 의미한다.
다시 말해, 일실시예에 따른 티타늄-코발트 질화물 기반의 금속 게이트는 전체적으로 낮은 면저항 및 비저항, 높은 일함수를 가지면서도 열안정성이 우수한 특성을 확보할 수 있다는 것을 확인할 수 있다.
따라서, 일실시예에 따른 티타늄-코발트 질화물 기반의 금속 게이트는 높은 일함수를 요구하는 CMOS 소자의 PMOS 영역의 금속 게이트에 적용할 수 있으며, CMOS 소자 외에도 높은 일함수를 필요로하는 모든 반도체 소자의 게이트에 적용될 수도 있다.
보다 구체적으로, 일실시예에 따른 티타늄-코발트 질화물 기반의 금속 게이트는 현재 배리어 금속(barrier metal)로 사용되고 있는 티타늄 질화물(TiN)과 탄탈럼 질화물(TaN) 등을 대체하여 적용되어, 비저항을 낮추는 용도로 사용될 수 있다.
다시 말해, 일실시예에 따른 티타늄-코발트 질화물 기반의 금속 게이트는 게이트 물질 이외에도 낮은 비저항을 필요로 하는 다양한 소자에 활용될 수 있다.
도 9는 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면이다.
다시 말해, 도 9는 도 1 내지 도 8b를 통해 설명한 일실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면으로, 이하에서 도 9를 통해 설명하는 내용 중 도 1 내지 도 8b를 통해 설명한 내용과 중복되는 설명은 생략 하기로 한다.
도 9를 참조하면, 910 단계에서 일실시예에 따른 반도체 소자의 제조방법은 기판 상에 게이트 절연막을 형성할 수 있다.
일측에 따르면, 기판은 실리콘(silicon, Si), 산화알루미늄(aluminium oxide, Al2O3), 산화마그네슘(magnesium oxide, MgO), 탄화규소(silicon carbide, SiC), 질화규소(silicon nitride, SiN), 유리(glass), 석영(quartz), 사파이어(Sapphire), 그래파이트(graphite), 그래핀(graphene) 및 폴리이미드(polyimide, PI) 중 적어도 하나를 포함할 수 있으나, 바람직하게는 기판은 실리콘 기판일 수 있다.
또한, 게이트 절연막은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 및 탄탈럼 산화물(Ta2O5) 중 적어도 하나의 고유전율 물질(high-k dielectric material)을 포함할 수 있으나, 이에 한정되지 않고 상술한 물질 이외에 다양한 고유전율 물질을 포함할 수도 있다.
바람직하게는, 게이트 절연막은 고유전율 물질로 하프늄 산화물을 포함할 수 있다.
다음으로, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 게이트 절연막 상에 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트를 형성할 수 있으며, 여기서 일실시예에 따른 금속 게이트는 티타늄-코발트 질화물 내의 코발트 물질의 함량에 따라 일함수가 조절될 수 있다.
구체적으로, 금속 게이트는 티타늄-코발트 질화물 내의 코발트의 함량이 높아질수록 높은 일함수 및 낮은 면저항을 갖을 수 있다.
일측에 따르면, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 원자층 증착법(atomic layer deposition, ALD), 진공 증착법(vacuum deposition), 화학 기상 증착법(chemical vapor deposition), 물리 기상 증착법(physical vapor deposition), 스퍼터링(sputtering) 및 스핀 코팅(spincoating) 중 적어도 하나의 방법을 통해 금속 게이트를 형성할 수 있다.
바람직하게는, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 원자층 증착법을 통해 티타늄-코발트 질화물 내의 티타늄, 코발트 및 질소의 함량을 제어할 수 있다.
보다 구체적으로, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 원자층 증착법을 통해 티타늄 질화물층(TiN layer)과 코발트층(Co layer)의 증착 비율을 조절하여 티타늄-코발트 질화물 내의 코발트 물질의 함량을 제어할 수 있다.
또한, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 TiCl4 전구체와 NH3 반응가스에 기초하는 원자층 증착법을 통해 티타늄 질화물층을 형성하고, Co(MeCp)2 전구체와 NH3 반응가스에 기초하는 원자층 증착법을 통해 코발트층을 형성할 수 있다.
일측에 따르면, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 티타늄-코발트 질화물 내에서 티타늄 물질의 함량(CTi)이 13% ≤ CTi ≤ 36%이 되고, 코발트 물질의 함량(Cco)이 0% < Cco ≤ 23%가 되도록 금속 게이트를 형성할 수 있다.
또한, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 티타늄-코발트 질화물 내에서 티타늄 물질 대비 코발트 물질의 상대적 함량(CCo /( Ti +Co))이 0% < CCo/(Ti+Co) ≤ 64%가 되도록 금속 게이트를 형성할 수 있다.
바람직하게는, 920 단계에서 일실시예에 따른 반도체 소자의 제조방법은 코발트 물질의 상대적 함량(CCo /( Ti +Co))이 47% ≤ CCo /( Ti +Co) ≤ 64%가 되도록 금속 게이트를 형성할 수 있다.
결국, 본 발명을 이용하면, 티타늄-코발트 질화물(TiCoN) 내 코발트 함량의 제어를 통해 PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 구비하는 반도체 소자를 제공할 수 있다.
또한, PMOS 영역에 요구되는 일함수를 갖는 금속 게이트를 적용하여 낮은 문턱전압을 얻을 수 있으며, 열처리 이후에도 PMOS 영역에 대응되는 일함수를 안정적으로 유지할 수 있다.
또한, 코발트 함량이 최적화된 티타늄-코발트 질화물에 기반한 금속 게이트를 적용하여 우수한 저항 특성(면저항 특성 및 비저항 특성)을 확보할 수 있다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
100: 반도체 소자 110: 기판
120: 게이트 절연막 130: 금속 게이트

Claims (12)

  1. 기판;
    상기 기판 상에 형성된 게이트 절연막 및
    상기 게이트 절연막 상에 형성되고, 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트
    를 포함하고,
    상기 금속 게이트는,
    상기 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절되는 것을 특징으로 하는
    반도체 소자.
  2. 제1항에 있어서,
    상기 금속 게이트는,
    상기 티타늄-코발트 질화물 내에서 티타늄 대비 코발트의 상대적 함량(CCo/(Ti+Co))이 0% < CCo/(Ti+Co) ≤ 64%인 것을 특징으로 하는
    반도체 소자.
  3. 제1항에 있어서,
    상기 금속 게이트는,
    상기 티타늄-코발트 질화물 내에서 티타늄의 함량(CTi)이 13% ≤ CTi ≤ 36%이고, 코발트의 함량(Cco)이 0% < Cco ≤ 23%인 것을 특징으로 하는
    반도체 소자.
  4. 제1항에 있어서,
    상기 금속 게이트는,
    4.8eV 내지 5.3eV의 상기 일함수를 갖는 것을 특징으로 하는
    반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 절연막은,
    하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2), 알루미늄 산화물(Al2O3) 및 탄탈럼 산화물(Ta2O5) 중 적어도 하나의 고유전율 물질(high-k dielectric material)을 포함하는
    반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 절연막은,
    실리콘 산화물에 대응되는 제1 절연층과, 상기 적어도 하나의 고유전율 물질에 대응되는 제2 절연층의 복층 구조로 형성되는 것을 특징으로 하는
    반도체 소자.
  7. 기판 상에 게이트 절연막을 형성하는 단계 및
    상기 게이트 절연막 상에 티타늄-코발트 질화물(TiCoN)을 구비하는 금속 게이트를 형성하는 단계
    를 포함하고,
    상기 금속 게이트는,
    상기 티타늄-코발트 질화물 내의 코발트의 함량에 따라 일함수가 조절되는 것을 특징으로 하는
    반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 금속 게이트를 형성하는 단계는,
    상기 티타늄-코발트 질화물 내에서 티타늄 대비 코발트의 상대적 함량(CCo/(Ti+Co))이 0% < CCo /( Ti +Co) ≤ 64%가 되도록 상기 금속 게이트를 형성하는 것을 특징으로 하는
    반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 금속 게이트를 형성하는 단계는,
    상기 티타늄-코발트 질화물 내에서 티타늄의 함량(CTi)이 13% ≤ CTi ≤ 36%이 되고, 코발트의 함량(Cco)이 0% < Cco ≤ 23%가 되도록 상기 금속 게이트를 형성하는 것을 특징으로 하는
    반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 금속 게이트를 형성하는 단계는,
    원자층 증착법(atomic layer deposition, ALD)을 통해 상기 티타늄-코발트 질화물 내의 코발트의 함량을 제어하는 것을 특징으로 하는
    반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 금속 게이트를 형성하는 단계는,
    상기 원자층 증착법을 통해 티타늄 질화물층(TiN layer)과 코발트층(Co layer)의 증착 비율을 조절하여 상기 티타늄-코발트 질화물 내의 코발트의 함량을 제어하는 것을 특징으로 하는
    반도체 소자의 제조방법.
  12. 제11항에 있어서,
    상기 금속 게이트를 형성하는 단계는,
    TiCl4 전구체와 NH3 반응가스에 기초하는 상기 원자층 증착법을 통해 상기 티타늄 질화물층을 형성하고, Co(MeCp)2 전구체와 상기 NH3 반응가스에 기초하는 상기 원자층 증착법을 통해 상기 코발트층을 형성하는 것을 특징으로 하는
    반도체 소자의 제조방법.
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